JP2020047321A - 半導体記憶装置 - Google Patents

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司 徳冨
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政信 白川
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拓也 二山
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Abstract

【課題】動作信頼性を向上出来る半導体記憶装置を提供する。【解決手段】一実施形態の半導体記憶装置は、第１及び第２メモリセルと、第１及び第２ワード線と、第１ビット線とを備える。第１及び第２メモリセルは互いにウェル領域を共有し、且つ該ウェル領域を挟んで対向する。データの消去動作は、第１乃至第６動作を含む。第１動作においては、第１ワード線に第１電圧VISOが印加され、ウェル領域に前記第１電圧より大きい第２電圧VERAが印加される。第３動作(上裾検知)は第１動作後に行われ、第１ワード線に第２電圧VERAより小さい第３電圧Vevfy_upが印加されて、第１メモリセルからデータが読み出される。【選択図】図１０

Description

実施形態は、半導体記憶装置に関する。
メモリセルが三次元に配列された半導体メモリが知られている。
米国特許第８，２５０，４３７号明細書
動作信頼性を向上出来る半導体記憶装置を提供する。
本実施形態の半導体記憶装置は、データを保持可能な第１メモリセルと第２メモリセルと、第１メモリセルに接続された第１ワード線と、第２メモリセルに接続された第２ワード線と、第１メモリセルと第２メモリセルの両方に電気的に接続可能な第１ビット線とを備える。第１メモリセルと第２メモリセルは、互いにウェル領域を共有し、且つ該ウェル領域を挟んで対向して設けられる。データの消去動作は、第１乃至第６動作を含む。第１動作においては、第１ワード線に第１電圧が印加され、ウェル領域に第１電圧より大きい第２電圧が印加される。第２動作においては、第２ワード線に第１電圧が印加され、ウェル領域に第２電圧が印加される。第３動作は第１動作後に行われ、第１ワード線に第２電圧より小さい第３電圧が印加されて、第１メモリセルからデータが読み出される。第４動作は第２動作後に行われ、第２ワード線に第３電圧が印加されて、第２メモリセルからデータが読み出される。第５動作は第３動作後に行われ、第１ワード線に第３電圧より小さい第４電圧が印加されて、第１メモリセルからデータが読み出される。第６動作は第４動作後に行われ、第２ワード線に第４電圧が印加されて、第２メモリセルからデータが読み出される。
図１は、第１実施形態に係るメモリシステムのブロック図。 図２は、第１実施形態に係るメモリセルアレイの回路図。 図３は、第１実施形態に係るセレクトゲート線の平面レイアウト。 図４は、第１実施形態に係るワード線の平面レイアウト。 図５は、第１実施形態に係るブロックの断面図。 図６は、第１実施形態に係るメモリセルトランジスタの断面図。 図７は、第１実施形態に係るメモリセルトランジスタの断面図。 図８は、第１実施形態に係るメモリピラーの等価回路図。 図９は、第１実施形態に係るメモリセルのデータと閾値分布を示す概念図。 図１０は、第１実施形態に係る半導体記憶装置の消去動作時におけるメモリセルの閾値変動を示すグラフ。 図１１は、第１実施形態に係る消去動作のフローチャート。 図１２は、第１実施形態に係るメモリピラーの断面図。 図１３は、第１実施形態に係るメモリピラーの断面図。 図１４は、第１実施形態に係るメモリピラーの断面図。 図１５は、第２実施形態に係る消去動作のフローチャート。 図１６は、第２実施形態に係るメモリピラーの断面図。 図１７は、第２実施形態に係るメモリピラーの断面図。 図１８は、第３実施形態に係る消去動作のフローチャート。 図１９は、第３実施形態に係るメモリピラーの断面図。 図２０は、第３実施形態に係るメモリピラーの断面図。 図２１は、第４実施形態に係る消去動作のフローチャート。 図２２は、第４実施形態に係るメモリピラーの断面図。 図２３は、第４実施形態に係るメモリピラーの断面図。 図２４は、第５実施形態に係る消去動作のフローチャート。 図２５は、第５実施形態に係るメモリピラーの断面図。 図２６は、第６実施形態に係る消去動作のフローチャート。 図２７は、第６実施形態に係るメモリピラーの断面図。 図２８は、第６実施形態に係るメモリピラーの断面図。 図２９は、第６実施形態に係るメモリピラーの断面図。 図３０は、第６実施形態に係るメモリピラーの断面図。 図３１は、第７実施形態に係るメモリピラーの断面図。 図３２は、第７実施形態に係るメモリピラーの断面図。 図３３は、第７実施形態に係るメモリピラーの断面図。 図３４は、第７実施形態に係るメモリピラーの断面図。 図３５は、第８実施形態に係る消去動作のフローチャート。 図３６は、第８実施形態に係るメモリピラーの断面図。 図３７は、第８実施形態に係るメモリピラーの断面図。 図３８は、第９実施形態に係る消去動作のフローチャート。 図３９は、第９実施形態に係るメモリピラーの断面図。 図４０は、第１０実施形態に係る消去動作のフローチャート。 図４１は、第１０実施形態に係るメモリピラーの断面図。 図４２は、第１０実施形態に係るメモリピラーの断面図。 図４３は、第１０実施形態に係るメモリピラーの断面図。 図４４は、第１０実施形態に係るメモリピラーの断面図。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを備えたメモリシステムを例に挙げて説明する。
１．１ 構成について
まず、本実施形態に係るメモリシステムの構成について説明する。
１．１．１ 全体構成について
はじめに、本実施形態に係るメモリシステムの大まかな全体構成について、図１を用いて説明する。
図示するようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００とを備えている。ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００とは、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。また、コントローラ２００は例えばＳｏＣ（system on chip）等であっても良い。
ＮＡＮＤ型フラッシュメモリ１００は複数のメモリセルを備え、データを不揮発に記憶する。コントローラ２００は、ＮＡＮＤバスによってＮＡＮＤ型フラッシュメモリ１００に接続され、ホストバスによってホスト機器３００に接続される。そしてコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００を制御し、またホスト機器３００から受信した命令に応答して、ＮＡＮＤ型フラッシュメモリ１００にアクセスする。ホスト機器３００は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤＴＭインターフェースに従ったバスである。ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。
１．１．２ コントローラ２００の構成について
引き続き図１を用いて、コントローラ２００の構成の詳細について説明する。図１に示すようにコントローラ２００は、ホストインターフェース回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインターフェース回路２５０、及びＥＣＣ（Error Checking and Correcting）回路２６０を備えている。
ホストインターフェース回路２１０は、ホストバスを介してホスト機器３００と接続され、ホスト機器３００から受信した命令及びデータを、それぞれプロセッサ２３０及びバッファメモリ２４０に転送する。またプロセッサ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。
プロセッサ２３０は、コントローラ２００全体の動作を制御する。例えばプロセッサ２３０は、ホスト機器３００から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインターフェース回路２５０に対して書き込み命令を発行する。読み出し及び消去の際も同様である。またプロセッサ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。なお、以下で説明するコントローラ２００の動作はプロセッサがソフトウェア（ファームウェア）を実行することによって実現されても良いし、またはハードウェアで実現されても良い。
ＮＡＮＤインターフェース回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。そしてＮＡＮＤインターフェース回路２５０は、プロセッサ２３０から受信した命令に基づき、種々の信号をＮＡＮＤ型フラッシュメモリ１００へ送信し、またＮＡＮＤ型フラッシュメモリ１００から受信する。
バッファメモリ２４０は、書き込みデータや読み出しデータを一時的に保持する。
内蔵メモリ２２０は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリであり、プロセッサ２３０の作業領域として使用される。そして内蔵メモリ２２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
ＥＣＣ回路２６０は、ＮＡＮＤ型フラッシュメモリ１００に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわちＥＣＣ回路２６０は、データの書き込み時には誤り訂正符号を生成して、これを書き込みデータに付与し、データの読み出し時にはこれを復号する。
１．１．３ ＮＡＮＤ型フラッシュメモリ１００の構成について
１．１．３．１ ＮＡＮＤ型フラッシュメモリ１００の全体構成について
次に、ＮＡＮＤ型フラッシュメモリ１００の構成について説明する。図１に示すようにＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１０、ロウデコーダ１２０、ドライバ回路１３０、センスアンプ１４０、アドレスレジスタ１５０、コマンドレジスタ１６０、及びシーケンサ１７０を備える。
メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫを備えている。そしてメモリセルアレイ１１０は、コントローラ２００から与えられたデータを記憶する。
ロウデコーダ１２０は、ブロックＢＬＫのいずれかを選択し、更に選択したブロックＢＬＫにおけるロウ方向を選択する。
ドライバ回路１３０は、選択されたブロックＢＬＫに対して、ロウデコーダ１２０を介して電圧を供給する。
センスアンプ１４０は、データの読み出し時やベリファイ時には、メモリセルアレイ１１０から読み出されたデータをセンスし、必要な演算を行う。そして、このデータＤＡＴをコントローラ２００に出力する。データの書き込み時には、コントローラ２００から受信した書き込みデータＤＡＴを、メモリセルアレイ１１０に転送する。
アドレスレジスタ１５０は、コントローラ２００から受信したアドレスＡＤＤを保持する。コマンドレジスタ１６０は、コントローラ２００から受信したコマンドＣＭＤを保持する。
シーケンサ１７０は、レジスタ１５０及び１６０に保持された種々の情報に基づき、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
１．１．３．２ メモリセルアレイ１１０の構成について
次に、本実施形態に係るメモリセルアレイ１１０の構成について説明する。
＜回路構成について＞
まず、メモリセルアレイ１１０の回路構成について、図２を用いて説明する。図２は、ブロックＢＬＫの等価回路図である。図示するように、ブロックＢＬＫは複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリング５０を含む。以下では、偶数番目のストリングユニットＳＵｅ（ＳＵ０、ＳＵ２、ＳＵ４、…）のＮＡＮＤストリングと奇数番目のストリングユニットＳＵｏ（ＳＵ１、ＳＵ３、ＳＵ５、…）のＮＡＮＤストリングとを区別する場合に、それぞれをＮＡＮＤストリング５０ｅ及び５０ｏと呼ぶ。
ＮＡＮＤストリング５０の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そしてメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。
ストリングユニットＳＵの各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ（ＳＧＤ０、ＳＧＤ１、…）に接続される。セレクトゲート線ＳＧＤは、ロウデコーダ１２０によって独立に制御される。また、偶数番目のストリングユニットＳＵｅ（ＳＵ０、ＳＵ２、…）の各々における選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳｅに共通接続され、奇数番目のストリングユニットＳＵｏ（ＳＵ１、ＳＵ３、…）の各々における選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳｏに共通接続される。セレクトゲート線ＳＧＳｅ及びＳＧＳｏは、例えば共通に接続されても良いし、独立に制御可能であっても良い。
また、同一のブロックＢＬＫ内のストリングユニットＳＵｅに含まれるメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｅ（ＷＬｅ０〜ＷＬｅ７）に共通接続される。他方で、ストリングユニットＳＵｏに含まれるメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｏ（ＷＬｏ０〜ＷＬｏ７）に共通接続される。ワード線ＷＬｅ及びＷＬｏは、ロウデコーダ１２０によって独立に制御される。
ブロックＢＬＫは、例えばデータの消去単位である。すなわち、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴの保持するデータは、一括して消去される。しかし、データはストリングユニットＳＵ単位で消去されてもよいし、またはストリングユニットＳＵ未満の単位で消去されてもよい。
更に、メモリセルアレイ１１０内において同一列にあるＮＡＮＤストリング５０の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、但し（Ｌ−１）は２以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のストリングユニットＳＵ間でＮＡＮＤストリング５０を共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリング５０を複数含む。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを複数含む。更にメモリセルアレイ１１０は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。そしてメモリセルアレイ１１０内において、上記セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤが半導体基板上方に順次積層されることで、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２が三次元に積層されている。
＜メモリセルアレイの平面レイアウトについて＞
次に、メモリセルアレイ１１０の平面構成について説明する。図３は、あるブロックＢＬＫの、半導体基板面内（これをＸＹ平面と呼ぶ）における、セレクトゲート線ＳＧＤの平面レイアウトを示している。本例では、１つのブロックＢＬＫ内にセレクトゲート線ＳＧＤが４本含まれる場合について説明する。
図示するように、Ｘ方向に延びる９個の導電層１０（１０−０ａ〜１０−７ａ、１０−０ｂ〜１０−７ｂ、及び１０−０ｃ）が、Ｘ方向に直交するＹ方向に沿って配列されている。各導電層１０は、セレクトゲート線ＳＧＤとして機能する。図３の例であると、ブロックＢＬＫ内においてＹ方向に沿った両端に位置する２つの配線層１０−０ａ及び１０−０ｃ並びに中央に位置する配線層１０−０ｂが互いに電気的に接続され、セレクトゲート線ＳＧＤ０として機能する。また、配線層１０−１ａと１０−１ｂとが互いに電気的に接続され、セレクトゲート線ＳＧＤ１として機能する。同様に、配線層１０−２ａと１０−２ｂとが互いに電気的に接続され、セレクトゲート線ＳＧＤ２として機能し、配線層１０−３ａと１０−３ｂとが互いに電気的に接続され、セレクトゲート線ＳＧＤ３として機能する。
ブロックＢＬＫ内においてＹ方向で隣り合う配線層１０は、図示せぬ絶縁膜によって離隔されている。この絶縁膜が設けられている領域を、スリットＳＬＴ２と呼ぶ。スリットＳＬＴ２では、例えば半導体基板面から、少なくとも配線層１０が設けられるレイヤまでの領域を絶縁膜が埋め込んでいる。また、メモリセルアレイ１１０内には、例えばＹ方向に、図３に示すブロックＢＬＫが複数配列されている。そして、Ｙ方向で隣り合うブロックＢＬＫ間も、図示せぬ絶縁膜によって離隔されている。この絶縁膜が設けられている領域をスリットＳＬＴ１と呼ぶ。
更に、Ｙ方向で隣り合う配線層１０間には、各々がＺ方向に沿った複数のメモリピラーＭＰ（ＭＰ０〜ＭＰ１５）が設けられる。Ｚ方向は、ＸＹ方向に直交する方向であり、すなわち半導体基板面に垂直な方向である。
具体的には、配線層１０−１ａと１０−２ａとの間にはメモリピラーＭＰ０及びＭＰ８が設けられ、配線層１０−３ａと１０−０ｂとの間にはメモリピラーＭＰ１及びＭＰ９が設けられ、配線層１０−１ｂと１０−２ｂとの間にはメモリピラーＭＰ２及びＭＰ１０が設けられ、配線層１０−３ｂと１０−０ｃとの間にはメモリピラーＭＰ３及びＭＰ１１が設けられる。メモリピラーＭＰは、選択トランジスタＳＴ１及びＳＴ２並びにメモリセルトランジスタＭＴを形成する構造体であり、その詳細は後述する。
メモリピラーＭＰ０〜ＭＰ３は、Ｙ方向に沿って配列されている。またメモリピラーＭＰ８〜ＭＰ１１は、メモリピラーＭＰ０〜ＭＰ３にＸ方向で隣り合うようにして、Ｙ方向に沿って配列されている。つまり、メモリピラーＭＰ０〜ＭＰ３の列と、メモリピラーＭＰ８〜ＭＰ１１の列とは、互いに並行に配列されている。
そして、１つのメモリピラーＭＰの上方には、２本のビット線ＢＬが設けられる。但し、この２本のビット線ＢＬのうち、メモリピラーＭＰに接続されるのはいずれか一方のみである。
すなわち、メモリピラーＭＰ０〜ＭＰ３の上方には、２本のビット線ＢＬ０及びＢＬ１が設けられる。ビット線ＢＬ０はメモリピラーＭＰ１及びＭＰ２に共通に接続され、ビット線ＢＬ１はメモリピラーＭＰ０及びＭＰ３に共通に接続される。また、メモリピラーＭＰ８〜ＭＰ１１の上方には、２本のビット線ＢＬ４及びＢＬ５が設けられる。ビット線ＢＬ４はメモリピラーＭＰ９及びＭＰ１０に共通に接続され、ビット線ＢＬ５はメモリピラーＭＰ８及びＭＰ１１に共通に接続される。
また、配線層１０−０ａと１０−１ａとの間にはメモリピラーＭＰ４及びＭＰ１２が設けられ、配線層１０−２ａと１０−３ａとの間にはメモリピラーＭＰ５及びＭＰ１３が設けられ、配線層１０−０ｂと１０−１ｂとの間にはメモリピラーＭＰ６及びＭＰ１４が設けられ、配線層１０−２ｂと１０−３ｂとの間にはメモリピラーＭＰ７及びＭＰ１５が設けられる。
メモリピラーＭＰ４〜ＭＰ７はＹ方向に沿って配列され、メモリピラーＭＰ１２〜ＭＰ１５もまたＹ方向に沿って配列される。そして、メモリピラーＭＰ４〜ＭＰ７の列は、Ｘ方向においてメモリピラーＭＰ０〜ＭＰ３の列とメモリピラーＭＰ８〜ＭＰ１１の列との間に位置する。またメモリピラーＭＰ１２〜ＭＰ１５の列は、Ｘ方向においてメモリピラーＭＰ４〜ＭＰ７の列と共にメモリピラーＭＰ８〜ＭＰ１１の列を挟むようにして位置する。そして、メモリピラーＭＰ４〜ＭＰ７の列と、メモリピラーＭＰ１２〜ＭＰ１５の列とが並行に配列されている。
また、メモリピラーＭＰ４〜ＭＰ７の上方には、２本のビット線ＢＬ２及びＢＬ３が設けられる。ビット線ＢＬ２はメモリピラーＭＰ４及びＭＰ５に共通に接続され、ビット線ＢＬ３はメモリピラーＭＰ６及びＭＰ７に共通に接続される。メモリピラーＭＰ１２〜ＭＰ１５の上方には、２本のビット線ＢＬ６及びＢＬ７が設けられる。ビット線ＢＬ６はメモリピラーＭＰ１２及びＭＰ１３に共通に接続され、ビット線ＢＬ７はメモリピラーＭＰ１４及びＭＰ１５に共通に接続される。
すなわちメモリピラーＭＰは、Ｙ方向では２つの配線層１０を跨ぎ、且ついずれかのスリットＳＬＴ２の一部に埋め込まれるようにして設けられ、且つＹ方向で隣り合うメモリピラーＭＰ間には１つのスリットＳＬＴ２が存在する。なお、スリットＳＬＴ１を挟んで隣り合う配線層１０−０ａと１０−０ｃとの間には、メモリピラーＭＰは設けられない。
図４は、図３と同様に、ＸＹ平面におけるワード線ＷＬの平面レイアウトを示している。図４は図３の１ブロック分の領域に対応しており、図３で説明した配線層１０よりも下層に設けられる配線層１１のレイアウトである。
図示するように、Ｘ方向に延びる９個の導電層１１（１１−０〜１１−７、但し１１−０は１１−０ａと１１−０ｂとを含む）が、Ｙ方向に沿って配列されている。各配線層１１−０ａ、１１−１〜１１−７、及び１１−０ｂは、配線層１０−０ａ〜１０−３ａ、１０−０ｂ〜１０−３ｂ、及び１０−０ｃの直下に、絶縁膜を介在して設けられる。各導電層１０は、ワード線ＷＬ７として機能する。その他のワード線ＷＬ０〜ＷＬ６も同様の構成を有している。
図４の例であると、配線層１１−０ａ、１１−２、１１−４、１１−６、及び１１−０ｂがワード線ＷＬｅ７として機能する。そして、これらの配線層１１−０ａ、１１−２、１１−４、１１−６、及び１１−０ｂは、Ｘ方向に沿った端部（これを第１接続部と呼ぶ）まで引き出され、互いに共通に接続される。そして、第１接続部において、配線層１１−０ａ、１１−２、１１−４、１１−６、及び１１−０ｂは、ロウデコーダ１２０に接続される。
また、配線層１１−１、１１−３、１１−５、及び１１−７が、ワード線ＷＬｏ７として機能する。そして、これらの配線層１１−１、１１−３、１１−５、及び１１−７は、Ｘ方向において第１接続部とは反対側に位置する第２接続部まで引き出され、互いに共通に接続される。そして第２接続部において、配線層１１−１、１１−３、１１−５、及び１１−７は、ロウデコーダ１２０に接続される。
そして、第１接続部と第２接続部の間にメモリセル部が設けられる。メモリセル部においては、Ｙ方向で隣り合う配線層１１は、図３で説明したスリットＳＬＴ２によって離隔されている。また、Ｙ方向で隣り合うブロックＢＬＫ間の配線層１１も、同様にスリットＳＬＴ１によって離隔されている。またメモリセル部においては、図３と同様にしてメモリピラーＭＰ０〜ＭＰ１５が設けられている。
上記構成は、その他のワード線ＷＬ及びセレクトゲート線ＳＧＳが形成されるレイヤにおいても同様である。
＜メモリセルアレイの断面構造について＞
次に、メモリセルアレイ１１０の断面構造について説明する。図５は、Ｙ方向に沿ったブロックＢＬＫの断面図であり、一例として図３におけるビット線ＢＬ０に沿った領域の断面構造を示している。
図示するように、半導体基板（例えばｐ型ウェル領域）１３の上方には、セレクトゲート線ＳＧＳとして機能する配線層１２が設けられる。配線層１２の上方には、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層１１が、Ｚ方向に沿って積層される。これらの配線１１及び１２の平面レイアウトが図４である。そして配線層１１の上方には、セレクトゲート線ＳＧＤとして機能する配線層１０が設けられる。配線層１０の平面レイアウトは図３で説明した通りである。
そして、配線層１０から半導体基板１３に達するようにして、スリットＳＬＴ２とメモリピラーＭＰとがＹ方向に沿って交互に設けられる。前述の通り、スリットＳＬＴ２の実体は絶縁膜である。しかし、半導体基板１３内に設けられた領域に電圧を印加するためのコンタクトプラグ等がスリットＳＬＴ２内に設けられても良い。例えば、選択トランジスタＳＴ２のソースを図示せぬソース線に接続するためのコンタクトプラグが設けられても良い。
そして配線層１２は、スリットＳＬＴ２またはメモリピラーＭＰを挟んで、交互にセレクトゲート線ＳＧＳｅまたはＳＧＳｏとして機能する。同様に配線層１１は、スリットＳＬＴ２またはメモリピラーＭＰを挟んで交互に、ワード線ＷＬｅまたはＷＬｏとして機能する。
また、Ｙ方向で隣り合うブロックＢＬＫ間にはスリットＳＬＴ１が設けられる。前述の通り、スリットＳＬＴ１の実体も絶縁膜である。しかし、半導体基板１３内に設けられた領域に電圧を印加するためのコンタクトプラグ等がスリットＳＬＴ１内に設けられても良い。例えば、選択トランジスタＳＴ２のソースをソース線に接続するためのコンタクトプラグが設けられても良い。なお、スリットＳＬＴ１のＹ方向に沿った幅は、スリットＳＬＴ２のＹ方向に沿った幅よりも大きい。
メモリピラーＭＰ上にはコンタクトプラグ１６が設けられ、これらのコンタクトプラグ１６に共通に接続されるようにして、ビット線ＢＬとして機能する配線層１５がＹ方向に沿って設けられる。なお、図５はビット線ＢＬ０が設けられるＹＺ平面を示している。従って、図５ではメモリピラーＭＰ１及びＭＰ２に接続されるコンタクトプラグ１６のみが示されている。
＜メモリピラー及びメモリセルトランジスタの構造について＞
次に、メモリピラーＭＰ及びメモリセルトランジスタＭＴの構造について説明する。図６はメモリピラーＭＰのＸＹ平面における断面図であり、図７はＹＺ平面における断面図であり、特に２つのメモリセルトランジスタＭＴが設けられる領域について示している。
図示するようにメモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層３０、半導体層３１、及び絶縁層３２乃至３４を含む。絶縁層３０は、例えばシリコン酸化膜である。半導体層３１は、絶縁層３０の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのチャネルが形成される領域として機能する。半導体層３１は、例えば多結晶シリコン層である。絶縁層３２は、半導体層３１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層３２は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を有している。絶縁層３３は、半導体層３１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁層３３は、例えばシリコン窒化膜である。絶縁層３４は、絶縁層３３の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層３４は、例えばシリコン酸化膜である。メモリピラーＭＰ部を除くスリットＳＬＴ２内には、絶縁層３７が埋め込まれている。絶縁層３７は、例えばシリコン酸化膜である。
そして、上記構成のメモリピラーＭＰの周囲には、例えばＡｌＯ層３５が設けられる。ＡｌＯ層３５の周囲に、例えばバリアメタル層（ＴｉＮ膜等）３６が形成される。バリアメタル層３６の周囲に、ワード線ＷＬとして機能する導電層１１が設けられる。導電層１１は例えばタングステンを材料に設けられる。
上記構成により、１つのメモリピラーＭＰ内には、Ｙ方向に沿って２つのメモリセルトランジスタＭＴが設けられている。選択トランジスタＳＴ１及びＳＴ２も同様の構成を有している。
図８は、上記構成のメモリピラーＭＰの等価回路図である。図示するように、１本のメモリピラーＭＰに、２つのＮＡＮＤストリング５０ｏ及び５０ｅが形成されている。すなわち、同一のメモリピラーＭＰに２つずつ設けられた選択トランジスタＳＴ１は互いに異なるセレクトゲート線ＳＧＤに接続され、メモリセルトランジスタＭＴ０〜ＭＴ７は、互いに異なるワード線ＷＬｏ及びＷＬｅに接続され、選択トランジスタＳＴ２も、互いに異なるセレクトゲート線ＳＧＳｏ及びＳＧＳｅに接続されている。そして、同一のメモリピラーＭＰ内の２つのＮＡＮＤストリング５０ｏ及び５０ｅは、同一のビット線ＢＬに接続され、また同一のソース線ＳＬに接続される。そして、同一のメモリピラーＭＰに設けられる２つのＮＡＮＤストリング５０は、バックゲート（半導体層３１）を共通にする。
＜メモリセルトランジスタの閾値分布について＞
本例では、１つのメモリセルトランジスタＭＴが例えば３ビットデータを保持可能である。この３ビットデータを、下位ビットからそれぞれlowerビット、middleビット、及びupperビットと呼ぶことにする。そして、同一のワード線に接続されたメモリセルの保持するlowerビットの集合をlowerページと呼び、middleビットの集合をmiddleページと呼び、upperビットの集合をupperページと呼ぶ。つまり、１本のワード線ＷＬには３ページが割り当てられ、８本のワード線ＷＬを含むストリングユニットＳＵは２４ページ分の容量を有する。あるいは言い換えるならば、「ページ」とは、同一ワード線に接続されたメモリセルによって形成されるメモリ空間の一部、と定義することも出来る。データの書き込み及び読み出しは、このページ毎に行っても良い。
図９は、各メモリセルトランジスタＭＴの取り得るデータ、閾値分布、及び読み出し時に用いる電圧について示したダイアグラムである。
図示するようにメモリセルトランジスタＭＴは、閾値電圧に応じて８個の状態を取ることが出来る。この８個の状態を、閾値電圧の低いものから順に、“Ｅｒ”状態、“Ａ”状態、“Ｂ”状態、“Ｃ”状態、…及び“Ｇ”状態と呼ぶことにする。
“Ｅｒ”状態のメモリセルトランジスタＭＴの閾値電圧は電圧ＶＡ未満であり、データの消去状態に相当する。電圧ＶＡは例えば０Ｖであり、“Ｅｒ”状態のメモリセルトランジスタＭＴの閾値は負の値である。“Ａ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＡ以上であり且つＶＢ（＞ＶＡ）未満である。“Ｂ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＢ以上であり且つＶＣ（＞ＶＢ）未満である。“Ｃ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＣ以上であり且つＶＤ（＞ＶＣ）未満である。“Ｄ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＤ以上であり且つＶＥ（＞ＶＤ）未満である。“Ｅ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＥ以上であり且つＶＦ（＞ＶＥ）未満である。“Ｆ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＦ以上であり且つＶＧ（＞ＶＦ）未満である。“Ｇ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＧ以上であり且つＶＲＥＡＤ未満である。このように分布する８個の状態のうちで、“Ｇ”状態が、閾値電圧の最も高い状態である。なおＶＲＥＡＤは、読み出し動作時において非選択ワード線に印加される電圧であり、保持データにかかわらずメモリセルトランジスタＭＴをオンさせる電圧である。
また上記閾値分布は、前述のlowerビット、middleビット、及びupperビットを含む３ビット（３ページ）データを書き込むことで実現される。すなわち、上記８つの状態と、lowerビット、middleビット、及びupperビットとの関係は、次の通りである。
“Ｅｒ”状態：“１１１”（“upper/middle/lower”の順で表記）
“Ａ”状態：“１１０”
“Ｂ”状態：“１００”
“Ｃ”状態：“０００”
“Ｄ”状態：“０１０”
“Ｅ”状態：“０１１”
“Ｆ”状態：“００１”
“Ｇ”状態：“１０１”
このように、閾値分布において隣り合う２つの状態に対応するデータ間では、３ビットのうちの１ビットのみが変化する。
従って、lowerビットを読み出す際には、lowerビットの値（“０” or “１”）が変化する境界に相当する電圧を用いれば良く、このことはmiddleビット及びupperビットでも同様である。
１．２ 消去動作について
次に、上記構成のＮＡＮＤ型フラッシュメモリにおけるデータの消去方法について説明する。
１．２．１ 消去動作の全体の流れについて
はじめに、消去動作の全体の流れについて、図１０を用いて簡単に説明する。図１０は、消去動作時におけるメモリセルトランジスタＭＴの閾値分布の変動を示すグラフである。
まず、図１０の時刻ｔ０の消去前の時点では、あるブロックＢＬＫ内のメモリセルトランジスタＭＴは種々のデータを保持し、“Ｅｒ”〜“Ｇ”状態のいずれかの状態にある。
次に、コントローラ２００が消去命令を発行し、これをＮＡＮＤ型フラッシュメモリ１００が受信すると、シーケンサ１７０は消去動作を開始する。すなわち、図１０の時刻ｔ１に示すように、シーケンサ１７０はpre-programを行う。Pre-programとは、消去対象ブロックＢＬＫ内のメモリセルトランジスタＭＴに対してプログラム動作を行うことで、“Ｅｒ”状態のメモリセルトランジスタＭＴの閾値を例えば電圧ＶＡより高い電圧、例えば正の電圧にする。その結果、図１０に示すように、ブロック内のメモリセルトランジスタＭＴの閾値は、時刻ｔ０に示す離散的な分布から、時刻ｔ１に示す連続的な分布となる。
次にシーケンサ１７０は、図１０の時刻ｔ２に示すように、第１消去動作を行い、メモリセルトランジスタＭＴの閾値を低電圧側へシフトさせる。第１消去動作では、全てのメモリセルトランジスタＭＴが“Ｅｒ”状態になることまでは求めず、閾値分布の上限値が時刻ｔ１時点よりも低くされればよく、例えば“Ｃ”状態や“Ｄ”状態の閾値分布の範囲内にあればよい。もちろん、図１０は一例に過ぎず、例えば“Ｇ”状態の閾値分布よりも低くされればよい。引き続きシーケンサ１７０は、第１消去動作の後、第１消去ベリファイ電圧Ｖevfy_upより閾値の高いメモリセルトランジスタＭＴ（図１０の時刻ｔ２のグラフにおいて、斜線で示した領域に対応するメモリセルトランジスタＭＴ）の有無を確認する。これを、「上裾検知」と呼ぶ。なお、第１消去ベリファイ電圧Ｖevfy_upは、例えば電圧ＶＡと同じか、ＶＡよりも小さい電圧であり、例えば“Ｅｒ”状態の閾値の上限を規定する電圧である。そして電圧Ｖevfy_upは、０Ｖであってもよいし、負の値であってもよいし、またはＶＡ以下の正の値であってもよい。
次にシーケンサ１７０は、第１消去ベリファイ電圧Ｖevfy_upより閾値の高いメモリセルトランジスタＭＴが存在する場合、第２消去動作を行い、メモリセルトランジスタＭＴの閾値を低電圧側へシフトさせる。第２消去動作では、全てのメモリセルトランジスタＭＴの閾値が第１消去ベリファイ電圧Ｖevfy_up以下とされる。引き続きシーケンサ１７０は、第２消去動作の後、第１消去ベリファイ電圧Ｖevfy_upより閾値の高いメモリセルトランジスタＭＴが存在しなくなると、第２消去ベリファイ電圧Ｖevfy_low以下のメモリセルトランジスタＭＴ（図１０の時刻ｔ３のグラフにおいて、斜線で示した領域に対応するメモリセルトランジスタＭＴ）の有無を確認する。これを、「下裾検知」と呼ぶ。なお、第２消去ベリファイ電圧Ｖevfy_lowは、第１消去ベリファイ電圧Ｖevfy_upよりも小さく、例えば“Ｅｒ”状態の閾値の下限を規定する電圧であり、一例としては負の値である。なお、下裾検知では、第１消去動作時と異なり、どのメモリセルトランジスタＭＴの閾値が第２消去ベリファイ電圧Ｖevfy_low以下であるかが特定される。
その後シーケンサ１７０は、閾値が第２消去ベリファイ電圧Ｖevfy_low以下であるメモリセルトランジスタＭＴに対してプログラム動作を実行し、その閾値を第２消去ベリファイ電圧Ｖevfy_lowよりも高くする。
以上により、データの消去が完了し、メモリセルトランジスタＭＴの閾値は第２消去ベリファイ電圧Ｖevfy_lowより高く、且つ第１消去ベリファイ電圧Ｖevfy_up以下とされる。
なお、本実施形態及び後述する第２乃至第５実施形態では上裾検知方法について説明し、第６乃至第１０実施形態において下裾検知方法について説明する。
１．２．２ 上裾検知方法について
次に、本実施形態に係る上裾検知の方法を、上記第２消去動作と共に説明する。図１１は、消去動作時における上裾検知及び第２消去動作までのフローチャートである。
図示するように、シーケンサ１７０はまずpre-programを行った後（ステップＳ１０）、データをブロックＢＬＫ単位で消去する（ステップＳ１１、第１消去動作）。この様子を図１２に示す。図１２は、一例としてストリングユニットＳＵ０及びＳＵ１に属する２つのＮＡＮＤストリング５０が形成されるいずれかのメモリピラーＭＰを模式的に示す断面図であり、第１消去動作時における様子を示している。
図１２に示すようにロウデコーダ１２０は、全ワード線ＷＬｅ０〜ＷＬｅ７及びＷＬｏ０〜ＷＬｏ７に電圧ＶＩＳＯ（例えば０Ｖ）を印加し、更に図示せぬウェルドライバがメモリピラーＭＰの半導体層３１に消去電圧ＶＥＲＡ（ＶＥＲＡ＞ＶＩＳＯであり、例えば２０Ｖ）を印加する。すると、メモリセルトランジスタＭＴの電荷蓄積層３３から電子が半導体層３１に引き抜かれ、メモリセルトランジスタＭＴの閾値が低下する。この動作が、ブロックＢＬＫ内の全ストリングユニットＳＵ０〜ＳＵ３に対して同時に実行される。なお、セレクトゲート線ＳＧＤ及びＳＧＳは電気的にフローティングの状態とされてもよいし、またはロウデコーダ１２０によって電圧ＶＥＲＡが印加されてもよい。
次に図１１に示すように、シーケンサ１７０は、消去対象ブロックにおいて、いずれかのメモリピラーＭＰを共通にするＮＡＮＤストリング５０ｅ及び５０ｏを含む２つのストリングユニットＳＵのうちの一方を選択する（ステップＳ１２）。そしてシーケンサ１７０は、ステップＳ１２で選択したストリングユニットＳＵにつき、第１消去ベリファイ動作を実行する（ステップＳ１３）。第１消去ベリファイ動作とは、選択ストリングユニットＳＵにおいて、偶数ワード線ＷＬ０、ＷＬ２、ＷＬ４、及びＷＬ６に接続されたメモリセルトランジスタＭＴの閾値が第１消去ベリファイ電圧Ｖevfy_up以下であるか否かを判定する動作である。この様子を図１３に示す。図１３は図１２同様、メモリピラーＭＰを模式的に示す断面図であり、第１消去ベリファイ動作時における様子を示している。
図１３に示すように、本例ではメモリピラーＭＰを共通にするＮＡＮＤストリング５０ｅ及び５０ｏを含むストリングユニットＳＵ０及びＳＵ１のうち、ＳＵ０が選択された場合を示している。そしてロウデコーダ１２０は、ワード線ＷＬｅ０、ＷＬｅ２、ＷＬｅ４、及びＷＬｅ６に対して電圧Ｖevfy_upを印加し、ワード線ＷＬｅ１、ＷＬｅ３、ＷＬｅ５、及びＷＬｅ７に対して電圧ＶＲＥＡＤを印加する。またロウデコーダ１２０は、ワード線ＷＬｏ０〜ＷＬｏ７に電圧Ｖcutを印加する。電圧Ｖcutは、読み出し動作時にワード線ＷＬｅｉ（本例においてｉは０〜７のいずれか）が選択された際にワード線ＷＬｏｉに印加され、また逆にワード線ＷＬｏｉが選択された際にはワード線ＷＬｅｉに印加される電圧である。そして電圧Ｖcutは、消去状態においてもメモリセルトランジスタＭＴをオフさせる電圧であり、電圧ＶＡよりも低く、例えば電圧Ｖevfy_lowと同じかそれよりも低い例えば負電圧である。
またロウデコーダ１２０は、セレクトゲート線ＳＧＤ０及びＳＧＳｅに電圧ＶＳＧを印加して、ストリングユニットＳＵ０の選択トランジスタＳＴ１及びＳＴ２をオン状態とする。他方で、セレクトゲート線ＳＧＤ１及びＳＧＳｏには電圧ＶＳＳ（例えば０Ｖ）を印加して、非選択ストリングユニットＳＵ１の選択トランジスタＳＴ１をオフ状態とする。その他の非選択ストリングユニットＳＵも同様である。
更にセンスアンプ１４０は、ビット線ＢＬを充電し、ビット線ＢＬに電圧ＶＰＲＥ（例えば０．７Ｖ）を印加する。
すると、図１３に示すように、ストリングユニットＳＵ１のメモリセルトランジスタＭＴ０〜ＭＴ７はオフ状態となる。他方でストリングユニットＳＵ０では、制御ゲートに電圧ＶＲＥＡＤが印加されるメモリセルトランジスタＭＴ１、ＭＴ３、ＭＴ５、及びＭＴ７がオン状態とされる。そしてメモリセルトランジスタＭＴ０、ＭＴ２、ＭＴ４、及びＭＴ６は、閾値がＶevfy_up以下まで低下していればオン状態となり、そうで無ければオフ状態となる。そして、ストリングユニットＳＵ０のメモリセルトランジスタＭＴ０、ＭＴ２、ＭＴ４、及びＭＴ６の全てがオン状態になれば、ビット線ＢＬから図示せぬソース線ＳＬにセル電流Ｉcellが流れる。他方で、選択ストリングユニットＳＵ０のメモリセルトランジスタＭＴ０、ＭＴ２、ＭＴ４、及びＭＴ６のいずれか１つでもオフ状態であれば、セル電流Ｉcellは流れない。
そしてシーケンサ１７０は、図１１に示すように、セル電流Ｉcellが流れなかった場合には（ステップＳ１４、ＮＯ）、ストリングユニットＳＵ０のメモリセルトランジスタＭＴ０、ＭＴ２、ＭＴ４、及びＭＴ６のいずれかのデータが十分に消去されていないと判断し、再度、ブロック単位で消去を行う（ステップＳ１５）。ステップＳ１５はステップＳ１１と同様である。そして、再度第１消去ベリファイ動作が行われる（ステップＳ１３）。なお、セル電流Ｉcellが流れているか否かは、センスアンプ１４０において判断される。
他方で、セル電流Ｉcellが流れた場合（ステップＳ１４、ＹＥＳ）、シーケンサ１７０は、ステップＳ１２で選択したストリングユニットＳＵにつき、第２消去ベリファイ動作を実行する（ステップＳ１６）。第２消去ベリファイ動作とは、ストリングユニットＳＵにおいて、奇数ワード線ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７に接続されたメモリセルトランジスタＭＴの閾値が第１消去ベリファイ電圧Ｖevfy_up以下であるか否かを判定する動作である。なお、第１消去ベリファイ動作と第２消去ベリファイ動作は、どちらを先に実行しても構わない。第２のベリファイ動作の様子を図１４に示す。図１４は図１２同様、メモリピラーＭＰを模式的に示す断面図であり、第２消去ベリファイ動作時における様子を示している。
図１４に示すように、図１３で説明した第１消去ベリファイ動作と異なる点は、第１ベリファイ動作時に電圧ＶＲＥＡＤが印加されたワード線ＷＬｅ１、ＷＬｅ３、ＷＬｅ５、及びＷＬｅ７に対して電圧Ｖevfy_upが印加され、第１ベリファイ動作時に電圧Ｖevfy_upが印加されたワード線ＷＬｅ０、ＷＬｅ２、ＷＬｅ４、及びＷＬｅ６に対して電圧ＶＲＥＡＤが印加される点である。
そして、セル電流Ｉcellが流れなければ（ステップＳ１７、ＮＯ）、再度消去を繰り返す（ステップＳ１８）。他方でセル電流Ｉcellが流れれば（ステップＳ１７、ＹＥＳ）、ストリングユニットＳＵ０に含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の閾値が電圧Ｖevfy_up以下であることが分かる。
次にシーケンサ１７０は、ストリングユニットＳＵ１を選択して、上記ステップＳ１３〜Ｓ１８を繰り返す（ステップＳ１９）。更に、同様の動作を、残りのストリングユニットＳＵ２及びＳＵ３についても実行する。
１．３ 本実施形態に係る効果
本実施形態によれば、半導体記憶装置の動作信頼性を向上できる。本効果につき、以下詳細に説明する。
本実施形態に係る上裾検知方法であると、消去動作時において、pre-programを行うことで、“Ｅｒ”状態のメモリセルトランジスタＭＴの閾値を電圧Ｖcutよりも高くする。よって、第１及び第２消去ベリファイ動作時には、非選択ストリングユニットＳＵのワード線ＷＬ０〜ＷＬ７に電圧Ｖcutを印加することで、非選択ストリングユニットＳＵ内のメモリセルトランジスタＭＴ０〜ＭＴ７をオフ状態とすることができる。その結果、第１及び第２消去ベリファイ動作時において、制御ゲートに電圧Ｖevfy_upが印加されるメモリセルトランジスタＭＴのオン／オフによる消去ベリファイ結果の信頼性を向上できる。
すなわち、図６及び図７に示すメモリピラーＭＰの構成であると、メモリピラーＭＰを挟んでＹ方向で対向する２つのメモリセルトランジスタＭＴはウェル領域（半導体層３２）を共通にしている。従って、対向するこの２つのメモリセルトランジスタＭＴのいずれかがオン状態となるとセル電流Ｉcellが流れる。この点、本実施形態によれば、非選択ストリングユニットＳＵ側のメモリセルトランジスタＭＴをオフさせることができ、このメモリセルトランジスタＭＴを介してセル電流Ｉcellが流れることを抑制できる。その結果、電流Ｉcellが流れるか否かは、電圧Ｖevfy_upが印加された選択メモリセルトランジスタＭＴがオン状態になるかオフ状態になるか、すなわち、選択メモリセルトランジスタＭＴの閾値が電圧Ｖcut以下であるか、Ｖcutより大きいかによって決定される。このように、非選択ストリングユニットＳＵ側のメモリセルトランジスタＭＴの影響を最大限に排除することができる。
更に本実施形態によれば、第１消去ベリファイ動作と第２消去ベリファイ動作の２回の消去ベリファイ動作を行っている。そして、各消去ベリファイ動作においては、１本おきにワード線ＷＬが選択され、非選択ワード線ＷＬには電圧ＶＲＥＡＤが印加される。電圧ＶＲＥＡＤは、読み出し動作時において非選択ワード線ＷＬに印加される電圧である。つまり、各消去ベリファイ動作において選択ワード線ＷＬに隣接する非選択ワード線ＷＬは、データの読み出し動作時と同じ電圧条件とされる。従って、消去ベリファイ動作時に選択メモリセルトランジスタＭＴが非選択メモリセルトランジスタＭＴから受ける干渉の影響（これをセル間干渉効果と呼ぶ）を、読み出し動作時に受けるセル間干渉効果とほぼ同様とすることができる。従って、データの読み出し動作信頼性を向上できる。
２．第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態と異なる上裾検知方法に関する。より具体的には、上記第１実施形態における消去ベリファイ動作時において、選択ストリングユニットＳＵの全ワード線に電圧Ｖevfy_upを印加するものである。以下では第１実施形態と異なる点についてのみ説明する。
２．１ 上裾検知方法について
本実施形態に係る上裾検知の方法につき、図１５を用いて説明する。図１５は図１１と同様に消去動作時における上裾検知及び第２消去動作までのフローチャートである。
図示するように、ステップＳ１０乃至Ｓ１２の後、シーケンサ１７０は消去ベリファイ動作を行う（ステップＳ２０）。図１６はメモリピラーＭＰを模式的に示す断面図であり、ステップＳ２０実行時の様子を示している。
図１６に示すように、本例ではストリングユニットＳＵ０が選択され、そしてロウデコーダ１２０はワード線ＷＬｅ０〜ＷＬｅ７を選択して、電圧Ｖevfy_upを印加する。またロウデコーダ１２０は、ワード線ＷＬｏ０〜ＷＬｏ７に電圧Ｖcutを印加する。
すると、非選択ストリングユニットＳＵ１のメモリセルトランジスタＭＴ０〜ＭＴ７はオフ状態となる。他方で、選択ストリングユニットＳＵ０では、メモリセルトランジスタＭＴ０〜ＭＴ７の全てがオン状態となれば、セル電流Ｉcellが流れる。他方で、メモリセルトランジスタＭＴ０〜ＭＴ７のうちのいずれか１つでもオフ状態となれば、セル電流Ｉcellは流れない。
そしてシーケンサ１７０は、図１５に示すように、セル電流Ｉcellが流れなかった場合には（ステップＳ１４、ＮＯ）、選択ストリングユニットＳＵ０のメモリセルトランジスタＭＴ０〜ＭＴ７のいずれかのデータが十分に消去されていないと判断し、再度、ブロック単位で消去を行う（ステップＳ１５）。
他方で、セル電流Ｉcellが流れた場合（ステップＳ１４、ＹＥＳ）、ストリングユニットＳＵ１を選択して、上記ステップＳ２０、Ｓ１４、及びＳ１５を繰り返す（ステップＳ２１）。この様子を図１７に示す。図示するように、ワード線ＷＬｅ０〜ＷＬｅ７には電圧Ｖcutが印加され、ワード線ＷＬｏ０〜ＷＬｏ７には電圧Ｖevfy_upが印加される。
その後、同様の動作を、残りのストリングユニットＳＵ２及びＳＵ３についても実行する。
２．２ 本実施形態に係る効果
本実施形態であると、消去ベリファイ動作時に、選択ストリングユニットＳＵのワード線ＷＬ０〜ＷＬ７の全てにベリファイ電圧Ｖevfy_upが印加される。すなわち、選択ストリングユニットＳＵ内の全てのメモリセルトランジスタＭＴが消去ベリファイ対象とされる。従って、１本のメモリピラーＭＰあたりに必要となる消去ベリファイ回数は最小で、２回で済み、消去動作を高速化できる。
３．第３実施形態
次に、第３実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態と異なる上裾検知方法に関する。より具体的には、上記第１実施形態における消去ベリファイ動作時において、メモリピラーＭＰを共通にする２つのＮＡＮＤストリング５０ｅ及び５０ｏを同時に選択するものである。以下では、第１実施形態と異なる点についてのみ説明する。
３．１ 上裾検知方法について
本実施形態に係る上裾検知の方法につき、図１８を用いて説明する。図１８は図１１と同様に消去動作時における上裾検知及び第２消去動作までのフローチャートである。
図示するように、ステップＳ１０及びＳ１１の後、消去対象ブロックにおいて、いずれかのメモリピラーＭＰを共通にするＮＡＮＤストリング５０ｅ及び５０ｏを含む２つのストリングユニットＳＵの両方を選択する（ステップＳ３０）。そしてシーケンサ１７０は、ステップＳ３０で選択した２つのストリングユニットＳＵにつき、第１消去ベリファイ動作を実行する（ステップＳ３１）。本実施形態における第１の消去ベリファイ動作とは、一方の選択ストリングユニットＳＵにおいて偶数ワード線ＷＬ０、ＷＬ２、ＷＬ４、及びＷＬ６に接続されたメモリセルトランジスタＭＴ、並びに他方の選択ストリングユニットＳＵにおいて奇数ワード線ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７に接続されたメモリセルトランジスタＭＴの閾値が第１消去ベリファイ電圧Ｖevfy_up以下であるか否かを判定する動作である。この様子を図１９に示す。図１９は図１２同様、メモリピラーＭＰを模式的に示す断面図であり、第１消去ベリファイ動作時における様子を示している。
図１９に示すように、本例では２つのストリングユニットＳＵ０及びＳＵ１の両方が選択された例を示している。そしてロウデコーダ１２０は、ワード線ＷＬｅ０、ＷＬｅ２、ＷＬｅ４、及びＷＬｅ６、並びにワード線ＷＬｏ１、ＷＬｏ３、ＷＬｏ５、及びＷＬｏ７に対して電圧Ｖevfy_upを印加する。またロウデコーダ１２０は、ワード線ＷＬｅ１、ＷＬｅ３、ＷＬｅ５、及びＷＬｅ７、並びにワード線ＷＬｏ０、ＷＬｏ２、ＷＬｏ４、及びＷＬｏ６に対して電圧ＶＲＥＡＤを印加する。更にロウデコーダ１２０は、セレクトゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＳｅ、及びＳＧＳｏに電圧ＶＳＧを印加する。これにより、ストリングユニットＳＵ０及びＳＵ１における選択トランジスタＳＴ１及びＳＴ２がオン状態とされる。
すると図１９に示すように、ストリングユニットＳＵ０ではメモリセルトランジスタＭＴ１、ＭＴ３、ＭＴ５、及びＭＴ７がオン状態とされ、ストリングユニットＳＵ１ではメモリセルトランジスタＭＴ０、ＭＴ２、ＭＴ４、及びＭＴ６がオン状態とされる。その結果、図１９の矢印で示すように、制御ゲートに電圧ＶＲＥＡＤが印加されるメモリセルトランジスタＭＴを介してセル電流Ｉcellが流れる。
更に、ストリングユニットＳＵ０のメモリセルトランジスタＭＴ０、ＭＴ２、ＭＴ４、及びＭＴ６、並びにストリングユニットＳＵ１のメモリセルトランジスタＭＴ１、ＭＴ３、ＭＴ５、及びＭＴ７は、閾値がＶevfy_up以下まで低下していればオン状態となり、セル電流Ｉcellを流す。すなわち、閾値がＶevfy_up以下まで低下しているメモリセルトランジスタ数が多いほど、セル電流Ｉcellは大きくなる。
そしてシーケンサ１７０は、図１８に示すように、セル電流Ｉcellの電流量が予め定められた判定閾値を超えなかった場合には（ステップＳ３２、ＮＯ）、ストリングユニットＳＵ０のメモリセルトランジスタＭＴ０、ＭＴ２、ＭＴ４、及びＭＴ６、並びにストリングユニットＳＵ１のメモリセルトランジスタＭＴ１、ＭＴ３、ＭＴ５、及びＭＴ７のいずれかのデータが十分に消去されていないと判断し、再度、ブロック単位で消去を行う（ステップＳ１５）。そして、再度第１消去ベリファイ動作が行われる（ステップＳ３１）。なお、セル電流Ｉcellが判定閾値を超えているか否かは、例えばセンスアンプ１４０において判断される。
他方で、セル電流量が判定閾値を超える場合（ステップＳ３２、ＹＥＳ）、シーケンサ１７０は、ステップＳ３０で選択したストリングユニットにつき、第２消去ベリファイ動作を実行する（ステップＳ３３）。本実施形態に係る第２消去ベリファイ動作とは、一方の選択ストリングユニットＳＵにおいて、奇数ワード線ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７に接続されたメモリセルトランジスタＭＴ、並びに他方の選択ストリングユニットＳＵにおいて奇数ワード線ＷＬ０、ＷＬ２、ＷＬ４、及びＷＬ６に接続されたメモリセルトランジスタＭＴの閾値が第１消去ベリファイ電圧Ｖevfy_up以下であるか否かを判定する動作である。なお、第１消去ベリファイ動作と第２消去ベリファイ動作は、どちらを先に実行しても構わない。第２ベリファイ動作の様子を図２０に示す。図２０は図１２同様、メモリピラーＭＰを模式的に示す断面図であり、第２消去ベリファイ動作時における様子を示している。
図２０に示すように、図１９で説明した第１消去ベリファイ動作と異なる点は、第１消去ベリファイ動作時に電圧ＶＲＥＡＤが印加されたワード線ＷＬｅ１、ＷＬｅ３、ＷＬｅ５、及びＷＬｅ７、並びにワード線ＷＬｏ０、ＷＬｏ２、ＷＬｏ４、及びＷＬｏ６に対して電圧Ｖevfy_upが印加され、第１消去ベリファイ動作時に電圧Ｖevfy_upが印加されたワード線ＷＬｅ０、ＷＬｅ２、ＷＬｅ４、及びＷＬｅ６、並びにワード線ＷＬｏ１、ＷＬｏ３、ＷＬｏ５、及びＷＬｏ７に対して電圧ＶＲＥＡＤが印加される点である。
そして、セル電流量が判定閾値を超えなかった場合には（ステップＳ３４、ＮＯ）、シーケンサ１７０は再度消去を繰り返す（ステップＳ１８）。他方で、セル電流量が判定閾値を超える場合（ステップＳ３４、ＹＥＳ）、２つのストリングユニットＳＵ０及びＳＵ１に含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の閾値が電圧Ｖevfy_up以下であることが分かる。
更に、同様の動作を、残りのストリングユニットＳＵ２及びＳＵ３についても実行する。
３．２ 本実施形態に係る効果
本実施形態であると、消去ベリファイ動作時に、２つのストリングユニットＳＵが選択される。この際、第１実施形態と同様に、第１の消去ベリファイ動作と第２の消去ベリファイ動作の２回のベリファイ動作により、ワード線ＷＬを交互に選択し、電圧Ｖevfy_upが印加されるワード線に隣接するワード線ＷＬには電圧ＶＲＥＡＤを印加している。
従って、第２実施形態と同様に１本のメモリピラーＭＰあたりに必要となる消去ベリファイ回数が最小で、２回で済むと共に、第１実施形態で説明したように、実際のデータの読み出し条件に似た電圧条件下で消去ベリファイ動作を実行できる。
４．第４実施形態
次に、第４実施形態に係る半導体記憶装置について説明する。本実施形態も上裾検知方法に関する。より具体的には、上記第３実施形態における消去ベリファイ動作時において、選択された２つのストリングユニットＳＵ間で同一のワード線ＷＬを選択するものである。以下では、第１及び第３実施形態と異なる点についてのみ説明する。
４．１ 上裾検知方法について
本実施形態に係る上裾検知の方法につき、図２１を用いて説明する。図２１は図１８と同様に消去動作時における上裾検知及び第２消去動作までのフローチャートである。
図示するように、まず第３実施形態と同様にステップＳ１０、Ｓ１１、及びＳ３０が実行される。そしてシーケンサ１７０は、ステップＳ３０で選択した２つのストリングユニットＳＵにつき、第１消去ベリファイ動作を実行する（ステップＳ４０）。本実施形態における第１消去ベリファイ動作とは、２つの選択ストリングユニットＳＵにおいて偶数ワード線ＷＬ０、ＷＬ２、ＷＬ４、及びＷＬ６に接続されたメモリセルトランジスタＭＴに接続されたメモリセルトランジスタＭＴの閾値が第１消去ベリファイ電圧Ｖevfy_up以下であるか否かを判定する動作である。この様子を図２２に示す。図２２は図１９同様、メモリピラーＭＰを模式的に示す断面図であり、第１消去ベリファイ動作時における様子を示している。
図２２に示すように、本例ではストリングユニットＳＵ０及びＳＵ１の両方が選択された例を示している。そしてロウデコーダ１２０は、ワード線ＷＬｅ０、ＷＬｅ２、ＷＬｅ４、及びＷＬｅ６、並びにワード線ＷＬｏ０、ＷＬｏ２、ＷＬｏ４、及びＷＬｏ６に対して電圧Ｖevfy_upを印加する。またロウデコーダ１２０は、ワード線ＷＬｅ１、ＷＬｅ３、ＷＬｅ５、及びＷＬｅ７、並びにワード線ＷＬｅ１、ＷＬｅ３、ＷＬｅ５、及びＷＬｅ７に対して電圧ＶＲＥＡＤを印加する。更にロウデコーダ１２０は、セレクトゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＳｅ、及びＳＧＳｏに電圧ＶＳＧを印加する。これにより、ストリングユニットＳＵ０及びＳＵ１における選択トランジスタＳＴ１及びＳＴ２がオン状態とされる。
すると図２２に示すように、ストリングユニットＳＵ０及びＳＵ１ではメモリセルトランジスタＭＴ１、ＭＴ３、ＭＴ５、及びＭＴ７がオン状態とされる。そして、ストリングユニットＳＵ０またはＳＵ１メモリセルトランジスタＭＴ０、ＭＴ２、ＭＴ４、及びＭＴ６がオン状態とされると、図２２の矢印で示すようにセル電流Ｉcellが流れる。この際、電圧Ｖevfy_upが印加されるワード線に接続されたメモリセルトランジスタＭＴは、ストリングユニットＳＵ０に属するものがオンしてもよいしストリングユニットＳＵ１に属するものがオンしてもよい。すなわち、メモリピラーＭＰを挟んで対向する２つのメモリセルトランジスタＭＴのいずれか一方がオン状態となればよい。そして、両方がオン状態となることで、セル電流Ｉcellも大きくなる。
そしてシーケンサ１７０は、図２１に示すように、セル電流Ｉcellの電流量が予め定められた判定閾値を超えなかった場合には（ステップＳ４１、ＮＯ）、ストリングユニットＳＵ０及びＳＵ１のメモリセルトランジスタＭＴ０、ＭＴ２、ＭＴ４、及びＭＴ６のいずれかのデータが十分に消去されていないと判断し、再度、ブロック単位で消去を行う（ステップＳ１５）。そして、再度第１消去ベリファイ動作が行われる（ステップＳ４０）。なお、セル電流Ｉcellが判定閾値を超えているか否かは、例えばセンスアンプ１４０において判断される。
他方で、セル電流量が判定閾値を超える場合（ステップＳ４１、ＹＥＳ）、シーケンサ１７０は、ステップＳ３０で選択したストリングユニットにつき、第２消去ベリファイ動作を実行する（ステップＳ４２）。本実施形態に係る第２消去ベリファイ動作とは、２つの選択ストリングユニットＳＵにおいて、奇数ワード線ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７に接続されたメモリセルトランジスタＭＴに接続されたメモリセルトランジスタＭＴの閾値が第１消去ベリファイ電圧Ｖevfy_up以下であるか否かを判定する動作である。なお、第１消去ベリファイ動作と第２消去ベリファイ動作は、どちらを先に実行しても構わない。第２消去ベリファイ動作の様子を図２３に示す。図２３は図２０同様、メモリピラーＭＰを模式的に示す断面図であり、第２消去ベリファイ動作時における様子を示している。
図２３に示すように、図２２で説明した第１消去ベリファイ動作と異なる点は、第１消去ベリファイ動作時に電圧ＶＲＥＡＤが印加されたワード線ＷＬｅ１、ＷＬｅ３、ＷＬｅ５、及びＷＬｅ７、並びにワード線ＷＬｏ１、ＷＬｏ３、ＷＬｏ５、及びＷＬｏ７に対して電圧Ｖevfy_upが印加され、第１消去ベリファイ動作時に電圧Ｖevfy_upが印加されたワード線ＷＬｅ０、ＷＬｅ２、ＷＬｅ４、及びＷＬｅ６、並びにワード線ＷＬｏ０、ＷＬｏ２、ＷＬｏ４、及びＷＬｏ６に対して電圧ＶＲＥＡＤが印加される点である。
そして、セル電流量が判定閾値を超えなかった場合には（ステップＳ４３、ＮＯ）、シーケンサ１７０は再度消去を繰り返す（ステップＳ１８）。他方で、セル電流量が判定閾値を超える場合（ステップＳ４３、ＹＥＳ）、２つのストリングユニットＳＵ０及びＳＵ１に含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の閾値が電圧Ｖevfy_up以下であることが分かる。
更に、同様の動作を、残りのストリングユニットＳＵ２及びＳＵ３についても実行する。
４．２ 本実施形態に係る効果
本実施形態によれば、上記第３実施形態と同様の効果が得られる。
５．第５実施形態
次に、第５実施形態に係る半導体記憶装置について説明する。本実施形態も上裾検知方法に関する。より具体的には、上記第３及び第４実施形態における消去ベリファイ動作時において全ワード線に消去ベリファイ電圧を印加するものである。以下では、第１乃至第４実施形態と異なる点についてのみ説明する。
５．１ 上裾検知方法について
本実施形態に係る上裾検知の方法につき、図２４を用いて説明する。図２４は図１８と同様に消去動作時における上裾検知及び第２消去動作までのフローチャートである。
図示するように、第３及び第４実施形態と同様にステップＳ１０、Ｓ１１、及びＳ３０実行後、シーケンサ１７０は消去ベリファイ動作を行う（ステップＳ５０）。図２５はメモリピラーＭＰを模式的に示す断面図であり、ステップＳ５０実行時の様子を示している。
図２５に示すように、本例ではストリングユニットＳＵ０及びＳＵ１の両方が選択された例を示している。そしてロウデコーダ１２０は、ワード線ＷＬｅ０〜ＷＬｅ７及びＷＬｏ０〜ＷＬｏ７に対して電圧Ｖevfy_upを印加する。更にロウデコーダ１２０は、セレクトゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＳｅ、及びＳＧＳｏに電圧ＶＳＧを印加する。これにより、ストリングユニットＳＵ０及びＳＵ１における選択トランジスタＳＴ１及びＳＴ２がオン状態とされる。
すると図２５に示すように、ストリングユニットＳＵ０及びＳＵ１ではメモリセルトランジスタＭＴ０〜ＭＴ７がオン状態とされることで、図２５の矢印で示すようにセル電流Ｉcellが流れる。この際、電圧Ｖevfy_upが印加されるワード線に接続されたメモリセルトランジスタＭＴは、ストリングユニットＳＵ０に属するものがオンしてもよいしストリングユニットＳＵ１に属するものがオンしてもよい。すなわち、メモリピラーＭＰを挟んで対向する２つのメモリセルトランジスタＭＴのいずれか一方がオン状態となればよい。そして、両方がオン状態となることで、セル電流Ｉcellも大きくなる。
そしてシーケンサ１７０は、図２４に示すように、セル電流Ｉcellの電流量が予め定められた判定閾値を超えなかった場合には（ステップＳ５１、ＮＯ）、ストリングユニットＳＵ０及びＳＵ１のメモリセルトランジスタＭＴ０〜ＭＴ７のいずれかのデータが十分に消去されていないと判断し、再度、ブロック単位で消去を行う（ステップＳ１５）。そして、再度消去ベリファイ動作が行われる（ステップＳ５０）。なお、セル電流Ｉcellが判定閾値を超えているか否かは、例えばセンスアンプ１４０において判断される。
他方で、セル電流量が判定閾値を超える場合（ステップＳ５１、ＹＥＳ）、２つのストリングユニットＳＵ０及びＳＵ１に含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の閾値が電圧Ｖevfy_up以下であることが分かる。
更に、同様の動作を、残りのストリングユニットＳＵ２及びＳＵ３についても実行する。
５．２ 本実施形態に係る効果
本実施形態であると、消去ベリファイ動作時に、２つのストリングユニットＳＵが同時に選択され、更に全ワード線ＷＬ０〜ＷＬ７にベリファイ電圧Ｖevfy_upが印加される。従って、１本のメモリピラーあたりに必要となる消去ベリファイ回数は最小で、１回で済み、消去動作をより一層高速化できる。
６．第６実施形態
次に、第６実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態の図１０で説明した下裾検知及び書き戻し（re-program）方法に関するものである。その他の動作（pre-program、第１及び第２消去動作、及び上裾検知）については、上記第１乃至第５実施形態で説明したとおりである。
６．１ 下裾検知及び書き戻し方法について
本実施形態に係る下裾検知方法及び書き戻し方法につき、図２６を用いて説明する。図２６は、本実施形態に係る消去動作時のフローチャートであり、第１実施形態で説明した図１０に相当する。
図示するように、シーケンサ１７０はまずpre-programを行う（ステップＳ１０）。この様子を図２７に示す。図２７はメモリピラーＭＰを模式的に示す断面図であり、pre-program時における様子を示している。
図２７に示すようにロウデコーダ１２０は、消去対象ブロックＢＬＫの全ワード線ＷＬｅ０〜ＷＬｅ７及びＷＬｏ０〜ＷＬｏ７に電圧ＶＰＧＭを印加する。なお、pre-programでは通常のプログラム動作時のように大きく閾値を上昇させる必要はない。よって、pre-program時の電圧ＶＰＧＭは、通常のプログラム動作時に使用される電圧ＶＰＧＭより小さい電圧であってもよく、適宜、種々の値を用いることができる。但し、pre-program時であってもＶＰＧＭ＞ＶＳＳである。更に図示せぬウェルドライバがメモリピラーＭＰの半導体層３２に電圧ＶＳＳ（例えば０Ｖ）を印加する。これにより、メモリセルトランジスタＭＴ０〜ＭＴ７にはチャネルが形成される。
またロウデコーダ１２０は、セレクトゲート線ＳＧＤ０〜ＳＧＤ３に例えば電圧ＶＳＧＤを印加し、選択トランジスタＳＴ１をオンさせる。他方でセレクトゲート線ＳＧＳｅ及びＳＧＳｏには例えば電圧ＶＳＳを印加し、選択トランジスタＳＴ２をオフさせる。なお、ＶＰＧＭ＞ＶＳＧＤ＞ＶＳＳの関係がある。
そしてセンスアンプ１４０が、例えば全ビット線ＢＬに例えば電圧ＶＳＳを転送する。電圧ＶＳＳは、ビット線ＢＬからメモリセルトランジスタＭＴのチャネルに転送される。この結果、チャネル内の電子が電荷蓄積層３３に注入され、メモリセルトランジスタＭＴの閾値が上昇する。なお、センスアンプ１４０から転送される電圧はＶＳＳに限らず、例えば目標とする閾値上昇幅に応じて正の電圧を転送してもよい。
次に図２６に示すように、シーケンサ１７０は、消去対象ブロックにおいて、いずれかのメモリピラーＭＰを共通にするＮＡＮＤストリング５０ｅ及び５０ｏを含む２つのストリングユニットＳＵのうちの一方を選択する（ステップＳ６０）。そしてシーケンサ１７０は、半ブロック単位でデータを消去する（ステップＳ６１、第１消去動作）。この際、ステップＳ６０で選択されたストリングユニットＳＵが消去対象とされる。この様子を図２８に示す。図２８はメモリピラーＭＰを模式的に示す断面図であり、第１消去動作時における様子を示している。また図２８の例では、偶数ストリングユニットＳＵ０（及びＳＵ２）が選択された場合について示している。
図２８に示すようにロウデコーダ１２０は、ワード線ＷＬｅ０〜ＷＬｅ７に電圧ＶＩＳＯを印加し、ワード線ＷＬｏ０〜ＷＬｏ７に電圧ＶＥＲＡを印加し、更に図示せぬウェルドライバがメモリピラーＭＰの半導体層３２に消去電圧ＶＥＲＡを印加する。これにより、ストリングユニットＳＵ０内のメモリセルトランジスタＭＴの閾値が低下する。
次に、ステップＳ６１で消去対象とされたストリングユニットＳＵに対して、消去ベリファイ動作が実行される（ステップＳ６２）。これは、第１乃至第５実施形態で説明した上裾検知（図１０の時刻ｔ２）及び第２消去動作（図１０の時刻ｔ２からｔ３の動作）のことであり、これを本実施形態及び後述する第７乃至第１０実施形態ではまとめて「消去ベリファイ動作」と呼ぶ。消去ベリファイ動作の具体的な方法は、先に説明した第１乃至第５実施形態のいずれかの方法を用いることができる。
消去ベリファイ動作にパスすると（ステップＳ６３、ＹＥＳ）、次に下裾検知及び書き戻し動作が行われる。まず、例えばシーケンサ１７０の命令に従って、ロウデコーダ１２０は最下層のワード線ＷＬ０を選択する（ステップＳ６４）。そして下裾検出が開始される（ステップＳ６５）。下裾検出の際には、ロウデコーダ１２０は選択ストリングユニットＳＵの選択ワード線ＷＬに電圧Ｖcutを印加し、非選択ワード線ＷＬには電圧ＶＲＥＡＤを印加し、セレクトゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＧを印加する。更にロウデコーダ１２０は、非選択ストリングユニットＳＵのワード線ＷＬ０〜ＷＬ７及びセレクトゲート線ＳＧＤに電圧ＶＳＳを印加する。そして、センスアンプ１４０がビット線ＢＬをプリチャージする。この結果、ビット線ＢＬからソース線ＳＬに向けてセル電流が流れれば（ステップＳ６６、ＹＥＳ）、選択ワード線ＷＬに接続されたメモリセルトランジスタの閾値は電圧Ｖcut以下であることが分かる。
従ってシーケンサ１７０は、閾値が電圧Ｖcut以下であるメモリセルトランジスタＭＴに対して書き戻し動作（あるいは再書き込みと呼ぶことがある）を実行する（ステップＳ６７）。書き戻し動作は、閾値が電圧Ｖcut以下であるメモリセルトランジスタＭＴに対してプログラム動作を行うことにより、その閾値を電圧Ｖcutより高くするための動作である。すなわちロウデコーダ１２０は、選択ストリングユニットＳＵの選択ワード線ＷＬに電圧ＶＰＧＭを印加し、非選択ワード線ＷＬに電圧ＶＰＡＳＳを印加し、セレクトゲート線ＳＧＤに電圧ＶＳＧＤを印加し、セレクトゲート線ＳＧＳに電圧ＶＳＳを印加する。そしてセンスアンプ１４０は、ステップＳ６６においてセル電流Ｉcellが流れたビット線ＢＬには例えば０Ｖを印加し、セル電流が流れなかったビット線ＢＬには電圧ＶＳＧを印加する。電圧ＶＰＡＳＳはメモリセルトランジスタＭＴをオンさせる電圧であり、電圧ＶＳＧＤは、選択トランジスタＳＴ１に対して０Ｖの転送を可能とさせるが電圧ＶＳＧは転送させない電圧である。そしてＶＰＧＭ＞ＶＰＡＳＳ＞ＶＳＧＤ＝（≒）ＶＳＧの関係がある。
以上の結果、ステップＳ６６においてセル電流Ｉcellが流れたＮＡＮＤストリング５０では、選択トランジスタＳＴ１がオン状態となり、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネルには０Ｖが転送される。そして、電荷が電荷蓄積層に注入され、メモリセルトランジスタＭＴの閾値が上昇する。他方で、ステップＳ６６においてセル電流が流れなかったＮＡＮＤストリング５０では、選択トランジスタＳＴ１がカットオフ状態となり、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネルは電気的にフローティングの状態となる。よって、チャネルの電位は制御ゲートの電位にほぼ等しくなり、メモリセルトランジスタＭＴの閾値はほぼ変わらない。なお、非選択ストリングユニットＳＵでは、ワード線ＷＬ０〜ＷＬ７並びにセレクトゲート線ＳＧＤに電圧ＶＳＳが印加され、プログラム動作は実行されない。
上記のステップＳ６５の下裾検出及びステップＳ６７の書き戻し動作の様子を図２９及び図３０に示す。図２９及び図３０は、一例としてストリングユニットＳＵ０及びＳＵ１が形成されるいずれかのメモリピラーＭＰを模式的に示す断面図であり、それぞれ下裾検出時及び書き戻し動作時の様子を示している。
まず下裾検出時につき、図２９を用いて説明する。図２９では、一例としてストリングユニットＳＵ０のワード線ＷＬｅ５が選択される場合について示している。図示するように、選択ワード線ＷＬｅ５には電圧Ｖcutが印加され、ワード線ＷＬｅ０〜ＷＬｅ３及びＷＬｅ７には電圧ＶＲＥＡＤが印加される。なお図２９の例では、選択ワード線ＷＬｅ５に隣接する非選択ワード線ＷＬｅ４及びＷＬｅ６には電圧Ｖcut’が印加されているが、電圧ＶＲＥＡＤが印加されてもよい。電圧Ｖcut’は、例えばＶcutとＶＲＥＡＤとの間の電圧であり、少なくとも消去状態のメモリセルトランジスタＭＴをオンさせる電圧である。そして、図示せぬセレクトゲート線ＳＧＤ０及びＳＧＳｅには電圧ＶＳＧが印加される。また、非選択ストリングユニットＳＵ１では、全ワード線ＷＬｏ０〜ＷＬｏ７並びにセレクトゲート線ＳＧＤ１及びＳＧＳｏに電圧ＶＳＳが印加される。
以上の結果、非選択ストリングユニットＳＵ１では、メモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２がオフ状態となる。他方で選択ストリングユニットＳＵ０では、非選択のメモリセルトランジスタＭＴ０〜ＭＴ４並びにＭＴ６及びＭＴ７がオン状態とされる。また選択メモリセルトランジスタＭＴ５は、その閾値がＶcut以下であればオン状態となり、ビット線ＢＬからソース線ＳＬへセル電流Ｉcellが流れる。しかしメモリセルトランジスタＭＴ５の閾値がＶcutより大きければオフ状態となり、セル電流は流れない。
次に、書き戻し動作につき、図３０を用いて説明する。図３０は、図２９においてセル電流Ｉcellが流れた場合について示している。図示するように、選択ストリングユニットＳＵ０では、選択ワード線ＷＬｅ５に電圧ＶＰＧＭが印加され、非選択ワード線ＷＬｅ０〜ＷＬｅ４並びにＷＬｅ６及びＷＬｅ７には電圧ＶＰＡＳＳが印加される。更に図示せぬセレクトゲート線ＳＧＤ０には電圧ＶＳＧＤが印加され、セレクトゲート線ＳＧＳｅには電圧ＶＳＳが印加される。そして、書き戻し対象となるビット線ＢＬには例えば０Ｖが印加され、選択トランジスタＳＴ１がオン状態となる。この結果、メモリセルトランジスタＭＴ５においては、チャネルと制御ゲートとの間にＶＰＧＭの電位差が発生し、電荷が電荷蓄積層に注入される。他方で、非選択のストリングユニットＳＵ１では、ワード線ＷＬｏ０〜ＷＬｏ７並びにセレクトゲート線ＳＧＤ１及びＳＧＳｏに電圧ＶＳＳが印加され、プログラム動作は行われない。
以上のようにして書き戻し動作が実行されると、シーケンサ１７０は再度下裾検出を行い（ステップＳ６５）、必要に応じて更に書き戻し動作を行う（ステップＳ６７）。そしてシーケンサ１７０は、上記ステップＳ６５〜Ｓ６７の動作を最終ワード線（本例の場合にはワード線ＷＬ７）まで行う（ステップＳ６８、Ｓ６９）。その後、ストリングユニットＳＵ１を選択して、上記ステップＳ６１〜Ｓ６８を繰り返す（ステップＳ７０）。更に、同様の動作を、残りのストリングユニットＳＵ２及びＳＵ３についても実行する。
６．２ 本実施形態に係る効果
本実施形態に係る消去動作であると、上裾検知の後、図２９に示すように下裾検知を行う。より具体的には、閾値が電圧Ｖcut（本例では例えばＶevfy_low）以下のメモリセルトランジスタＭＴを特定する。このようなメモリセルトランジスタＭＴを、「過消去セル」と呼ぶ。そして、過消去セルが発見された際に、図３０に示すように書き戻し動作を行う。これにより、過消去セルの閾値を電圧Ｖcutよりも大きくすることができる。
そして、このように過消去セルの閾値を電圧Ｖcutより大きくすることで、その後の書き込み動作信頼性を向上できる。すなわち、書き込み動作は、電荷蓄積層に電荷を注入して閾値を上昇させるプログラム動作と、プログラム動作の結果、閾値が目標となる値まで上昇したかを確認するプログラムベリファイ動作とを含む。そして、プログラムベリファイ動作時において、選択メモリセルトランジスタＭＴとメモリピラーＭＰを共有し、且つ対向する非選択メモリセルトランジスタＭＴの制御ゲートには、電圧Ｖcutが印加される。この際、非選択の対向セルが過消去セルであると、選択メモリセルが目標となる閾値まで上昇してオフ状態になったとしても、過消去セルがオン状態となり、セル電流が流れる。この結果、プログラムベリファイの結果はフェイルとなり、更にプログラム動作が繰り返される。これを防止するには電圧Ｖcutを深い負電圧にする必要があり、電圧発生回路の負荷が増大する。
この点、本実施形態であると、下裾検知を書き戻し動作により過消去セルの閾値を電圧Ｖcutより大きくしている。従って、プログラムベリファイ時に非選択の対向セルがオン状態となることを抑制する。この結果、セル電流Ｉcellが流れるか否かは、選択メモリセルトランジスタＭＴのオン／オフにより決まり、プログラムベリファイ動作を正しく実行できる。またこれに伴い、電圧Ｖcutを深い負電圧にする必要もなく、電圧発生回路の負荷を軽減できる。
更に本実施形態であると、図３０で説明したように、過消去セルを対象に書き戻しを行う。すなわち、過消去状態ではないメモリセルトランジスタＭＴには書き戻しが行われない。よって、必要の無いメモリセルトランジスタＭＴに対してまでプログラム動作が行われることがないので、図２６のステップＳ６１〜Ｓ６３で調整された上裾に悪影響が及ぶことを抑制できる。その結果、消去後のメモリセルトランジスタＭＴの閾値分布を、図１０の時刻ｔ４のグラフに示したように、Ｖevfy_low（＝Ｖcut）より大きく、且つＶevfy_up以下の範囲内に収めることができる。
７．第７実施形態
次に、第７実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第６実施形態において、メモリピラーＭＰが下層と上層の２層構造を有する場合に関する。以下では、第６実施形態と異なる点についてのみ説明する。
７．１ 下裾検知及び書き戻し方法について
本実施形態に係る下裾検知方法及び書き戻し方法につき説明する。基本的な動作の流れは第６実施形態で説明した図２６の通りであるが、第６実施形態と異なる点は、図２６で説明した動作を、メモリピラーＭＰの下層と上層とに対して並行して行う点にある。
まず、本実施形態に係るメモリピラーＭＰの構造につき、図３１を用いて説明する。図３１はメモリピラーＭＰを模式的に示す断面図であり、pre-program時における様子を示している。
図示するようにメモリピラーＭＰは、下層の第１層ＭＰ１と上層のＭＰ２とを含む。第１層ＭＰ１は、下層ほどその直径が小さくなる構造を有しており、下端における直径をＷ１とし、上端における直径をＷ２とすると、Ｗ２＞Ｗ１なる関係がある。第２層ＭＰ２も同様であり、下端における直径をＷ３とし、上端における直径をＷ４とすると、Ｗ４＞Ｗ３なる関係がある。また、Ｗ２＞Ｗ３の関係があり、第２層ＭＰ２は、その底面が第１層ＭＰ１の上面にオーバーラップするように設けられている。従ってメモリピラーＭＰは、第１層ＭＰ１と第２層ＭＰ２とが接する箇所において「くびれ」を有するような形状となっている。そして、ワード線ＷＬ０〜ＷＬ３が第１層ＭＰ１に対面し、ワード線ＷＬ４〜ＷＬ７が第２層ＭＰ２に対面する。
そして図３１に示すように、pre-programについては、第６実施形態で説明した図２７と同様であり、ワード線ＷＬ０〜ＷＬ７に電圧ＶＰＧＭが印加されることにより、消去対象ブロックＢＬＫ内の全メモリセルトランジスタＭＴに対してプログラム動作が行われる。
次に、第６実施形態で説明したステップＳ６０〜Ｓ６９が実行される。この際、第１層ＭＰ１に対応するストリングユニットと、第２層ＭＰ２に対応するストリングユニットの両方に対して、それぞれステップＳ６０〜Ｓ６９が実行される。従って、図２６のステップＳ６４では、第１層ＭＰ１に関してはワード線ＷＬ０が選択されるが、第２層ＭＰ２に関してはワード線ＷＬ０ではなくワード線ＷＬ４が選択される。またステップＳ６８の最終ワード線ＷＬは、第２層ＭＰ２に関してはワード線ＷＬ７であるが、第１層ＭＰ１に関してはワード線ＷＬ７ではなくワード線ＷＬ３となる。また、ステップＳ６０では、第１層ＭＰ１と第２層ＭＰ２とで異なるストリングユニットが選択される。例えば第１層ＭＰ１でストリングユニットＳＵ０が選択された場合には、第２層ＭＰ２ではストリングユニットＳＵ１が選択される。逆の場合も同様である。
図３２は、ステップＳ６１実行時の様子を示している。図示するように、第１層ＭＰ１ではストリングユニットＳＵ０が選択される。よってロウデコーダ１２０は、ワード線ＷＬｅ０〜ＷＬｅ３に電圧ＶＩＳＯを印加し、ワード線ＷＬｏ０〜ＷＬｏ３に電圧ＶＥＲＡを印加する。更に、第２層ＭＰ２ではストリングユニットＳＵ１が選択される。よってロウデコーダ１２０は、ワード線ＷＬｏ４〜ＷＬｏ７に電圧ＶＩＳＯを印加し、ワード線ＷＬｅ４〜ＷＬｅ７に電圧ＶＥＲＡを印加する。更に、図示せぬウェルドライバがメモリピラーＭＰの半導体層３２に電圧ＶＥＲＡを印加する。これにより、ストリングユニットＳＵ０のメモリセルトランジスタＭＴ０〜ＭＴ３及びストリングユニットＳＵ１のメモリセルトランジスタＭＴ４〜ＭＴ７の閾値が低下する。
次に、ステップＳ６１で消去対象とされたメモリセルトランジスタＭＴに対して、消去ベリファイ動作が実行される（ステップＳ６２）。そして消去ベリファイ動作にパスすると（ステップＳ６３、ＹＥＳ）、下裾検知及び書き戻し動作が行われる（ステップＳ６４〜Ｓ６７）。
まず、下裾検知の様子を図３３に示す。図示するようにロウデコーダ１２０は、第１層ＭＰ１及び第２層ＭＰ２のそれぞれにおける最下層のワード線ＷＬｅ０及びＷＬｏ４を選択する（ステップＳ６４）。そして下裾検出が開始される（ステップＳ６５）。本実施形態では前述の通り、第１層ＭＰ１及び第２層ＭＰ２のそれぞれにおいて、第６実施形態で説明したステップＳ６５の処理が行われる。すなわち、図３３に示すように、第１層ＭＰ１に関しては、選択ワード線ＷＬｅ０に電圧Ｖcutが印加され、ワード線ＷＬｅ２及びＷＬｅ３には電圧ＶＲＥＡＤが印加され、ワード線ＷＬｅ１には電圧Ｖcut’が印加される。そしてワード線ＷＬｏ０〜ＷＬｏ３には電圧ＶＳＳが印加される。また第２層ＭＰ２に関しては、選択ワード線ＷＬｏ４に電圧Ｖcutが印加され、ワード線ＷＬｏ６及びＷＬｏ７には電圧ＶＲＥＡＤが印加され、ワード線ＷＬｏ５には電圧Ｖcut’が印加される。そしてワード線ＷＬｅ４〜ＷＬｅ７には電圧ＶＳＳが印加される。そして、図示せぬセレクトゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＳｅ、及びＳＧＳｏには電圧ＶＳＧが印加される。
以上の結果、ストリングユニットＳＵ０のメモリセルトランジスタＭＴ０及びストリングユニットＳＵ１のメモリセルトランジスタＭＴ４の閾値がＶcut以下であれば、これらのメモリセルトランジスタＭＴ０及びＭＴ４はオン状態となり、ビット線ＢＬからソース線ＳＬにセル電流Ｉcellが流れる。他方で、いずれか一方の閾値がＶcutを超えていれば、セル電流は流れない。
次に、書き戻し動作につき、図３４を用いて説明する。図３４は、図３３においてセル電流Ｉcellが流れた場合（ステップＳ６６、ＹＥＳ）について示している。図示するように、ストリングユニットＳＵ０では、選択ワード線ＷＬｅ０に電圧ＶＰＧＭが印加され、非選択ワード線ＷＬｅ１〜ＷＬｅ７には電圧ＶＰＡＳＳが印加される。またストリングユニットＳＵ１では、選択ワード線ＷＬｏ４に電圧ＶＰＧＭが印加され、非選択ワード線ＷＬｏ０〜ＷＬｏ３及びＷＬｏ５〜ＷＬｏ７には電圧ＶＰＡＳＳが印加される。更に図示せぬセレクトゲート線ＳＧＤ０及びＳＧＤ１には電圧ＶＳＧＤが印加され、セレクトゲート線ＳＧＳｅ及びＳＧＳｏには電圧ＶＳＳが印加される。そして、書き戻し対象となるビット線ＢＬには例えば０Ｖが印加され、ストリングユニットＳＵ０及びＳＵ１の選択トランジスタＳＴ１がオン状態となる。この結果、ストリングユニットＳＵ０のメモリセルトランジスタＭＴ０と、ストリングユニットＳＵ１のメモリセルトランジスタＭＴ４においては、電荷が電荷蓄積層に注入され、閾値が上昇する。
以上のようにして書き戻し動作が実行されると、シーケンサ１７０は再度下裾検出を行い（ステップＳ６５）、必要に応じて更に書き戻し動作を行う（ステップＳ６７）。そしてシーケンサ１７０は、上記ステップＳ６５〜Ｓ６７の動作を最終ワード線（本例の場合には、ストリングユニットＳＵ０ではワード線ＷＬ３であり、ストリングユニットＳＵ１ではワード線ＷＬ７）まで行う（ステップＳ６８、Ｓ６９）。その後シーケンサ１７０は、第１層ＭＰ１についてはストリングユニットＳＵ１を選択し、且つ第２層ＭＰ２についてはストリングユニットＳＵ０を選択して、上記ステップＳ６１〜Ｓ６８を繰り返す（ステップＳ７０）。
７．２ 本実施形態に係る効果
本実施形態によれば、２つのストリングユニットＳＵ対して同時に下裾検知を実行する。従って、消去動作速度を向上できる。
すなわち、本実施形態に係るメモリピラーＭＰは２層構造を有している。言い換えれば、メモリピラーＭＰは、その下側の第１層ＭＰ１と上側の第２層ＭＰ２との間にくびれた部分を有している。メモリピラーＭＰがこのような構成となる理由は、メモリピラーＭＰが２段階に分けて形成されるからである。そして、第１層ＭＰ１と第２層ＭＰ２とで形状が同じであれば、言い換えれば、メモリピラーＭＰの図６で説明したＸＹ平面における直径が同じであれば、第１層ＭＰ１のメモリセルトランジスタＭＴで生じるカップリングと第２層ＭＰ２のメモリセルトランジスタＭＴで生じるカップリングは同程度と見込まれる。つまり、これらの２つのメモリセルトランジスタＭＴのうち、一方が過消去状態になりやすければ、他方も過消去状態になりやすく、またその程度も同程度と推定できる。逆に一方が過消去状態になりにくければ、他方も過消去状態になりにくいと推定できる。
上記の特性を利用して、本実施形態では第１層ＭＰ１の直径と第２層ＭＰ２の直径とがほぼ等しいと思われる領域に設けられた２つのメモリセルトランジスタＭＴを同時に選択し、下裾検知動作及び書き戻し動作をこの２つのメモリセルトランジスタＭＴに対して並行して実行する。これにより、下裾検知動作及び書き戻し動作に要する時間を短縮し、データの消去動作を高速化できる。
また、本実施形態においても、図３３に示すようにセル電流Ｉcellが流れたビット線ＢＬ（メモリピラーＭＰ）が書き戻し対象とされ、セル電流が流れなかったビット線ＢＬでは書き戻しは行われない。従って、第６実施形態と同様に、図２６のステップＳ６１〜Ｓ６３で調整された上裾に悪影響が及ぶことを抑制できる。
８．第８実施形態
次に、第８実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第６及び第７実施形態と異なる下裾検知及び書き戻し方法に関する。より具体的には、上記第６実施形態における下裾検知時及び書き戻し時において、２つのストリングユニットＳＵを選択し、且つ互いに同じワード線を選択するものである。以下では第６実施形態と異なる点についてのみ説明する。
８．１ 下裾検知及び書き戻し方法について
本実施形態に係る下裾検知方法及び書き戻し方法につき、図３５を用いて説明する。図３５は本実施形態に係る消去動作時のフローチャートであり、第６実施形態で説明した図２６に相当する。
図示するように、先に説明したステップＳ１０、Ｓ１１、Ｓ６２、及びＳ６３が実行される。第６実施形態と同様に、消去ベリファイ動作は第１乃至第５実施形態で説明したいずれの方法を用いてもよい。
消去ベリファイ動作にパスすると（ステップＳ６３、ＹＥＳ）、次に下裾検知及び書き戻し動作が行われる。本例では、下裾検知及び書き戻し動作においては、メモリピラーＭＰを共通にするＮＡＮＤストリング５０ｅ及び５０ｏを含む２つのストリングユニットＳＵの両方が選択される（ステップＳ８０）。そして、ロウデコーダ１２０はまず最下層のワード線ＷＬ０を選択し（ステップＳ６４）、下裾検出動作が開始される（ステップＳ８１）。
下裾検出の際には、ロウデコーダ１２０は、２つの選択ストリングユニットＳＵの選択ワード線ＷＬに電圧Ｖcutを印加し、非選択ワード線ＷＬには電圧ＶＲＥＡＤを印加し、セレクトゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＧを印加する。そして、センスアンプ１４０がビット線ＢＬをプリチャージする。この結果、ビット線ＢＬからソース線ＳＬに向けてセル電流が流れれば（ステップＳ８２、ＹＥＳ）、選択ワード線ＷＬに接続された２つのメモリセルトランジスタの少なくとも一方の閾値が電圧Ｖcut以下であることが分かる。
従ってシーケンサ１７０は、閾値が電圧Ｖcut以下であるメモリセルトランジスタＭＴに対して書き戻し動作を実行する（ステップＳ８３）。すなわちロウデコーダ１２０は、２つの選択ストリングユニットＳＵの選択ワード線ＷＬに電圧ＶＰＧＭを印加し、非選択ワード線ＷＬに電圧ＶＰＡＳＳを印加し、セレクトゲート線ＳＧＤに電圧ＶＳＧを印加し、セレクトゲート線ＳＧＳに電圧ＶＳＳを印加する。そしてセンスアンプ１４０は、ステップＳ８１においてセル電流が流れたビット線ＢＬには例えば０Ｖを印加し、セル電流が流れなかったビット線ＢＬには電圧ＶＳＧを印加する。
以上の結果、ステップＳ８１においてセル電流が流れたＮＡＮＤストリングでは、２つの選択メモリセルトランジスタＭＴにおいて、電荷が電荷蓄積層に注入され、メモリセルトランジスタＭＴの閾値が上昇する。
上記のステップＳ８１の下裾検出及びステップＳ８３の書き戻し動作の様子を図３６及び図３７に示す。図３６及び図３７はメモリピラーＭＰを模式的に示す断面図であり、それぞれ下裾検出時及び書き戻し動作時の様子を示している。
まず下裾検出時につき、図３６を用いて説明する。図３６では、一例としてストリングユニットＳＵ０及びＳＵ１のワード線ＷＬ５が選択される場合について示している。図示するように、選択ワード線ＷＬｅ５及びＷＬｏ５には電圧Ｖcutが印加され、ワード線ＷＬｅ０〜ＷＬｅ３及びＷＬｅ７、並びにＷＬｏ０〜ＷＬｏ３及びＷＬｏ７には電圧ＶＲＥＡＤが印加される。そして、非選択ワード線ＷＬｅ４、ＷＬｅ６、ＷＬｏ４、及びＷＬｏ６には電圧Ｖcut’が印加される。そして、図示せぬセレクトゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＳｅ、及びＳＧＳｏには電圧ＶＳＧが印加される。以上の結果、ストリングユニットＳＵ０またはＳＵ１のメモリセルトランジスタＭＴ５がオン状態、すなわち閾値がＶcut以下であれば、ビット線ＢＬからソース線ＳＬへセル電流Ｉcellが流れる。
次に、書き戻し動作につき、図３７を用いて説明する。図３７は、図３６においてセル電流Ｉcellが流れた場合について示している。図示するように、選択ワード線ＷＬｅ５及びＷＬｏ５に電圧ＶＰＧＭが印加され、非選択ワード線ＷＬｅ０〜ＷＬｅ４、ＷＬｅ６、ＷＬｅ７、ＷＬｏ０〜ＷＬｏ４、ＷＬｏ６、及びＷＬｏ７には電圧ＶＰＡＳＳが印加される。更に図示せぬセレクトゲート線ＳＧＤ０及びＳＧＤ１には電圧ＶＳＧＤが印加され、セレクトゲート線ＳＧＳｅ及びＳＧＳｏには電圧ＶＳＳが印加される。そして、書き戻し対象となるビット線ＢＬには例えば０Ｖが印加され、選択トランジスタＳＴ１がオン状態となる。この結果、ストリングユニットＳＵ０及びＳＵ１のメモリセルトランジスタＭＴ５においては、チャネルと制御ゲートとの間にＶＰＧＭの電位差が発生し、電荷が電荷蓄積層に注入される。
以上のようにして書き戻し動作が実行されると、シーケンサ１７０は再度下裾検出を行い（ステップＳ８１）、必要に応じて更に書き戻し動作を行う（ステップＳ８３）。そしてシーケンサ１７０は、上記ステップＳ８１〜Ｓ８３の動作を最終ワード線（本例の場合にはワード線ＷＬ７）まで行う（ステップＳ６８、Ｓ６９）。その後、同様の動作を、残りのストリングユニットＳＵ２及びＳＵ３についても実行する。
８．２ 本実施形態に係る効果
本実施形態に係る方法であっても、下裾検知と書き戻し動作を行うことにより、過消去セルの閾値を電圧Ｖcutよりも大きくすることができる。
また本実施形態であると、下裾検出及び書き戻し動作は、２つのストリングユニットＳＵのそれぞれから選択された２つのメモリセルトランジスタに対して並行して行われる。従って、消去動作を高速化できる。
９．第９実施形態
次に、第９実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第６乃至第８実施形態と異なる下裾検知及び書き戻し方法に関する。より具体的には、上記第６実施形態における下裾検知時及び書き戻し時において、２つのストリングユニットＳＵを選択し、且つ全ワード線を選択するものである。以下では第６乃至第８実施形態と異なる点についてのみ説明する。
９．１ 下裾検知及び書き戻し方法について
本実施形態に係る下裾検知方法及び書き戻し方法につき、図３８を用いて説明する。図３８は本実施形態に係る消去動作時のフローチャートであり、第６実施形態で説明した図２６に相当する。
図示するように、先に説明したステップＳ１０、Ｓ１１、Ｓ６２、及びＳ６３が実行される。第６実施形態と同様に、消去ベリファイ動作は第１乃至第５実施形態で説明したいずれの方法を用いてもよい。
消去ベリファイ動作にパスすると（ステップＳ６３、ＹＥＳ）、次に下裾検知及び書き戻し動作が行われる。本例でも、下裾検知及び書き戻し動作において２つのストリングユニットＳＵが選択される（ステップＳ８０）。そして、ロウデコーダ１２０は全ワード線ＷＬを選択して、下裾検出動作が開始される（ステップＳ９０）。この様子を図３９に示す。
図示するように、ワード線ＷＬｅ０〜ＷＬｅ７及びＷＬｏ０〜ＷＬｏ７に電圧Ｖcutが印加される。また、セレクトゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＳｅ、及びＳＧＳｏに電圧ＶＳＧが印加される。そして、センスアンプ１４０がビット線ＢＬをプリチャージする。この結果、ビット線ＢＬからソース線ＳＬに向けてセル電流が流れれば、ストリングユニットＳＵ０及びＳＵ１のうちの少なくともいずれかのメモリセルトランジスタＭＴの閾値が電圧Ｖcut以下であることが分かる。
従ってシーケンサ１７０は、閾値が電圧Ｖcut以下であるメモリセルトランジスタＭＴが存在する場合、書き戻し動作を実行する（ステップＳ９２）。すなわちロウデコーダ１２０は、２つの選択ストリングユニットＳＵの全ワード線ＷＬｅ０〜ＷＬｅ７及びＷＬｏ０〜ＷＬｏ７に電圧ＶＰＧＭを印加し、セレクトゲート線ＳＧＤ０及びＳＧＤ１に電圧ＶＳＧを印加し、セレクトゲート線ＳＧＳｅ及びＳＧＳｏに電圧ＶＳＳを印加する。そしてセンスアンプ１４０は、ステップＳ９０においてセル電流が流れたビット線ＢＬには例えば０Ｖを印加し、セル電流が流れなかったビット線ＢＬには電圧ＶＳＧを印加する。
以上の結果、ステップＳ９０においてセル電流が流れたＮＡＮＤストリングでは、全メモリセルトランジスタＭＴにおいて、電荷が電荷蓄積層に注入され、閾値が上昇する。
以上のようにして書き戻し動作が実行されると、シーケンサ１７０は再度下裾検出を行い（ステップＳ９０）、必要に応じて更に書き戻し動作を行う（ステップＳ９２）。その後、同様の動作を、残りのストリングユニットＳＵ２及びＳＵ３についても実行する。
９．２ 本実施形態に係る効果
本実施形態に係る方法によれば、下裾検知と書き戻し動作を、メモリピラーＭＰを共通にする２つのストリングユニットＳＵ内の全てのメモリセルトランジスタＭＴに対して並行して行う。これにより、極めて高速な消去動作を可能にできる。
１０．第１０実施形態
次に、第１０実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第６乃至第９実施形態と異なる下裾検知及び書き戻し方法に関する。より具体的には、上記第６実施形態における下裾検知時及び書き戻し時において、２つのストリングユニットＳＵを選択し、且つ互いに異なるワード線を交互に選択するものである。以下では第６乃至第９実施形態と異なる点についてのみ説明する。
１０．１ 下裾検知及び書き戻し方法について
本実施形態に係る下裾検知方法及び書き戻し方法につき、図４０を用いて説明する。図４０は本実施形態に係る消去動作時のフローチャートであり、第６実施形態で説明した図２６に相当する。
図示するように、先に説明したステップＳ１０、Ｓ１１、Ｓ６２、及びＳ６３が実行される。第６実施形態と同様に、消去ベリファイ動作は第１乃至第５実施形態で説明したいずれの方法を用いてもよい。
消去ベリファイ動作にパスすると（ステップＳ６３、ＹＥＳ）、次に下裾検知及び書き戻し動作が行われる。本例でも、下裾検知及び書き戻し動作においては２つのストリングユニットＳＵの両方が選択される（ステップＳ８０）。
そしてシーケンサ１７０は、ステップＳ８０で選択した２つのストリングユニットにつき、第１下裾検知を実行する（ステップＳ１００）。第１下裾検知とは、一方の選択ストリングユニットＳＵにおいて偶数ワード線ＷＬ０、ＷＬ２、ＷＬ４、及びＷＬ６に接続されたメモリセルトランジスタＭＴ、並びに他方の選択ストリングユニットＳＵにおいて奇数ワード線ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７に接続されたメモリセルトランジスタＭＴの閾値が電圧Ｖcut（＝Ｖevfy_low）以下であるか否かを判定する動作である。この様子を図４１に示す。図４１はメモリピラーＭＰを模式的に示す断面図であり、第１下裾検知時における様子を示している。
図４１では、メモリピラーＭＰを共通にする２つのストリングユニットＳＵ０及びＳＵ１の両方が選択された例を示している。そしてロウデコーダ１２０は、ワード線ＷＬｅ０、ＷＬｅ２、ＷＬｅ４、及びＷＬｅ６、並びにワード線ＷＬｏ１、ＷＬｏ３、ＷＬｏ５、及びＷＬｏ７に対して電圧Ｖcutを印加する。またロウデコーダ１２０は、ワード線ＷＬｅ１、ＷＬｅ３、ＷＬｅ５、及びＷＬｅ７、並びにワード線ＷＬｏ０、ＷＬｏ２、ＷＬｏ４、及びＷＬｏ６に対して電圧ＶＲＥＡＤを印加する。更にロウデコーダ１２０は、セレクトゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＳｅ、及びＳＧＳｏに電圧ＶＳＧを印加する。
すると図４１に示すように、ストリングユニットＳＵ０ではメモリセルトランジスタＭＴ１、ＭＴ３、ＭＴ５、及びＭＴ７がオン状態とされ、ストリングユニットＳＵ１ではメモリセルトランジスタＭＴ０、ＭＴ２、ＭＴ４、及びＭＴ６がオン状態とされる。その結果、図４１の矢印で示すように、制御ゲートに電圧ＶＲＥＡＤが印加されるメモリセルトランジスタＭＴを介してセル電流Ｉcellが流れる。
更に、ストリングユニットＳＵ０のメモリセルトランジスタＭＴ０、ＭＴ２、ＭＴ４、及びＭＴ６、並びにストリングユニットＳＵ１のメモリセルトランジスタＭＴ１、ＭＴ３、ＭＴ５、及びＭＴ７は、閾値がＶcut以下まで低下していればオン状態となり、セル電流Ｉcellを流す。すなわち、閾値がＶcut以下まで低下しているメモリセルトランジスタ数が多いほど、セル電流Ｉcellは大きくなる。
そしてシーケンサ１７０は、図４０に示すように、セル電流Ｉcellの電流量が予め定められた判定閾値を超えた場合には（ステップＳ１０１、ＹＥＳ）、ストリングユニットＳＵ０のメモリセルトランジスタＭＴ０、ＭＴ２、ＭＴ４、及びＭＴ６、並びにストリングユニットＳＵ１のメモリセルトランジスタＭＴ１、ＭＴ３、ＭＴ５、及びＭＴ７のいずれかのデータが十分に消去されていないと判断し、再度、第１書き戻し動作を行う（ステップＳ１０２）。第１の書き戻し動作とは、ステップＳ１００で選択されたメモリセルトランジスタＭＴに対してプログラム動作を行い、閾値を上昇させる動作である。この様子を図４２に示す。
図４２に示すようにロウデコーダ１２０は、ワード線ＷＬｅ０、ＷＬｅ２、ＷＬｅ４、及びＷＬｅ６、並びにワード線ＷＬｏ１、ＷＬｏ３、ＷＬｏ５、及びＷＬｏ７に対して電圧ＶＰＧＭを印加する。またロウデコーダ１２０は、ワード線ＷＬｅ１、ＷＬｅ３、ＷＬｅ５、及びＷＬｅ７、並びにワード線ＷＬｏ０、ＷＬｏ２、ＷＬｏ４、及びＷＬｏ６に対して電圧ＶＰＡＳＳを印加する。更にロウデコーダ１２０は、セレクトゲート線ＳＧＤ０及びＳＧＤ１に電圧ＶＳＧＤを印加し、セレクトゲート線ＳＧＳｅ及びＳＧＳｏに電圧ＶＳＳを印加する。この結果、ストリングユニットＳＵ０のメモリセルトランジスタＭＴ０、ＭＴ２、ＭＴ４、及びＭＴ６、並びにストリングユニットＳＵ１のメモリセルトランジスタＭＴ１、ＭＴ３、ＭＴ５、及びＭＴ７に対してプログラム動作が行われ、これらの閾値が上昇する。
他方で、セル電流量が判定閾値を超えない場合（ステップＳ１０１、ＮＯ）、シーケンサ１７０は、ステップＳ８０で選択したストリングユニットにつき、第２下裾検出を実行する（ステップＳ１０３）。本実施形態に係る第２下裾検出とは、一方の選択ストリングユニットＳＵにおいて、奇数ワード線ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７に接続されたメモリセルトランジスタＭＴ、並びに他方の選択ストリングユニットＳＵにおいて偶数ワード線ＷＬ０、ＷＬ２、ＷＬ４、及びＷＬ６に接続されたメモリセルトランジスタＭＴの閾値が電圧Ｖcut以下であるか否かを判定する動作である。なお、第１下裾検出と第２下裾検出とは、どちらを先に実行しても構わない。第２下裾検出の様子を図４３に示す。
図４３に示すように、図４１で説明した第１下裾検出と異なる点は、第１下裾検出時に電圧ＶＲＥＡＤが印加されたワード線ＷＬｅ１、ＷＬｅ３、ＷＬｅ５、及びＷＬｅ７、並びにワード線ＷＬｏ０、ＷＬｏ２、ＷＬｏ４、及びＷＬｏ６に対して電圧Ｖcutが印加され、第１下裾検出時に電圧Ｖcutが印加されたワード線ＷＬｅ０、ＷＬｅ２、ＷＬｅ４、及びＷＬｅ６、並びにワード線ＷＬｏ１、ＷＬｏ３、ＷＬｏ５、及びＷＬｏ７に対して電圧ＶＲＥＡＤが印加される点である。
そして、セル電流量が判定閾値を超えた場合には（ステップＳ１０４、ＹＥＳ）、シーケンサ１７０は、ストリングユニットＳＵ０のメモリセルトランジスタＭＴ１、ＭＴ３、ＭＴ５、及びＭＴ７、並びにストリングユニットＳＵ１のメモリセルトランジスタＭＴ０、ＭＴ２、ＭＴ４、及びＭＴ６のいずれかのデータが十分に消去されていないと判断し、第２書き戻し動作を行う（ステップＳ１０５）。第２書き戻し動作とは、ステップＳ１０３で選択されたメモリセルトランジスタＭＴに対してプログラム動作を行い、閾値を上昇させる動作である。この様子を図４４に示す。
図４４に示すようにロウデコーダ１２０は、ワード線ＷＬｅ１、ＷＬｅ３、ＷＬｅ５、及びＷＬｅ７、並びにワード線ＷＬｏ０、ＷＬｏ２、ＷＬｏ４、及びＷＬｏ６に対して電圧ＶＰＧＭを印加する。またロウデコーダ１２０は、ワード線ＷＬｅ０、ＷＬｅ２、ＷＬｅ４、及びＷＬｅ６、並びにワード線ＷＬｏ１、ＷＬｏ３、ＷＬｏ５、及びＷＬｏ７に対して電圧ＶＰＡＳＳを印加する。更にロウデコーダ１２０は、セレクトゲート線ＳＧＤ０及びＳＧＤ１に電圧ＶＳＧＤを印加し、セレクトゲート線ＳＧＳｅ及びＳＧＳｏに電圧ＶＳＳを印加する。そして、再度第２下裾検出が行われる（ステップＳ１０３）。
そして、セル電流量が判定閾値を超えた場合には（ステップＳ１０４、ＹＥＳ）、シーケンサ１７０は再度第２書き戻し動作を繰り返す（ステップＳ１０５）。他方で、セル電流量が判定閾値を超えない場合（ステップＳ１０４、ＮＯ）、２つのストリングユニットＳＵ０及びＳＵ１に含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の全ての閾値が電圧Ｖcut以下であることが分かる。
更に、同様の動作を、残りのストリングユニットＳＵ２及びＳＵ３についても実行する。
１０．２ 本実施形態に係る効果
本実施形態に係る方法によっても、下裾検知と書き戻し動作を行うことにより、過消去セルの閾値を電圧Ｖcutよりも大きくすることができる。
１１．変形例等
以上のように、上記実施形態に係る半導体記憶装置は、データを保持可能な第１メモリセルと第２メモリセルと、第１メモリセルに接続された第１ワード線と、第２メモリセルに接続された第２ワード線と、第１メモリセルと前記第２メモリセルの両方に電気的に接続可能な第１ビット線とを備える。そして、第１メモリセルと第２メモリセルは、互いにウェル領域を共有し、且つ該ウェル領域を挟んで対向して設けられる。データの消去動作は、第１乃至第６動作を含む。第１動作(data erase)においては、第１ワード線に第１電圧(VISO)が印加され、ウェル領域に第１電圧より大きい第２電圧(VERA)が印加される。第２動作(data erase)においては、第２ワード線に第１電圧(VISO)が印加され、ウェル領域に第２電圧(VERA)が印加される。第３動作(上裾検知)は第１動作後に行われ、第１ワード線に第２電圧(VERA)より小さい第３電圧(Vevfy_up)が印加されて、第１メモリセルからデータが読み出される。第４動作(上裾検知)は第２動作後に行われ、第２ワード線に第３電圧(Vevfy_up)が印加されて、第２メモリセルからデータが読み出される。第５動作(下裾検知)は第３動作後に行われ、第１ワード線に第３電圧(Vevfy_up)より小さい第４電圧(Vcut=Vevfy_low)が印加されて、第１メモリセルからデータが読み出される。第６動作(下裾検知)は第４動作後に行われ、第２ワード線に第４電圧(Vcut=Vevfy_low)が印加されて、第２メモリセルからデータが読み出される。
本構成により、半導体記憶装置の動作信頼性を向上出来る。なお、上記で説明した実施形態は一例に過ぎず、種々の変形が可能である。
例えば、図１０で説明した第１消去動作及び第２消去動作は、上記第１乃至第５実施形態においては、ブロック単位で実行されてもよいし、半ブロック単位で実行されてもよい。また第１０実施形態においては、下裾検知の方法として、第８実施形態で説明した図３６の方法を用いてもよい。または、書き戻し方法として、第６実施形態で説明した図３０の方法を用いても良い。更に、第７実施形態で説明した構成は、第１乃至第５実施形態及び第８乃至第１０実施形態にも適用できる。そして、各実施形態で説明した動作を、第７実施形態で説明したように下層ＭＰ１と上層ＭＰ２に対して独立して実行してもよい。このように、データの消去単位、上裾検知方法、下裾検知方法、及び書き戻し方法は、各実施形態で説明した方法の可能な限り組み合わせることができる。
なお、本発明に関する各実施形態において、
（１）例えばメモリセルトランジスタＭＴが２ビットデータを保持可能であって、その閾値電圧が低いものから順に“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”レベルであって、“Ｅｒ”レベルが消去状態であった場合に、“Ａ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。
“Ｂ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V, 2.1V〜2.3Vいずれかの間にしてもよい。
“Ｃ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。
読み出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。
（２）書き込み動作は、プログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。
（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
また、メモリセル間にはエアギャップを形成することができる。
更に、上記実施形態では半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用出来、更には半導体メモリ以外の種々の記憶装置に適用出来る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリシステム、５０…ＮＡＮＤストリング、１００…ＮＡＮＤ型フラッシュメモリ、１１０…メモリセルアレイ、１２０…ロウデコーダ、１３０…ドライバ回路、１４０…センスアンプ、１５０、１６０…レジスタ、１７０…シーケンサ、２００…コントローラ、２１０、２５０…インターフェース、２２０、２４０…メモリ、２３０…プロセッサ、２６０…ＥＣＣ回路、３００…ホスト機器

Claims (19)

  1. データを保持可能な第１メモリセルと第２メモリセルと、
    前記第１メモリセルに接続された第１ワード線と、
    前記第２メモリセルに接続された第２ワード線と、
    前記第１メモリセルと前記第２メモリセルの両方に電気的に接続可能な第１ビット線と
    を具備し、前記第１メモリセルと前記第２メモリセルは、互いにウェル領域を共有し、且つ該ウェル領域を挟んで対向して設けられ、
    前記データの消去動作は、第１乃至第６動作を含み、
    前記第１動作においては、前記第１ワード線に第１電圧が印加され、前記ウェル領域に前記第１電圧より大きい第２電圧が印加され、
    前記第２動作においては、前記第２ワード線に前記第１電圧が印加され、前記ウェル領域に前記第２電圧が印加され、
    前記第３動作は前記第１動作後に行われ、前記第１ワード線に前記第２電圧より小さい第３電圧が印加されて、前記第１メモリセルからデータが読み出され、
    前記第４動作は前記第２動作後に行われ、前記第２ワード線に前記第３電圧が印加されて、前記第２メモリセルからデータが読み出され、
    前記第５動作は前記第３動作後に行われ、前記第１ワード線に前記第３電圧より小さい第４電圧が印加されて、前記第１メモリセルからデータが読み出され、
    前記第６動作は前記第４動作後に行われ、前記第２ワード線に前記第４電圧が印加されて、前記第２メモリセルからデータが読み出される、半導体記憶装置。
  2. 前記第３動作において、前記第２ワード線には前記第４電圧が印加される、請求項１記載の半導体記憶装置。
  3. データを保持可能な第３メモリセルと第４メモリセルと、
    前記第３メモリセルに接続された第３ワード線と、
    前記第４メモリセルに接続された第４ワード線と
    を更に備え、前記第１乃至第４メモリセルは互いに前記ウェル領域を共有し、前記第１メモリセル及び前記第３メモリセルは、前記ウェル領域を挟んで前記第２メモリセル及び前記第４メモリセルと対向して設けられ、
    前記第３動作においては、
    前記第１ワード線に前記第３電圧が印加され、前記第３ワード線にはメモリセルをオン状態とする第５電圧が印加され、前記第２ワード線及び前記第４ワード線には前記第４電圧が印加され、
    引き続き前記第１ワード線に前記第５電圧が印加され、前記第３ワード線に前記第３電圧が印加され、前記第２ワード線及び前記第４ワード線には前記第４電圧が印加される、請求項１記載の半導体記憶装置。
  4. データを保持可能な第３メモリセルと第４メモリセルと、
    前記第３メモリセルに接続された第３ワード線と、
    前記第４メモリセルに接続された第４ワード線と
    を更に備え、前記第１乃至第４メモリセルは互いに前記ウェル領域を共有し、前記第１メモリセル及び前記第３メモリセルは、前記ウェル領域を挟んで前記第２メモリセル及び前記第４メモリセルと対向して設けられ、
    前記第３動作においては、
    前記第１ワード線及び前記第３ワード線に前記第３電圧が印加され、前記第２ワード線及び前記第４ワード線には前記第４電圧が印加され、
    前記第４動作においては、
    前記第２ワード線及び前記第４ワード線に前記第３電圧が印加され、前記第１ワード線及び前記第３ワード線には前記第４電圧が印加される、請求項１記載の半導体記憶装置。
  5. データを保持可能な第３メモリセルと第４メモリセルと、
    前記第３メモリセルに接続された第３ワード線と、
    前記第４メモリセルに接続された第４ワード線と
    を更に備え、前記第１乃至第４メモリセルは互いに前記ウェル領域を共有し、前記第１メモリセル及び前記第３メモリセルは、前記ウェル領域を挟んで前記第２メモリセル及び前記第４メモリセルと対向して設けられ、
    前記第３動作においては、
    前記第１ワード線に前記第３電圧が印加され、前記第３ワード線にはメモリセルをオン状態とする第５電圧が印加され、前記第２ワード線には前記第５電圧が印加され、前記第４ワード線には前記第３電圧が印加され、
    前記第４動作においては、
    前記第１ワード線に前記第５電圧が印加され、前記第３ワード線には前記第３電圧が印加され、前記第２ワード線には前記第３電圧が印加され、前記第４ワード線には前記第５電圧が印加される、請求項１記載の半導体記憶装置。
  6. データを保持可能な第３メモリセルと第４メモリセルと、
    前記第３メモリセルに接続された第３ワード線と、
    前記第４メモリセルに接続された第４ワード線と
    を更に備え、前記第１乃至第４メモリセルは互いに前記ウェル領域を共有し、前記第１メモリセル及び前記第３メモリセルは、前記ウェル領域を挟んで前記第２メモリセル及び前記第４メモリセルと対向して設けられ、
    前記第３動作と前記第４動作とは並行して実行され、
    前記第３動作と前記第４動作においては、
    前記第１ワード線及び第２ワード線に前記第３電圧が印加され、前記第３ワード線及び前記第４ワード線にはメモリセルをオン状態とする第５電圧が印加される、請求項１記載の半導体記憶装置。
  7. データを保持可能な第３メモリセルと第４メモリセルと、
    前記第３メモリセルに接続された第３ワード線と、
    前記第４メモリセルに接続された第４ワード線と
    を更に備え、前記第１乃至第４メモリセルは互いに前記ウェル領域を共有し、前記第１メモリセル及び前記第３メモリセルは、前記ウェル領域を挟んで前記第２メモリセル及び前記第４メモリセルと対向して設けられ、
    前記第３動作と前記第４動作とは並行して実行され、
    前記第３動作と前記第４動作においては、
    前記第１乃至第４ワード線に前記第３電圧が印加される、請求項１記載の半導体記憶装置。
  8. 前記データの消去動作は、前記第１乃至第６動作より前に実行される第７動作を含み、
    前記第７動作においては、前記第１ワード線及び前記第２ワード線に前記第１電圧、前記第３電圧、及び前記第４電圧より大きい第５電圧が印加される、請求項１記載の半導体記憶装置。
  9. 前記第１動作では、前記ウェル領域の電位を前記第１メモリセルのゲート電位より高くすることにより、前記第１メモリセルの閾値が低下され、
    前記第２動作では、前記ウェル領域の電位を前記第２メモリセルのゲート電位より高くすることにより、前記第２メモリセルの閾値が低下され、
    前記第２動作は前記第１動作の後に実行される、請求項８記載の半導体記憶装置。
  10. 前記第５動作では、前記第１ワード線に前記第４電圧が印加され、前記第２ワード線に前記第２メモリセルをオフさせる第６電圧が印加され、
    前記第６動作では、前記第２ワード線に前記第４電圧が印加され、前記第１ワード線に前記第６電圧が印加される、請求項９記載の半導体記憶装置。
  11. 前記第５動作では、前記第１メモリセルからデータが読み出された後、前記第１ワード線に前記第５電圧が印加され、前記第２ワード線には前記第６電圧が印加され、
    前記第６動作では、前記第２メモリセルからデータが読み出された後、前記第２ワード線に前記第５電圧が印加され、前記第１ワード線には前記第６電圧が印加される、請求項１０記載の半導体記憶装置。
  12. データを保持可能な第３メモリセルと第４メモリセルと、
    前記第３メモリセルに接続された第３ワード線と、
    前記第４メモリセルに接続された第４ワード線と
    を更に備え、前記第１乃至第４メモリセルは互いに前記ウェル領域を共有し、前記第１メモリセル及び前記第３メモリセルは、前記ウェル領域を挟んで前記第２メモリセル及び前記第４メモリセルと対向して設けられ、
    前記第５動作では、前記第１ワード線及び前記第４ワード線に前記第４電圧が印加され、前記第２ワード線及び前記第３ワード線にメモリセルをオフさせる第６電圧が印加されて、前記第１メモリセル及び前記第４メモリセルからデータが読み出され、
    前記第６動作では、前記第２ワード線及び前記第３ワード線に前記第４電圧が印加され、前記第１ワード線及び前記第４ワード線に前記第６電圧が印加されて、前記第２メモリセル及び前記第３メモリセルからデータが読み出される、請求項９記載の半導体記憶装置。
  13. 前記第５動作では、前記第１メモリセル及び前記第４メモリセルからデータが読み出された後、前記第１ワード線及び前記第４ワード線に前記第５電圧が印加され、前記第２ワード線及び前記第３ワード線には前記第６電圧が印加され、
    前記第６動作では、前記第２メモリセル及び前記第３メモリセルからデータが読み出された後、前記第２ワード線及び前記第３ワード線に前記第５電圧が印加され、前記第１ワード線及び前記第４ワード線には前記第６電圧が印加される、請求項１２記載の半導体記憶装置。
  14. 前記第５動作と前記第６動作とは並行して実行される、請求項１記載の半導体記憶装置。
  15. 前記第５動作及び前記第６動作において前記第１メモリセル及び前記第２メモリセルからデータが読み出された後、
    前記第１ワード線及び前記第２ワード線に、前記第１電圧、前記第３電圧、及び前記第４電圧より大きい第５電圧が印加される、請求項１４記載の半導体記憶装置。
  16. データを保持可能な第３メモリセルと第４メモリセルと、
    前記第３メモリセルに接続された第３ワード線と、
    前記第４メモリセルに接続された第４ワード線と
    を更に備え、前記第１乃至第４メモリセルは互いに前記ウェル領域を共有し、前記第１メモリセル及び前記第３メモリセルは、前記ウェル領域を挟んで前記第２メモリセル及び前記第４メモリセルと対向して設けられ、
    前記第５動作と前記第６動作とは並行して実行され、
    前記第５動作と前記第６動作においては、
    前記第１乃至第４ワード線に前記第４電圧が印加される、請求項１記載の半導体記憶装置。
  17. 前記第５動作と前記第６動作において、
    前記第１乃至第４ワード線に前記第４電圧が印加された後、前記第１乃至第４ワード線に、前記第１電圧、前記第３電圧、及び前記第４電圧より大きい第５電圧が印加される、請求項１６記載の半導体記憶装置。
  18. データを保持可能な第３メモリセルと第４メモリセルと、
    前記第３メモリセルに接続された第３ワード線と、
    前記第４メモリセルに接続された第４ワード線と
    を更に備え、前記第１乃至第４メモリセルは互いに前記ウェル領域を共有し、前記第１メモリセル及び前記第３メモリセルは、前記ウェル領域を挟んで前記第２メモリセル及び前記第４メモリセルと対向して設けられ、
    前記第５動作においては、
    前記第１ワード線に前記第４電圧が印加され、前記第３ワード線にはメモリセルをオン状態とする第５電圧が印加され、前記第２ワード線には前記第５電圧が印加され、前記第４ワード線には前記第４電圧が印加され、
    前記第６動作においては、
    前記第１ワード線に前記第５電圧が印加され、前記第３ワード線には前記第４電圧が印加され、前記第２ワード線には前記第４電圧が印加され、前記第４ワード線には前記第５電圧が印加される、請求項１記載の半導体記憶装置。
  19. 前記第５動作においては、前記第１ワード線及び前記第４ワード線に前記第４電圧が印加された後、該第１ワード線及び第４ワード線に、前記第１電圧、前記第３電圧、及び前記第４電圧より大きい第６電圧が印加され、
    前記第６動作においては、前記第２ワード線及び前記第３ワード線及び前記第４電圧が印加され後、該第２ワード線及び第４ワード線に、前記第６電圧が印加される、請求項１８記載の半導体記憶装置。
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