KR102606826B1 - 비휘발성 메모리 장치 및 그 소거 방법 - Google Patents
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Abstract
비휘발성 메모리 장치 및 비휘발성 메모리 장치의 소거 방법이 개시된다. 본 개시의 실시예에 따른, 메모리 셀들 및 선택 트랜지스터들이 연결된 복수의 셀 스트링들을 포함하는 비휘발성 메모리 장치의 소거 방법은, 상기 선택 트랜지스터들 중 적어도 하나의 선택 트랜지스터의 제1 전극에 제공되는 소거 전압 및, 상기 적어도 하나의 선택 트랜지스터의 제2 전극에 제공되는 소거 제어 전압을 기초로 제1 소거 동작을 수행하는 단계, 제1 검증 전압 및 상기 제1 검증 전압보다 높은 제2 검증 전압을 기초로 멀티플 소거 검증 동작을 수행함으로써, 복수의 메모리 셀들 중 슬로우 소거 셀의 존재 여부를 판단하는 단계, 상기 슬로우 소거 셀이 존재하면, 상기 소거 전압과 상기 소거 제어 전압의 전압 차이가 증가되도록 상기 소거 제어 전압을 조정하는 단계 및 조정된 상기 소거 제어 전압을 기초로 제2 소거 동작을 수행하는 단계를 포함한다.
Description
개시의 기술적 사상은 메모리 장치에 관한 것으로서, 더욱 상세하게는, 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 소거 방법에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 비휘발성 메모리 장치의 일 예로서, 플래쉬 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다. 최근 정보 통신 장치의 다기능화에 따라 메모리 장치의 대용량화 및 고집적화가 요구되고 있다.
본 개시의 기술적 사상이 해결하려는 과제는 메모리 셀들의 신뢰성 열화를 방지할 수 있는 비휘발성 메모리 장치 및 그 소거 방법을 제공하는 데 있다.
본 개시의 기술적 사상에 따른, 메모리 셀들 및 선택 트랜지스터들이 연결된 복수의 셀 스트링들을 포함하는 비휘발성 메모리 장치의 소거 방법은, 상기 선택 트랜지스터들 중 적어도 하나의 선택 트랜지스터의 제1 전극에 제공되는 소거 전압 및, 상기 적어도 하나의 선택 트랜지스터의 제2 전극에 제공되는 소거 제어 전압을 기초로 제1 소거 동작을 수행하는 단계, 제1 검증 전압 및 상기 제1 검증 전압보다 높은 제2 검증 전압을 기초로 멀티플 소거 검증 동작을 수행함으로써, 복수의 메모리 셀들 중 슬로우 소거 셀의 존재 여부를 판단하는 단계, 상기 슬로우 소거 셀이 존재하면, 상기 소거 전압과 상기 소거 제어 전압의 전압 차이가 증가되도록 상기 소거 제어 전압을 조정하는 단계 및 조정된 상기 소거 제어 전압을 기초로 제2 소거 동작을 수행하는 단계를 포함한다.
본 개시의 기술적 사상에 따른, 메모리 셀들 및 선택 트랜지스터들이 연결된 복수의 셀 스트링들을 포함하는 비휘발성 메모리 장치의 소거 방법은, 상기 선택 트랜지스터들 중 적어도 하나의 선택 트랜지스터의 제1 전극에 제공되는 소거 전압 및, 상기 적어도 하나의 선택 트랜지스터의 제2 전극에 제공되는 소거 제어 전압을 기초로 제1 소거 동작을 수행하는 단계, 검증 전압을 기초로 소거 검증을 수행함으로써, 복수의 셀 스트링들 각각에 대한 소거 패스 또는 소거 페일을 검출하는 단계, 상기 복수의 셀 스트링들 중 적어도 일부의 셀 스트링들이 소거 패스되면, 상기 소거 전압과 상기 소거 제어 전압의 전압 차이가 증가되도록 상기 소거 제어 전압을 조정하는 단계 및 조정된 상기 소거 제어 전압을 기초로 제2 소거 동작을 수행하는 단계를 포함할 수 있다.
본 개시의 기술적 사상에 따른, 비휘발성 메모리 장치는, 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각이, 기판에 수직한 방향으로 적층된 메모리 셀들 및 선택 트랜지스터를 포함하는, 메모리 블록 및 상기 메모리 블록에 대한 소거-검증 반복(erase-verify iteration) 수행 시, 제1 검증 전압 및 제2 검증 전압에 기초한 멀티 센싱에 따른 검증 결과를 기초로 슬로우 소거 셀들의 존재 여부를 판단하고, 상기 슬로우 소거 셀들이 존재하면, 상기 선택 트랜지스터의 제1 전극에 제공되는 소거 전압(Vers)과 상기 선택 트랜지스터의 제2 전극에 제공되는 소거 제어 전압 간의 전압 차이가 증가되도록 상기 소거 제어 전압을 조정하는 제어 로직을 포함한다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치 및 그 소거 방법에 따르면, 메모리 셀 어레이에 대한 소거-검증 반복 수행 시, 슬로우 소거 셀들의 존재 여부를 판단하고, 슬로우 소거 셀들의 존재할 경우, 소거 전압을 과하게 증가시키는 대신 소거 제어 전압을 조정함으로써, 메모리 셀들이 과소거(deep erase)되는 것을 방지할 수 있다.
또한, 본 개시의 기술적 사상에 따른 비휘발성 메모리 장치 및 그 소거 방법에 따르면, 슬로우 소거 셀들의 존재 여부에 따라서 소거 전압 및 소거 제어 전압을 조정하는 방법을 달리함으로써, 메모리 셀들이 과소거되거나 또는 선택 트랜지스터들이 소거되는 것을 방지할 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2a 및 도 2b는 도 1의 메모리 블록의 등가 회로를 예시적으로 나타내는 회로도이다.
도 3은 본 개시의 예시적 실시예에 따른 메모리 블록의 사시도이다.
도 4a는 본 개시의 예시적 실시예에 따른 메모리 장치의 소거 방법에서의 소거 바이어스 조건을 예시적으로 나타내고, 도 4b는 도 4a의 소거 바이어스 조건을 나타내는 그래프이다.
도 5는 본 개시의 예시적 실시예에 따른 소거 방법에서의 소거 바이어스 조건을 예시적으로 나타낸다.
도 6은 본 개시의 예시적 실시예에 따른 메모리 장치의 소거 방법을 나타내는 흐름도이다.
도 7은 메모리 셀들의 문턱 전압 산포를 나타내는 그래프이다.
도 8a, 도 8b 및 도 8c는 본 개시의 예시적 실시예에 따른 메모리 장치의 소거 방법에서의 소거 바이어스 조건을 나타내는 그래프이다.
도 9는 본 개시의 예시적 실시예에 따른 메모리 장치의 소거 방법을 나타내는 흐름도이다.
도 10은 메모리 셀들의 문턱 전압 산포를 나타내는 그래프이다.
도 11및 도 12는 본 개시의 예시적 실시예들에 따른 슬로우 소거 셀들의 존재 여부를 판단하는 방법을 나타내는 흐름도이다.
도 13은 본 개시의 예시적 실시예에 따른 소거 방법에서의 소거 바이어스 조건을 예시적으로 나타내는 그래프이다.
도 14및 도 15는 본 개시의 예시적 실시예에 따른 메모리 장치의 소거 방법을 나타내는 흐름도이다.
도 16은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 17은 본 개시의 예시적 실시예에 따른 메모리 장치의 소거 방법을 나타내는 흐름도이다.
도 18은 도 17의 메모리 장치의 소거 방법을 예시적으로 설명하는 도면이다.
도 19는 본 개시의 예시적 실시예에 따른 메모리 장치의 구조를 개략적으로 나타낸다.
도 20은 본 개시의 실시예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 2a 및 도 2b는 도 1의 메모리 블록의 등가 회로를 예시적으로 나타내는 회로도이다.
도 3은 본 개시의 예시적 실시예에 따른 메모리 블록의 사시도이다.
도 4a는 본 개시의 예시적 실시예에 따른 메모리 장치의 소거 방법에서의 소거 바이어스 조건을 예시적으로 나타내고, 도 4b는 도 4a의 소거 바이어스 조건을 나타내는 그래프이다.
도 5는 본 개시의 예시적 실시예에 따른 소거 방법에서의 소거 바이어스 조건을 예시적으로 나타낸다.
도 6은 본 개시의 예시적 실시예에 따른 메모리 장치의 소거 방법을 나타내는 흐름도이다.
도 7은 메모리 셀들의 문턱 전압 산포를 나타내는 그래프이다.
도 8a, 도 8b 및 도 8c는 본 개시의 예시적 실시예에 따른 메모리 장치의 소거 방법에서의 소거 바이어스 조건을 나타내는 그래프이다.
도 9는 본 개시의 예시적 실시예에 따른 메모리 장치의 소거 방법을 나타내는 흐름도이다.
도 10은 메모리 셀들의 문턱 전압 산포를 나타내는 그래프이다.
도 11및 도 12는 본 개시의 예시적 실시예들에 따른 슬로우 소거 셀들의 존재 여부를 판단하는 방법을 나타내는 흐름도이다.
도 13은 본 개시의 예시적 실시예에 따른 소거 방법에서의 소거 바이어스 조건을 예시적으로 나타내는 그래프이다.
도 14및 도 15는 본 개시의 예시적 실시예에 따른 메모리 장치의 소거 방법을 나타내는 흐름도이다.
도 16은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 17은 본 개시의 예시적 실시예에 따른 메모리 장치의 소거 방법을 나타내는 흐름도이다.
도 18은 도 17의 메모리 장치의 소거 방법을 예시적으로 설명하는 도면이다.
도 19는 본 개시의 예시적 실시예에 따른 메모리 장치의 구조를 개략적으로 나타낸다.
도 20은 본 개시의 실시예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예들을 설명하기로 한다. 본 개시의 다양한 실시예에서 사용되는 “제1,”“제2,”등의 표현들은 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 수 있으며, 해당 구성요소들, 예컨대, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 본 개시의 다양한 실시예의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다.
메모리 장치(100)는 메모리 셀 어레이(110), 제어 로직(120), 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼부(150)를 포함할 수 있다. 도시되지는 않았으나, 메모리 장치(100)는 데이터 입출력 회로 또는 입출력 인터페이스 등을 더 포함할 수 있다. 메모리 장치(100)는 비휘발성 메모리 장치(100)일 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 통해 로우 디코더(140)에 연결되고, 비트 라인들(BL)을 통해 페이지 버퍼부(150)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있고, 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 개시의 실시예들을 상술하기로 한다. 그러나, 본 개시의 기술적 사상은 이에 한정되지 않고, 복수의 메모리 셀들은 다양한 종류의 비휘발성 메모리 셀들일 수 있다. 실시예에 있어서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1 내지 BLKk)을 포함할 수 있다. 각 메모리 블록은 3 차원(3D) 메모리 어레이로 구현될 수 있다.
3차원(3D) 메모리 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다.
3D 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 셀 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 동 제8,553,466호, 동 제8,654,587호, 동 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3D 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3D 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다. 또한, 미국 특허출원공개공보 제2014-0334232호 및 미국특허공개공보 제8,488,381호는 본 명세서에 인용 형식으로 결합된다.
메모리 셀 어레이(110)는 싱글 레벨 셀들을 포함하는 싱글 레벨 셀 블록, 멀티 레벨 셀들을 포함하는 멀티 레벨 셀 블록 및 트리플 레벨 셀들을 포함하는 트리플 레벨 셀 블록 중 적어도 하나를 포함할 수 있다. 다시 말해, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들 중 일부는 싱글 레벨 셀 블록일 수 있고, 다른 메모리 블록들은 멀티 레벨 셀 블록 또는 트리플 레벨 셀 블록일 수 있다.
로우 디코더(140)는 제어 로직(120)으로부터 수신한 로우 어드레스(X-ADDR)에 응답하여 복수의 메모리 블록들(BLK1 내지 BLKz) 중 적어도 하나를 선택할 수 있고, 선택된 메모리 블록의 워드 라인들(WL) 중 하나를 선택할 수 있다.
페이지 버퍼부(150)는 칼럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 일부 비트 라인을 선택할 수 있다. 구체적으로, 페이지 버퍼부(150)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기(sense amplifier)로서 동작한다. 독출 동작 시에 페이지 버퍼부(150)는 감지 증폭기로 동작하여 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 센싱할 수 있다. 프로그램 동작 시에 페이지 버퍼부(150)는 기입 드라이버(write driver)로 동작하여 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)를 입력시킬 있다.
제어 로직(120)은 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(110)에 데이터를 프로그램, 메모리 셀 어레이(110)로부터 데이터를 독출, 또는 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 각종 제어 신호, 예를 들어, 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR) 및 칼럼 어드레스(Y-ADDR)를 출력할 수 있다. 이로써, 제어 로직(120)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다. 그러나, 이에 한정되지 않고, 제어 로직(120)은 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼부(150)에 다른 제어 신호들을 더 제공할 수 있다.
전압 생성부(130)는 전압 제어 신호(CTRL_vol)를 기초로 메모리 셀 어레이(110)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어서, 전압 생성부(130)는 워드 라인들(WL)에 제공되는 프로그램 전압(또는 기입 전압), 독출 전압, 프로그램 인히빗 전압, 독출 인히빗 전압, 검증 전압 또는 프로그램 검증 전압 등을 생성할 수 있다. 또한, 전압 생성부(130)는 전압 제어 신호(CTRL_vol)를 기초로 메모리 장치(100)의 동작 단계들에 따라서, 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)에 제공되는 전압들을 생성할 수 있다. 실시예에 있어서, 소거 동작 및 소거 검증 동작 수행 시, 전압 생성부(130)는 바이어스 전압들, 예컨대, 소거 전압(Vers), 소거 제어 전압(Vgidl), 워드 라인 소거 전압(Vwe), 검증 전압(Vevf)을 생성할 수 있다.
전압 생성부(130)에서 생성된 전압들은 로우 디코더(140)를 통해 복수의 메모리 블록들(BLK1 내지 BLKk)에 제공됨으로써, 메모리 셀 어레이(110)에 구비되는 복수의 메모리 블록들(BLK1 내지 BLKk)에 대하여, 기입 동작, 독출 동작, 소거 동작 및 검증 동작(예컨대, 프로그램 검증, 소거 검증 등)이 수행될 수 있다.
한편, 소거는 메모리 블록 별로 수행될 수 있으며, 소거 동작 및 소거 검증 동작이 수행되는 소거 루프가 반복적으로 수행됨으로써, 메모리 블록에 대한 소거가 완료될 수 있다. 메모리 블록 또는 메모리 블록의 셀 스트링 별로 소거 루프가 반복적으로 수행될 수 있다.
이때, 제어 로직(120)은 각 소거 루프의 소거 검증 결과에 따라서 다음 소거 루프에 메모리 블록에 제공되는 전압들, 즉 소거 동작을 위한 바이어스 전압들의 레벨을 설정하기 위한 전압 제어 신호(CTRL_vol)를 전압 생성부(130)에 제공하고, 전압 생성부(130)는 전압 제어 신호(CTRL_vol)에 기초하여, 소거 바이어스 전압들을 생성할 수 있다. 이에 따라서, 제어 로직(120)은 소거 검증 결과를 기초로, 다음 루프에서 소거 동작이 수행될 때 메모리 블록에 제공되는 소거 바이어스 전압들의 레벨을 조절할 수 있다. 예를 들어서, 제어 로직(120)은 다음 루프에서 소거 전압(Vers)이 증가되도록 제어할 수 있다.
한편, 본 개시의 실시예에 따른 메모리 장치(100)는 GIDL(Gate Induced Drain Leakage) 소거 방식에 따라 소거 동작을 수행할 수 있다. GIDL 소거 방식에 따르면, 셀 스트링(예를 들어서, 도 2a및 2b의 셀 스트링들 NS 11 내지 NS33)의 양 끝단에 위치하는 GIDL 트랜지스터(예컨대, 접지 선택 트랜지스터 및/또는 스트링 선택 트랜지스터)의 드레인 전극(또는 소스 전극)에 고전압의 소거 전압(Vers)이 인가되고, 게이트 전극에 소거 전압(Vers)보다 레벨이 낮은 소거 제어 전압(Vgidl)이 인가될 수 있다. GIDL 트랜지스터의 드레인 전극과 게이트 전극 간의 전압 차가 GIDL 전류가 발생할 수 있는 전압 레벨(이하, GIDL 전압 레벨이라고 함) 이상이면, GIDL 전류가 발생하고, GIDL 전류에 따른 홀(Hole)들이 셀 스트링의 채널 영역에 주입됨으로써, 채널 영역이 충전될 수 있다.
제어 로직(120)은 소거 검증 결과를 기초로 다음 루프의 소거 동작 시 GIDL 트랜지스터에 제공되는 소거 전압(Vers) 및 소거 제어 전압(Vgidl)의 레벨을 조정할 수 있다. 실시예에 있어서, 제어 로직(120)은 소거 검증 결과를 기초로 슬로우 소거 셀이 존재하는지 여부를 판단하고, 슬로우 소거 셀의 존재 여부에 따라서, 소거 전압(Vers) 및 소거 제어 전압(Vgidl)의 조정 방법을 달리할 수 있다.
슬로우 소거 셀이 존재할 경우, GIDL 트랜지스터의 드레인 전극과 게이트 전극 간의 전압 차가 증가되도록 소거 제어 전압(Vgidl)을 조정할 수 있다. 제어 로직(120)은 GIDL 트랜지스터의 드레인 전극과 게이트 전극 간의 전압 차가 증가되도록 소거 전압(Vers) 및 소거 제어 전압(Vgidl)을 모두 조정할 수도 있다.
슬로우 소거 셀이 존재하지 않을 경우, 제어 로직(120)은 소거 전압(Vers)을 증가시키되, GIDL 트랜지스터의 드레인 전극과 게이트 전극 간의 전압 차가 이전 루프와 동일하게 유지되도록 소거 전압(Vers)의 증가량만큼 소거 제어 전압(Vgidl)을 증가시킬 수 있다.
실시예에 있어서, 제어 로직(120)은 멀티플 검증을 통해 슬로우 소거 셀이 존재하는지 판단할 수 있다. 실시예에 있어서, 제어 로직(120)은 셀 스트링들의 소거 패스 또는 소거 페일을 기초로 슬로우 소거 셀이 존재하는지 판단할 수 있다. 또한, 제어 로직(120)은 메모리 장치(100)의 저장 영역(예컨대, 메모리 셀 어레이(110), 레지스터, OTP(one time programmable) 메모리 등)에 기 저장된 정보를 기초로 소거 셀이 존재하는지 판단할 수도 있다.
본 개시의 다양한 실시예들에 따른 소거 방법에 따라서, 소거 검증을 수행하고, 검증 결과를 기초로 소거 바이어스 전압들, 즉 소거 전압(Vers) 및 소거 제어 전압(Vgidl)을 조정하는 방법은 도 4a 내지 도 20을 참조하여 보다 상세하게 설명하기로 한다.
도 2a 및 도 2b는 본 개시의 예시적 실시예에 따른 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 2a 및 도 2b의 메모리 블록(BLKa, BLKa')은 수직 구조의 낸드 플래쉬 메모리 어레이로 구현될 수 있으며, 도 1의 메모리 장치(100)의 도 1의 메모리 블록들(BLK1 내지 BLKz) 중 적어도 하나에 적용될 수 있다. 그러나, 이에 제한되는 것은 아니며, 도 2a 및 도 2b를 참조하여 설명되는 메모리 블록들과 동일 또는 유사하게 구현되는 3D 메모리 어레이가 도 1의 메모리 블록들(BLK1 내지 BLKz) 중 적어도 하나에 적용될 수 있다.
도 2a를 참조하면, 메모리 블록(BLKa)은 수직 방향(Z 방향)으로 형성된 복수의 셀 스트링들(NS11 내지 NS33)을 포함하며, 수평 방향(X 방향 또는 Y 방향)으로 연장된 복수의 워드 라인들(WL1 내지 WL8), 복수의 비트 라인들(BL1, BL2, BL3), 접지 선택 라인들(GSL), 복수의 스트링 선택 라인들(SSL1, SSL2, SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 셀 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 셀 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 셀 스트링들(NS13, NS23, NS33)이 제공된다. 셀 스트링들(NS11 내지 NS33) 각각은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 접지 선택 트랜지스터(GST)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 일 실시예에 있어서, 스트링 선택 트랜지스터(SST)와 제8 메모리 셀(MC8) 사이 및/또는 접지 선택 트랜지스터(GST)와 제1 메모리 셀(MC1) 사이에는 더미 셀들이 배치될 수 있다.
복수의 메모리 셀들(MC1 내지 MC8)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 기판 또는 접지 선택 트랜지스터들(GST)로부터 동일한 높이에 위치한 메모리 셀들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이에 위치한 메모리 셀들은 서로 다른 워드 라인들(WL1~WL8)에 각각 연결될 수 있다. 예를 들어 제1 메모리 셀들(MC1)은 제1 워드 라인(WL1)에 공통으로 연결되고, 제2 메모리 셀들(MC2)은 제2 워드 라인(WL2)에 공통으로 연결될 수 있다.
접지 선택 트랜지스터들(GST)의 드레인 전극(또는 소스 전극)은 공통 소스 라인(CSL)에 연결되고, 게이트 전극은 접지 선택 라인(GSL)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 드레인 전극(또는 소스 전극)은 대응하는 비트 라인에 연결되고, 게이트 전극은 대응하는 스트링 선택 라인에 연결될 수 있다.
도 1을 참조하여 전술한 바와 같이, 접지 선택 트랜지스터들(GST) 및/또는 스트링 선택 트랜지스터(SST)는 소거 동작 시, GIDL 트랜지스터로서 동작할 수 있다. 예를 들어서, 셀 스트링들(NS11 내지 NS33)의 양방향으로 셀 스트링들(NS11 내지 NS33)의 채널 영역을 충전하는 양방향 GIDL 소거 방법에 따르면, 접지 선택 트랜지스터들(GST) 및 스트링 선택 트랜지스터들(SST)이 GIDL 트랜지스터로서 동작할 수 있다. 비트 라인들 (BL1, BL2, BL3) 및 공통 소스 라인(CSL)을 통해 스트링 선택 트랜지스터들(SST)의 드레인 전극들 및 접지 선택 트랜지스터들(GST)의 드레인 전극들에 소거 전압(Vers)이 제공되고, 스트링 선택 라인들(SSL1, SSL2, SSL3) 및 접지 선택 라인(GSL)을 통해 스트링 선택 트랜지스터들(SST)의 게이트 전극들 및 접지 선택 트랜지스터들(GST)의 게이트 전극들에 소거 제어 전압(Vgidl)이 제공될 수 있다.
셀 스트링들(NS11 내지 NS33)의 하부를 통해 셀 스트링의 채널 영역을 충전하는 하부 GIDL 소거 방법에 따르면, 접지 선택 트랜지스터들(GST)이 GIDL 트랜지스터로서 동작할 수 있다. 또한, 셀 스트링의 상부를 통해 셀 스트링의 채널 영역을 충전하는 상부 GIDL 소거 방법에 따르면, 스트링 선택 트랜지스터들(SST)이 GIDL 트랜지스터로서 동작할 수 있다. 스트링 선택 트랜지스터들(SST)은 대응하는 스트링 선택 라인 및 대응하는 비트 라인에 따라서 각각 독립적으로 제어될 수 있다. 따라서, 상부 GIDL 소거 방법에 따르면, 셀 스트링별로 소거 동작이 수행될 수 있다.
도 2b를 참조하면, 메모리 블록(BLKa')의 셀 스트링들(NS11 내지 NS33) 각각은 직렬로 복수의 스트링 선택 트랜지스터들(SST1 및 SST2) 및 복수의 접지 선택 트랜지스터들(GST1 및 GST2)을 포함할 수 있다. 제1 스트링 선택 트랜지스터들(SST1)은 하부 스트링 선택 라인들(SSL1d, SSL2d, SSL3d)에 연결되고, 제2 스트링 선택 트랜지스터들(SST2)은 상부 스트링 선택 라인들(SSL1u, SSL2u, SSL3u)에 연결될 수 있다. 제1 접지 선택 트랜지스터들(GST1)은 상부 접지 선택 라인들(GSL1u, GSL2u, GSL3u)에 연결되고, 제2 접지 선택 트랜지스터들(GST2)은 하부 접지 선택 라인(GSLd)에 연결될 수 있다. 도 2b에 도시된 바와 같이, 제1 접지 선택 트랜지스터들(GST1)은 상부 접지 선택 라인들(GSL1u, GSL2u, GSL3u) 중 대응하는 상부 접지 선택 라인에 연결되며, 대응하는 상부 접지 선택 라인에 따라서 독립적으로 제어될 수 있다. 그러나, 이에 제한되는 것은 아니며, 실시예에 있어서, 제1 접지 선택 트랜지스터들(GST1)은 동일한 상부 접지 선택 라인에 연결되어 공통적으로 제어될 수도 있다.
복수의 스트링 선택 트랜지스터들(SST1 및 SST2) 및 복수의 접지 선택 트랜지스터들(GST1 및 GST2) 중 셀 스트링들(NS11 내지 NS33)의 양쪽 말단에 위치한 제2 스트링 선택 트랜지스터들(SST2) 및/또는 제2 접지 선택 트랜지스터들(GST2)이 소거 동작 시GIDL 트랜지스터로서 동작할 수 있다. 비트 라인들(BL1, BL2, BL3) 및/또는 공통 소스 라인(CSL)을 통해 제2 스트링 선택 트랜지스터들(SST2)의 드레인 전극들 및/또는 제2 접지 선택 트랜지스터들(GST2)의 드레인 전극들에 소거 전압(Vers)이 제공될 수 있다. 상부 스트링 선택 라인들(SSL1u, SSL2u, SSL3u) 및/또는 하부 접지 선택 라인(GSLd)을 통해 제2 스트링 선택 트랜지스터들(SST2)의 게이트 전극들 및/또는 제2 접지 선택 트랜지스터들(GST2)의 게이트 전극들에 소거 제어 전압(Vgidl)이 제공될 수 있다. 이때, 제1 스트링 선택 트랜지스터들(SST1)의 게이트 전극들 및/또는 제2 접지 선택 트랜지스터들(GST2)의 게이트 전극들에는 소거 제어 전압(Vgidl)보다 낮은 레벨의 전압이 소거 패스 전압이 인가될 수 있다.
도 2a 및 도 2b를 참조하여 메모리 블록의 등가회로를 예시적으로 설명하였다. 그러나, 이에 제한되는 것은 아니며, 비트 라인을 공유하는 복수의 셀 스트링을 포함하는 다양한 구조의 메모리 블록이 본 개시의 실시예에 따른 메모리 장치(100)에 적용될 수 있다.
도 3은 본 개시의 예시적 실시예에 따른 메모리 블록의 사시도이다.
도 3을 참조하면, 메모리 블록(BLKa)은 기판(SUB)에 대해 수직한 방향(예를 들어, Z방향)으로 형성되어 있다. 도 3에서는, 메모리 블록(BLKa)이 2개의 선택 라인들(GSL, SSL), 8개의 워드 라인들(WL1 내지 WL8), 그리고 3개의 비트 라인들(BL1 내지 BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제1 방향(예를 들어, Y 방향)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 기판(SUB)에 수직한 제3 방향(예를 들어, Z 방향)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 도전 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 전극 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1 내지 WL8)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인 전극들 또는 드레인 전극 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인 전극들 또는 드레인 전극 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인 전극 컨택들(DR) 상에, 제2 방향(예를 들어, X 방향)으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 내지 BL3)이 연결될 수 있다.
본 개시의 실시예에 따른 GIDL 소거 방법에 따르면, 공통 소스 라인(CSL) 및/또는 비트 라인들(BL1, BL2, BL3)을 통해 GIDL 트랜지스터들, 즉 접지 선택 트랜지스터(GST) 및/또는 스트링 선택 트랜지스터(SST)의 드레인 전극들에 고전압인 소거 전압(도 1의 Vers)이 인가되고, GIDL 트랜지스터들의 게이트 전극에 중간 전압인 소거 제어 전압(도 1의 Vgidl)이 인가되면, GIDL 트랜지스터의 드레인 전극과 게이트 전극의 전압 차이(즉, Vers-Vgidl)에 의하여 GIDL 전류가 발생할 수 있다. 소거 전압(Vers)은 GIDL 전류에 의한 홀들을 따라 채널 영역(예컨대, 표면층 S)에 공급될 수 있다. 워드 라인들(WL1 내지 WL8)에는 저전압인 워드라인 소거 전압(Vwe)(예컨대, 접지 전압)이 제공된다. 소거 전압(Vers)과 워드 라인 소거 전압(Vwe)의 전압 차이에 의하여 터널링(예컨대 Fowler-Nordheim 터널링)이 유발되고, 홀들이 전하 저장층(CS)에 주입되면서 메모리 셀들의 데이터가 소거될 수 있다. 즉 메모리 셀들의 문턱 전압이 소거 상태의 전압 레벨로 감소될 수 있다.
도 4a는 본 개시의 예시적 실시예에 따른 메모리 장치의 소거 방법에서의 소거 바이어스 조건을 예시적으로 나타내고, 도 4b는 도 4a의 소거 바이어스 조건을 나타내는 그래프이다. 도 4a및 도 4b는 양방향 GIDL 소거 방법에 따른, 소거 바이어스 조건을 나타낸다. 도 4b에서, 가로축은 시간을 세로축은 전압을 나타낸다.
도 4a를 참조하면, 메모리 블록(BLK)에 대한 소거 동작을 수행하기 위해서, 비트 라인(BL) 및 공통 소스 라인(CSL)에 소거 전압(Vers)이 인가되고, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 소거 제어 전압(Vgidl)이 인가되며, 워 드라인들(WL)에는 워드라인 소거 전압(Vwe)이 인가될 수 있다. 셀 스트링의 상부에 배치된 스트링 선택 트랜지스터(SST) 및 하부에 배치된 접지 선택 트랜지스터(GST)에서 GIDL 전류가 발생하며, 홀들이 채널 영역의 상부 및 하부, 즉 양방향으로부터 주입될 수 있다.
도 4b를 참조하면, 소거 전압(Vers)은 고전압이고, 소거 제어 전압(Vgidl)은 중간전압이고, 워드라인 소거 전압(Vwe)은 저전압일 수 있다. 비 제한적인 예로서, 소거 전압(Vers)은 18V(volt)이고, 소거 제어 전압(Vgidl)은 12V이고, 워드라인 소거 전압(Vwe)은 0V일 수 있다. 실시예에 있어서, 도 2b를 참조하여 설명한 바와 같이, 셀 스트링들 각각이 복수의 스트링 선택 트린지스터들(SST) 및 복수의 접지 선택 트랜지스터들(GST)을 포함할 경우, GIDL 트랜지스터로 동작하는 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 이외의 다른 스트링 선택 트린지스터(SST) 및 다른 접지 선택 트랜지스터(GST)에 연결되는 스트링 선택 라인 및 접지 선택 라인에는 소거 제어 전압(Vgidl)보다 낮은 소거 패스 전압(예를 들어, 10V)이 인가될 수 있다.
GIDL 전류의 발생을 위하여, 소거 전압(Vers)과 소거 제어 전압(Vgidl)은 일정한 전압 차이(예컨대 ΔV1)를 유지하여야 한다. 실시예에 있어서, t1 시점에 비트 라인(BL) 및 공통 소스 라인(CSL)에 소거 전압(Vers)이 인가되고, 비트 라인(BL) 및 공통 소스 라인(CSL)의 전압 레벨이 증가되어 GIDL 전압 레벨 이상이 되는 t2 시점에 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 소거 제어 전압(Vgidl)이 인가될 수 있다. 비트 라인(BL) 및 공통 소스 라인(CSL)의 전압 레벨이 소거 전압(Vers)에 도달하고, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)의 전압 레벨이 소거 제어 전압(Vgidl)에 도달한 후, 소정의 시간이 경과된 t3 시점에 소거 전압(Vers) 및 소거 제어 전압(Vgidl)이 차단되며 소거 동작이 종료될 수 있다.
한편, 소거 전압(Vers)과 소거 제어 전압(Vgidl)의 전압 차이가 커질수록 GIDL 전류량이 증가될 수 있다. (이하, 소거 전압(Vers)과 소거 제어 전압(Vgidl)의 전압 차이는 GIDL 제어 레벨로 지칭하기로 한다) 또한, 소거 전압(Vers)이 증가될수록 터널링이 강해질 수 있다. 그러나, 소거 전압(Vers)이 과도하게 증가될 경우, 전하 저장층(도 3의 CS)에 과도하게 홀이 주입되어 일부 메모리 셀들이 과소거(deep erase) 되며, 신뢰성 열화가 발생할 수 있다. 또한, 소거 제어 전압(Vgidl)이 과도하게 감소될 경우, 스트링 선택 트랜지스터 및 접지 선택 트랜지스터가 소거될 수 있다. 그러므로, 메모리 셀들의 문턱 전압의 산포에 따라서, 소거 전압(Vers) 및 소거 제어 전압(Vgidl)이 적절하게 설정될 것이 요구된다.
도 5는 본 개시의 예시적 실시예에 따른 소거 방법에서의 소거 바이어스 조건을 예시적으로 나타낸다. 도 5는 상부 GIDL 소거 방법에 따른 소거 바이어스 조건을 나타낸다.
도 5를 참조하면, 상부 GIDL 소거 방법에 따라 메모리 블록(BLK)에 대한 소거 동작을 수행하기 위해서, 비트 라인(BL)에 소거 전압(Vers)이 인가되고, 스트링 선택 라인(SSL)에 소거 제어 전압(Vgidl)이 인가되며, 워드 라인들(WL)에는 워드 라인 소거 전압(Vwe)이 인가될 수 있다. 접지 선택 라인(GSL) 및 공통 소스 라인(CSL)은 플로팅될 수 있다. 이에 따라서, 셀 스트링의 상부에 배치된 스트링 선택 트랜지스터(SST)에서 GIDL 전류가 발생하며, 홀들이 채널 영역의 상부로부터 주입될 수 있다. 도 4 a및 도 5의 소거 바이어스 조건을 참조하면, 하부 GIDL 소거 방법에 따라 메모리 블록(BLK)에 대한 소거 동작을 수행하기 위한 소거 바이어스 조건이 용이하게 도출될 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 메모리 장치의 소거 방법을 나타내는 흐름도이다.
도 6을 참조하면, 메모리 블록에 대한 소거 프로세스가 시작되면, 메모리 장치(100)는 소거 전압 및 소거 제어 전압을 설정할 수 있다(S110). 소거 전압은 터널링이 발생할 수 있도록 고전압으로 설정되고, 소거 제어 전압은 소거 전압 및 GIDL 전압 레벨에 따라 설정될 수 있다. GIDL 전압 레벨은 GIDL 트랜지스터의 특성에 따라 결정될 수 있다. 소거 전압의 초기값 및 소거 제어 전압의 초기값이 미리 설정될 수 있으며, 단계 S110에서, 소거 전압 및 소거 제어 전압은 초기값 및 소거 싸이클에 의한 열화량 등을 기초로 설정될 수 있다.
메모리 장치(100)는 설정된 소거 전압 및 소거 제어 전압을 기초로 소거 동작을 수행할 수 있다(S120). 도 4b를 참조하여 설명한 바와 같이, 메모리 블록에 소거 전압 및 소거 제어 전압을 포함하는 소거 바이어스 전압들이 인가됨으로써, 소거 동작이 수행될 수 있다.
이후, 메모리 장치(100)는 소거 검증 동작을 수행할 수 있다(S130). 메모리 장치(100)는 소거 검증 전압(이하 검증 전압이라고 함)을 기초로 메모리 셀들의 데이터를 독출함으로써, 소거 검증 동작을 수행할 수 있다. 예컨대, 독출된 데이터가 제1 논리 레벨, 예컨대'1'이면, 메모리 셀의 데이터는 페일(fail) 비트로 판단되고, 제2 논리 레벨, 예컨대 '0'이면, 메모리 셀의 데이터는 패스(pass) 비트로 판단될 수 있다. 메모리 장치(100)에 구비되는 페일 비트 카운터가 페일 비트를 카운트할 수 있다. 소거 싸이클에 의한 열화량과 제조 단계에서 실험적으로 산출되는 메모리 셀들의 산포를 기초로, 페일 비트들의 개수가 ECC(Error Check and Correct) 비트 수 이하가 되도록 검증 전압이 설정될 수 있다.
실시예에 있어서, 메모리 장치(100)는 검증 동작을 수행함에 있어서, 복수의 검증 전압들을 기초로 멀티플 소거 검증(즉, 멀티플 센싱)을 수행할 수 있다. 메모리 장치(100)는 복수의 검증 전압들 각각을 기초로 메모리 셀들로부터 데이터를 독출하고, 복수의 검증 전압들 각각에 대한 페일 비트들의 개수를 카운트할 수 있다. 실시예에 있어서, 메모리 장치(100)는 셀 스트링별로 소거 검증을 수행하며, 이에 따라서, 셀 스트링들 각각에 대한 소거 패스 또는 소거 페일이 결정도리 수 있다.
메모리 장치(100)는 소거 검증 동작에 따른 검증 결과를 기초로, 메모리 블록에 대한 소거 패스 여부를 판단할 수 있다(S140). 예를 들어서, 메모리 장치(100), 구체적으로 제어 로직(도 1의 120)은 페일 비트들의 개수를 기초로 소거 패스 여부를 판단할 수 있으며, 페일 비트들의 개수가 소정의 임계 개수 미만이면 소거 패스로 판단하고, 페일 비트들의 개수가 임계 개수 이상이면, 소거 페일로 판단할 수 있다. 실시예에 있어서, 상기 임계 개수는 ECC 비트들의 개수 이하로 설정될 수 있다. 소거 패스로 판단되면, 메모리 블록이 소거 완료된 것인바, 메모리 블록에 대한 소거 프로세스가 종료될 수 있다.
소거 페일로 판단되면, 메모리 장치(100)는 메모리 셀들 중 슬로우 소거 셀이 존재하는지 판단할 수 있다(S150). 실시예에 있어서, 제어 로직(도 1의 120)은 복수의 검증 전압들 각각에 대한 페일 비트들의 개수를 기초로 메모리 셀들의 문턱 전압의 산포를 판단함으로써, 슬로우 소거 셀이 존재하는지 판단할 수 있다. 예컨대, 제어 로직(20)은 메모리 셀들의 산포가 테일(tail)을 가지는 경우, 슬로우 소거 셀이 존재한다고 판단할 수 있다. 실시예에 있어서, 제어 로직(120)은 셀 스트링별로 소거 패스 또는 소거 페일을 판단하고, 셀 스트링들의 소거 패스 또는 페일을 기초로 슬로우 소거 셀이 존재하는지 판단할 수 있다. 예컨대, 제어 로직(120)은 소거 패스된 셀 스트링이 발생하면, 다른 셀 스트링들에 슬로우 소거 셀이 존재한다고 판단할 수 있다.
슬로우 소거 셀이 존재하는 경우와 존재하지 않는 경우의 메모리 블록에 포함된 메모리 셀들의 문턱 전압 산포는 상이할 수 있다. 따라서, 메모리 장치(100)는 슬로우 소거 셀의 존재여부에 따라서, 다음 소거 루프에 적용되는 소거 전압 및 소거 제어 전압의 조정 방법을 달리할 수 있다.
슬로우 소거 셀이 존재하지 않는다고 판단되면, 메모리 장치(100)는 소거 전압과 소거 제어 전압을 동일한 전압 레벨만큼 증가시킬 수 있다(S160). 슬로우 소거 셀이 존재한다고 판단되면, 메모리 장치(100)는 소거 전압과 소거 제어 전압의 전압 차이, 즉 GIDL 제어 레벨이 증가되도록 소거 제어 전압을 조정할 수 있다(S170). 예컨대, 제어 로직은 소거 제어 전압을 감소시킬 수 있다. 실시예에 있어서, 슬로우 소거 셀의 개수가 소정의 기준 개수 이상일 경우, 제어 로직(120)은 GIDL 제어 레벨이 증가되도록 소거 전압과 소거 제어 전압을 동시에 조정할 수 있다.
이후, 다음 소거 루프에서, 조정된 소거 전압 및/또는 소거 제어 전압을 기초로 소거 동작이 다시 수행될 수 있다(S120).
실시예에 있어서, 다음 루프에서 소거 패스되지 않더라도, 단계 S150이 수행되지 않을 수 있다. 현재 루프의 단계 S150에서, 메모리 셀들의 문턱 전압의 산포와 슬로우 소거 셀들이 존재하는지 여부가 이미 판단되었으므로, 메모리 장치(100)는 이미 판단된 결과를 기초로 이후의 소거 루프에 적용되는 소거 전압 과 소거 제어 전압의 조정 방법을 결정할 수 있다.
도 7은 메모리 셀들의 문턱 전압 산포를 나타내는 그래프이다.
가로축은 메모리 셀들의 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 도 7의 (a)는 슬로우 소거 셀이 존재하지 않는 경우의 메모리 셀들의 문턱 전압 산포(이하 메모리 셀들의 산포라고 함)를 나타내고, 도 7의 (b)는 슬로우 소거 셀이 존재하는 경우의 메모리 셀들의 산포를 나타낸다.
도 7의 (a)를 참조하면, 메모리 블록이 소거 페일되고, 슬로우 소거 셀이 존재하지 않으면, 메모리 셀들의 산포는 산포 RD1과 같이 정상적인 형태를 가질 수 있다. 소거 페일 상태에서, 일부 메모리 셀들의 문턱 전압은 검증 전압(Vevf)보다 높다. 도 6의 단계 S160에 따라서, 소거 전압이 증가되고, 조정된 소거 전압을 기초로 소거 동작이 다시 수행됨으로써, 메모리 셀들의 산포가 왼쪽으로 이동하여 산포 RD2가 형성될 수 있다. 산포 RD2에서, 대부분의 메모리 셀들의 문턱 전압이 검증 전압(Vevf)보다 낮으므로, 메모리 블록은 소거 패스될 수 있다.
도 7의 (b)를 참조하면, 메모리 블록이 소거 페일되고, 슬로우 소거 셀이 존재할 경우, 메모리 셀들의 산포는 산포D1처럼 형성되며, 테일(Tail)을 가질 수 있다.
슬로우 소거 셀이 존재하지 않는 경우와 유사하게 소거 전압이 증가되고, 조정된 소거 전압을 기초로 소거 동작이 다시 수행될 경우, 메모리 셀들의 산포가 왼쪽으로 이동하여 소거 패스되는 산포 D2가 형성될 수 있다. 그러나, 일부 셀들의 문턱 전압(Vth)이 지나치게 감소될 수 있다. 다시 말해서 일부 셀들, 예컨대 패스트 소거 셀들은 과소거(deep erase)될 수 있다.
한편, 슬로우 소거 셀은 제조 공정상의 변화(variation) 등으로 인하여 GIDL 전류가 충분하게 생성되지 못하여 발생할 수 있다. 따라서, GIDL 트랜지스터의 드레인 전극과 게이트 전극 간의 전압 차이, 즉 소거 전압과 소거 제어 전압 간의 전압 차이가 증가될 경우, 더 많은 GIDL 전류가 생성될 수 있다. 그러므로, 도 6의 단계 S170에 따라서, 소거 전압과 소거 제어 전압 간의 전압 차이, 즉 GIDL 제어 레벨이 증가되도록 소거 제어 전압이 조정되고, 조정된 소거 제어 전압을 기초로 소거 동작이 다시 수행되면, GIDL 전류가 더 많이 발생하게 되어 슬로우 소거 셀들의 문턱 전압이 감소될 수 있다. 즉, 슬로우 소거 셀들 이외의 다른 메모리 셀들의 문턱 전압의 큰 변화 없이 주로 슬로우 소거 셀들의 문턱 전압이 감소될 수 있다. 이에 따라서, 메모리 셀들의 산포는 산포 D3와 같이 형성될 수 있다.
도 4a및 도 4b를 참조하여 전술한 바와 같이, 메모리 셀들의 산포를 이동시키기 위하여, 소거 제어 전압을 과하게 증가시킬 경우, 일부 메모리 셀들이 과소거될 수 있고, 소거 제어 전압이 과하게 감소될 경우, GIDL 트랜지스터(예컨대, 스트링 선택 트랜지스터 및/또는 접지 선택 트랜지스터)가 소거될 수 있다.
그러나, 본 개시의 예시적 실시예에 따른 메모리 장치(100) 및 메모리 장치(100)의 소거 방법에 따르면, 소거 수행 후 검증 단계에서, 슬로우 소거 셀의 존재 여부, 즉 메모리 셀들의 산포가 테일을 가지는지 여부가 판단되고, 슬로우 소거 셀의 존재 여부에 따라서 다음 소거 루프에 적용되는 소거 전압 및 소거 제어 전압이 조정될 수 있다. 다시 말해서 본 개시의 예시적 실시예에 따른 메모리 장치(100) 및 메모리 장치(100)의 소거 방법에 따르면, 메모리 셀들의 산포 모양에 적응적으로 소거 전압 및 소거 제어 전압이 조정될 수 있다. 따라서, 메모리 셀들이 과소거되거나 또는 선택 트랜지스터들이 소거되는 것을 방지될 수 있으며, 소거 동작에 따른 메모리 셀 어레이의 신뢰성 열화가 방지될 수 있다.
도 8a, 도 8b 및 도 8c는 본 개시의 예시적 실시예에 따른 메모리 장치의 소거 방법에서의 소거 바이어스 조건을 나타내는 그래프이다.
도 8a는 슬로우 소거 셀들이 존재하지 않는 경우 나타내고, 도 8b 및 도 8c는 슬로우 소거 셀들이 존재하는 경우를 나타낸다.
도 8a를 참조하면, 제1 소거 루프(LOOP1)에서, 제1 소거 전압(Vers1), 제1 소거 제어 전압(Vgidl1) 및 워드라인 소거 전압(Vwe)을 기초로 소거 동작이 수행될 수 있다. 제1 소거 루프(LOOP1)에서 소거 동작이 수행된 후, 소거 검증이 수행될 수 있다. 이때 메모리 블록이 소거 페일이고, 슬로우 소거 셀들이 존재하지 않는 것으로 판단되면, 제어 로직(도 1의 120)은 소거 제어 전압 및 소거 제어 전압을 동일한 전압 레벨만큼 증가시킬 수 있다. 즉, 제어 로직(120)은 소거 전압을 증가시키면서, GIDL 제어 레벨은 동일하게 유지할 수 있다.
이에 따라서, 제2 소거 루프(LOOP2)에서, 제2 소거 전압(Vers2) 및 제2 소거 제어 전압(Vgidl2)을 기초로 소거 동작이 수행될 수 있다. 제2 소거 전압(Vers2) 및 제2 소거 제어 전압(Vgidl2)은 각각 제1 소거 전압(Vers1) 및 제1 소거 제어 전압(Vgidl1) 보다 제1 전압 차이(ΔVa) 만큼 높을 수 있다. 이 때, 제2 소거 전압(Vers2) 과 제2 소거 제어 전압(Vgidl2)의 전압 차이(ΔV1)는 제1 소거 전압(Vers1)과 제1 소거 제어 전압(Vgidl1)의 전압 차이(ΔV1)와 동일할 수 있다. 즉, 및 제2 소거 루프(LOOP2)에서, 소거 전압이 증가되고, GIDL 제어 레벨은 제1 소거 루프(LOOP1)에서와 동일하게 유지될 수 있다.
도 8b를 참조하면, 제1 소거 루프(LOOP1)에서, 제1 소거 전압(Vers1), 제1 소거 제어 전압(Vgidl1) 및 워드라인 소거 전압(Vwe)을 기초로 소거 동작이 수행되고, 소거 검증 결과, 메모리 블록이 소거 페일되고, 슬로우 소거 셀들이 존재한다고 판단되면, 제어 로직(120)은 소거 제어 전압을 조정함으로서, GIDL 제어 레벨을 조정할 수 있다. 예컨대 제어 로직(120)은 소거 제어 전압을 감소시킬 수 있다. 이에 따라서, 제2 소거 루프(LOOP2)에서는, 제1 소거 전압(Vers1) 및 제1 소거 제어 전압(Vgidl1)보다 낮은 제2 소거 제어 전압(Vgidl2)을 기초로 소거 동작이 수행될 수 있으며, 제1 소거 전압(Vers1) 과 제3 소거 제어 전압(Vgidl3)의 전압 차이(Δ2)는 제1 소거 전압(Vers1)과 제1 소거 제어 전압(Vgidl1)의 전압 차이(Δ1)보다 클 수 있다. 즉, 2 소거 루프(LOOP2)에서, GIDL 제어 레벨은 제1 소거 루프(LOOP1)보다 증가될 수 있다.
한편, 슬로우 소거 셀들이 존재할 경우, 소거 전압 및 소거 제어 전압이 모두 조정될 수도 있다. 도 8c를 참조하면, 제1 소거 루프(LOOP1)에서, 제1 소거 전압(Vers1), 제1 소거 제어 전압(Vgidl1) 및 워드라인 소거 전압(Vwe)을 기초로 소거 동작이 수행되고, 소거 검증 결과, 메모리 블록이 소거 페일되고, 슬로우 소거 셀들이 존재한다고 판단되면, 제어 로직(120)은 소거 전압과 소거 제어 전압을 조정함으로서, GIDL 제어 레벨을 증가시킬 수 있다. 예컨대, 제어 로직(120)은 소거 전압을 증가시키고 소거 제어 전압을 감소시킬 수 있다.
이에 따라서, 제2 소거 루프(LOOP2)에서, 제3 소거 전압(Vers3) 및 제4 소거 제어 전압(Vgidl4)을 기초로 소거 동작이 수행될 수 있다. 제3 소거 전압(Vers3)은 제1 소거 전압(Vers1)보다 제2 전압 차이(ΔVb) 만큼 높고, 제4 소거 제어 전압(Vgidl4)은 제1 소거 제어 전압(Vgidl1)보다 제3 전압 차이(ΔVc) 만큼 낮다. 제3 소거 전압(Vers3)과 제4 소거 제어 전압(Vgidl4) 간의 전압 차이(ΔV3)는 제1 소거 전압(Vers1)과 제1 소거 제어 전압(Vgidl1) 간의 전압 차이(ΔV1)보다 클 수 있다. 또한, 제2 전압 차이(ΔVb)는 도 8a의 제1 전압 차이(ΔVa)보다 적을 수 있다. 즉, 제2 소거 루프(LOOP2)에서, 소거 전압이 및 GIDL 제어 레벨이 증가될 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 메모리 장치의 소거 방법을 나타내는 흐름도이다.
도 9의 소거 방법은 도 6의 소거 방법과 유사할 수 있다. 다만, 도 9의 소거 방법에 따르면, 소거 동작이 수행된 후, 복수회의 검증 동작이 수행되고, 복수회의 검증 동작에 따른 검증 결과를 기초로 슬로우 소거 셀이 존재하는지 여부가 판단될 수 있다. 이하, 도 9의 소거 방법에 대해 도 6의 소거 방법과의 차이점을 중심으로 설명하기로 한다.
도9를 참조하면, 메모리 블록에 대한 소거 프로세스가 시작되면, 메모리 장치(100)는 소거 전압 및 소거 제어 전압을 설정하고(S210), 설정된 소거 전압 및 소거 제어 전압을 기초로 소거 동작을 수행할 수 있다(S220).
소거 동작이 수행된 후, 메모리 장치(100)는 제1 검증 전압을 기초로 제1 소거 검증 동작을 수행할 수 있다(S230). 메모리 장치(100)는 제1 검증 전압에 대한 페일 비트들의 개수를 카운트할 수 있다.
메모리 장치(100)는 소거 검증 결과를 기초로, 소거 패스 여부를 판단할 수 있다(S240). 구체적으로 제어 로직(도 1의 120)은 제1 검증 전압에 대한 페일 비트들의 개수가 소정의 임계 개수 미만이면 소거 패스로 판단하고, 페일 비트들의 개수가 임계 개수 이상이면, 소거 페일로 판단할 수 있다. 소거 패스로 판단되면, 메모리 블록이 소거 완료된 것인바, 메모리 블록에 대한 소거 프로세스가 종료될 수 있다.
소거 페일로 판단되면, 메모리 장치(100)는 제2 검증 전압을 기초로 제2 소거 검증 동작을 수행할 수 있다(S250). 제2 검증 전압은 제1 검증 전압보다 높을 수 있다. 메모리 장치(100)는 제2 검증 전압을 기초로 메모리 셀들을 센싱하고, 제2 검증 전압에 대한 페일 비트들의 개수를 카운트할 수 있다.
메모리 장치(100)는 검증 결과를 기초로, 슬로우 소거 셀이 존재하는지 판단할 수 있다(S260). 실시예에 있어서, 메모리 장치(100)는 제2 소거 전압에 대한 페일 비트들의 개수(이하, 제2 페일 비트들의 개수라고 함)를 기초로 슬로우 소거 셀이 존재하는지 판단할 수 있다. 실시예에 있어서, 메모리 장치(100)는 제1 소거 전압에 대한 페일 비트들의 개수(이하, 제1 페일 비트들의 개수라고 함) 및 제2 페일 비트들의 개수를 기초로 슬로우 소거 셀이 존재하는지 판단할 수 있다. 슬로우 소거 셀이 존재하는지 판단하는 방법에 대하여 도 10 내지 도 12를 참조하여 설명하기로 한다.
도 10은 메모리 셀들의 문턱 전압 산포를 나타내는 그래프이다.
가로축은 메모리 셀들의 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 도 10의 (a)는 슬로우 소거 셀이 존재하지 않는 경우의 메모리 셀들의 산포를 나타내고, 도 10의 (b)는 슬로우 소거 셀이 존재하는 경우의 메모리 셀들의 산포를 나타낸다.
도 10의 (a)를 참조하면, 메모리 셀들의 산포가 정상적인 형태를 가질 때, 즉 슬로우 소거 셀들이 존재하지 않는다면, 제1 검증 전압(Vevf1)을 기초로 제1 소거 검증 동작을 수행할 경우, 제1 페일 비트들의 개수가 임계 개수를 초과하여 소거 페일되더라도, 제1 검증 전압(Vevf1)보다 높은 제2 검증 전압(Vevf2)을 기초로 제2 소거 검증 동작을 수행할 경우, 제2 페일 비트가 발생하지 않거나, 또는 제2 페일 비트들의 개수가 매우 적을 수 있다.
반면, 도 10의 (b)를 참조하면, 메모리 셀들의 산포가 테일을 가질 경우, 즉 슬로우 소거 셀들이 존재하면, 제2 검증 전압(Vevf2)에 따른 제2 페일 비트들의 개수가 많을 수 있다.
따라서, 본 개시의 실시예에 따른 메모리 장치(100)는, 도 11 및 도 12를 참조하여 후술되는 바와 같이, 제2 페일 비트들의 개수, 또는 제2 페일 비트들의 개수 및 제1 페일 비트들의 개수를 기초로 슬로우 소거 셀들이 존재하는지 여부를 판단할 수 있다.
도 11및 도 12는 본 개시의 예시적 실시예들에 따른 슬로우 소거 셀들의 존재 여부를 판단하는 방법을 나타내는 흐름도이다.
도 11및 도 12의 판단 방법은 도 9의 단계 S260에 적용될 수 있다.
도 11을 참조하면, 메모리 장치(100), 구체적으로, 제어 로직(120)은 제2 검증 동작에 따른 결과, 즉 제2 페일 비트들의 개수(Nfail2)를 기준 개수(Nref)와 비교하고, 제2 페일 비트들의 개수(Nfail2)가 기준 개수(Nref) 미만인지 판단할 수 있다(S261a). 기준 개수(Nref)는 정상적인 메모리 셀들의 산포, 제1 검증 전압(Vref1) 및 제2 검증 전압(Vref2)을 기초로 설정될 수 있다.
제2 페일 비트들의 개수(Nfail2)가 기준 개수(Nref) 미만이면, 슬로우 소거 셀이 존재하지 않는다고 판단될 수 있으며(S262), 제2 페일 비트들의 개수(Nfail2)가 기준 개수(Nref) 이상이면, 슬로우 소거 셀이 존재한다고 판단될 수 있다.
도 12를 참조하면, 메모리 장치(100), 구체적으로, 제어 로직(120)은 제1 페일 비트들의 개수(Nfail1)에 대한 제2 페일 비트들의 개수(Nfail2)의 비(이하 페일 비트의 비라고 함)를 기준 비율(Rref)과 비교하고, 페일 비트의 비(Nfail2/Nfail1)가 기준 비율(Rref) 미만인지 판단할 수 있다(S261b). 메모리 셀들의 산포가 정상 산포일 때, 페일 비트의 비(Nfail2/Nfail)는 매우 작은 반면, 메모리 셀들의 산포가 테일을 가질 경우, 페일 비트의 비(Nfail2/Nfail)가 기준 비율(Rref)보다 클 수 있다.
페일 비트의 비(Nfail2/Nfail)가 기준 비율(Rref) 미만이면, 슬로우 소거 셀이 존재하지 않는다고 판단될 수 있으며(S262), 페일 비트의 비(Nfail2/Nfail)가 기준 비율(Rref) 이상이면, 슬로우 소거 셀이 존재한다고 판단될 수 있다.
계속하여, 도 9를 참조하면, 슬로우 소거 셀이 존재할 경우 메모리 장치(100)는 소거 전압과 소거 제어 전압을 동일한 전압 레벨만큼 증가시킬 수 있다(S270). 슬로우 소거 셀이 존재할 경우, 메모리 장치(100)는 소거 전압과 소거 제어 전압의 전압 차이가 증가되도록 소거 제어 전압을 조정할 수 있다(S280).
본 실시예에 따르면, 메모리 장치(100)는 멀티플 소거 검증을 수행함으로써, 슬로우 소거 셀이 존재하는지 여부를 판단할 수 있다. 한편, 도 9에서는, 두 번 소거 검증이 수행되는 것으로 도시되었으나, 이에 제한되는 것은 아니며, 소거 검증은 서로 다른 소거 검증 전압들을 기초로 세 번 이상 수행될 수도 있다. 제어 로직(120)은 복수의 소거 검증 결과를 기초로 메모리 셀들의 산포 모양을 구하고, 산포 모양을 기초로 슬로우 소거 셀이 존재하는지 판단할 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 소거 방법에서의 소거 바이어스 조건을 예시적으로 나타내는 그래프이다.
도 13을 참조하면, 소거 루프, 예컨대 제1 소거 루프(LOOP1)에서, 소거 구간(ERASE)에 소거 동작이 수행된 후, 소거 검증 구간(VERIFY)에 소거 검증 동작이 수행될 수 있다. 소거 동작이 수행될 때, 소거 바이어스 조건은 도 8a 내지 도 8c를 참조하여 설명한 바 중복되는 설명은 생략하기로 한다.
소거 검증 구간(VERIFY) 중 제1 구간(VERIFY)에 제1 검증 전압(Vevf1)을 기초로 제1 소거 검증 동작이 수행될 수 있다. 워드 라인들(WL)에 제1 검증 전압(Vevf1)이 인가되고, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에는 패스 전압(Vpass)이 인가될 수 있다. 예컨대, 패스 전압(Vpass)은 1V 이상의 양의 전압이고, 제1 검증 전압(Vevf1)은 접지전압 부근(예컨대 0.5V 이내)의 양의 전압 또는 음의 전압일 수 있다. 비제한적인 예로서, 패스 전압(Vpass)은 4V이고, 제1 검증 전압(Vevf1)은 -0.4V일 수 있다.
이에 따라서, 스트링 선택 트랜지스터(도 2a의 SST) 및 접지 선택 트랜지스터(도 2a의 GST)는 턴-온 되고, 메모리 셀들(도 2a의 MC1 내지 MC8)에 대하여 제1 소거 검증이 수행될 수 있다.
제1 소거 검증 결과, 소거 페일인 경우, 제2 구간(VERIFY2)에 제2 소거 검증 동작이 수행될 수 있다. 이때, 워드 라인들(WL)에는 제2 검증 전압(Vevf2)이 인가되고, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에는 패스 전압(Vpass)이 인가될 수 있다. 제2 검증 전압(Vevf2)은 접지 전압 부근(예컨대 0.5V 이내)의 양의 전압 또는 음의 전압일 수 있으며, 제1 검증 전압(Vevf1)보다 높은 전압일 수 있다. 비제한적인 예로서, 제2 검증 전압(Vevf2)은 -0.2V일 수 있다.
이에 따라서, 스트링 선택 트랜지스터(도 2a의 SST) 및 접지 선택 트랜지스터(도 2a의 GST)는 턴-온 되고, 메모리 셀들(도 2a의 MC1 내지 MC8)에 대하여 제2 소거 검증이 수행될 수 있다.
이와 같이, 메모리 장치(100)는 제1 소거 검증 결과, 소거 페일이라고 판단되면, 검증 전압의 전압 레벨을 높여, 멀티플 소거 검증(즉, 멀티플 센싱)을 수행할 수 있다. 메모리 장치(100)는 멀티플 소거 검증 결과를 기초로 슬로우 소거 셀이 존재하는지 판단할 수 있다.
도 14및 도 15는 본 개시의 예시적 실시예에 따른 메모리 장치의 소거 방법을 나타내는 흐름도이다.
도 14의 소거 방법은 도 9의 소거 방법의 변형 실시예이다. 따라서, 도 14의 소거 방법에 대해 도 9의 소거 방법과의 차이점을 중심으로 설명하기로 한다.
도 14를 참조하면, 메모리 블록에 대한 소거 프로세스가 시작되면, 메모리 장치(100)는 소거 전압 및 소거 제어 전압을 설정하고(S310), 설정된 소거 전압 및 소거 제어 전압을 기초로 소거 동작을 수행할 수 있다(S320). 소거 동작이 수행된 후, 메모리 장치(100)는 제1 검증 전압을 기초로 제1 소거 검증 동작을 수행할 수 있다(S330). 메모리 장치(100)는 제1 검증 전압에 대한 제1 페일 비트들의 개수(Nfail1)를 카운트할 수 있다.
메모리 장치(100)는 제1 페일 비트들의 개수(Nfail1)를 제1 임계 개수(N1)와 비교하고(S340), 또한, 제2 임계 개수(N2)와 비교할 수 있다(S350). 이때, 제1 임계 개수(N1) 및 제2 임계 개수(N2)는 양의 정수이며, 제1 임계 개수(N1)는 제2 임계 개수(N2)보다 많을 수 있다. 실시예에 있어서, 제2 임계 개수(N2)는 ECC 비트들의 개수 이하로 설정될 수 있다.
제1 페일 비트들의 개수(Nfail1)가 제1 임계 개수(N1) 이상이면, 메모리 장치(100)는 소거 전압과 소거 제어 전압을 증가시키고(S380), 증가된 소거 전압 및 소거 제어 전압을 기초로 다음 소거 루프를 수행할 수 있다. 즉, 메모리 장치(100)는 메모리 셀들의 상당수가 소거되지 않았다고 판단하고, 메모리 셀들의 산포를 이동시키기 위해 소거 전압을 증가시킬 수 있다.
제1 페일 비트들의 개수(Nfail1)가 제1 임계 개수(N1) 미만이면, 메모리 장치(100)는 메모리 셀들 중 상당수가 소거된 것으로 판단하고, 제1 페일 비트들의 개수(Nfail1)가 제2 임계 개수(N2) 미만인지 판단할 수 있다(S350). 즉, 메모리 장치(100)는 소거 패스여부를 판단할 수 있다. 제1 페일 비트들의 개수(Nfail1)가 제2 임계 개수(N2) 미만이면, 소거 패스라고 판단하고 소거 동작을 종료할 수 있다. 제1 페일 비트들의 개수(Nfail1)가 제2 임계 개수(N2) 이상이면, 메모리 장치(100)는 슬로우 소거 소거되지 않은 메모리 셀들 중 슬로우 소거 셀이 존재하는지 판단하기 위하여, 제2 검증 전압을 기초로 제2 소거 검증 동작을 수행할 수 있다(S360).
메모리 장치(100)는, 제2 소거 검증 결과 또는 제1 소거 검증 결과와 제2 소거 검증 결과를 기초로 슬로우 소거 셀이 존재하는지 판단하고(S370), 슬로우 소거 셀이 존재하지 않는다고 판단되면, 소거 전압과 소거 제어 전압을 증가시키고(S380), 슬로우 소거 셀이 존재한다고 판단되면, 소거 전압 및 소거 제어 전압의 전압 차이가 증가되도록 소거 제어 전압을 조정할 수 있다(S390). 다시 말해서, 즉 메모리 장치(100)는, GIDL 제어 레벨을 증가시킬 수 있다. 이후, 조정된 소거 전압 및 소거 제어 전압을 기초로 소거 동작이 다시 수행될 수 있다.
한편, 슬로우 소거 셀이 존재하는 경우, 슬로우 소거 셀의 개수에 따라서, 소거 전압 및 소거 제어 전압의 조정 방법이 달라질 수 있다. 도 15를 참조하면, 슬로우 소거 셀이 존재한다고 판단되면(S410), 메모리 장치(100)는 제2 페일 비트들의 개수(Nfail2)를 소정의 기준값(N3)과 비교하여, 제2 페일 비트들의 개수(Nfail2)가 소정의 기준값(N3) 미만인지 판단할 수 있다(S420).
제2 페일 비트들의 개수(Nfail2)가 소정의 기준값(N3) 이상이면, 메모리 장치(100)는 소거 전압 및 소거 제어 전압 차이가 증가되도록 소거 전압 및 소거 제어 전압을 조정할 수 있다(S430). 예컨대, 제어 로직(120)은 도 8c를 참조하여 설명한 바와 같이, 소거 전압 및 소거 제어 전압을 조정할 수 있다.
이와 같이, 제2 페일 비트들의 개수(Nfail2)가 소정의 기준값(N3) 이상이면, 메모리 장치(100)는 소거되지 않은 메모리 셀들 중 슬로우 소거 셀의 개수가 상대적으로 많다고 판단할 수 있다. 이때, 많은 수의 슬로우 소거 셀들의 산포를 이동시키기 위하여, 즉 GIDL 전류를 많이 발생시키기 위하여 소거 전압을 과도하게 감소시킨다면, 스트링 선택 트랜지스터 및 접지 선택 트랜지스터가 소거될 수 있다. 따라서, 메모리 셀들의 산포를 전체적으로 이동시키면서, 슬로우 소거 셀들의 산포의 이동량을 증가시키기 위하여, 전술한 바와 같이, 제어 로직(120)은 소거 전압을 증가시키고, 더불어, GIDL 레벨이 증가되도록 소거 제어 전압을 감소시킬 수 있다.
제2 페일 비트들의 개수(Nfail2)가 소정의 기준값(N3) 미만이면, 메모리 장치(100)는 소거 전압 및 소거 제어의 전압 차이가 증가되도록 소거 전압을 제외한 소거 제어 전압을 조정할 수 있다(S440). 제2 페일 비트들의 개수(Nfail2)가 소정의 기준값(N3) 미만이면, 메모리 장치(100)는 소거되지 않은 메모리 셀들 중 슬로우 소거 셀의 개수가 상대적으로 적다고 판단하고, 소거 전압은 이전과 동일하게 유지하고, 소거 제어 전압을 조정함으로써, 소거 전압 및 소거 제어의 전압 차이, 즉 GIDL 제어 레벨을 증가시킬 수 있다.
본 실시예에 따르면, 슬로우 소거 셀들이 존재할 때, 소거 전압 및 소거 제어의 전압 차이가 증가되도록 소거 제어 전압을 조정하되, 슬로우 소거 셀들의 양이 상대적으로 많다고 판단되면, 소거 전압을 함께 조정하여 슬로우 소거 셀들의 산포 이동량을 늘리고, 슬로우 소거 셀들의 양이 상대적으로 적다고 판단되면, 소거 전압만을 조정하여 슬로우 소거 셀들의 산포를 이동시킬 수 있다.
도 16은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 16을 참조하면, 메모리 장치(100)는 제1 메모리 블록에 대한 소거를 수행할 수 있다(S10). 단계 S10의 소거는 메모리 블록에 대하여 최초 수행되는 소거일 수 있다. 전술한 본 개시의 다양한 실시예들에 따른 소거 방법에 이 단계 S10에 적용될 수 있다.
단계 S10에서, 제1 메모리 블록에 대한 소거 동작을 수행하고(S11), 멀티플 검증을 통하여 슬로우 소거 셀 존재 여부를 판단할 수 있다(S12). 단계 S11 및 소거 동작 및 단계 S12의 검증 동작은 소거 완료될 때까지, 즉 소거 패스될 때까지 반복적으로 수행될 수 있다.
전술한 다양한 실시예들에 따라서, 소거 검증 결과, 소거 페일 시, 메모리 장치(100)는 슬로우 소거 셀 존재 여부를 기초로 소거 전압 및 소거 제어 전압을 조절할 수 있다.
소거 완료되면, 메모리 장치(100)는 슬로우 소거 셀 존재 여부를 내부의 저장 영역에 저장할 수 있다(S20). 예컨대, 메모리 장치(100)의 제어 로직(도 1의 120)은 슬로우 소거 셀 존재 여부를 나타내는 정보를 메모리 장치(100) 내부에 구비되는 레지스터, 메모리 셀 어레이(도 1의 110) 또는 OTP 등의 저장 영역에 저장할 수 있다. 실시예에 있어서, 슬로우 소거 셀 존재 여부는 복수의 메모리 블록 단위로, 즉 메모리 블록 그룹별로 또는 메모리 칩(즉, 메모리 장치(100)가 탑재된 반도체 칩) 단위로 저장될 수 있다. 예컨대, 메모리 장치(100)는 메모리 블록 그룹에 포함되는 인접한 복수의 메모리 블록들에 대한 소거 동작이 수행되는 과정에서, 슬로우 소거 셀이 검출되었는지 여부를 나타내는 정보를 저장 영역에 저장할 수 있다.
이후, 제1 메모리 블록에 대하여 다시 소거가 수행될 수 있다(S30). 예컨대, 제1 메모리 블록이 기준 횟수 이상 프로그램되거나, 제1 메모리 블록에 데이터를 저장할 수 있는 유효 영역이 없는 경우, 제1 메모리 블록이 소거될 수 있다.
제1 메모리 블록에 대한 소거 동작이 수행될 수 있다(S31). 메모리 장치(100)는 소거 검증 전, 저장 영역을 엑세스하여 슬로우 소거 셀 검출 이력을 확인할 수 있다(S32). 예컨대, 메모리 장치(100)는 저장 영역에서, 제1 메모리 블록이 포함된 메모리 블록 그룹 또는 메모리 칩에 대한 슬로우 소거 셀 검출 이력을 확인할 수 있다.
메모리 장치(100)는 확인 결과를 기초로, 제1 메모리 블록에 슬로우 소거 셀이 존재할 가능성을 판단할 수 있다(S33). 예컨대, 저장 장치에 저장된 정보가 제1 메모리 블록이 포함된 메모리 블록 그룹에 대하여 슬로우 소거 셀이 검출된 이력이 있음을 나타내는 경우, 메모리 장치(100)는 제1 메모리 블록에 슬로우 소거 셀이 존재할 가능성이 있다고 판단할 수 있다. 반대로, 저장 장치에 저장된 정보가 제1 메모리 블록이 포함된 메모리 블록 그룹에 대하여, 슬로우 소거 셀이 검출되었던 이력이 없음을 나타내는 경우, 메모리 장치(100)는 제1 메모리 블록에 슬로우 소거 셀이 존재할 가능성이 없다고 판단할 수 있다.
슬로우 소거 셀이 존재할 가능성이 있다고 판단되면, 메모리 장치(100)는 멀티플 검증을 통하여 슬로우 소거 셀 존재 여부 및 소거 페일 여부를 판단할 수 있다(S34).
슬로우 소거 셀이 존재할 가능성이 없다고 판단되면, 메모리 장치(100)는 단일 소거 검증을 통하여 소거 페일 여부를 판단할 수 있다(S35).
본 실시예에 따른 메모리 장치(100)의 동작 방법에 따르면, 이전의 소거 과정에서, 슬로우 소거 셀 존재 이력이 없다면, 메모리 블록에는 슬로우 소거 셀이 없다고 판단하고, 단일 검증을 수행함으로써, 소거 검증에 소요되는 시간을 감소시킬 수 있다.
도 17은 본 개시의 예시적 실시예에 따른 메모리 장치의 소거 방법을 나타내는 흐름도이다.
도 17을 참조하면, 메모리 블록에 대한 소거 프로세스가 시작되면, 메모리 장치(100)는 소거 전압 및 소거 제어 전압을 설정하고(S510), 설정된 소거 전압 및 소거 제어 전압을 기초로 소거 동작을 수행할 수 있다(S520).
소거 동작이 수행된 후, 메모리 장치(100)는 검증 전압을 기초로 소거 검증 동작을 수행할 수 있다(S530). 실시예에 있어서, 소거 검증 동작은 셀 스트링 별로 수행될 수 있다. 메모리 장치(100)는 셀 스트링 별로 페일 비트들의 개수를 카운트할 수 있다. 또는 셀 스트링 별로 독출되는 데이터의 레벨에 따라서, 복수의 셀 스트링들 각각에 대하여 소거 패스 또는 소거 페일이 결정될 수 있다.
메모리 장치(100)는 소거 검증 결과를 기초로, 메모리 블록에 대한 소거 패스 여부를 판단할 수 있다(S540). 예를 들어서, 셀 스트링 별 페일 비트들의 개수를 합산하고, 합산된 값이 임계 개수 미만이면, 소거 패스로 판단될 수 있다. 다른 예로서, 복수의 셀 스트링들이 모두 소거 패스 상태로 판단되는 경우, 메모리 블록이 소거 패스로 판단될 수 있다. 메모리 블록에 대하여 소거 패스로 판단되면, 메모리 블록에 대한 소거 프로세스가 종료될 수 있다.
소거 페일로 판단되면, 메모리 장치(100)는, 소거 패스된 셀 스트링이 존재하는지 판단할 수 있다(S550). 소거 패스된 셀 스트링이 존재하지 않는 경우, 메모리 셀들의 산포가 전체적으로 이동하여야 하므로, 메모리 장치(100)는 소거 전압 및 소거 제어 전압을 동일한 전압 레벨만큼 증가시킬 수 있다(S560). 소거 패스된 셀 스트링이 존재할 경우, 대부분의 메모리 셀들이 소거된 상태이며, 일부 슬로우 소거 셀들이 존재한다고 판단될 수 있다. 따라서, 메모리 장치(100)는 슬로우 소거 셀들의 산포를 이동시키기 위하여, GIDL 제어 레벨이 증가되도록 소서 제어 전압을 조정할 수 있다(S570).
단계 S560 또는 단계 S570에 따라서, 소거 제어 전압 및/또는 소거 전압이 조정된 후, 조정된 소거 전압 및 소거 제어 전압을 기초로 다시 소거 동작이 수행될 수 있다(S520). 실시예에 있어서, 단계 S550에서 소거 패스된 셀 스트링이 존재한다고 판단될 경우, 소거 동작이 수행될 때, 소거 패스된 셀 스트링에 대한 소거 동작은 차단되고, 소거 페일된 셀 스트링들에 대하여 소거 동작이 수행될 수 있다. 이에 따라서, 소거 패스된 셀 스트링들에 포함된 메모리 셀들에 대한 과소거가 방지될 수 있다.
도 18은 도 17의 메모리 장치의 소거 방법을 예시적으로 설명하는 도면이다.
도 18을 참조하면, N번째(N은 1이상의 정구) 소거 루프(LOOP_N)에서, 제1 소거 전압(Vers1) 및 제1 소거 제어 전압(Vgidl1)을 기초로 소거 동작이 수행될 수 있다N번째 소거 루프(LOOP_N)에서 메모리 블록에 포함되는 셀 스트링들(SSL0 내지 SSLn) 전부에 대하여 소거 동작이 수행될 수 있다. 실시예에 있어서 모든 셀 스트링들에 대하여 소거 동작이 수행될 경우, 양방향 GIDL 소거 방식 또는 하부 GIDL 소거 방식에 따라서, 소거 동작이 수행될 수 있다. 이후, 소거 검증이 수행될 수 있으며, 셀 스트링들 각각에 대하여 소거 패스 또는 소거 페일이 결정될 수 있다.
모든 셀 스트링들(SSL0 내지 SSLn)이 소거 페일이면, N+1 번째 소거 루프(LOOP_N+1)에서, 소거 전압 및 소거 제어 전압이 증가되고, 조정된 소거 전압 및 소거 제어 전압을 기초로 셀 스트링들(SSL0 내지 SSLn) 전부에 대하여 소거 동작이 수행될 수 있다. N+1 번째 소거 루프(LOOP_N+1)에서, 제2 소거 전압(Vers2) 및 제2 소거 제어 전압(Vgidl2)을 기초로 소거 동작이 수행될 수 있다. 이 때, 제2 소거 전압(Vers2)은 제1 소거 전압(Vers1)보다 높으며, 제2 소거 제어 전압(Vgidl2)은 제1 소거 제어 전압(Vgidl1)보다 높을 수 있다. 그러나, 제2 소거 전압(Vers2)과 제2 소거 제어 전압(Vgidl2) 간의 전압 차이(Δ2)는 제1 소거 전압(Vers1)과 제1 소거 제어 전압(Vgidl1) 간의 전압 차이(Δ1)와 같을 수 있다. 즉, 제N+1 번째 소거 루프(LOOP_N+1)의 소거 과정에서, N번째 소거 루프(LOOP_N)의 소거 과정 보다 소거 전압은 증가되고, GIDL 제어 레벨은 동일할 수 있다.
소거 동작이 수행된 후, 소거 검증이 수행될 수 있으며, 셀 스트링들 각각에 대하여 소거 패스 또는 소거 페일이 결정될 수 있다. 셀 스트링들(SSL0 내지 SSLn) 중 일부 셀 스트링들, 예컨대 제1 셀 스트링(SSL0) 및 제n+1 셀 스트링(SSLn)이 소거 패스이고, 다른 셀 스트링들(SSL1 내지 SSLn-1)은 소거 페일인 경우를 가정하기로 한다.
일부 셀 스트링들이 소거 패스이면, N+2 번째 소거 루프(LOOP_N+2)에서, 소거 패스된 제1 셀 스트링(SSL0) 및 제n+1 셀 스트링(SSLn)은 소거 차단(inhibit)되고, 다른 셀 스트링들(SSL1 내지 SSLn-1)에 대하여 소거 동작이 수행될 수 있다. 상부 GIDL 소거 방법에 따라, 스트링 선택 트랜지스터가 GIDL 트랜지스터로 동작함으로써, 셀 스트링 별로 소거 동작(또는 소거 차단)이 제어될 수 있다. 이 때, N+2 번째 소거 루프(LOOP_N+2)에서, 제2 소거 전압(Vers2) 및 제3 소거 제어 전압(Vgidl3)을 기초로 소거 동작이 수행될 수 있다. 이 때, 제2 소거 전압(Vers3)은 제2 소거 전압(Vers2)보다 낮으며, 제2 소거 전압(Vers2)과 제3 소거 제어 전압(Vgidl3) 간의 전압 차이(Δ3)는 제2 소거 전압(Vers2)과 제2 소거 제어 전압(Vgidl2) 간의 전압 차이(Δ2)보다 클 수 있다. 즉, N+2 번째 소거 루프(LOOP_N+2)에서는 GIDL 제어 레벨이 증가될 수 있다. 소거 동작이 완료되면, 셀 스트링들(SSL1 내지 SSLn-1)에 대하여 소거 검증이 수행됨으로써, 셀 스트링들(SSL1 내지 SSLn-1)에 대하여 소거 패스 또는 소거 페일이 결정될 수 있다.
도 19는 본 개시의 예시적 실시예에 따른 메모리 장치의 구조를 개략적으로 나타낸다. 도 19, 예를 들어 도 1의 메모리 장치(100)의 구조에 대한 일 예를 나타낼 수 있다. 이하에서는, 도 19 및 도 1을 함께 참조하여 설명하기로 한다.
도 19를 참조하면, 메모리 장치(100)는 제1 반도체 층(L1) 및 제2 반도체 층(L2)을 포함할 수 있다. 제2 반도체 층(L2)은 제1 반도체 층(L1) 상에 제3 방향으로 적층될 수 있다. 예시적 실시 예에 있어서, 제어 로직(120), 전압 생성부(130), 로우 디코더(140), 및 페이지 버퍼부(150) 중 적어도 하나는 제1 반도체 층(L1)에 형성될 수 있고, 메모리 셀 어레이(110)는 제2 반도체 층(L2)에 형성될 수 있다. 예를 들어, 제1 반도체 층(L1)은 하부기판을 포함할 수 있고, 하부기판 상에 트랜지스터와 같은 반도체 소자들 및 소자들을 배선하기 위한 패턴들을 형성함으로써 제1 반도체 층(L1)에는 각종 다양한 회로가 형성될 수 있다.
제1 반도체 층(L1)에 회로들이 형성된 후, 메모리 셀 어레이(110)를 포함하는 제2 반도체 층(L2)이 형성될 수 있다. 예를 들어, 제2 반도체 층(L2)은 기판들을 포함할 수 있고, 각 기판 상에 적층된 복수의 게이트 도전층들 및 복수의 게이트 도전층들을 관통하여 각 기판의 상면에 수직한 방향(예를 들어, Z 방향)으로 연장되는 복수의 필라들을 형성함으로써 제2 반도체 층(L2)에 메모리 셀 어레이(110)가 형성될 수 있다. 또한, 제2 반도체 층(L2)에는 메모리 셀 어레이(110)(즉, 워드라인들(WL) 및 비트라인들(BL))와 제1 반도체 층(L1)에 형성된 회로들을 전기적으로 연결하기 위한 패턴들이 형성될 수 있다. 예를 들어, 워드라인들(WL)은 제1 방향으로 연장되어 제2 방향을 따라 배열될 수 있다. 또한, 비트라인들(BL)은 제2 방향으로 연장되어 제1 방향을 따라 배열될 수 있다.
이에 따라, 메모리 장치(100)는 제어 로직(120), 로우 디코더(140), 페이지 버퍼부(150) 또는 그 밖의 각종 주변회로와 메모리 셀 어레이(110)가 적층방향(예를 들어, Z방향)으로 배치된 구조, 즉 COP(Cell-On-Peri 또는 Cell-Over-Peri) 구조를 가질 수 있다. 메모리 셀 어레이(110)를 제외한 회로를 메모리 셀 어레이(110) 아래에 배치함으로써, COP 구조는 적층 방향과 수직한 면에서 차지하는 면적을 효과적으로 감소시킬 수 있고, 이에 따라 메모리 장치(100)의 집적도가 증가될 수 있다.
도 20은 본 개시의 실시예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 20을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터(signal connector)를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 복수의 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 이때, SSD(1200)는 도 1 내지 도 19에 도시된 실시예들을 이용하여 구현될 수 있다.
구체적으로, 도 1의 메모리 장치(100)가 플래시 메모리 장치들(1230 내지 1250) 중 적어도 하나에 적용될 수 있다. 이에 따라 플래시 메모리 장치들(1230 내지 1250) 중 적어도 하나는 메모리 블록에 대한 소거-검증 반복 수행 시, 슬로우 소거 셀들이 존재하는지 판단하고, 슬로우 셀들의 존재 여부에 따라서, 즉, 메모리 셀들의 산포 형태에 따라서, 소거 전압 및 소거 제어 전압을 조정함으로써, 메모리 셀들이 과소거 되거나 선택 트랜지스터들이 소거되는 것을 방지할 수 있다. 이에 따라서, 메모리 장치의 신뢰성 열화가 발지되고, SSD(1200)의 내구성이 향상될 수 있다.
본 개시의 실시예에 따른 메모리 장치(100)는 SSD(1200) 뿐만 아니라, 메모리 카드 시스템, 컴퓨팅 시스템, UFS(Universal Flash Storage) 등에 탑재되거나 적용될 수 있다.
이상, 도면들을 참조하여, 본 개시의 다양한 실시예를 설명하였다. 한편, 본 개시의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 개시의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형될 수 있다. 그러므로 본 개시의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 개시의 특허청구범위와 균등한 것들에 의해 정해질 수 있다.
110: 메모리 셀 어레이 120: 제어 로직
130: 전압 생성부
130: 전압 생성부
Claims (20)
- 메모리 셀들 및 선택 트랜지스터들이 연결된 복수의 셀 스트링들을 포함하는 비휘발성 메모리 장치의 소거 방법에 있어서,
상기 선택 트랜지스터들 중 적어도 하나의 선택 트랜지스터의 제1 전극에 제공되는 소거 전압 및, 상기 적어도 하나의 선택 트랜지스터의 제2 전극에 제공되는 소거 제어 전압을 기초로 제1 소거 동작을 수행하는 단계;
제1 검증 전압 및 상기 제1 검증 전압보다 높은 제2 검증 전압을 기초로 멀티플 소거 검증 동작을 수행함으로써, 복수의 메모리 셀들 중 슬로우 소거 셀의 존재 여부를 판단하는 단계;
상기 슬로우 소거 셀이 존재하면, 상기 소거 전압과 상기 소거 제어 전압의 전압 차이가 증가되도록 상기 소거 제어 전압을 조정하는 단계; 및
조정된 상기 소거 제어 전압을 기초로 제2 소거 동작을 수행하는 단계를 포함하고,
상기 슬로우 소거 셀의 존재 여부를 판단하는 단계는,
상기 제1 검증 전압을 기초로 제1 소거 검증 동작을 수행하는 단계;
상기 제1 소거 검증 동작의 결과에 따른 제1 페일 비트들의 개수가 제1 기준 개수 이상이면 제1 소거 페일로 판단하고, 상기 제1 페일 비트들의 개수가 제1 기준 개수 미만이고 상기 제1 기준 개수보다 적은 제2 기준 개수 이상이면 제2 소거 페일로 판단하는 단계;
상기 제2 소거 페일로 판단되면, 상기 제2 검증 전압을 기초로 제2 소거 검증 동작을 수행하는 단계; 및
상기 제2 소거 검증 동작의 결과를 기초로 상기 슬로우 소거 셀의 존재 여부를 판단하는 단계를 포함하고,
상기 제1 소거 페일로 판단되면, 상기 소거 전압과 상기 소거 제어 전압을 동일한 전압 레벨만큼 증가시키는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법. - 제1 항에 있어서, 상기 슬로우 소거 셀이 존재하지 않으면, 상기 소거 전압과 상기 소거 제어 전압을 동일한 전압 레벨만큼 증가시키는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법.
- 제1 항에 있어서, 상기 소거 제어 전압을 조정하는 단계는,
상기 소거 전압을 제외한 상기 소거 제어 전압을 감소시키는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법. - 제1 항에 있어서, 상기 소거 제어 전압을 조정하는 단계는,
상기 소거 전압을 높이고 상기 소거 제어 전압을 감소시키는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법. - 삭제
- 제1 항에 있어서, 상기 제2 소거 검증 동작의 결과를 기초로 상기 슬로우 소거 셀의 존재 여부를 판단하는 단계는,
상기 제2 소거 검증 동작의 결과에 따른 제2 페일 비트들의 개수가 기준 개수 이상이면, 상기 슬로우 소거 셀이 존재한다고 판단하는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법. - 제1 항에 있어서, 상기 제2 소거 검증 동작의 결과를 기초로 상기 슬로우 소거 셀의 존재 여부를 판단하는 단계는,
상기 제1 소거 검증 동작의 결과에 따른 상기 제1 페일 비트들의 개수에 대한 상기 제2 소거 검증 동작의 결과에 따른 제2 페일 비트의 개수가 기준 비율 이상이면, 상기 슬로우 소거 셀이 존재한다고 판단하는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법. - 삭제
- 제1 항에 있어서, 상기 소거 제어 전압을 조정하는 단계는,
상기 제2 소거 검증 동작의 결과에 따른 제2 소거 페일 비트들의 개수가 제3 기준 개수 미만이면, 상기 소거 전압을 제외한 상기 소거 제어 전압을 감소시키고,
상기 제2 소거 페일 비트들의 개수가 상기 제3 기준 개수 이상이면, 상기 소거 전압을 증가시키고 상기 소거 제어 전압을 감소시키는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법. - 제1 항에 있어서,
상기 슬로우 소거 셀의 존재 여부를 나타내는 정보를 저장 영역에 저장하는 단계;
상기 복수의 메모리 셀들에 대하여 기입 동작을 수행하는 단계; 및
소거-검증 반복을 수행하는 단계를 더 포함하고,
상기 소거-검증 반복을 수행하는 단계는, 상기 저장 영역에 저장된 정보를 기초로 상기 멀티플 소거 검증 동작의 수행 여부를 결정하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법. - 제1 항에 있어서, 상기 비휘발성 메모리 장치는,
상기 메모리 셀들 및 상기 선택 트랜지스터들이 기판에 대하여 수직한 방향으로 적층된 메모리 블록을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 소거 방법. - 삭제
- 삭제
- 삭제
- 삭제
- 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각이, 기판에 수직한 방향으로 적층된 메모리 셀들 및 선택 트랜지스터를 포함하는, 메모리 블록; 및
상기 메모리 블록에 대한 소거-검증 반복(erase-verify iteration) 수행 시, 제1 검증 전압 및 제2 검증 전압에 기초한 멀티 센싱에 따른 검증 결과를 기초로, 슬로우 소거 셀들의 존재 여부를 판단하고, 상기 슬로우 소거 셀들이 존재하면, 상기 선택 트랜지스터의 제1 전극에 제공되는 소거 전압(Vers)과 상기 선택 트랜지스터의 제2 전극에 제공되는 소거 제어 전압 간의 전압 차이가 증가되도록 상기 소거 제어 전압을 조정하는 제어 로직을 포함하고,
상기 제어 로직은,
상기 제1 검증 전압에 기초한 제1 검증의 결과에 따른 제1 페일 비트들의 개수와 상기 제2 검증 전압에 기초한 제2 검증의 결과에 따른 제2 페일 비트들의 개수의 비를 기초로 상기 슬로우 소거 셀들의 존재 여부를 판단하는 것을 특징으로 하는 비휘발성 메모리 장치. - 제16 항에 있어서, 상기 제어 로직은,
상기 소거 전압을 제외한 상기 소거 제어 전압을 감소시키거나, 또는 상기 소거 전압을 증가시키고 상기 소거 제어 전압을 감소시키는 것을 특징으로 하는 비휘발성 메모리 장치. - 제16 항에 있어서,
상기 제2 검증 전압은 상기 제1 검증 전압보다 높으며,
상기 제1 검증 전압에 기초한 상기 제1 검증이 수행된 후, 상기 제2 검증 전압에 기초한 상기 제2 검증이 수행되는 것을 특징으로 하는 비휘발성 메모리 장치. - 삭제
- 제16 항에 있어서,
상기 제어 로직은 상기 기판 상의 제1 레벨에 형성되고, 상기 메모리 블록은 상기 기판 상의 제2 레벨에 형성되며, 상기 제1 레벨은 상기 제2 레벨보다 상기 기판에 근접한 것을 특징으로 하는 비휘발성 메모리 장치.
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