CN101266838A - 在非易失性存储器件中读取数据的方法 - Google Patents

Abstract

一种在非易失性存储器件中读取数据的方法，包括：提供多个块和多个位线，每个块具有多个存储单元，每个块耦合到至少一个位线；将第一和第二位线放电成处于低电平，第一位线耦合到第一块，第二位线耦合到第二块；将读取电压施加到与第一块中将被读取的存储单元耦合的第一字线；将通过电压施加到与第一块中将不被读取的存储单元耦合的第二字线；在将读取电压施加到第一字线并且将通过电压施加到第二字线之后，将耦合到将被读取的存储单元的第一位线预充电到高电平；对第一位线的电压电平进行估计；根据第一位线的估计电压电平，感测存储在将被读取的存储单元中的数据。

Description

在非易失性存储器件中读取数据的方法

相关申请的交叉引用

本申请要求于2007年3月14日提交的韩国专利申请No.2007-025108的优先权，其全部内容通过引用结合于此。

技术领域

本发明涉及在非易失性存储器件中读取数据的方法，用于减少读取干扰现象。

背景技术

近来，对非易失性存储器件的需求增加，非易失性存储器件对数据进行电编程和擦除，并且不需要具有周期性刷新功能。

非易失性存储器件通常包括：存储单元阵列，在其中形成用于存储数据的存储单元；以及页缓冲器，其用于对数据进行编程，并且将数据读入存储单元阵列的特定存储单元/从存储单元阵列的特定存储单元读取数据。

页缓冲器具有：一对位线，其连接到一特定存储单元；寄存器，其用于暂时存储将被编程到存储单元阵列的数据，或者从存储单元阵列中的特定存储单元读取数据并且暂时存储所述读取的数据；感测节点，其用于感测位线或寄存器的电压电平；以及位线选择部，其用于控制位线与感测节点之间的连接。

在非易失性存储器件的以上读取操作中，第一电压被施加到与具有特定存储单元的单元串相连接的位线，并且第二电压被提供给未与该单元串相连接的位线。在这里，第二电压不同于第一电压。

在进行读取操作期间、读取电压Vread被施加到与未连接到单元串的位线有关的第一存储单元的字线的情况下，与第一存储单元相邻的第二存储单元可能发生热载流子注入现象。结果，由于热载流子注入现象，非易失性存储器件可能出现读取干扰现象。

发明内容

本发明涉及一种在非易失性存储器件中读取数据的方法，用于防止在执行读操作期间的读取干扰现象。

根据本发明一示范实施例的在非易失性存储器件中读取数据的方法包括：将位线放电到低电平；将读取电压或通过电压施加到与存储单元相耦合的字线；将耦合到将被读取的存储单元的位线预充电到高电平；估计位线的电压电平；并且根据位线的估计电压电平，感测存储在存储单元中的数据。

根据本发明另一示范实施例的在非易失性存储器件中读取数据的方法包括：将位线放电到低电平；在读取电压或通过电压被施加到与存储单元相耦合的字线时，提供具有高电平的漏极选择信号和具有高电平的源极选择信号；将耦合到将被读取的的特定存储单元的位线预充电到高电平；估计位线的电压电平；并且根据位线的估计电压电平，感测存储在特定存储单元中的数据。

如上所述，本发明的读取数据的方法防止位于将被读取的存储单元周边的存储单元发生热载流子注入现象。因此，位于周边的存储单元的阈值电压改变，因而不会发生读取干扰现象。

附图说明

图1是示出了根据本发明一实施例的非易失性存储器件的视图；

图2是示出了在非易失性存储器件中执行传统读取操作时的信号波形的时序图；

图3是示出了非易失性存储器件的普通读取操作中的读取干扰现象的图；

图4是根据本发明一实施例的非易失性存储器件的读取操作中的信号波形的时序图；以及

图5是根据本发明另一实施例的非易失性存储器件的读取操作中的信号波形的时序图。

具体实施方式

在下文中，将参考附图来更加具体地说明本发明的实施例。

在图1中，本实施例的非易失性存储器件包括：存储单元阵列100；偶数位线BLe和奇数位线BLo，其耦合到存储单元阵列100；寄存器单元130，其具有用于存储特定数据的第一寄存器132和第二寄存器136；感测节点SO，其耦合到位线BLe、BLo和寄存器132、136；位线选择部110，用于有选择地将偶数位线BLe或奇数位线BLo耦合到位线公共节点BLCM；以及位线感测部120，用于响应于位线感测信号PBSENSE而将感测节点SO耦合到位线公共节点BLCM。

存储单元阵列100包括用于存储数据的存储单元、用于激活存储单元的字线以及位线BLe和BLo，存储单元中的数据通过位线BLe和BLo被输入或输出。这里，字线和位线以矩阵形状设置。

存储单元阵列100具有串联耦合在源极选择晶体管SSL和漏极选择晶体管DSL之间的存储单元，即单元串结构。

存储单元的栅极耦合到字线。这里，共同耦合到同一字线的一组存储单元形成页。另外，耦合到每个位线的单元串形成块，其中，单元串并联耦合到公共源极线。

位线选择部110包括：N-MOS晶体管N116，其用于响应于第一位线选择信号BSLe而将偶数位线BLe耦合到位线公共节点BLCM；以及N-MOS晶体管N118，其用于响应于第二位线选择信号BSLo而将奇数位线BLo耦合到位线公共节点BLCM。

另外，位线选择信号110具有：控制信号输入端子，其用于提供具有一特定电平的控制信号VIRPWR；N-MOS晶体管N112，其用于响应于第一放电信号DISCHe而将偶数位线BLe耦合到控制信号输入端子；以及N-MOS晶体管N114，其用于响应于第二放电信号DISCHo而将奇数位线BLo耦合到控制信号输入端子。

位线感测部120响应于位线感测信号PBSENSE而将位线公共节点BLCM耦合到感测节点SO，并且根据存储单元位线的电压电平而将存储在一特定存储单元中的数据的电压电平提供给感测节点SO。这里，感测信号PBSENSE具有第一电压V1或小于第一电压V1的第二电压V2。

在本发明的另一实施例中，所述存储器件不包括位线感测部120。即，位线选择部110可直接耦合到感测节点SO。在这种情况下，具有第一电压V1或第二电压V2的位线选择信号BSLe或BSLo被提供给N-MOS晶体管N116或N118，因此，存储在一特定存储单元中的数据的电压电平根据给定的位线的电压电平而被提供给感测节点SO。

寄存器单元130包括：P-MOS晶体管P132，其用于响应于预充电信号PRECH_N而将感测节点SO耦合到电源电压；以及第一和第二寄存器132和136，其用于暂时存储数据。

第一寄存器132具有：第一锁存器133，其包括反相器IV132和IV134；N-MOS晶体管N132，其耦合到第一锁存器的第一节点QA，并且响应于感测节点SO的电压电平而接通；以及N-MOS晶体管N134，其耦合在N-MOS晶体管N132与地电压之间，并且响应于读取信号MREAD而接通。

第二寄存器136包括：第二锁存器137，其包括反相器IV136和IV138；N-MOS晶体管N136，其耦合到第二锁存器的第一节点QB，并且响应于感测节点SO的电压电平而接通；以及N-MOS晶体管N138，其耦合在N-MOS晶体管N136与地电压之间，并且响应于读取信号LREAD而接通。

图2是示出了在非易失性存储器件中执行传统读取操作时信号的波形的时序图。

(1)T1时间间隔

在具有将被读取的特定存储单元的单元串被耦合到对应的位线之前，对位线进行放电。

通过将偶数放电信号DISCHe使能一给定时间，N-MOS晶体管N112被接通。在这种情况下，由于偏置电压VIRPWR具有低电平，所以偶数位线BLe被放电到具有低电平的电压。

另外，通过使能奇数放电信号DISCHo，N-MOS晶体管N114被接通，因此，奇数位线BLo也被放电到具有低电平的电压。

(2)T2时间间隔

感测节点SO被预充电到高电平。具体地，晶体管P132被接通一给定时间，因此，感测节点SO被预充电到高电平。

随后，具有高电平的电压Vread被施加到漏极选择线DSL，因此，具有将被读取的存储单元的单元串被耦合到特定位线。

而且，具有特定电平的读取电压被施加到与选中的存储单元有关的字线，并且具有高电平的电压Vread被提供给与未选中的存储单元有关的字线。另一方面，在图2中，0V的读取电压被施加到与选中的存储单元有关的字线。

然后，通过将具有高电平V1的位线感测信号PBSENSE提供给晶体管N120，位线公共节点BLCM被耦合到感测节点SO。在这种情况下，具有高电平的位线选择信号BSLe或BSLo被传送到将被读取的位线，因此，位线BLe或BLo被耦合到位线公共节点BLCM。因而，根据感测节点SO的电压电平，位线BLe或BLo的电压电平增加到高电平。

(3)T3时间间隔

具有高电平的电压Vread被施加到源极选择晶体管SSL，因此，存储单元阵列100中具有所述特定存储单元的单元串被耦合到公共源极线。结果，在位线和公共源极线之间形成电流路径。

随后，位线感测信号PBSENSE从高电平转变成低电平，因此，位线和感测节点SO被断开一特定时间。结果，根据单元的编程状态，与对应的存储单元耦合的位线的电压电平被改变。

换句话说，在存储单元是经编程的情况下，存储单元的阈值电压增加。因此，没有电流通过以上电流路径，因而位线的电压电平得以维持。但是，在存储单元是未经编程(即，经擦除的单元)的情况下，电流流经该电流路径，因而位线的电压电平被放电到低电平。

另外，在随后的时间间隔T4之前，预充电信号PRECH_N从低电平转变成高电平，因而感测节点SO与电源电压之间的连接被关断。

(4)T4时间间隔

位线感测信号PBSENSE从低电平转变成高电平，因而对应的位线被耦合到感测节点SO一给定时间。

感测节点SO的电压电平根据位线的电压电平来确定。这里，由于在对应的存储单元是经编程的情况下，感测节点SO维持高电平，所以第二寄存器136的N-MOS晶体管N136被接通。在这种情况下，具有高电平的信号LREAD被传送到第二寄存器136的N-MOS晶体管N138，因而在存储单元是经编程的情况下，具有低电平的数据被存储在第二节点QB。

另一方面，用于存储与编程有关的数据的寄存器单元可根据用户的实现而改变。

存储在存储单元中的数据通过以上过程被读取。

如上所述，根据用户的实现，存储器件可不包括位线感测部120。即，位线选择部110直接耦合到感测节点SO，并且该结构是已知的。

在这种情况下，位线选择信号BSLe或BSLo而不是位线感测信号PBSENSE被提供以第一电压V1或第二电压V2，因而可以估计位线的电压电平。然后，根据位线的估计电压电平，存储在特定存储单元中的数据的电压电平被提供给感测节点SO。

在该传统读取操作中，位于将被读取的存储单元周边的存储单元的阈值电压可被改变。相应地，本发明的存储器件改善了存储单元的阈值电压被改变的现象。

在下文中，将参考附图来详细描述防止读取干扰现象的过程。

图3是示出了非易失性存储器件的普通读取操作中的读取干扰现象的视图。

图3示出了一个侧视图，其图示出其中串联耦合了32个存储单元的单元串的结构。

存储单元的控制栅直接耦合到字线WLn(其中，n是变量)。另外，存储单元的浮置栅位于控制栅之下。

在下文中，假定单元串处于被读取之前的状态。因此，在图2所示的时间间隔T1到T4期间，具有高电平的放电信号DISCHe或DISCHo被提供给晶体管N112或N114，因而对应的位线具有低电平。

另外，假定耦合到字线WL3的存储单元是经编程的单元PGM，并且耦合到与字线WL3相邻的字线WL2的存储单元是经擦除的单元ERASE。

在这种情况下，在图2的T2时间间隔中，位于选中的存储单元与漏极选择晶体管DSL之间的存储单元(耦合到字线WL31至WL4的单元)维持低电平。然而，在位于选中的单元与源极选择晶体管SSL之间的存储单元(耦合到字线WL2至WL0的单元)处于浮置状态。

在该条件下，如果字线的电压增加到读取电压Vread或通过电压Vpass，则处于浮置状态的沟道的电压通过耦合率而增加。

在这种情况下，电流从与选中的存储单元相邻的存储单元(耦合到字线WL2的单元)的漏极泄露，因而电压被施加到对应的位线。结果，与选中的存储单元相邻的存储单元(耦合到字线WL2的单元)发生热载流子注入现象。另外，根据热载流子注入现象，一些电子注入到浮置栅。这导致相邻存储单元的阈值电压增加，因而导致读取干扰现象。

图4是图示根据本发明一实施例的非易失性存储器件的读取操作中的信号波形的时序图。

(1)T1时间间隔

在具有将被读取的特定存储单元的单元串被耦合到对应的位线之前，使位线放电到低电平。

通过将偶数放电信号DISCHe使能一给定时间，N-MOS晶体管N112被接通。在这种情况下，由于偏置电压VIRPWR具有低电平，偶数位线BLe被放电到低电平电压。

另外，通过使能奇数放电信号DISCHo，N-MOS晶体管N114被接通，因此，奇数位线BLo也被放电到低电平。

(2)T2时间间隔

在位线被预充电到高电平之前，一给定电平的电压被施加到字线，因而存储单元的栅电压增加。

读取电压Vread被施加到与将被读取的存储单元相关联的字线，并且通过电压Vpass被提供给其它字线。这里，由于字线的电压在位线被预充电之前增加，所以单元串的沟道电压不增加。在本实施例中，通过电压是3V到5V，并且读取电压Vread是0V。然而，本领域技术人员可以容易地改变所述电压值。

另一方面，具有高电平的漏极选择信号DSL和具有高电平的源极选择信号SSL被施加到对应的晶体管。这里，漏极选择信号DSL使漏极选择晶体管接通，并且源极选择信号SSL使源极选择晶体管接通。

在本实施例中，高电平的信号DSL和SSL基本上同时被施加，使得位于被选中的存储单元与源极选择晶体管之间的存储单元(例如，在被选中的单元串中的单元)不具有浮置状态。

(3)T3时间间隔

通过将感测节点SO预充电到高电平，而将耦合到将被读取的存储单元的位线预充电到高电平。这里，通过将晶体管P132接通一给定时间，而将感测节点SO预充电到高电平。在本实施例中，晶体管P132是PMOS并且通过低电压接通。

随后，具有高电平V1的位线感测信号PBSENSE被传送到晶体管N120，因而位线公共节点BLCM被耦合到感测节点SO。

在这种情况下，具有高电平的位线选择信号BSLe或BSLo被提供给与将被读取的特定位线有关的晶体管N116或N118，因而位线BLe或BLo被耦合到位线公共节点BLCM。结果，根据感测节点SO的电压电平，位线BLe或BLo的电压电平增加。

另一方面，低电平的电压被提供给耦合到除了将被读取的存储单元之外的存储单元的位线BLo。

(4)T4时间间隔

位线感测信号PBSENSE从高电平转变成低电平，因而对应的位线和感测节点SO被去耦合(或断开)一给定时间。

根据特定存储单元的编程状态，耦合到对应存储单元的位线的电压电平被改变所述给定时间。

即，在所述特定存储单元是经编程的情况下，存储单元的阈值电压增加，因而没有电流流经所述电流路径。结果，位线的电压电平得以维持。但是，在存储单元(即，经擦除的单元)是未经编程的情况下，特定电流通过所述电流路径，因而位线的电压电平被放电到低电平。

接着，在进行到T5时间间隔之前，预充电信号PRECH_N被从低电平转变成高电平，因而感测节点SO与电源电压之间的连接被关断。

(5)T5时间间隔

位线感测信号PBSENSE被从低电平转变成高电平V2，因而对应的位线耦合到感测节点SO一特定时间。

根据位线的电压电平来确定感测节点SO的电压电平。这里，由于在对应的存储单元是经编程的情况下感测节点SO维持高电平，所以，第二寄存器136的N-MOS晶体管N136接通。在这种情况下，具有高电平的信号LREAD被提供给第二寄存器136的N-MOS晶体管M138，因而低电平被存储在第二节点QB中。

存储在存储单元中的数据通过以上过程被读取。

如上所述，根据用户的选择，存储器件可以不包括位线感测部120。即，位线选择部110可直接耦合到感测节点SO。

在这种情况下，位线选择信号BSLe或BSLo而不是位线感测信号PBSENSE以第一电压V1或第二电压V2被传送，因而可以对位线的电压电平进行估计。然后，根据估计的位线的电压电平，存储在特定存储单元中的数据的电压电平被提供给感测节点SO。

图5是根据本发明另一实施例的非易失性存储器件的读取操作中的信号波形的时序图。

在本实施例中，与图4中的实施例类似，在位线被预充电到高电平之前，字线的电压增加，并且漏极选择信号DSL和源极选择信号SSL同时被提供。

然而，源极选择信号SSL以低电平被提供一特定时间。这里，在其它时间，源极选择信号SSL以高电平被传送。

在图5中，具有低电平的源极选择信号SSL被提供了T3时间间隔，在该时间间隔中，位线被预充电到高电平。

在这种情况下，由于其中字线电压增加的时间间隔结束，因此虽然提供了具有低电平的源极选择信号SSL，但是存储器件并不发生热载流子注入现象。

在该说明书中，任何对“一个实施例”、“一实施例”、“示范实施例”等的引用意味着结合该实施例所描述的特定特征、结构或特性包括在本发明的至少一个实施例中。在说明书的各个地方出现这种用语不一定都指同一实施例。而且，在结合任一实施例来描述特定特征、结构或特性时，认为结合其它实施例来实现这种特征、结构或特性是落入本领域技术人员的理解能力范围内的。

尽管已经参考本发明的若干示例性实施例描述了本发明，但是应该理解，本领域技术人员可以设计出许多其它修改和实施例，其也将落入本公开的原则的精神和范围内。更具体而言，在本公开的范围内，在主题组合排列的组成部分和/或排列方面进行各种变化和修改都是可能的。除了组成部分和/或排列方面的变化和修改之外，对于本领域技术人员而言，替选的使用也将是显而易见的。

Claims (11)

1. 一种在非易失性存储器件中读取数据的方法，所述方法包括：

提供多个块和多个位线，每个块具有多个存储单元，每个块耦合到至少一个位线；

将第一和第二位线放电成处于低电平，所述第一位线耦合到第一块，所述第二位线耦合到第二块；

将读取电压施加到与所述第一块中将被读取的存储单元耦合的第一字线；

将通过电压施加到与所述第一块中将不被读取的存储单元耦合的第二字线；

在将所述读取电压施加到所述第一字线并且将所述通过电压施加到所述第二字线之后，将耦合到所述将被读取的存储单元的第一位线预充电到高电平；

估计所述第一位线的电压电平；以及

根据所述第一位线的估计电压电平，来感测存储在所述将被读取的存储单元中的数据。

2. 根据权利要求1所述的方法，其中，在施加所述读取电压和所述通过电压时，具有高电平的漏极选择信号被施加到所述第一块的漏极选择晶体管，并且具有高电平的源极选择信号被施加到所述第一块的源极选择晶体管。

3. 根据权利要求2所述的方法，其中，在开始预充电所述第一位线之前，所述漏极选择信号和所述源极选择信号被施加到所述漏极选择晶体管和所述源极选择晶体管。

4. 根据权利要求1所述的方法，其中，低电压被提供给耦合到所述第二块的所述第二位线。

5. 根据权利要求1所述的方法，其中，所述非易失性存储器是NAND闪存器件。

6. 根据权利要求2所述的方法，其中，在所述位线被预充电到高电平时，所述源极选择信号至少部分地处于低电平。

7. 一种在非易失性存储器件中读取数据的方法，所述方法包括：

在第一时间段，对第一和第二位线进行放电，所述第一位线和第二位线分别耦合到第一块和第二块，每个块包括多个存储单元；

在第二时间段，提供漏极选择信号以使能所述第一块的漏极选择晶体管，并且将源极选择信号提供给所述第一块的源极选择晶体管；以及

在第三时间段，将所述耦合到将被读取的存储单元的第一位线预充电到高电平，所述第一位线耦合到所述第一块，

其中，通过对所述位线的电压电平进行估计，确定存储在所述将被读取的存储单元中的数据。

8. 根据权利要求7所述的方法，进一步包括：

在所述第二时间段，将读取电压施加到与所述将被读取的存储单元相耦合的字线，并且将通过电压施加到与将不被读取的存储单元相耦合的字线。

9. 根据权利要求7所述的方法，其中，低电压被提供给所述耦合到第二块的第二位线。

10. 根据权利要求7所述的方法，其中，所述第一、第二和第三时间段是不同的时间段。

11. 根据权利要求7所述的方法，其中，在所述位线被预充电到高电平时，所述源极选择信号至少部分地维持低电平。

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