KR100630535B1

KR100630535B1 - 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법 및 회로

Info

Publication number: KR100630535B1
Application number: KR1020040019745A
Authority: KR
Inventors: 장승호
Original assignee: 에스티마이크로일렉트로닉스 엔.브이.; 주식회사 하이닉스반도체
Priority date: 2004-03-23
Filing date: 2004-03-23
Publication date: 2006-09-29
Also published as: US20050213378A1; KR20050094569A; US7187584B2; JP2005276407A; TW200534288A; TWI295062B; JP4707386B2

Abstract

본 발명은 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법 및 회로에 관한 것으로, 멀티 레벨 정보를 갖는 낸드 플래시 메모리 셀과, 상위 비트를 저장하기 위한 제 1 페이지 버퍼와, 하위 비트를 저장하기 위한 제 2 페이지 버퍼와, 제 1 페이지 버퍼의 정보의 변화에 따라 제 2 페이지 버퍼의 정보를 변화 시키기 위한 패스 트랜지스터를 포함하는 플래시 소자의 독출회로에 있어서, 셀의 워드라인에 제 1 전압을 인가하여 '00' 또는 '01'정보를 독출하고, 워드라인에 제 2 전압을 인가하여 '00', '01' 또는 '11' 정보를 독출하고, 워드라인에 제 2 전압을 인가하고, 패스 트랜지스터에 래치 패스 제어신호를 인가하여 '00', '01', '11' 또는 '10'정보를 독출할 수 있는 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법 및 회로를 제공한다.

멀티레벨 플래시 셀, 독출, 패스 트랜지스터, 페이지 버퍼

Description

멀티 레벨 낸드 플래시 메모리 셀의 독출 방법 및 회로{Method of reading multi level NAND flash memory cell and circuit for the same}

도 1은 본 발명에 따른 멀티 레벨 낸드 플래시 셀의 회로도이다.

도 2는 본 발명에 따른 멀티 레벨 낸드 플래시 셀의 독출동작을 위한 파형도이다.

도 3은 멀티 레벨 낸드 플래시 셀의 문턱전압에 따른 독출방법을 설명하기 위한 개념도이다.

<도면의 주요 부분에 대한 부호의 설명>

10 : 셀 스트링 20 : 드레인 선택 트랜지스터

30 : 소스 선택 트랜지스터 40 : 디스차지 트랜지스터

50 : 비트라인 선택 트랜지스터 100, 200 : 페이지 퍼버

300 : 패스부

본 발명은 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법 및 회로에 관한 것으로, 디지털 카메라 또는 MP3 플레이어와 같은 전자 장치에 사용되는 대용량 데이터 저장용 메모리로 사용되는 멀티 레벨 플래시 메모리 셀의 리드에 관한 것이다.

일반적으로, 플래시 메모리 셀은 싱글 비트만을 처리하기 때문에 2개의 레벨을 초과하는 정보를 가지는 멀티 레벨 셀의 정보를 리드할 수 없는 문제점이 있다.

또한, 최근 제시되고 있는 멀티 레벨 센싱 회로도 멀티 레벨 셀을 다루기 쉬운 그레이 코드를 사용하는 시스템에서는 사용하기 어려운 문제점이 발생한다.

따라서, 상기의 문제점을 해결하기 위하여 본 발명은 비트라인에 상위비트를 저장하는 제 1 페이지 버퍼와 하위 비트를 저장하는 제 2 페이지 버퍼를 두어 그레이 코드를 사용할 수 있는 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법 및 회로를 제공한다.

본 발명에 따른 멀티 레벨 낸드 플래시 메모리 셀의 독출 회로는 멀티레벨 정보를 저장하는 다수의 셀이 직렬 접속된 셀 스트링; 상기 셀 스트링 각각의 게이트 단자에 접속된 다수의 워드라인; 상기 셀 스트링의 드레인 단자에 접속된 비트라인; 상위 비트 래치 신호에 따라 상기 워드라인과 상기 비트라인에 의해 선택된 셀의 정보 중 상위비트의 정보에 해당하는 제1 데이터를 저장하기 위한 제 1 페이지 버퍼; 하위 비트 래치 신호에 따라 상기 선택된 셀의 하위비트의 정보에 해당하는 제2 데이터를 저장하기 위한 제 2 페이지 버퍼; 및 래치 패스 제어신호에 따라, 상기 제 1 페이지 버퍼에 저장된 상기 제1 데이터에 따라 제 2 페이지 버퍼를 드라이빙하여, 상기 제 2 페이지 버퍼에 저장된 상기 제2 데이터를 변경하기 위한 패스부를 포함한다. 제 1 페이지 버퍼는, 제1 및 제2 노드 사이에 접속되고 상기 제1 데이터를 저장하는 제1 래치를 포함하고, 상기 제2 페이지 버퍼는 제3 및 제4 노드 사이에 접속되고 상기 제2 데이터를 저장하는 제2 래치를 포함한다. 패스부는 상기 제 1 노드에 접속되어 상기 래치 패스 제어신호에 따라 구동하는 패스 트랜지스터와, 상기 패스 트랜지스터와 상기 제3 노드 사이에 접속되어 상기 패스 트랜지스터로부터 수신되는 상기 제1 데이터를 반전시켜, 그 반전된 데이터를 상기 제3 노드에 출력하는 패스 인버터를 포함한다.

또한, 본 발명에 따른 멀티 레벨 낸드 플래시 메모리 셀의 독출 회로는 멀티레벨 정보를 저장하는 다수의 셀이 직렬 접속된 제 1 및 제 2 셀 스트링; 상기 제 1 및 제 2 셀 스트링 각각의 게이트 단자에 접속된 다수의 워드라인; 상기 제 1 및 제 2 셀 스트링의 드레인 단자에 각기 접속된 이븐 및 오드 비트라인; 비트라인 선택 신호에 따라 상기 이븐 또는 오드 비트라인 중 어느 하나의 비트라인을 선택하는 제 1 및 제 2 비트라인 선택 트랜지스터; 상기 제 1 및 제 2 비트라인 선택 트랜지스터에 접속되어, 상위 비트 래치 신호에 따라 선택된 셀의 정보 중 상위 비트의 정보에 해당하는 제1 데이터를 저장하기 위한 제 1 페이지 버퍼; 상기 제 1 및 제 2 비트라인 선택 트랜지스터에 접속되어, 하위 비트 래치 신호에 따라 상기 선택된 셀의 정보 중 하위 비트의 정보에 해당하는 제2 데이터를 저장하기 위한 제 2 페이지 버퍼; 및 래치 패스 제어 신호에 따라 구동하고, 상기 제 1 페이지 버퍼에 의해 상기 제 2 페이지 버퍼를 드라이빙하여 상기 제 2 페이지 버퍼의 정보를 변경하기 위한 패스부를 포함한다. 제 1 페이지 버퍼는, 제1 및 제2 노드 사이에 접속되고 상기 제1 데이터를 저장하는 제1 래치를 포함하고, 상기 제2 페이지 버퍼는 제3 및 제4 노드 사이에 접속되고 상기 제2 데이터를 저장하는 제2 래치를 포함한다. 패스부는 상기 제 1 노드에 접속되어 상기 래치 패스 제어신호에 따라 구동하는 패스 트랜지스터와, 상기 패스 트랜지스터와 상기 제3 노드 사이에 접속되어 상기 패스 트랜지스터로부터 수신되는 상기 제1 데이터를 반전시켜, 그 반전된 데이터를 상기 제3 노드에 출력하는 패스 인버터를 포함한다.

또한, 본 발명에 따른 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법은 멀티레벨 정보를 저장하고, 각각의 게이트 단자가 다수의 워드라인에 각각 접속된 다수의 셀이 직렬 접속된 셀 스트링과, 상기 셀 스트링의 드레인 단자에 접속된 비트라인을 포함하는 멀티 레벨 낸드 플래시 메모리에서, 상기 다수의 셀 중 하나의 데이터 독출 방법에 있어서, 비트 결정 노드를 공유하는 제 1 및 제 2 페이지 버퍼 중에서, 상기 제 1 페이지 버퍼에 포함되고 제 1 및 제 2 노드 사이에 접속되는 제 1 래치와, 상기 제 2 페이지 버퍼에 포함되고 제 3 및 제 4 노드 사이에 접속되는 제 2 래치를 리셋하는 단계; 선택된 상기 워드라인에 제 1 전압을 인가한 다음, 셀 독출동작을 통해 상기 셀에 저장된 데이터를 독출하여 상기 하위 비트 래치 신호와, 상기 비트 결정 노드에 접속되는 상기 비트라인의 전압에 따라, 상기 제 2 래치에 제 2 데이터를 저장하는 단계; 선택된 상기 워드라인에 제 2 전압을 인가한 다음, 상기 셀 독출동작을 통해 상기 셀에 저장된 데이터를 독출하여 상기 상위 비트 래치 신호와, 상기 비트 결정 노드에 접속되는 상기 비트라인의 전압에 따라 상기 제 1 래치에 제 1 데이터를 저장하는 단계; 선택된 상기 워드라인에 제 3 전압을 인가한 다음, 상기 셀 독출동작을 통해 상기 셀에 저장된 데이터를 독출하여 상기 상위 비트 래치 신호와, 상기 비트 결정 노드에 접속되는 상기 비트라인의 전압에 따라 상기 제 1 래치에 저장된 상기 제 1 데이터의 로직 값을 변경 또는 유지하는 단계; 및 상기 제 1 래치에 저장된 상기 제 1 데이터의 로직 값이 변경 또는 유지될 때, 상기 제 1 노드와 상기 제 3 노드 사이에 접속된 패스부가, 래치 패스 제어신호에 따라 구동되어, 상기 제 1 래치에 저장된 상기 제 1 데이터에 기초하여 상기 제 2 래치에 저장된 상기 제 2 데이터의 로직 값을 변경 또는 유지하는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

도 1을 참조하면, 멀티레벨 정보를 저장하는 다수의 셀이 직렬 접속된 셀 스트링(10)과, 셀 스트링(10) 각각의 게이트 단자에 접속된 다수의 워드라인(WL)과, 셀 스트링(10)의 드레인 단자에 각기 접속된 비트라인(BL)과, 워드라인(WL)과 비트라인(BL)에 의해 선택된 셀의 정보중 상위비트의 정보를 저장하기 위한 제 1 페이지 버퍼(100)와, 선택된 셀의 하위비트의 정보를 저장하기 위한 제 2 페이지 버퍼(200)와, 래치 패스 제어신호(HLPASS)에 따라 구동하고, 제 1 페이지 버퍼(100)에 의해 제 2 페이지 버퍼(200)를 드라이빙하여 제 2 페이지 버퍼(200)의 정보를 변경(즉, 제1 페이지 버퍼(100)에 저장된 데이터에 따라 제2 페이지 버퍼에 저장된 데이터를 변경)하기 위한 패스부(300)를 포함한다.

셀 스트링(10)의 드레인 단자와 비트라인(BL) 사이에 각기 접속되어 드레인 선택 신호(DSL)에 따라 구동하는 드레인 선택 트랜지스터(20)를 더 포함한다. 셀 스트링(10)의 소스 단자와 공통 접지 라인(SL) 사이에 접속되어 소스 선택 신호(SSL)에 따라 구동하는 소스 선택 트랜지스터(30)를 더 포함한다. 소정의 디스차지 신호(DISCHe)에 따라 비트라인(BL)을 디스차지하는 디스차지 트랜지스터(40)를 더 포함한다.

멀티레벨 정보를 저장하는 다수의 셀이 직렬 접속된 제 1 및 제 2 셀 스트링(10a 및 10b)과, 제 1 및 제 2 셀 스트링(10a 및 10b) 각각의 게이트 단자에 접속된 다수의 워드라인(WL)과, 제 1 및 제 2 셀 스트링(10a 및 10b)의 드레인 단자에 각기 접속된 이븐 및 오드 비트라인(BL-e 및 BL-o)과, 비트라인 선택 신호(BSLe 및 BSLo)에 따라 이븐 또는 오드 비트라인(BL-e 및 BL-o)중 어느 하나의 비트라인(BL)을 선택하는 제 1 및 제 2 비트라인 선택 트랜지스터(50a 및 50b)와, 제 1 및 제 2 비트라인 선택 트랜지스터(50a 및 50b)에 접속되어 선택된 셀의 정보중 상위 비트의 정보를 저장하기 위한 제 1 페이지 버퍼(100)와, 제 1 및 제 2 비트라인 선택 트랜지스터(50a 및 50b)에 접속되어 선택된 셀의 정보중 하위 비트의 정보를 저장하기 위한 제 2 페이지 버퍼(200)와, 래치 패스 제어 신호(HLPASS)에 따라 구동하고, 제 1 페이지 버퍼(100)에 의해 제 2 페이지 버퍼(200)를 드라이빙하여 제 2 페이지 버퍼(200)의 정보를 변경(즉, 제1 페이지 버퍼(100)에 저장된 데이터에 따라 제2 페이지 버퍼에 저장된 데이터를 변경)하기 위한 패스부(300)를 포함한다.

제 1 셀 스트링(10a)의 드레인 단자와 이븐 비트라인(BL-e) 사이와 제 2 셀 스트링(10b)의 드레인 단자와 오드 비트라인(BL-o) 사이에 각기 접속되어 드레인 선택 신호(DSL)에 따라 구동하는 제 1 및 제 2 드레인 선택 트랜지스터(20a 및 20b)를 더 포함한다. 제 1 및 제 2 셀 스트링(10a 및 10b)의 소스 단자와 공통 접지 라인(SL) 사이에 각기 접속되어 소스 선택 신호(SSL)에 따라 구동하는 제 1 및 제 2 소스 선택 트랜지스터(30a 및 30b)를 더 포함한다. 이븐 및 오드 디스차지 신호(DISCH-e 및 DISCH-o)에 따라 각기 이븐 또는 오드 비트라인(BL-e 또는 BL-o)을 디스차지하는 제 1 및 제 2 디스차지 트랜지스터(40a 및 40b)를 더 포함한다.

제 1 페이지 버퍼(100)는 비트라인(BL)으로부터 소정의 신호를 전송받거나 비트라인(BL)에 전송하는 비트 결정 노드(SO-H)와, 노드들(N1, N2) 사이에 접속되고, 소정의 데이터(즉, 상위비트 정보에 해당하는 데이터)를 저장하는 제 10 래치(L10)와, 프리차지 신호(PRECHb)에 따라 비트 결정노드(SO-H)에 소정의 프리차지 전압을 전송하는 제 10 트랜지스터(T10)와, 프로그램 신호(PGMi)에 따라 제 10 래치(L10)에 저장된 데이터를 비트 결정 노드(SO-H)에 전송하는 제 11 트랜지스터(T11)와, 제 10 래치(L10)와 접지전원 사이에 직렬 접속되어 각기 비트 결정 노드 신호와 상위 비트 래치 신호(MLCH-H)에 따라 제 10 래치(L10)의 데이터(/QB)를 변경하는 제 12 및 제 13 트랜지스터(T12 및 T13)를 포함한다. 제 10 래치(L10)와 접지전원 사이에 접속되어 리셋 신호(MRST)에 따라 제 10 래치(L10)의 데이터(QB)를 로직 로우로 세팅하는 제 14 트랜지스터(T14)를 더 포함한다.

제 2 페이지 버퍼(200)는 비트라인(BL)으로부터 소정의 신호를 전송받거나 비트라인(BL)에 전송하는 비트 결정 노드(SO-L)와, 노드들(N3, N4) 사이에 접속되고, 소정의 데이터(즉, 하위비트 정보에 해당하는 데이터)를 저장하는 제 20 래치(L20)와, 프리차지 신호(PRECHb)에 따라 비트 결정 노드(SO-L)에 소정의 프리차지 전압을 전송하는 제 20 트랜지스터(T20)와, 프로그램 신호(PGMi)에 따라 제 20 래치(L20)에 저장된 데이터를 비트 결정 노드(SO-L)에 전송하는 제 21 트랜지스터(T21)와, 제 20 래치(L20)와 접지전원 사이에 직렬 접속되어 각기 비트 결정 노드 신호와 하위 비트 래치 신호(MLCH-L)에 따라 제 20 래치(L20)의 데이터(/QB)를 변경하는 제 22 및 제 23 트랜지스터(T22 및 T23)를 포함한다. 제 20 래치(L20)와 접지전원 사이에 접속되어 리셋 신호(MRST)에 따라 제 20 래치(L20)의 데이터(QB)를 로직 로우로 세팅하는 제 24 트랜지스터(T24)를 더 포함한다.

패스부(300)는 제 1 페이지 버퍼(100)의 제 1 래치(L10)와 제 2 페이지 버퍼(200)의 제 2 래치(L20) 사이에 직렬 접속되어, 래치 패스 제어신호(HLPASS)에 따라 구동하는 패스 트랜지스터(T300)와 제 1 래치(L10)의 신호를 반전하는 패스 인버터(I300)를 포함한다.

제 10 및 제 20 트랜지스터(T10 및 T20)는 PMOS 트랜지스터를 사용하는 것이 바람직하고, 나머지 트랜지스터는 NMOS 트랜지스터를 사용하는 것이 바람직하다.

상술한 구성을 갖는 본 발명의 동작을 도면을 참조하여 설명한다.

도 1 내지 도 3을 참조하면, 제 1 및 제 2 페이지 버퍼(100 및 200)를 리셋한다. 이는 제 1 및 제 2 페이지 버퍼(100 및 200) 내의 래치데이터를 로직 로우로 세팅함을 의미한다. 선택된 워드라인(WL-s)에 제 1 전압을 인가한 다음, 셀 독출동작을 통해 셀에 저장된 데이터를 독출하여 하위 비트 래치 신호(MLCH-L)에 따라 제 2 페이지 버퍼(200)에 저장한다. 선택된 워드라인(WL-s)에 제 2 전압을 인가한 다음, 셀 독출동작을 통해 셀에 저장된 데이터를 독출하여 상위 비트 래치 신호(MLCH-H)에 따라 제 1 페이지 버퍼(100)에 저장한다. 선택된 워드라인(WL-s)에 제 3 전압을 인가한 다음, 셀 독출동작을 통해 셀에 저장된 데이터를 독출하여 상위 비트 래치 신호(MLCH-H)와 래치 패스 제어신호(HLPASS)에 따라 제 1 페이지 버 퍼(100)에 로직 하이의 데이터가 저장될 경우, 패스부(300) 내의 패스 트랜지스터(T300)와 패스 인버터(I300)가 제 2 페이지 버퍼(200)를 드라이빙 하여 제 2 페이지 버퍼(200)에 로직 로우의 데이터가 저장되도록 한다.

패스부(300) 내의 패스 트랜지스터(T300)가 정상 동작하기 위해서는 제 1 페이지 버퍼(100)의 래치만으로 제 2 페이지 버퍼(200)의 래치를 드라이빙 할 수 없고, 제 1 페이지 버퍼(100)의 래치와, 상위 비트 래치 신호(MLCH-H)를 인가받는 트랜지스터(T13)가 함께 동작할 경우에만 제 2 페이지 버퍼(200)의 래치를 드라이빙할 수 있도록 사이즈를 조절하는 것이 바람직하다.

본 발명은 워드라인(WL-s)에 제 1 전압을 인가하여, 제 1 및 제 2 페이지 버퍼(100 및 200)를 통해 '00'또는 '01'인 셀의 상태를 알 수 있다. 워드라인(WL-s)에 제 2 전압을 인가하여, 제 1 및 제 2 페이지 버퍼(100 및 200)를 통해 '01' 또는 '11'인 셀의 상태를 알 수 있다. 제 3 전압을 인가하여, '11'또는 '10'의 셀의 상태를 알 수 있다. 선택되지 않은 워드라인(WL-p)에는 패스 전압을 인가한다. 패스 전압으로 4.0 내지 5.0V의 전압을 사용하는 것이 바람직하다.

제 1 내지 제 3 전압의 전압 간격은 멀티 레벨을 갖는 셀의 문턱전압 간격과 동일한 간격을 인가하는 것이 바람직하다. 예를 들어 셀의 문턱전압이 1V, 2V, 3V, 4V가 각기 서로 다른 레벨의 상태를 저장할 경우, 즉, 1V를 '00'으로, 2V를 '01'으로, 3V를 '11'로, 4V를 '10'으로 한다. 제 1 전압으로 0V를 인가하여 '00' 또는 '01'을 판단하고, 제 2 전압으로 1V를 인가하여 '01' 또는 '11'을 판단하고, 제 3 전압으로 2V를 인가하여 '11' 또는 '10'을 판단한다.

상술한 본 발명의 독출 방법을 회로도와, 파형도를 참조하여 설명하면 다음과 같다. 본 실시예는 이븐 비트라인(BL-e)에 접속된 셀 스트링(10a)중 어느 하나의 셀을 선택하여 이를 독출함에 관해 설명하도록 한다.

로직 하이의 이븐 디스차지 신호(DISCH-e)를 인가하여 이븐 비트라인(BL-e)을 디스차지 한다. 로직 로우의 프리차지 신호(PRECHb)를 인가하여 비트 결정노드(SO)에 소정의 프리차지 신호를 인가한다. 이때, 리셋 신호(MRST)를 인가하여 제 1 및 제 2 페이지 버퍼(100 및 200) 내의 제 10 및 제 20 래치(L10 및 L20)를 로직 로우로 리셋한다.

로직 하이의 제 1 이븐 비트라인 선택신호(BSL-e)를 인가하여 이븐 비트라인 선택 트랜지스터(50a)를 턴온시켜 비트 결정노드(SO)의 프리차지 신호를 이븐 비트라인(BLe)에 인가한다. 이때, 선택된 셀의 워드라인(WL-s)에는 제 1 전압을 인가하고, 선택되지 않은 워드라인(WL-p)에는 패스 전압을 인가한다. 이때, 드레인 선택라인(DSL)과 소스 선택라인(SSL)에도 각기 고전압을 인가하여 드레인 선택 트랜지스터(20a) 및 소스 선택 트랜지스터(30a)를 턴온시킨다.

로직 로우의 이븐 비트라인 선택신호(BSL-e)를 인가하여 비트라인과 비트 결정(SO)노드간의 전류의 흐름을 차단한 다음, 비트라인(BSL-e)의 차지가 빠지거나 유지되기를 기다린다. 이때, 선택된 셀의 문턱 전압이 워드라인(WL-s)에 인가된 전압 보다 높게 되면 비트라인(BL-e)의 프리차지 전압 신호는 신호의 레벨을 유지하게 되지만, 셀의 문턱 전압이 워드라인(WL-s)에 인가된 전압 보다 낮게 되면 비트라인(BL-e)의 프리차지 신호는 공통 접지 라인(SL)으로 디스차지된다.

로직 하이의 프리차지 신호(PRECHb)를 인가하여 비트 결정노드(SO)에 인가되었던 프리차지 전압의 인가를 중단한다.

로직 하이의 제 2 이븐 비트라인 선택신호(BSL-e)를 인가하여 이븐 비트라인 선택 트랜지스터(50a)를 턴온시켜 이븐 비트라인(BL-e)의 전압 신호 상태를 비트 결정 노드(SO)에 인가한다. 만일 이븐 비트라인(BL-e)의 프리차지 전압신호가 유지되고 있으면, 로직 하이의 신호가 비트 결정 노드(SO)에 인가되고, 프리차지 전압 신호가 디스차지 되었으면, 로직 로우의 신호가 비트 결정 노드(SO)에 인가된다.

따라서, 비트 결정 노드(SO)의 상태에 따라 제 12 및 제 22 트랜지스터(T12 및 T22)가 턴온 또는 턴오프 된다. 하위 비트 래치 신호(MLCH-L)가 로직 하이가 되어 제 23 트랜지스터(T23)를 턴온시킨다. 이로써, 비트 결정 노드(SO)의 상태에 따라 제 20 래치(L20)의 데이터는 '0' 또는 '1'이 된다. 하지만, 제 10 래치(L10)는 제 13 트랜지스터(T13)가 턴오프 되어 비트 결정 노드(SO)의 상태에 상관없이 초기의 값을 유지하게 된다.

구체적으로, 선택된 셀의 상태에 따라 비트라인(BL)의 전압이 디스차지 된 상태(비트 결정노드(SO)가 로직 로우)이면, 제 12 및 제 22 트랜지스터(T12 및 T22)가 턴오프 되어 제 10 및 제 20 래치(L10 및 L20)는 이전의 상태를 유지하게 된다. 즉, 제 10 및 제 20 래치(L10 및 L20)에 의해 '00'의 셀 데이터를 독출하게 된다. 한편, 선택된 셀의 상태에 따라 비트라인(BL)의 전압이 유지된 상태(비트 결정 노드(SO)가 로직 하이)이면 제 12 및 제 22 트랜지스터(T12 및 T22)는 턴온 된다. 제 13 트랜지스터(T13)는 턴오프되어 제 10 래치(L10)는 이전의 데이터 값을 유지하게 된다. 하위 비트 래치 신호(MLCH-L)에 따라 제 23 트랜지스터(T23)는 턴온되어 제 20 래치(L20)의 데이터값을 '1'로 변화시킨다. 이로써, 제 10 및 제 20 래치(L10 및 L20)에 의해 '01'의 셀 데이터를 독출하게 된다.

상기와 같이 워드라인(WL-s)에 제 1 전압을 인가하고, 하위 비트 래치 신호(MLCH-L)를 인가하여 셀의 데이터를 독출한 다음, 워드라인(WL-s)에 제 2 전압을 인가하고, 상위 비트 래치 신호(MLCH-H)를 인가하여 셀의 데이터를 독출한다. 이에 관하여 설명하면 다음과 같다. 본 발명에서 하위 비트 래치 신호 및 상위 비트 래치 신호를 인가함은 로직 하이의 전압을 인가함을 지칭한다.

이븐 디스차지 신호(DISCH-e)를 인가하여 이븐 비트라인(BL-e)을 디스차지 할 수도 있다. 로직 로우의 프리차지 신호(PRECHb)를 인가하여 비트 결정노드(SO)에 소정의 프리차지 신호를 인가한다. 이때, 앞의 단계에서 인가한 리셋 신호(MRST)를 인가하지 않는다. 이는 현재 제 10 및 제 20 래치(L10 및 L20)에 의해 '00' 또는 '01'의 데이터를 제 10 및 제 20 페이지 버퍼(L10 및 L20)가 저장하고 있기 때문이다.

로직 하이의 제 1 이븐 비트라인 선택신호(BSL-e)를 인가하여 이븐 비트라인 선택 트랜지스터(50a)를 턴온시켜 비트 결정노드(SO)의 프리차지 전압 신호를 이븐 비트라인(BL-e)에 인가한다. 이때, 선택된 셀의 워드라인(WL-s)에는 제 2 전압을 인가하고, 선택되지 않은 워드라인(WL-p)에는 패스 전압을 인가한다. 이때, 드레인 선택라인(DSL)과 소스 선택라인(SSL)에도 각기 고전압을 인가하여 드레인 선택 트랜지스터(20a) 및 소스 선택 트랜지스터(30a)를 턴온시킨다.

이븐 비트라인 선택 트랜지스터(50a)를 소정시간 턴오프 시켜 비트라인(BL-e)의 차지가 빠지거나 유지되기를 기다린다. 비트 결정노드(SO)에 인가되는 프리차지 전압을 차단하고, 로직 하이의 제 2 이븐 비트라인 선택신호(BSL-e)를 인가하여 비트라인(BL-e)의 전압 신호 상태를 비트 결정 노드(SO)에 인가한다. 앞서 설명한 바와 같이 비트 결정 노드(SO)의 상태에 따라 제 12 및 제 22 트랜지스터(T12 및 T22)가 턴온 또는 턴오프 된다. 이때 상위 비트 래치 신호(MLCH-H)가 로직 하이가 되어 제 13 트랜지스터(T13)를 턴온시킨다.

따라서, 비트 결정 노드(SO)의 상태에 따라 제 10 래치(L10)의 데이터는 '0'또는 '1'이 된다. 제 20 래치(L20)는 제 23 트랜지스터(T23)가 턴오프 되어 비트 결정 노드(SO)의 상태에 상관없이 이전의 상태를 유지하게 된다.

구체적으로, 선택된 셀의 상태에 따라 비트라인(BL-e)의 전압이 디스차지 된 상태(비트 결정 노드가 로직 로우)이면, 제 12 및 제 22 트랜지스터(T12 및 T22)가 턴오프 되어 제 10 및 제 20 래치(L10 및 L20)는 이전의 상태를 유지하게 된다. 즉, 제 10 및 제 20 래치(L10 및 L20)에 저장된 '00' 또는 '01'의 셀 데이터를 독출하게 된다. 한편, 선택된 셀의 상태에 따라 비트라인(BL-e)의 전압이 유지된 상태(비트 결정 노드가 로직 하이)이면 제 12 및 제 22 트랜지스터(T12 및 T22)는 턴온 된다. 제 23 트랜지스터(T23)는 턴오프되어 제 20 래치(L20)는 이전의 값('0' 또는 '1')을 유지하게 된다. 상위 비트 래치 신호(MLCH-H)에 따라 제 13 트랜지스터(T13)는 턴온되어 제 10 래치(L10)의 데이터값을 '1'로 변화시킨다. 이로써, 제 10 및 제 20 래치(L10 및 L20)에 의해 '11'의 셀 데이터를 독출하게 된다.

상기와 같이 워드라인(WL-s)에 제 2 전압을 인가하고, 상위 비트 래치 신호(MLCH-H)를 인가하여 셀의 데이터를 독출한 다음, 워드라인(WL-s)에 제 3 전압을 인가하고, 상위 비트 래치 신호(MLCH-H)와 래치 패스 제어신호(HLPASS)를 인가하여 셀의 데이터를 독출한다. 이에 관하여 설명하면 다음과 같다.

이븐 디스차지 신호(DISCH-e)를 인가하여 이븐 비트라인(BL-e)을 디스차지 할 수도 있다. 로직 로우의 프리차지 신호(PRECHb)를 인가하여 비트 결정노드(SO)에 소정의 프리차지 신호를 인가한다.

로직 하이의 제 1 이븐 비트라인 선택신호(BSL-e)를 인가하여 이븐 비트라인 선택 트랜지스터(50a)를 턴온시켜 비트 결정노드(SO)의 프리차지 전압 신호를 이븐 비트라인(BL-e)에 인가한다. 이때, 선택된 셀의 워드라인(WL-s)에는 제 3 전압을 인가하고, 선택되지 않은 워드라인(WL-p)에는 패스 전압을 인가한다.

이븐 비트라인 선택 트랜지스터(50a)를 소정시간 턴오프 시켜 비트라인(BL-e)의 차지가 빠지거나 유지되기를 기다린다. 비트 결정노드(SO)에 인가되는 프리차지 전압을 차단하고, 로직 하이의 제 2 이븐 비트라인 선택신호(BSL-e)를 인가하여 비트라인(BL-e)의 전압 신호 상태를 비트 결정 노드(SO)에 인가한다.

비트 결정 노드(SO)의 상태에 따라 제 12 및 제 22 트랜지스터(T12 및 T22)가 턴온 또는 턴오프 된다. 이때 상위 비트 래치 신호(MLCH-H)가 로직 하이가 되어 제 13 트랜지스터(T13)를 턴온시키고, 래치 패스 제어신호(HLPASS)에 따라 패스 트랜지스터(T300)가 턴온된다.

따라서, 비트 결정 노드(SO)의 상태에 따라 제 10 래치(L10)의 데이터는 이전의 상태를 유지하거나 '1'로 변환된다. 제 20 래치(L20)는 제 10 래치(L10)의 데이터가 '1'로 변화하게 될 경우 자신의 데이터를 반전시킨다. 즉, 제 10 래치(L10)와, 제 12 및 제 13 트랜지스터(T12 및 T13)가 함께 동작할 경우, 패스 트랜지스터(T300)가 동작하여 제 20 래치(L20)를 드라이빙 할 수 있다. 이는, 패스 트랜지스터(T300)의 사이즈를 조절함으로써 가능하다.

구체적으로, 선택된 셀의 상태에 따라 비트라인(BL-e)의 전압이 디스차지 된 상태(비트 결정 노드가 로직 로우)이면, 제 12 및 제 22 트랜지스터(T12 및 T22)가 턴오프 되어 제 10 및 제 20 래치(L10 및 L20)는 이전의 상태를 유지하게 된다. 즉, 제 10 및 제 20 래치(L10 및 L20)에 저장된 '00', '01' 또는 '11'의 셀 데이터를 독출하게 된다. 한편, 선택된 셀의 상태에 따라 비트라인(BL-e)의 전압이 유지된 상태(비트 결정 노드가 로직 하이)이면, 제 12 및 제 13 트랜지스터(T12 및 T13)가 턴온되어 제 10 래치(L10)의 데이터를 '1'로 변환시키게 된다. 이때, 턴온된 제 12 및 제 13 트랜지스터(T12 및 T13)와 래치 패스 제어신호(HLPASS)에 따라 패스 트랜지스터(T300)가 구동하여 로직 로우신호를 전송하고, 로직 로우신호는 패스 인버터(I300)에 의해 반전되어 제 20 래치(L20)의 반전단에 입력되어 제 20 래치(L20)의 데이터를 '0'으로 변화시킨다. 이로써, 제 10 및 제 20 래치(L10 및 L20)에 의해 '10'의 셀 데이터를 독출하게 된다.

본 발명은 워드라인(WL)에 제 1 전압을 인가하고, 제 2 페이지 버퍼(200)에 하위 비트 래치 신호(MLCH-L)를 인가하여 선택된 멀티레벨 셀의 저장정보가'00' 또 는 '01'인지 알 수 있다. 워드라인(WL)에 제 1 전압보다 높은 제 2 전압을 인가하고, 제 1 페이지 버퍼(100)에 상위 비트 래치 신호(MLCH-H)를 인가하여 선택된 멀티 레벨 셀의 저장 정보가 '00', '01' 또는 '11'인지 알 수 있다. 워드라인(WL)에 제 2 전압 보다 높은 제 3 전압을 인가하고, 제 1 페이지 버퍼(100)에 상위 비트 래치 신호(MLCH-H)를 인가하고, 패스부(300)에 래치 패스 제어신호(HLPASS)를 인가하여 선택된 멀티 레벨 셀의 저장 정보가 '00', '01', '11' 또는 '10'인지 알 수 있다. 이처럼, 본 발명은 그레이 코드 멀티 레벨 낸드 플래시 메모리 셀을 독출할 수 있다.

상술한 바와 같이, 본 발명은 멀티 레벨 정보를 갖는 낸드 플래시 메모리 셀과, 상위 비트를 저장하기 위한 제 1 페이지 버퍼와, 하위 비트를 저장하기 위한 제 2 페이지 버퍼와, 제 1 페이지 버퍼의 정보의 변화에 따라 제 2 페이지 버퍼의 정보를 변화 시키기 위한 패스부를 포함하는 플래시 소자의 독출회로에 있어서, 셀의 워드라인에 제 1 전압을 인가하여 '00' 또는 '01'정보를 독출하고, 워드라인에 제 2 전압을 인가하여 '00', '01' 또는 '11' 정보를 독출하고, 워드라인에 제 2 전압을 인가하고, 패스부에 래치 패스 제어신호를 인가하여 '00', '01', '11' 또는 '10'정보를 독출할 수 있다.

Claims

멀티레벨 정보를 저장하는 다수의 셀이 직렬 접속된 셀 스트링;

상기 셀 스트링 각각의 게이트 단자에 접속된 다수의 워드라인;

상기 셀 스트링의 드레인 단자에 접속된 비트라인;

상위 비트 래치 신호에 따라 상기 워드라인과 상기 비트라인에 의해 선택된 셀의 정보 중 상위비트의 정보에 해당하는 제1 데이터를 저장하기 위한 제 1 페이지 버퍼;

하위 비트 래치 신호에 따라 상기 선택된 셀의 하위비트의 정보에 해당하는 제2 데이터를 저장하기 위한 제 2 페이지 버퍼; 및

래치 패스 제어신호에 따라, 상기 제 1 페이지 버퍼에 저장된 상기 제1 데이터에 따라 제 2 페이지 버퍼를 드라이빙하여, 상기 제 2 페이지 버퍼에 저장된 상기 제2 데이터를 변경하기 위한 패스부를 포함하고,

상기 제 1 페이지 버퍼는, 제1 및 제2 노드 사이에 접속되고 상기 제1 데이터를 저장하는 제1 래치를 포함하고, 상기 제2 페이지 버퍼는 제3 및 제4 노드 사이에 접속되고 상기 제2 데이터를 저장하는 제2 래치를 포함하고,

상기 패스부는 상기 제 1 노드에 접속되어 상기 래치 패스 제어신호에 따라 구동하는 패스 트랜지스터와, 상기 패스 트랜지스터와 상기 제3 노드 사이에 접속되어 상기 패스 트랜지스터로부터 수신되는 상기 제1 데이터를 반전시켜, 그 반전된 데이터를 상기 제3 노드에 출력하는 패스 인버터를 포함하는 멀티 레벨 낸드 플래시 메모리 셀의 독출 회로.
제 1 항에 있어서,

상기 셀 스트링의 상기 드레인 단자와 상기 비트라인 사이에 각기 접속되어 드레인 선택 신호에 따라 구동하는 드레인 선택 트랜지스터;

상기 셀 스트링의 상기 소스 단자와 공통 접지 라인 사이에 접속되어 소스 선택 신호에 따라 구동하는 소스 선택 트랜지스터; 및

소정의 디스차지 신호에 따라 상기 비트라인을 디스차지하는 디스차지 트랜지스터를 더 포함하는 멀티 레벨 낸드 플래시 메모리 셀의 독출 회로.
멀티레벨 정보를 저장하는 다수의 셀이 직렬 접속된 제 1 및 제 2 셀 스트링;

상기 제 1 및 제 2 셀 스트링 각각의 게이트 단자에 접속된 다수의 워드라인;

상기 제 1 및 제 2 셀 스트링의 드레인 단자에 각기 접속된 이븐 및 오드 비트라인;

비트라인 선택 신호에 따라 상기 이븐 또는 오드 비트라인 중 어느 하나의 비트라인을 선택하는 제 1 및 제 2 비트라인 선택 트랜지스터;

상기 제 1 및 제 2 비트라인 선택 트랜지스터에 접속되어, 상위 비트 래치 신호에 따라 선택된 셀의 정보 중 상위 비트의 정보에 해당하는 제1 데이터를 저장하기 위한 제 1 페이지 버퍼;

상기 제 1 및 제 2 비트라인 선택 트랜지스터에 접속되어, 하위 비트 래치 신호에 따라 상기 선택된 셀의 정보 중 하위 비트의 정보에 해당하는 제2 데이터를 저장하기 위한 제 2 페이지 버퍼; 및

래치 패스 제어 신호에 따라 구동하고, 상기 제 1 페이지 버퍼에 의해 상기 제 2 페이지 버퍼를 드라이빙하여 상기 제 2 페이지 버퍼의 정보를 변경하기 위한 패스부를 포함하고,

상기 제 1 페이지 버퍼는, 제1 및 제2 노드 사이에 접속되고 상기 제1 데이터를 저장하는 제1 래치를 포함하고, 상기 제2 페이지 버퍼는 제3 및 제4 노드 사이에 접속되고 상기 제2 데이터를 저장하는 제2 래치를 포함하고,

상기 패스부는 상기 제 1 노드에 접속되어 상기 래치 패스 제어신호에 따라 구동하는 패스 트랜지스터와, 상기 패스 트랜지스터와 상기 제3 노드 사이에 접속되어 상기 패스 트랜지스터로부터 수신되는 상기 제1 데이터를 반전시켜, 그 반전된 데이터를 상기 제3 노드에 출력하는 패스 인버터를 포함하는 멀티 레벨 낸드 플래시 메모리 셀의 독출 회로.
제 3 항에 있어서,

상기 제 1 셀 스트링의 상기 드레인 단자와 상기 이븐 비트라인 사이와 상기 제 2 셀 스트링의 상기 드레인 단자와 상기 오드 비트라인 사이에 각기 접속되어 드레인 선택 신호에 따라 구동하는 제 1 및 제 2 드레인 선택 트랜지스터;

상기 제 1 및 제 2 셀 스트링의 상기 소스 단자와 공통 접지 라인 사이에 각기 접속되어 소스 선택 신호에 따라 구동하는 제 1 및 제 2 소스 선택 트랜지스터; 및

이븐 및 오드 디스차지 신호에 따라 각기 상기 이븐 또는 오드 비트라인을 디스차지하는 제 1 및 제 2 디스차지 트랜지스터를 더 포함하는 멀티 레벨 낸드 플래시 메모리 셀의 독출 회로.
제 1 항 또는 제 3 항에 있어서, 상기 제 1 페이지 버퍼는,

상기 비트라인으로부터 소정의 신호를 전송받거나 상기 비트라인에 전송하는 비트 결정 노드;

프리차지 신호에 따라 상기 비트 결정노드에 소정의 프리차지 전압을 전송하는 PMOS 트랜지스터;

프로그램 신호에 따라 상기 제 1 래치에 저장된 데이터를 상기 비트 결정노드에 전송하는 제 1 트랜지스터; 및

상기 제 1 래치와 접지전원 사이에 직렬 접속되어 각기 상기 비트 결정 노드 신호와 상기 상위 비트 래치 신호에 따라 상기 제 1 래치의 데이터를 변경하는 제 2 및 제 3 트랜지스터를 더 포함하는 멀티 레벨 낸드 플래시 메모리 셀의 독출 회로.
제 1 항 또는 제 3 항에 있어서, 상기 제 2 페이지 버퍼는,

상기 비트라인으로부터 소정의 신호를 전송받거나 상기 비트라인에 전송하는 비트 결정 노드;

상기 프리차지 신호에 따라 상기 비트 결정 노드에 소정의 프리차지 전압을 전송하는 PMOS 트랜지스터;

상기 프로그램 신호에 따라 상기 제2 래치에 저장된 데이터를 상기 비트 결정노드에 전송하는 제 1 트랜지스터; 및

상기 제2 래치와 접지전원 사이에 직렬 접속되어 각기 상기 비트 결정 노드 신호와 상기 하위 비트 래치 신호에 따라 상기 제2 래치의 데이터를 변경하는 제 2 및 제 3 트랜지스터를 포함하는 멀티 레벨 낸드 플래시 메모리 셀의 독출 회로.
삭제
멀티레벨 정보를 저장하고, 각각의 게이트 단자가 다수의 워드라인에 각각 접속된 다수의 셀이 직렬 접속된 셀 스트링과, 상기 셀 스트링의 드레인 단자에 접속된 비트라인을 포함하는 멀티 레벨 낸드 플래시 메모리에서, 상기 다수의 셀 중 하나의 데이터 독출 방법에 있어서,

비트 결정 노드를 공유하는 제 1 및 제 2 페이지 버퍼 중에서, 상기 제 1 페이지 버퍼에 포함되고 제 1 및 제 2 노드 사이에 접속되는 제 1 래치와, 상기 제 2 페이지 버퍼에 포함되고 제 3 및 제 4 노드 사이에 접속되는 제 2 래치를 리셋하는 단계;

선택된 상기 워드라인에 제 1 전압을 인가한 다음, 셀 독출동작을 통해 상기 셀에 저장된 데이터를 독출하여 상기 하위 비트 래치 신호와, 상기 비트 결정 노드에 접속되는 상기 비트라인의 전압에 따라, 상기 제 2 래치에 제 2 데이터를 저장하는 단계;

선택된 상기 워드라인에 제 2 전압을 인가한 다음, 상기 셀 독출동작을 통해 상기 셀에 저장된 데이터를 독출하여 상기 상위 비트 래치 신호와, 상기 비트 결정 노드에 접속되는 상기 비트라인의 전압에 따라 상기 제 1 래치에 제 1 데이터를 저장하는 단계;

선택된 상기 워드라인에 제 3 전압을 인가한 다음, 상기 셀 독출동작을 통해 상기 셀에 저장된 데이터를 독출하여 상기 상위 비트 래치 신호와, 상기 비트 결정 노드에 접속되는 상기 비트라인의 전압에 따라 상기 제 1 래치에 저장된 상기 제 1 데이터의 로직 값을 변경 또는 유지하는 단계; 및

상기 제 1 래치에 저장된 상기 제 1 데이터의 로직 값이 변경 또는 유지될 때, 상기 제 1 노드와 상기 제 3 노드 사이에 접속된 패스부가, 래치 패스 제어신호에 따라 구동되어, 상기 제 1 래치에 저장된 상기 제 1 데이터에 기초하여 상기 제 2 래치에 저장된 상기 제 2 데이터의 로직 값을 변경 또는 유지하는 단계를 포함하는 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법.
제 8 항에 있어서, 상기 셀 독출 동작은,

상기 비트 결정 노드에 상기 비트라인을 연결하고, 상기 제 1 또는 제 2 페이지 버퍼를 통해 상기 비트라인에 로직 하이인 프리차지 전압을 인가하는 단계;

상기 비트 결정 노드로부터 상기 비트라인을 분리하여, 상기 비트라인에 인가된 상기 프리차지 전압의 차지가 상기 셀 스트링을 통하여, 빠지거나 유지되기를 기다리는 단계; 및

상기 비트 결정 노드에 상기 비트라인을 다시 연결하여, 상기 비트라인의 전압 상태를 상기 제 1 및 제 2 페이지 버퍼에 전송하는 단계를 포함하는 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법.
제 8 항에 있어서,

상기 워드라인에 상기 제 1 전압을 인가하고, 상기 하위 비트 래치 신호를 인가하여 상기 선택된 셀에 저장된 데이터를 독출하되, 상기 제 1 페이지 버퍼의 상기 제 1 래치에 저장된 상기 제 1 데이터는 리셋 상태인 로직 '0'을 유지하고, 상기 제 2 페이지 버퍼의 상기 제 2 래치에 저장된 상기 제 2 데이터는 로직 '0'을 유지하거나 로직 '1'의 상태로 변환되는 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법.
제 8 항에 있어서,

상기 워드라인에 상기 제 2 전압을 인가하고, 상기 상위 비트 래치 신호를 인가하여 상기 선택된 셀에 저장된 데이터를 독출하되, 상기 제 1 페이지 버퍼의 상기 제 1 래치에 저장된 상기 제 1 데이터는 이전의 로직 상태를 유지하거나 로직 '1'의 상태로 변환되고, 상기 제 2 페이지 버퍼의 상기 제 2 래치에 저장된 상기 제 2 데이터는는 이전의 로직 상태를 유지하는 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법.
제 8 항에 있어서,

상기 워드라인에 상기 제 3 전압을 인가하고, 상기 상위 비트 래치 신호와 상기 래치 패스 제어신호를 인가하여 상기 선택된 셀에 저장된 데이터를 독출하되 상기 제 1 페이지 버퍼의 상기 제 1 래치에 저장된 상기 제 1 데이터는 이전의 로직 상태를 유지하거나, 로직 '1'의 상태로 변환되고, 상기 제 2 페이지 버퍼의 상기 제 2 래치에 저장된 상기 제 2 데이터는 상기 제 1 데이터가 로직 '1'의 상태로 변환되었을 때 상기 패스부에 의해 로직 '0'으로 변환되고, 그 외의 경우에는 이전의 로직 상태를 유지하는 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법.
제 8 항에 있어서,

상기 제 1 내지 제 3 전압의 전압 간격은 멀티 레벨을 갖는 셀의 문턱전압 간격과 동일한 간격을 갖는 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법.