JP2005276407A - マルチレベルｎａｎｄフラッシュメモリセルの読み出し方法及び回路 - Google Patents

Abstract

【課題】ビットラインに上位ビットを格納する第１ページバッファと下位ビットを格納する第２ページバッファを設け、グレーコードを用いることが可能なマルチレベルＮＡＮＤフラッシュメモリセルの読み出し方法及び回路を提供する。
【解決手段】多値情報を格納する多数のセルが直列接続されたセルストリングと、セルストリングそれぞれのゲート端子に接続された多数のワードラインと、セルストリングのドレイン端子に接続されたビットラインと、ワードラインとビットラインによって選択されたセルの情報のうち上位ビットの情報を格納するための第１ページバッファと、ワードラインとビットラインによって選択されたセルの情報のうち下位ビットの情報を格納するための第２ページバッファと、ラッチパス制御信号に応じて駆動し、第１ページバッファによって第２ページバッファを駆動して第２ページバッファの情報を変更するためのパス部とを含む。
【選択図】図１

Description

本発明は、マルチレベルＮＡＮＤフラッシュメモリセルの読み出し方法及び回路に係り、特に、デジタルカメラやＭＰ３プレーヤーなどの電子装置に使用される大容量データ格納用メモリとして用いられるマルチレベルフラッシュメモリセルの読み出しに関する。

一般に、フラッシュメモリセルは、シングルビットのみを処理するため、２つのレベルを超過する情報を有するマルチレベルセルの情報を読み出すことができないという問題点がある。

また、最近、提示されているマルチレベルセンシング回路も、マルチレベルセルを取扱い易いグレーコードを用いるシステムでは使用し難いという問題点が発生する。

したがって、本発明は、かかる問題点を解決するためのもので、その目的は、ビットラインに上位ビットを格納する第１ページバッファと下位ビットを格納する第２ページバッファを設け、グレーコードを用いることが可能なマルチレベルＮＡＮＤフラッシュメモリセルの読み出し方法及び回路を提供する。

上記目的を達成するために、本発明は、マルチレベル情報を格納する多数のセルが直列接続されたセルストリングと、前記セルストリングそれぞれのゲート端子に接続された多数のワードラインと、前記セルストリングのドレイン端子に接続されたビットラインと、前記ワードラインと前記ビットラインによって選択されたセルの情報のうち上位ビットの情報を格納するための第１ページバッファと、前記ワードラインと前記ビットラインによって選択されたセルの情報のうち下位ビットの情報を格納するための第２ページバッファと、ラッチパス制御信号に応じて駆動し、前記第１ページバッファによって前記第２ページバッファを駆動して前記第２ページバッファの情報を変更するためのパス部とを含む、マルチレベルＮＡＮＤフラッシュメモリセルの読み出し回路を提供する。

また、マルチレベル情報を格納する多数のセルが直列接続された第１及び第２セルストリングと、前記第１及び第２セルストリングそれぞれのゲート端子に接続された多数のワードラインと、前記第1及び第２セルストリングのドレイン端子にそれぞれ接続されたイブン及びオッドビットラインと、ビットライン選択信号に応じて前記イブン又はオッドビットラインのうちいずれか一つのビットラインを選択する第１及び第２ビットライン選択トランジスタと、前記第１及び第２ビットライン選択トランジスタに接続され、選択されたセルの情報のうち上位ビットの情報を格納するための第１ページバッファと、前記第１及び第２ビットライン選択トランジスタに接続され、前記選択されたセルの情報のうち下位ビットの情報を格納するための第２ページバッファと、ラッチパス制御信号に応じて駆動し、前記第１ページバッファによって前記第２ページバッファを駆動して前記第２ページバッファの情報を変更するためのパス部とを含む、マルチレベルＮＡＮＤフラッシュメモリセルの読み出し回路を提供する。

また、マルチレベル情報を格納する多数のセルが直列接続されたセルストリングと、前記セルストリングそれぞれのゲート端子に接続された多数のワードラインと、前記セルストリングのドレイン端子に接続されたビットラインと、上位ビットラッチ信号に応じて、前記ワードラインと前記ビットラインによって選択されたセルの情報のうち上位ビットの情報を格納するための第１ページバッファと、下位ビットラッチ信号に応じて、前記選択されたセルの下位ビットの情報を格納するための第２ページバッファと、ラッチパス制御信号に応じて駆動し、前記第１ページバッファによって前記第２ページバッファを駆動して前記第２ページバッファの情報を変更するためのパス部とを含むマルチレベルＮＡＮＤフラッシュメモリセルの読み出し回路において、前記第１及び第２ページバッファをリセットする段階と、選択された前記ワードラインに第１電圧を印加した後、セル読み出し動作を介して前記セルに格納されたデータを読み出し、前記下位ビットラッチ信号に応じて前記第２ページバッファに格納する段階と、選択された前記ワードラインに第２電圧を印加した後、前記セル読み出し動作を介して前記セルに格納されたデータを読み出し、前記上位ビットラッチ信号に応じて前記第１ページバッファに格納する段階と、選択された前記ワードラインに第３電圧を印加した後、前記セル読み出し動作を介して前記セルに格納されたデータを読み出し、前記上位ビットラッチ信号と前記ラッチパス制御信号に応じて前記第１ページバッファにロジックハイのデータが格納される場合、前記パストランジスタが前記第２ページバッファを駆動して前記第２ページバッファにロジックローのデータが格納されるようにする段階とを含む、マルチレベルＮＡＮＤフラッシュメモリセルの読み出し方法を提供する。

本発明は、マルチレベル情報を有するＮＡＮＤフラッシュメモリセルと、上位ビットを格納するための第１ページバッファと、下位ビットを格納するための第２ページバッファと、第１ページバッファの情報の変化に応じて第２ページバッファの情報を変化させるためのパストランジスタとを含むフラッシュ素子の読み出し回路において、セルのワードラインに第１電圧を印加して「００」または「０１」情報を読み出し、ワードラインに第２電圧を印加して「００」、「０１」または「１１」情報を読み出し、ワードラインに第２電圧を印加し、パストランジスタにラッチパス制御信号を印加して「００」、「０１」、「１１」または「１０」情報を読み出すことができる。

以下、添付図面を参照して本発明の実施例をより詳細に説明する。ところが、本発明は、下記の実施例に限定されるものではなく、互いに異なる様々な形で実現できる。これらの実施例は、本発明の開示を完全にするためのもので、通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。図面上において、同一符号は同一の要素を示す。

図１は本発明に係るマルチレベルＮＡＮＤフラッシュセルの回路図である。

図１を参照すると、マルチレベル情報を格納する多数のセルが直列接続されたセルストリング１０と、セルストリング１０それぞれのゲート端子に接続された多数のワードラインＷＬと、セルストリング１０のドレイン端子にそれぞれ接続されたビットラインＢＬと、ワードラインＷＬとビットラインＢＬによって選択されたセルの情報のうち上位ビットの情報を格納するための第１ページバッファ１００と、選択されたセルの下位ビットの情報を格納するための第２ページバッファ２００と、ラッチパス制御信号ＨＬＰＡＳＳに応じて駆動し、第１ページバッファ１００によって第２ページバッファ２００を駆動して第２ページバッファ２００の情報を変更するためのパス部３００とを含む。

セルストリング１０のドレイン端子とビットラインＢＬとの間にそれぞれ接続され、ドレイン選択信号ＤＳＬに応じて駆動するドレイン選択トランジスタ２０をさらに含む。セルストリング１０のソース端子と共通接地ラインＳＬとの間に接続され、ソース選択信号ＳＳＬに応じて駆動するソース選択トランジスタ３０をさらに含む。所定のディスチャージ信号ＤＩＳＣＨｅに応じてビットラインＢＬをディスチャージするディスチャージトランジスタ４０をさらに含む。

マルチレベル情報を格納する多数のセルが直列接続された第１及び第２セルストリング１０ａ及び１０ｂと、第１及び第２セルストリング１０ａ及び１０ｂそれぞれのゲート端子に接続された多数のワードラインＷＬと、第１及び第２セルストリング１０ａ及び１０ｂのドレイン端子にそれぞれ接続されたイブン及びオッドビットラインＢＬ−ｅ及びＢＬ−ｏと、ビットライン選択信号ＢＳＬｅ及びＢＳＬｏに応じてイブンまたはオッドビットラインＢＬ−ｅ及びＢＬ−ｏのいずれか一つのビットラインＢＬを選択する第１及び第２ビットライン選択トランジスタ５０ａ及び５０ｂと、第１及び第２ビットライン選択トランジスタ５０ａ及び５０ｂに接続され、選択されたセルの情報のうち上位ビットの情報を格納するための第１ページバッファ１００と、第１及び第２ビットライン選択トランジスタ５０ａ及び５０ｂに接続され、選択されたセルの情報のうち下位ビットの情報を格納するための第２ページバッファ２００と、ラッチパス制御信号ＨＬＰＡＳＳに応じて駆動し、第１ページバッファ１００によって第２ページバッファ２００を駆動して第２ページバッファ２００の情報を変更するためのパス部３００とを含む。

第１セルストリング１０ａのドレイン端子とイブンビットラインＢＬ−ｅとの間、及び第２セルストリング１０ｂのドレイン端子とオッドビットラインＢＬ−ｏとの間にそれぞれ接続され、ドレイン選択信号ＤＳＬに応じて駆動する第１及び第２ドレイン選択トランジスタ２０ａ及び２０ｂをさらに含む。第１及び第２セルストリング１０ａ及び１０ｂのソース端子と共通接地ラインＳＬとの間にそれぞれ接続され、ソース選択信号ＳＳＬに応じて駆動する第１及び第２ソース選択トランジスタ３０ａ及び３０ｂをさらに含む。イブン及びオッドディスチャージ信号ＤＩＳＣＨ−ｅ及びＤＩＳＣＨ−ｏに応じてそれぞれイブンまたはオッドビットラインＢＬ−ｅまたはＢＬ−ｏをディスチャージする第１及び第２ディスチャージトランジスタ４０ａ及び４０ｂをさらに含む。

第１ページバッファ１００は、ビットラインＢＬから所定の信号の伝送を受けるか、或いはビットラインＢＬに伝送するビット決定ノードＳＯ−Ｈと、所定のデータを格納する第１０ラッチＬ１０と、プリチャージ信号ＰＲＥＣＨｂに応じてビット決定ノードＳＯ−Ｈに所定のプリチャージ電圧を伝送する第１０トランジスタＴ１０と、プログラム信号ＰＧＭｉに応じて、第１０ラッチＬ１０に格納されたデータをビット決定ノードＳＯ−Ｈに伝送する第１１トランジスタＴ１１と、前記第１０ラッチＬ１０と接地電源との間に直列接続され、それぞれビット決定ノード信号と上位ビットラッチ信号ＭＬＣＨ＿Ｈに応じて第１０ラッチＬ１０のデータ／ＱＢを変更する第１２及び第１３トランジスタＴ１２及びＴ１３とを含む。第１０ラッチＬ１０と接地電源との間に接続され、リセット信号ＭＲＳＴに応じて第１０ラッチＬ１０のデータＱＢをロジックローにセットする第１４トランジスタＴ１４をさらに含む。

第２ページバッファ２００は、ビットラインＢＬから所定の信号の伝送を受けるか、或いはビットラインＢＬに伝送するビット決定ノードＳＯ−Ｌと、所定のデータを格納する第２０ラッチＬ２０と、プリチャージ信号ＰＲＥＣＨｂに応じてビット決定ノードＳＯ−Ｌに所定のプリチャージ電圧を伝送する第２０トランジスタＴ２０と、プログラム信号ＰＧＭｉに応じて、第２０ラッチＬ２０に格納されたデータをビット決定ノードＳＯ−Ｌに伝送する第２１トランジスタＴ２１と、前記第２０ラッチＬ２０と接地電源との間に直列接続され、それぞれビット決定ノード信号と下位ビットラッチ信号ＭＬＣＨ＿Ｌに応じて第２０ラッチＬ２０のデータ／ＱＢを変更する第２２及び第２３トランジスタＴ２２及びＴ２３とを含む。第２０ラッチＬ２０と接地電源との間に接続され、リセット信号ＭＲＳＴに応じて第２０ラッチＬ２０のデータＱＢをロジックローにセットする第２４トランジスタＴ２４をさらに含む。

パス部３００は、第１ページバッファ１００の第１ラッチＬ１０と第２ページバッファ２００の第２ラッチＬ２０との間に直列接続され、ラッチパス制御信号ＨＬＰＡＳＳに応じて駆動するパストランジスタＴ３００と、第１ラッチＬ１０の信号を反転するパスインバータＩ３００とを含む。

第１０及び第２０トランジスタＴ１０及びＴ２０はＰＭＯＳトランジスタを使用することが好ましく、残りのトランジスタはＮＭＯＳトランジスタを使用することが好ましい。

次に、上述した構成を有する本発明の動作を図面に基づいて説明する。

図２は本発明に係るマルチレベルＮＡＮＤフラッシュセルの読み出し動作のための波形図である。図３はマルチレベルＮＡＮＤフラッシュセルのしきい値電圧による読み出し方法を説明するための概念図である。

図１〜図３を参照すると、第１及び第２ページバッファ１００及び２００をリセットする。これは第１及び第２ページバッファ１００及び２００内のラッチデータをロジックローにセットすることを意味する。選択されたワードラインＷＬ−Ｓに第１電圧を印加した後、セル読み出し動作によって、セルに格納されたデータを読み出して下位ビットラッチ信号ＭＬＣＨ＿Ｌに応じて第２ページバッファ２００に格納する。選択されたワードラインＷＬ−Ｓに第２電圧を印加した後、セル読み出し動作によって、セルに格納されたデータを読み出し、上位ビットラッチ信号ＭＬＣＨ＿Ｈに応じて第１ページバッファ１００に格納する。選択されたワードラインＷＬ−Ｓに第３電圧を印加した後、セル読み出し動作によって、セルに格納されたデータを読み出し、上位ビットラッチ信号ＭＬＣＨ＿Ｈとラッチパス制御信号ＨＬＰＡＳＳに応じて第１ページバッファ１００にロジックハイのデータが格納される場合、パス部３００内のパストランジスタＴ３００とパスインバータＩ３００が第２ページバッファ２００を駆動し、第２ページバッファ２００にロジックローのデータが格納されるようにする。

パス部３００内のパストランジスタＴ３００が正常動作するためには、第１ページバッファ１００のラッチのみで第２ページバッファ２００のラッチを駆動することができず、第１ページバッファ１００のラッチと上位ビットライン信号ＭＬＣＨ＿Ｈの印加を受けるトランジスタＴ１３とが共に動作する場合にのみ第２ページバッファ２００のラッチを駆動できるようにサイズを調節することが好ましい。

本発明は、ワードラインＷＬ−Ｓに第１電圧を印加して第１及び第２ページバッファ１００及び２００を介して「００」または「０１」のセルの状態を知ることができる。ワードラインＷＬ−Ｓに第２電圧を印加して第１及び第２ページバッファ１００及び２００を介して「０１」または「１１」のセルの状態を知ることができる。第３電圧を印加して「１１」または「１０」のセルの状態を知ることができる。選択されていないワードラインＷＬ−Ｐにはパス電圧を印加する。パス電圧として４.０〜５.０Ｖの電圧を使用することが好ましい。

第１〜第３電圧の電圧間隔は、マルチレベルを有するセルのしきい値電圧間隔と同一の間隔を印加することが好ましい。たとえば、セルのしきい値電圧（１Ｖ、２Ｖ、３Ｖ、４Ｖ）のそれぞれ互いに異なるレベルの状態を格納する場合、すなわち１Ｖを「００」、２Ｖを「０１」、３Ｖを「１１」、４Ｖを「１０」とする。第１電圧として０Ｖを印加して「００」または「０１」を判断し、第２電圧として１Ｖを印加して「０１」または「１１」を判断し、第３電圧として２Ｖを印加して「１１」または「１０」を判断する。

次に、上述した本発明の読み出し方法を回路図と波形図に基づいて説明する。本実施例では、イブンビットラインＢＬ−ｅに接続されたセルストリング１０ａのうちいずれか一つのセルを選択してこれを読み出すことについて説明する。

ロジックハイのイブンディスチャージ信号ＤＩＳＣＨ−ｅを印加してイブンビットラインＢＬ−ｅをディスチャージする。ロジックローのプリチャージ信号ＰＲＥＣＨｂを印加してビット決定ノードＳ０に所定のプリチャージ信号を印加する。この際、リセット信号ＭＲＳＴを印加して第１及び第２ページバッファ１００及び２００内の第１０及び第２０ラッチＬ１０及びＬ２０をロジックローにリセットする。

ロジックハイの第１イブンビットライン選択信号ＢＳＬ−ｅを印加してイブンビットライン選択トランジスタ５０ａをターンオンさせることによりビット決定ノードＳ０のプリチャージ信号をイブンビットラインＢＬｅに印加する。この際、選択されたセルのワードラインＷＬ−Ｓには第１電圧を印加し、選択されていないワードラインＷＬ−Ｐにはパス電圧を印加する。この際、ドレイン選択ラインＤＳＬとソース選択ラインＳＳＬにもそれぞれ高電圧を印加してドレイン選択トランジスタ２０ａ及びソース選択トランジスタ３０ａをターンオンさせる。

ロジックローのイブンビットライン選択信号ＢＳＬ−ｅを印加してビットラインとビット決定ＳＯノード間の電流流れを遮断した後、ビットラインＢＳＬ−ｅのチャージが悪くなり或いは維持されることを待つ。この際、選択されたセルのしきい値電圧がワードラインＷＬ−Ｓに印加された電圧より高くなると、ビットラインＢＬ−ｅのプリチャージ電圧信号は信号のレベルを保つが、セルのしきい値電圧がワードラインＷＬ−Ｓに印加された電圧より低くなると、ビットラインＢＬ−ｅのプリチャージ信号は共通接地ラインＳＬにディスチャージされる。

ロジックハイのプリチャージ信号ＰＲＥＣＨｂを印加してビット決定ノードＳ０に印加されていたプリチャージ電圧の印加を中断する。

ロジックハイの第２イブンビットライン選択信号ＢＳＬ−ｅを印加してイブンビットライン選択トランジスタ５０ａをターンオンさせることによりイブンビットラインＢＬ−ｅの電圧信号状態をビット決定ノードＳ０に印加する。もしイブンビットラインＢＬ−ｅのプリチャージ電圧信号が保たれていると、ロジックハイの信号がビット決定ノードＳ０に印加され、プリチャージ電圧信号がディチャージされていると、ロジックローの信号がビット決定ノードＳ０に印加される。

したがって、ビット決定ノードＳ０の状態に応じて第１２及び第２２トランジスタＴ１２及びＴ２２がターンオンまたはターンオフされる。下位ビットラッチ信号ＭＬＣＨ＿Ｌがロジックハイになって第２３トランジスタＴ２３をターンオンさせる。これにより、ビット決定ノードＳ０の状態に応じて、第２０ラッチＬ２０のデータは「０」または「１」になる。しかし、第１０ラッチＬ１０は第１３トランジスタＴ１３がターンオフされ、ビット決定ノードＳ０の状態に関係なく初期の値を維持する。

具体的に、選択されたセルの状態に応じてビットラインＢＬの電圧がディスチャージされた状態（ビット決定ノードＳ０がロジックロー）であれば、第１２及び第２２トランジスタＴ１２及びＴ２２がターンオンされ、第１０及び第２０ラッチＬ２０及びＬ２０は以前の状態を保つ。すなわち、第１０及び第２０ラッチＬ１０及びＬ２０によって「００」のセルデータを読み出す。一方、選択されたセルの状態に応じてビットラインＢＬの電圧が保たれた状態（ビット決定ノードＳ０がロジックハイ）であれば、第１２及び第２２トランジスタＴ１２及びＴ２２はターンオンされる。第１３トランジスタＴ１３はターンオフされ、第１０ラッチＬ１０は以前のデータ値を保つ。下位ビットラッチ信号ＭＬＣＨ＿Ｌに応じて、第２３トランジスタＴ２３はターンオンされ、第２０ラッチＬ２０のデータ値を「１」に変化させる。これにより、第１０及び第２０ラッチＬ１０及びＬ２０によって「０１」のセルデータを読み出す。

上述のようにワードラインＷＬ−Ｓに第１電圧を印加し、下位ビットラッチ信号ＭＬＣＨ＿Ｌを印加してセルのデータを読み出した後、ワードラインＷＬ−Ｓに第２電圧を印加し、上位ビットラッチ信号ＭＬＣＨ＿Ｈを印加してセルのデータを読み出す。これにつれて説明すると、次の通りである。本発明において、下位ビットラッチ信号及び上位ビットラッチ信号の印加はロジックハイの電圧を印加することを示。

イブンディスチャージ信号ＤＩＳＣＨ−ｅを印加してイブンビットラインＢＬ−ｅをディスチャージすることもできる。ロジックローのプリチャージ信号ＰＲＥＣＨｂを印加してビット決定ノードＳ０に所定のプリチャージ信号を印加する。この際、前の段階で印加したリセット信号ＭＲＳＴを印加しない。これは、現在、第１０及び第２０ラッチＬ１０及びＬ２０によって「００」または「０１」」のデータを第１及び第２ページバッファ１００及び２００が格納しているためである。

ロジックハイの第１イブンビットライン選択信号ＢＳＬ−ｅを印加してイブンビットライン選択トランジスタ５０ａをターンオンさせることによりビット決定ノードＳ０のプリチャージ電圧信号をイブンビットラインＢＬ−ｅに印加する。この際、選択されたセルのワードラインＷＬ−ｓには第２電圧を印加し、選択されていないワードラインＷＬ−Ｐにはパス電圧を印加する。この際、ドレイン選択ラインＤＳＬとソース選択ラインＳＳＬにもそれぞれ高電圧を印加してドレイン選択トランジスタ２０ａ及びソース選択トランジスタ３０ａをターンオンさせる。

イブンビットライン選択トランジスタ５０ａを所定の時間ターンオフさせてビットラインＢＬ−ｅのチャージが抜け出るか或いは維持されることを待つ。ビット決定ノードＳ０に印加されるプリチャージ電圧を遮断し、ロジックハイの第２イブンビットライン選択信号ＢＳＬ−ｅを印加してビットラインＢＬ−ｅの電圧信号状態をビット決定ノードＳ０に印加する。前述したように、ビット決定ノードＳ０の状態に応じて第１２及び第２２トランジスタＴ１２及びＴ２２がターンオンまたはターンオフされる。この際、上位ビットラッチ信号ＭＬＣＨ＿Ｈがロジックハイになって第１３トランジスタＴ１３をターンオンさせる。

したがって、ビット決定ノードＳ０の状態に応じて、第１０ラッチＬ１０のデータは「０」または「１」になる。第２０ラッチＬ２０は第２３トランジスタＴ２３がターンオフされ、ビット決定ノードＳ０の状態に関係なく以前の状態を保つ。

具体的に、選択されたセルの状態に応じてビットラインＢＬ−ｅの電圧がディスチャージされた状態（ビット決定ノードがロジックロー）であれば、第１２及び第２２トランジスタＴ１２及びＴ２２がターンオフされて第１０及び第２０ラッチＬ１０及びＬ２０は以前の状態を保つ。すなわち、第１０及び第２０ラッチＬ１０及びＬ２０に格納された「００」または「０１」のセルデータを読み出す。一方、選択されたセルの状態に応じてビットラインＢＬ−ｅの電圧が保たれた状態（ビット決定ノードがロジックハイ）であれば、第１２及び第２２トランジスタＴ１２及びＴ２２はターンオンされる。第２３トランジスタＴ２３はターンオフされ、第２０ラッチＬ２０は以前の値（「０」または「１」）を保つ。上位ビットラッチ信号ＭＬＣＨ＿Ｈに応じて第１３トランジスタＴ１３はターンオンされ、第１０ラッチＬ２０のデータ値を「１」に変換させる。これにより、第１０及び第２０ラッチＬ１０及びＬ２０によって「１１」のセルデータを読み出す。

前記のようにワードラインＷＬ−Ｓに第２電圧を印加し、上位ビットラッチ信号ＭＬＣＨ＿Ｈを印加してセルのデータを読み出した後、ワードラインＷＬ−Ｓに第３電圧を印加し、上位ビットラッチ信号ＭＬＣＨ＿Ｈとラッチパス制御信号ＨＬＰＡＳＳを印加してセルのデータを読み出す。次に、これについて説明する。

イブンディスチャージ信号ＤＩＳＣＨ−ｅを印加してイブンビットラインＢＬ−ｅをディスチャージすることもできる。ロジックローのプリチャージ信号ＰＲＥＣＨｂを印加してビット決定ノードＳ−に所定のプリチャージ信号を印加する。

ロジックハイの第１イブンビットライン選択信号ＢＳＬ−ｅを印加してイブンビットライン選択トランジスタ５０ａをターンオンさせてビット決定ノードＳ０のプリチャージ電圧信号をイブンビットラインＢＬ−ｅに印加する。この際、選択されたセルのワードラインＷＬ−Ｓには第３電圧を印加し、選択されていないワードラインＷＬ−Ｐにはパス電圧を印加する。

イブンビットライン選択トランジスタ５０ａを所定の時間ターンオフさせてビットラインＢＬ−ｅのチャージが抜け出るか或いは維持されることを待つ。ビット決定ノードＳ０に印加されるプリチャージ電圧を遮断し、ロジックハイの第２イブンビットライン選択信号ＢＳＬ−ｅを印加してビットラインＢＬ−ｅの電圧信号状態をビット決定ノードＳ０に印加する。

ビット決定ノードＳ０の状態に応じて第１２及び第２２トランジスタＴ１２及びＴ２２がターンオンまたはターンオフされる。この際、上位ビットラッチ信号ＭＬＣＨ＿Ｈがロジックハイになって第１３トランジスタＴ１３をターンオンさせ、ラッチパス制御信号ＨＬＰＡＳＳに応じてパストランジスタＴ３００がターンオンされる。

したがって、ビット決定ノードＳ０の状態に応じて、第１０ラッチＬ１０のデータは以前の状態を維持し或いは「１」に変換される。第２０ラッチＬ２０は第１０ラッチＬ１０のデータが「１」に変化する場合、自分のデータを反転させる。すなわち、第１０ラッチ１０と、第１２及び第１３トランジスタＴ１２及びＴ１３が共に動作する場合、パストランジスタＴ３００が動作して第２０ラッチＬ２０を駆動することができる。これはパストランジスタＴ３００のサイズを調節することにより可能である。

具体的に、選択されたセルの状態に応じてビットラインＢＬ−ｅの電圧がディスチャージされた状態（ビット決定ノードがロジックロー）であれば、第１２及び第２２トランジスタＴ１２及びＴ２２がターンオフされ、第１０及び第２０ラッチＬ１０及びＬ２は以前の状態を保つ。すなわち、第１０及び第２０ラッチＬ１０及びＬ２０に格納された「００」、「０１」または「１１」のセルデータを読み出す。一方、選択されたセルの状態に応じてビットラインＢＬ−ｅの電圧が保たれた状態（ビット決定ノードがロジックハイ）であれば、第１２及び第１３トランジスタＴ１２及びＴ１３がターンオンされ、第１０ラッチＬ１０のデータを「１」に変換させる。この際、ターンオンされた第１２及び第１３トランジスタＴ１２及びＴ１３とラッチパス制御信号ＨＬＰＡＳＳに応じてパストランジスタＴ３００が駆動してロジックロー信号を伝送し、ロジックロー信号はパスインバータＩ３００によって反転され、第２０ラッチＬ２０の反転端に入力されて第２０ラッチＬ２０のデータを「０」に変換させる。これにより、第１０及び第２０ラッチＬ１０及びＬ２０によって「１０」のセルデータを読み出す。

本発明では、ワードラインＷＬに第１電圧を印加し、第２ページバッファ２００に下位ビットラッチ信号ＭＬＣＨ＿Ｌを印加して、選択されたマルチレベルセルの格納情報が「００」であるかまたは「０１」であるかを知ることができる。ワードラインＷＬに第１電圧より高い第２電圧を印加し、第１ページバッファ１００に上位ビットラッチ信号ＭＬＣＨ＿Ｈを印加して、選択されたマルチレベルセルの格納情報が「００」、「０１」または「１１」であるかを知ることができる。ワードラインＷＬに第２電圧より高い第３電圧を印加し、第１ページバッファ１００に上位ビットラッチ信号ＭＬＣＨ＿Ｈを印加し、パス部３００にラッチパス制御信号ＨＬＰＡＳＳを印加して、選択されたマルチレベルセルの格納情報が「００」、「０１」、「１１」または「１０」であるかを知ることができる。このように、本発明は、グレーコードマルチレベルＮＡＮＤフラッシュメモリセルを読み出すことができる。

本発明に係るマルチレベルＮＡＮＤフラッシュセルの回路図である。 本発明に係るマルチレベルＮＡＮＤフラッシュセルの読み出し動作のための波形図である。 マルチレベルＮＡＮＤフラッシュセルのしきい値電圧による読み出し方法を説明するための概念図である。

符号の説明

１０ セルストリング
２０ ドレイン選択トランジスタ
３０ ソース選択トランジスタ
４０ ディスチャージトランジスタ
５０ ビットライン選択トランジスタ
１００、２００ ページバッファ
３００ パス部

Claims (13)

1. マルチレベル情報を格納する多数のセルが直列接続されたセルストリングと、
   前記セルストリングそれぞれのゲート端子に接続された多数のワードラインと、
   前記セルストリングのドレイン端子に接続されたビットラインと、
   前記ワードラインと前記ビットラインによって選択されたセルの情報のうち上位ビットの情報を格納するための第１ページバッファと、
   前記ワードラインと前記ビットラインによって選択されたセルの情報のうち下位ビットの情報を格納するための第２ページバッファと、
   ラッチパス制御信号に応じて駆動し、前記第１ページバッファによって前記第２ページバッファを駆動して前記第２ページバッファの情報を変更するためのパス部とを含むマルチレベルＮＡＮＤフラッシュメモリセルの読み出し回路。
2. 前記セルストリングの前記ドレイン端子と前記ビットラインとの間にそれぞれ接続され、ドレイン選択信号に応じて駆動するドレイン選択トランジスタと、
   前記セルストリングの前記ソース端子と共通接地ラインとの間に接続され、ソース選択信号に応じて駆動するソース選択トランジスタと、
   所定のディスチャージ信号に応じて前記ビットラインをディスチャージするディスチャージトランジスタとをさらに含むことを特徴とする請求項１記載のマルチレベルＮＡＮＤフラッシュメモリセルの読み出し回路。
3. マルチレベル情報を格納する多数のセルが直列接続された第１及び第２セルストリングと、
   前記第１及び第２セルストリングそれぞれのゲート端子に接続された多数のワードラインと、
   前記第１及び第２セルストリングのドレイン端子にそれぞれ接続されたイブン及びオッドビットラインと、
   ビットライン選択信号に応じて前記イブン又はオッドビットラインのうちいずれか一つのビットラインを選択する第１及び第２ビットライン選択トランジスタと、
   前記第１及び第２ビットライン選択トランジスタに接続され、選択されたセルの情報のうち上位ビットの情報を格納するための第１ページバッファと、
   前記第１及び第２ビットライン選択トランジスタに接続され、前記選択されたセルの情報のうち下位ビットの情報を格納するための第２ページバッファと、
   ラッチパス制御信号に応じて駆動し、前記第１ページバッファによって前記第２ページバッファを駆動して前記第２ページバッファの情報を変更するためのパス部とを含むマルチレベルＮＡＮＤフラッシュメモリセルの読み出し回路。
4. 前記第１セルストリングの前記ドレイン端子と前記イブンビットラインとの間、及び前記第２セルストリングの前記ドレイン端子と前記オッドビットラインとの間にそれぞれ接続され、ドレイン選択信号に応じて駆動する第１及び第２ドレイン選択トランジスタと、
   前記第１及び第２セルストリングの前記ソース端子と共通接地ラインとの間にそれぞれ接続され、ソース選択信号に応じて駆動する第１及び第２ソース選択トランジスタと、
   イブン及びオッドディスチャージ信号に応じてそれぞれ前記イブンまたはオッドビットラインをディスチャージする第１及び第２ディスチャージトランジスタとをさらに含むことを特徴とする請求項１記載のマルチレベルＮＡＮＤフラッシュメモリセルの読み出し回路。
5. 前記第１ページバッファは、
   前記ビットラインから所定の信号の伝送を受けるか、或いは前記ビットラインに伝送するビット決定ノードと、
   所定のデータを格納するラッチと、
   プリチャージ信号に応じて、前記ビット決定ノードに所定のプリチャージ電圧を伝送するＰＭＯＳトランジスタと、
   プログラム信号に応じて、前記ラッチに格納されたデータを前記ビット決定ノードに伝送する第１トランジスタと、
   前記ラッチと接地電源との間に直列接続され、それぞれ前記ビット決定ノード信号と上位ビットラッチ信号に応じて前記ラッチのデータを変更する第２及び第３トランジスタとを含むことを特徴とする請求項１または３記載のマルチレベルＮＡＮＤフラッシュメモリセルの読み出し回路。
6. 前記第２ページバッファは、
   前記ビットラインから所定の信号の伝送を受けるか、或いは前記ビットラインに伝送するビット決定ノードと、
   所定のデータを格納するラッチと、
   プリチャージ信号に応じて、前記ビット決定ノードに所定のプリチャージ電圧を伝送するＰＭＯＳトランジスタと、
   プログラム信号に応じて、前記ラッチに格納されたデータを前記ビット決定ノードに伝送する第１トランジスタと、
   前記ラッチと接地電源との間に直列接続され、それぞれ前記ビット決定ノード信号と下位ビットラッチ信号に応じて前記ラッチのデータを変更する第２及び第３トランジスタとを含むことを特徴とする請求項１または３記載のマルチレベルＮＡＮＤフラッシュメモリセルの読み出し回路。
7. 前記パス部は、
   前記第１ページバッファと前記第２ページバッファとの間に直列接続され、前記ラッチパス制御信号に応じて駆動するパストランジスタと、パスインバータを含むことを特徴とする請求項１または３記載のマルチレベルＮＡＮＤフラッシュメモリセルの読み出し回路。
8. マルチレベル情報を格納する多数のセルが直列接続されたセルストリングと、前記セルストリングそれぞれのゲート端子に接続された多数のワードラインと、前記セルストリングのドレイン端子に接続されたビットラインと、上位ビットラッチ信号に応じて、前記ワードラインと前記ビットラインによって選択されたセルの情報のうち上位ビットの情報を格納するための第１ページバッファと、下位ビットラッチ信号に応じて、前記選択されたセルの下位ビットの情報を格納するための第２ページバッファと、ラッチパス制御信号に応じて駆動し、前記第１ページバッファによって前記第２ページバッファを駆動して前記第２ページバッファの情報を変更するためのパス部とを含むマルチレベルＮＡＮＤフラッシュメモリセルの読み出し回路において、
   前記第１及び第２ページバッファをリセットする段階と、
   選択された前記ワードラインに第１電圧を印加した後、セル読み出し動作によって、前記セルに格納されたデータを読み出し、前記下位ビットラッチ信号に応じて前記第２ページバッファに格納する段階と、
   選択された前記ワードラインに第２電圧を印加した後、前記セル読み出し動作によって、前記セルに格納されたデータを読み出し、前記上位ビットラッチ信号に応じて前記第１ページバッファに格納する段階と、
   選択された前記ワードラインに第３電圧を印加した後、前記セル読み出し動作によって、前記セルに格納されたデータを読み出し、前記上位ビットラッチ信号と前記ラッチパス制御信号に応じて前記第１ページバッファにロジックハイのデータが格納される場合、前記パス部が前記第２ページバッファを駆動して前記第２ページバッファにロジックローのデータが格納されるようにする段階とを含むことを特徴とするマルチレベルＮＡＮＤフラッシュメモリセルの読み出し方法。
9. 前記セル読み出し動作は、
   前記第１または第２ページバッファを介して前記ビットラインにロジックハイのプリチャージ電圧を印加する段階と、
   前記第１または第２ページバッファと前記ビットライン間の電流流れを遮断した後、前記ビットラインに印加された前記プリチャージ電圧のチャージが抜け出るか或いは維持されることを待つ段階と、
   前記ビットラインの電圧状態を前記第１及び第２ページバッファに伝送する段階とを含むことを特徴とする請求項８記載のマルチレベルＮＡＮＤフラッシュメモリセルの読み出し方法。
10. 前記ワードラインに前記第１電圧を印加し、前記下位ビットラッチ信号を印加して、前記選択されたセルに格納されたデータを読み出すが、前記第１ページバッファの格納データはリセット状態のロジック「０」を維持し、前記第２ページバッファの格納データはロジック「０」を維持し或いはロジック「１」の状態に変換されることを特徴とする請求項８記載のマルチレベルＮＡＮＤフラッシュメモリセルの読み出し方法。
11. 前記ワードラインに前記第２電圧を印加し、前記上位ビットラッチ信号を印加して、前記選択されたセルに格納されたデータを読み出すが、前記第１ページバッファの格納データは以前のロジック状態を維持し或いはロジック「１」の状態に変換され、前記第２ページバッファの格納データは以前のロジック状態を保つことを特徴とする請求項８記載のマルチレベルＮＡＮＤフラッシュメモリセルの読み出し方法。
12. 前記ワードラインに前記第３電圧を印加し、前記上位ビットラッチ信号と前記ラッチパス制御信号を印加して、前記選択されたセルに格納されたデータを読み出すが、前記第１ページバッファの格納データは以前のロジック状態を保つか或いはロジック「１」の状態に変換され、前記第２ページバッファは前記第１ページバッファのデータがロジック「１」の状態に変換されたとき、前記パス部によってロジック「０」に変換され、その他の場合には以前のロジック状態を保つことを特徴とする請求項８記載のマルチレベルＮＡＮＤフラッシュメモリセルの読み出し方法。
13. 前記第１〜第３電圧の電圧間隔はマルチレベルを有するセルのしきい値電圧間隔と同一の間隔を有することを特徴とする請求項８記載のマルチレベルＮＡＮＤフラッシュメモリセルの読み出し方法。

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