JP2007207415A - 3−レベル不揮発性半導体メモリ装置およびその駆動方法 - Google Patents
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Abstract
【解決手段】3つのしきい電圧レベルに制御できる3−レベルのメモリセルとこれらを制御するページバッファを含む。3−レベルのメモリセルは、2つが一組を成して、3ビットのデータをマッピングすることができる。本発明の不揮発性半導体メモリ装置によれば、高い集積度と信頼性が獲得される。また、不揮発性半導体メモリ装置では、一組を成す第1及び第2メモリセルは、第1偶数ストリングと第2偶数ストリングとの対、及び第1奇数ストリングと第2奇数ストリングとの対に分散して配置される。
【選択図】図7
Description
前記スイッチSWは、所定のスイッチング信号VSWに応答して、前記第1共通ビット線BLc1と前記第2共通ビット線BLc2とを接続する。
S1170段階の確認結果、プログラムの成功が確認されると、S1180段階で、第1ページプログラムの完了が確認される。
もしプログラムが成功した場合には、S1370段階で、第3ページプログラム完了が確認される。
211 第1ラッチ部
213 第1フロップ部
215 第1ラッチ制御部
217 第1ダンピング部
219 第1出力部
221 第1プリチャージ部
223 第1ビット線接続部
261 第2ラッチ部
263 第2フロップ部
265 第2ラッチ制御部
267 第2ダンピング部
269 第2出力部
271 第2プリチャージ部
273 第2ビット線接続部
Claims (19)
- 不揮発性半導体メモリ装置において、
第1偶数ビット線及び第1奇数ビット線にそれぞれ接続される第1偶数ストリング及び第1奇数ストリング、第2偶数ビット線及び第2奇数ビット線にそれぞれ接続される第2偶数ストリング及び第2奇数ストリングを有するメモリアレイであって、前記第1偶数ビット線及び第1奇数ビット線はデータのプログラム及び読み出し動作で第1共通ビット線に選択的に接続され、前記第2偶数ビット線及び第2奇数ビット線はデータのプログラム及び読み出し動作で第2共通ビット線に選択的に接続される前記メモリアレイと、
前記第1及び第2共通ビット線を介して、前記メモリアレイにカップリングされ、一組の第1〜第3ビットのデータを一組の第1及び第2メモリセルのしきい電圧レベルにマッピングするように駆動されるページバッファと、
前記メモリアレイの選択されるメモリセルのワード線を制御するローデコーダとを備え、
前記一組の第1及び第2メモリセルは、
前記第1及び第2偶数ストリングの対または前記第1及び第2奇数ストリングの対に分散して配置され、同一のワード線によって制御されることを特徴とする、不揮発性半導体メモリ装置。 - 前記ページバッファは、
前記第1共通ビット線と前記第2共通ビット線の接続を制御するスイッチと、
前記第1共通ビット線に接続され、所定の第1ラッチデータを記憶することが可能な第1ラッチブロックと、
前記第2共通ビット線に接続され、所定の第2ラッチデータを記憶することが可能な第2ラッチブロックとを備えることを特徴とする、請求項1に記載の不揮発性半導体メモリ装置。 - 前記第1ラッチブロックは、
所定の第1ビット線接続信号に応答して、前記第1共通ビット線に接続される第1センシング端子と、
前記第1ラッチデータを記憶する第1ラッチ部であって、所定の第1バッファ選択信号に応答して、前記第1センシング端子にデータを送信することが可能な前記第1ラッチ部と、
前記第1センシング端子に電圧レベルによって第1ラッチデータをフロップするように駆動される第1フロップ部と、
前記第1ラッチデータをセット及びリセットするように駆動される第1ラッチ制御部と、
前記第1ラッチデータに応じて、前記第1センシング端子の電圧レベルをディスチャージするように駆動される第1ダンピング部とを備えることを特徴とする、請求項2に記載の不揮発性半導体メモリ装置。 - 前記第1ラッチブロックは、
前記第1ラッチデータを内部データ線へ出力するように駆動される第1出力部をさらに備えることを特徴とする、請求項3に記載の不揮発性半導体メモリ装置。 - 前記第1ラッチブロックは、
前記第1センシング端子をプリチャージするように駆動される第1プリチャージ部をさらに備えることを特徴とする、請求項4に記載の不揮発性半導体メモリ装置。 - 前記第1ラッチブロックは、
前記第1共通ビット線と前記第1センシング端子間の電気的接続を制御する第1ビット線接続部をさらに備えることを特徴とする、請求項5に記載の不揮発性半導体メモリ装置。 - 前記第2ラッチブロックは、
所定の第2ビット線接続信号に応答して、前記第2共通ビット線に接続される第2センシング端子と、
前記第2ラッチデータを記憶する第2ラッチ部であって、所定の第2バッファ選択信号に応答して、前記第2センシング端子にデータを送受信することが可能な前記第2ラッチ部と、
前記第2センシング端子に電圧レベルによって第2ラッチデータをフロップするように駆動される第2フロップ部と、
前記第2ラッチデータをセット及びリセットするように駆動される第2ラッチ制御部と、
前記第2ラッチデータに応じて、前記第2センシング端子の電圧レベルをディスチャージするように駆動される第2ダンピング部とを備えることを特徴とする、請求項2に記載の不揮発性半導体メモリ装置。 - 前記第2ラッチブロックは、
前記第2ラッチデータを内部データ線へ出力するように駆動される第2出力部をさらに備えることを特徴とする、請求項7に記載の不揮発性半導体メモリ装置。 - 前記第2ラッチブロックは、
前記第2センシング端子をプリチャージするように駆動される第2プリチャージ部をさらに備えることを特徴とする、請求項8に記載の不揮発性半導体メモリ装置。 - 前記第2ラッチブロックは、
前記第2共通ビット線と前記第2センシング端子間の電気的接続を制御する第2ビット線接続部をさらに備えることを特徴とする、請求項9に記載の不揮発性半導体メモリ装置。 - 前記不揮発性半導体メモリ装置は、NAND型であることを特徴とする、請求項1に記載の不揮発性半導体メモリ装置。
- 第1偶数ビット線及び第1奇数ビット線にそれぞれ接続される第1偶数ストリング及び第1奇数ストリング、第2偶数ビット線及び第2奇数ビット線にそれぞれ接続される第2偶数ストリング及び第2奇数ストリングを有するメモリアレイであって、前記第1偶数ビット線及び第1奇数ビット線はデータのプログラム及び読み出し動作で第1共通ビット線に選択的に接続され、前記第2偶数ビット線及び第2奇数ビット線はデータのプログラム及び読み出し動作で第2共通ビット線に選択的に接続される前記メモリアレイを含む不揮発半導体メモリ装置の駆動方法において、第1及び第2ビット線のデータに応じて第1メモリセル及び第2メモリセルのしきい電圧を一次的に制御する段階と、
1次的に制御された前記第1メモリセル及び前記第2メモリセルのしきい電圧を、第3ビットのデータに応じて二次的に制御する段階とを備え、
前記第1及び第2メモリセルは、
前記第1及び第2偶数ストリングの対または前記第1及び第2奇数ストリングの対に分散して配置され、同一のワード線によって制御されることを特徴とする、不揮発性半導体メモリ装置の駆動方法。 - 前記第1及び第2メモリセルのしきい電圧の二次的制御は、
前記1次的に制御された前記第1メモリセル及び前記第2メモリセルのしきい電圧に基づくことを特徴とする、請求項12に記載の不揮発性半導体メモリ装置の駆動方法。 - 前記不揮発性半導体メモリ装置は、NAND型であることを特徴とする、請求項12に記載の不揮発性半導体メモリ装置の駆動方法。
- 第1偶数ビット線及び第1奇数ビット線にそれぞれ接続される第1偶数ストリング及び第1奇数ストリング、第2偶数ビット線及び第2奇数ビット線にそれぞれ接続される第2偶数ストリング及び第2奇数ストリングを有するメモリアレイであって、前記第1偶数ビット線及び第1奇数ビット線はデータのプログラム及び読み出し動作で第1共通ビット線に選択的に接続され、前記第2偶数ビット線及び第2奇数ビット線はデータのプログラム及び読み出し動作で第2共通ビット線に選択的に接続される前記メモリアレイを含む不揮発半導体メモリ装置の駆動方法において、
第2基準電圧に基づいて、第1メモリセルのしきい電圧及び第2メモリセルのしきい電圧をそれぞれ第1共通ビット線と第2共通ビット線にそれぞれ読み出すA)段階と、
前記A)段階による第1共通ビット線と第2共通ビット線の前記ビット線の電圧レベルに応じて、第1ラッチデータ及び第2ラッチデータをそれぞれフロップするB)段階と、
前記第1基準電圧に基づく前記第1メモリセルまたは前記第2メモリセルのいずれか一つのしきい電圧と前記第1ラッチデータによるレベルを前記第2共通ビット線に反映するC)段階と、
前記C)段階による前記第2共通ビット線の電圧レベルに応じて、前記第2ラッチデータをフロップするD)段階とを備え、
前記第1及び第2メモリセルは、
前記第1及び第2偶数ストリングの対または前記第1及び第2奇数ストリングの対に分散して配置され、同一のワード線によって制御されることを特徴とする、不揮発性半導体メモリ装置の駆動方法。 - 前記第2基準電圧は、
前記第1基準電圧より高いことを特徴とする、請求項15に記載の不揮発性半導体メモリ装置の駆動方法。 - 前記不揮発性半導体メモリ装置は、NAND型であることを特徴とする、請求項15に記載の不揮発性半導体メモリ装置の駆動方法。
- 第1偶数ビット線及び第1奇数ビット線にそれぞれ接続される第1偶数ストリング及び第1奇数ストリング、第2偶数ビット線及び第2奇数ビット線にそれぞれ接続される第2偶数ストリング及び第2奇数ストリングを有するメモリアレイであって、前記第1偶数ビット線及び第1奇数ビット線はデータのプログラム及び読み出し動作で第1共通ビット線に選択的に接続され、前記第2偶数ビット線及び第2奇数ビット線はデータのプログラム及び読み出し動作で第2共通ビット線に選択的に接続される前記メモリアレイを含む不揮発半導体メモリ装置の駆動方法において、
所定の基準電圧に基づいて、第1メモリセルのしきい電圧及び第2メモリセルのしきい電圧をそれぞれ第1共通ビット線と第2共通ビット線にそれぞれ読み出すA)段階と、
前記A)段階による第1共通ビット線と第2共通ビット線の前記ビット線の電圧レベルに応じて、第1ラッチデータ及び第2ラッチデータをそれぞれフロップするB)段階と、
第1ラッチデータによるレベルを前記第2共通ビット線に反映するC)段階と、
前記C)段階による前記第2共通ビット線の電圧レベルに応じて前記第2ラッチデータをフロップするD)段階とを備え、
前記第1及び第2メモリセルは、
前記第1及び第2偶数ストリングの対または前記第1及び第2奇数ストリングの対に分散して配置され、同一のワード線によって制御されることを特徴とする、不揮発性半導体メモリ装置の駆動方法。 - 前記不揮発性半導体メモリ装置は、NAND型であることを特徴とする、請求項18に記載の不揮発性半導体メモリ装置の駆動方法。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009134799A (ja) * | 2007-11-29 | 2009-06-18 | Toshiba Corp | メモリシステム |
JP2010170645A (ja) * | 2009-01-21 | 2010-08-05 | Hynix Semiconductor Inc | 不揮発性メモリ装置及びその動作方法 |
JP2012507819A (ja) * | 2008-10-30 | 2012-03-29 | マイクロン テクノロジー, インク. | マルチレベルセルメモリに対するデータパス、格納方法およびメモリアレイの使用方法 |
JP2019145188A (ja) * | 2018-02-22 | 2019-08-29 | 東芝メモリ株式会社 | 半導体メモリ |
JP2019207743A (ja) * | 2018-05-30 | 2019-12-05 | ウィンボンド エレクトロニクス コーポレーション | 半導体装置 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100666174B1 (ko) * | 2005-04-27 | 2007-01-09 | 삼성전자주식회사 | 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법 |
KR100666185B1 (ko) * | 2005-07-29 | 2007-01-09 | 삼성전자주식회사 | 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법 |
KR101177278B1 (ko) * | 2007-10-08 | 2012-08-24 | 삼성전자주식회사 | 비휘발성 메모리 셀 프로그래밍 방법 |
US8638602B1 (en) | 2010-09-10 | 2014-01-28 | Western Digital Technologies, Inc. | Background selection of voltage reference values for performing memory read operations |
JP2012160244A (ja) * | 2011-02-02 | 2012-08-23 | Lapis Semiconductor Co Ltd | 半導体不揮発性メモリ |
US8503237B1 (en) * | 2011-05-18 | 2013-08-06 | Western Digital Technologies, Inc. | System and method for data recovery in a solid state storage device |
CN103208302B (zh) * | 2012-01-17 | 2015-07-15 | 旺宏电子股份有限公司 | 一种存储装置及选取该存储装置中区域位线的方法 |
KR20180057431A (ko) * | 2016-11-22 | 2018-05-30 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
KR102427638B1 (ko) * | 2018-01-10 | 2022-08-01 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 이의 읽기 방법 |
CN109102834B (zh) * | 2018-06-21 | 2020-12-01 | 普冉半导体(上海)股份有限公司 | 用于闪存页编程的数据锁存电路、页数据锁存器及方法 |
US11133062B1 (en) * | 2020-05-07 | 2021-09-28 | Micron Technology, Inc. | Two memory cells sensed to determine one data value |
Citations (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04276393A (ja) * | 1991-03-04 | 1992-10-01 | Toshiba Corp | 不揮発性半導体記憶装置 |
JPH0766304A (ja) * | 1993-08-31 | 1995-03-10 | Toshiba Corp | 半導体記憶装置 |
JPH0793979A (ja) * | 1993-09-21 | 1995-04-07 | Toshiba Corp | 不揮発性半導体記憶装置 |
JPH08315586A (ja) * | 1995-05-16 | 1996-11-29 | Toshiba Corp | 不揮発性半導体記憶装置 |
JPH10112196A (ja) * | 1996-08-12 | 1998-04-28 | Sony Corp | 不揮発性半導体記憶装置 |
JPH10125083A (ja) * | 1996-10-04 | 1998-05-15 | Samsung Electron Co Ltd | 単一ビットセル及び多量ビットセル動作の同時的な遂行が可能な不揮発性半導体メモリ装置 |
JPH10320987A (ja) * | 1997-05-22 | 1998-12-04 | Toshiba Corp | 多値不揮発性半導体記憶装置 |
JPH11176960A (ja) * | 1997-12-10 | 1999-07-02 | Toshiba Corp | 不揮発性半導体メモリ及びデータ読み出し方法 |
JP2001167589A (ja) * | 1999-11-01 | 2001-06-22 | Samsung Electronics Co Ltd | 不揮発性半導体メモリ装置およびそのプログラム方法 |
JP2001210085A (ja) * | 2001-02-13 | 2001-08-03 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2001325796A (ja) * | 2000-03-08 | 2001-11-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2002324400A (ja) * | 2001-02-20 | 2002-11-08 | Toshiba Corp | 半導体記憶装置のデータ書き込み方法及び半導体記憶装置 |
JP2003141882A (ja) * | 2001-10-24 | 2003-05-16 | Samsung Electronics Co Ltd | 半導体メモリ装置及びそれに関連する方法 |
JP2003151291A (ja) * | 2001-07-23 | 2003-05-23 | Samsung Electronics Co Ltd | 不揮発性メモリ装置、そのプログラム方法及びパス/フェイルの検査方法 |
JP2003303496A (ja) * | 2002-04-04 | 2003-10-24 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
US6847550B2 (en) * | 2002-10-25 | 2005-01-25 | Nexflash Technologies, Inc. | Nonvolatile semiconductor memory having three-level memory cells and program and read mapping circuits therefor |
JP2005276407A (ja) * | 2004-03-23 | 2005-10-06 | Hynix Semiconductor Inc | マルチレベルnandフラッシュメモリセルの読み出し方法及び回路 |
JP2006309928A (ja) * | 2005-04-27 | 2006-11-09 | Samsung Electronics Co Ltd | 奇数状態メモリセルを用いて仮想的ページ記憶を支援する不揮発性半導体メモリ装置およびこれをプログラムするプログラミングの方法 |
JP2007042265A (ja) * | 2005-07-29 | 2007-02-15 | Samsung Electronics Co Ltd | 3−レベル不揮発性半導体メモリ装置及びその駆動方法 |
JP2007048429A (ja) * | 2005-08-05 | 2007-02-22 | Samsung Electronics Co Ltd | 不揮発性半導体メモリ装置及びその駆動方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6549457B1 (en) * | 2002-02-15 | 2003-04-15 | Intel Corporation | Using multiple status bits per cell for handling power failures during write operations |
JP3878573B2 (ja) | 2003-04-16 | 2007-02-07 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US7173859B2 (en) * | 2004-11-16 | 2007-02-06 | Sandisk Corporation | Faster programming of higher level states in multi-level cell flash memory |
US7336538B2 (en) * | 2005-07-28 | 2008-02-26 | Stmicroelectronics S.R.L. | Page buffer circuit and method for multi-level NAND programmable memories |
-
2006
- 2006-02-01 KR KR1020060009631A patent/KR100666183B1/ko not_active IP Right Cessation
- 2006-11-13 US US11/595,923 patent/US7411820B2/en active Active
-
2007
- 2007-01-18 JP JP2007009404A patent/JP5154083B2/ja active Active
- 2007-01-31 DE DE102007006279A patent/DE102007006279B4/de active Active
- 2007-02-01 CN CN2007100079437A patent/CN101013598B/zh active Active
Patent Citations (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04276393A (ja) * | 1991-03-04 | 1992-10-01 | Toshiba Corp | 不揮発性半導体記憶装置 |
JPH0766304A (ja) * | 1993-08-31 | 1995-03-10 | Toshiba Corp | 半導体記憶装置 |
JPH0793979A (ja) * | 1993-09-21 | 1995-04-07 | Toshiba Corp | 不揮発性半導体記憶装置 |
JPH08315586A (ja) * | 1995-05-16 | 1996-11-29 | Toshiba Corp | 不揮発性半導体記憶装置 |
JPH10112196A (ja) * | 1996-08-12 | 1998-04-28 | Sony Corp | 不揮発性半導体記憶装置 |
JPH10125083A (ja) * | 1996-10-04 | 1998-05-15 | Samsung Electron Co Ltd | 単一ビットセル及び多量ビットセル動作の同時的な遂行が可能な不揮発性半導体メモリ装置 |
JPH10320987A (ja) * | 1997-05-22 | 1998-12-04 | Toshiba Corp | 多値不揮発性半導体記憶装置 |
JPH11176960A (ja) * | 1997-12-10 | 1999-07-02 | Toshiba Corp | 不揮発性半導体メモリ及びデータ読み出し方法 |
JP2001167589A (ja) * | 1999-11-01 | 2001-06-22 | Samsung Electronics Co Ltd | 不揮発性半導体メモリ装置およびそのプログラム方法 |
JP2001325796A (ja) * | 2000-03-08 | 2001-11-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2001210085A (ja) * | 2001-02-13 | 2001-08-03 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2002324400A (ja) * | 2001-02-20 | 2002-11-08 | Toshiba Corp | 半導体記憶装置のデータ書き込み方法及び半導体記憶装置 |
JP2003151291A (ja) * | 2001-07-23 | 2003-05-23 | Samsung Electronics Co Ltd | 不揮発性メモリ装置、そのプログラム方法及びパス/フェイルの検査方法 |
JP2003141882A (ja) * | 2001-10-24 | 2003-05-16 | Samsung Electronics Co Ltd | 半導体メモリ装置及びそれに関連する方法 |
JP2003303496A (ja) * | 2002-04-04 | 2003-10-24 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
US6847550B2 (en) * | 2002-10-25 | 2005-01-25 | Nexflash Technologies, Inc. | Nonvolatile semiconductor memory having three-level memory cells and program and read mapping circuits therefor |
JP2005276407A (ja) * | 2004-03-23 | 2005-10-06 | Hynix Semiconductor Inc | マルチレベルnandフラッシュメモリセルの読み出し方法及び回路 |
JP2006309928A (ja) * | 2005-04-27 | 2006-11-09 | Samsung Electronics Co Ltd | 奇数状態メモリセルを用いて仮想的ページ記憶を支援する不揮発性半導体メモリ装置およびこれをプログラムするプログラミングの方法 |
JP2007042265A (ja) * | 2005-07-29 | 2007-02-15 | Samsung Electronics Co Ltd | 3−レベル不揮発性半導体メモリ装置及びその駆動方法 |
JP2007048429A (ja) * | 2005-08-05 | 2007-02-22 | Samsung Electronics Co Ltd | 不揮発性半導体メモリ装置及びその駆動方法 |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009134799A (ja) * | 2007-11-29 | 2009-06-18 | Toshiba Corp | メモリシステム |
JP2012507819A (ja) * | 2008-10-30 | 2012-03-29 | マイクロン テクノロジー, インク. | マルチレベルセルメモリに対するデータパス、格納方法およびメモリアレイの使用方法 |
US8482979B2 (en) | 2008-10-30 | 2013-07-09 | Micron Technology, Inc. | Data path for multi-level cell memory, methods for storing and methods for utilizing a memory array |
US8787081B2 (en) | 2008-10-30 | 2014-07-22 | Micron Technology, Inc. | Data path for multi-level cell memory, methods for storing and methods for utilizing a memory array |
JP2010170645A (ja) * | 2009-01-21 | 2010-08-05 | Hynix Semiconductor Inc | 不揮発性メモリ装置及びその動作方法 |
JP2019145188A (ja) * | 2018-02-22 | 2019-08-29 | 東芝メモリ株式会社 | 半導体メモリ |
JP7051484B2 (ja) | 2018-02-22 | 2022-04-11 | キオクシア株式会社 | 半導体メモリ |
US11355202B2 (en) | 2018-02-22 | 2022-06-07 | Kioxia Corporation | Semiconductor memory with different threshold voltages of memory cells |
US11837294B2 (en) | 2018-02-22 | 2023-12-05 | Kioxia Corporation | Semiconductor memory with different threshold voltages of memory cells |
JP2019207743A (ja) * | 2018-05-30 | 2019-12-05 | ウィンボンド エレクトロニクス コーポレーション | 半導体装置 |
US10971236B2 (en) | 2018-05-30 | 2021-04-06 | Winbond Electronics Corp. | Semiconductor device with a function of generating inherent information |
Also Published As
Publication number | Publication date |
---|---|
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KR100666183B1 (ko) | 2007-01-09 |
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