CN101013598B - 三电平非易失性半导体存储器件和相关操作方法 - Google Patents

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Abstract

一种非易失性半导体存储器件，包括3电平非易失性存储单元的存储器阵列。所述存储器阵列包括分别连接到第一偶位线和第一奇位线的存储单元的第一偶串和奇串，和分别连接到第二偶位线和第二奇位线的存储单元的第二偶串和奇串。第一偶位线和第一奇位线在数据编程和读取操作期间选择性地连接到第一公共位线，并且第二偶位线和第二奇位线在数据编程和读取操作期间选择性地连接到第二公共位线。该器件使用对应于3电平非易失性存储单元的3个阈值电压分布的数据的3个位来编程和读取存储单元对中的数据。

Description

三电平非易失性半导体存储器件和相关操作方法
技术领域
本发明的实施例总体涉及半导体存储器件。更具体地，本发明的实施例涉及具有三电平(level)存储单元的非易失性半导体存储器件、以及操作该非易失性半导体存储器件的方法。
本申请要求2006年2月1日提交的韩国专利申请No.10-2006-9631的优先权，通过引用其全文并入其主题。
背景技术
非易失性半导体存储器件即使在从外部电源断开时也保持所存储的数据。因此，这些类型的存储器件是在诸如便携式电子设备之类的、电力有限或电力会切断的电子设备中提供长期数据存储的尤其受欢迎的方式。
存在广泛种类的非易失性存储器件，例如包括：铁电随机存取存储器(FRAM)、非易失性随机存取存储器(NRAM)、可擦可编程只读存储器(EPROM)、以及电可擦可编程只读存储器(EEPROM)，仅举几个例子。然而，非易失性存储器的一种尤其受欢迎的形式是闪存。闪存是一种EEPROM，其中每个存储单元由单个金属氧化物半导体(MOS)晶体管形成。
图1示出典型的闪存单元的示例。参考图1，闪存单元MC包括在半导体衬底上形成的源极“S”和漏极“D”。在源极S和漏极D之间形成电流路径。存储单元MC还包括在半导体衬底上形成的栅极氧化膜GOX、在栅极氧化膜GOX上形成的浮置栅极FG、在浮置栅极FG上形成的介电氧化物DOX膜、以及在介电氧化物DOX上形成的控制栅极CG。
存储单元MC被编程为通过向控制栅极CG、漏极D和源极S、以及半导体衬底施加适当的偏压以使得电子变为陷俘(trap)在浮置栅极FG中而存储数据。例如，通过使电子流经源极S与漏极D之间的电流路径、同时向连接到控制栅极CG的字线WL施加高电压，电子可变为陷俘在浮置栅极FG中。字线WL上的高电压使得在源极S和漏极D之间流动的电子行进跨越(travelacross)栅极氧化膜GOX并变为陷俘在浮置栅极FG中。存在用于在浮置栅极FG中陷俘电子的各种可选技术，例如包括Fowler-Nordheim隧道传送(tunneling)、隧道启动次级电子注入、以及隧道热电子注入。
通过将陷俘的电子从浮置栅极FG移除来擦除存储单元MC。例如，可通过在源极S或漏极D与控制栅极CG之间生成使得陷俘的电子离开浮置栅极FG的电势来实现这一点。
在存储单元MC的浮置栅极FG中陷俘的电子倾向于提升存储单元MC的阈值电压。这里，阈值电压是必须施加到控制栅极CG以使得电流在源极S和漏极D之间流动的电压。通常，在浮置栅极FG中陷俘的电子倾向于提升存储单元MC的阈值电压，这是因为这些电子部分地抵消(cancel out)由向控制栅极CG施加的电压所生成的电场，并因此，必须使用较高的电压以使得电流在源极S和漏极D之间流动。
存储单元MC存储两个数据值中的一个。由图2所示的两个阈值电压分布来表示这两个数据值。基于图2所示的阈值电压分布，如果存储单元MC具有高于参考电压VM的阈值电压，则其存储数据值“0”。否则，如果存储单元MC的阈值电压低于参考电压VM，则其存储数据值“1”。因此，可通过将参考电压VM施加到字线WL并确定电流是否在源极S和漏极D之间流动，而读取存储单元MC。
为了增大可在闪存器件的小面积中存储的数据量，研究者已开发了能够以超过两种状态来存储数据的闪存器件。典型地，通过呈现多于两种独特阈值电压分布的存储单元来实现这一点。例如，图3示出能够以四种不同状态之一存储数据的存储单元的四个阈值电压分布。通常，在所撰写的本说明书中，将使用术语“n电平非易失性存储单元”来指示能够以“n”个不同状态存储数据的存储单元。因此，使用例如2电平非易失性存储单元和4电平非易失性存储单元来分别描述能够以2个或4个状态存储数据的存储单元。
4电平存储单元具有两倍于2电平存储单元的存储容量。然而，在4电平存储单元中，相邻的阈值电压分布之间的差值(margin)一般非常小，例如，大约0.67V。因此，由于阈值电压分布的偏移，4电平存储单元倾向于比2电平存储单元更容易受到错误的影响。例如，可能由漏电流而引起这些偏移。
因为4电平存储单元比2电平存储单元更具有错误倾向，所以4电平存储单元的额外存储容量的好处可能被它们的可靠性的缺乏所超过。
发明内容
意识到传统非易失性半导体存储器件的限制，本发明的实施例提供非易失性半导体器件和相关方法，适用于提供相对于传统器件的提高的集成度和可靠性。
根据本发明的一个方面，一种非易失性半导体存储器件包括存储器阵列、页缓冲器、以及行译码器。存储器阵列包括分别连接到第一偶位线和第一奇位线的非易失性存储单元的第一偶串和第一奇串，和分别连接到第二偶位线和第二奇位线的非易失性存储单元的第二偶串和第二奇串。第一偶位线和第一奇位线在编程和读取操作期间选择性地连接到第一公共位线，并且第二偶位线和第二奇位线在编程和读取操作期间选择性地连接到第二公共位线。页缓冲器通过第一和第二公共位线而耦合到存储器阵列，并且被配置为驱动第一和第二公共位线，以将第一位到第三位的数据映射到形成一对非易失性存储单元的第一非易失性存储单元和第二非易失性存储单元的阈值电压分布的电平，所述第一位到第三位被顺序地从外部系统传递到所述页缓冲器。行译码器被配置为控制存储器阵列的所选择的非易失性存储单元的字线。形成一对非易性存储单元的第一和第二存储单元连接到相同字线，并且分别被布置在第一偶串和第二偶串中，或分别布置在第一奇串和第二奇串中。
根据本发明的另一实施例，提供了一种操作非易失性半导体存储器件的方法。该非易失性存储器件包括存储器阵列，该存储器阵列包括分别连接到第一偶位线和第一奇位线的存储单元的第一偶串和第一奇串，和分别连接到第二偶位线和第二奇位线的存储单元的第二偶串和第二奇串。第一偶位线和第一奇位线在数据编程和读取操作期间选择性地连接到第一公共位线，并且第二偶位线和第二奇位线在数据编程和读取操作期间选择性地连接到第二公共位线。该方法包括：首先基于第一位和第二位控制第一和第二存储单元的阈值电压；以及其次基于第三位控制第一和第二存储单元的阈值电压。所述第一位、第二位和第三位被顺序地从外部系统传递到所述非易失性半导体存储器件，第一和第二存储单元连接到相同字线，并且被分别布置在第一偶串和第二偶串中，或分别布置在第一奇串和第二奇串中。
根据本发明的再一实施例，提供了另一种操作非易失性半导体存储器件的方法。该非易失性存储器件包括分别连接到第一偶位线和第一奇位线的存储单元的第一偶串和第一奇串，和分别连接到第二偶位线和第二奇位线的存储单元的第二偶串和第二奇串。第一偶位线和第一奇位线在数据编程和读取操作期间选择性地连接到第一公共位线，并且第二偶位线和第二奇位线在数据编程和读取操作期间选择性地连接到第二公共位线。该方法包括：通过相应的第一和第二公共位线，检测相对于第二参考电压的、第一和第二存储单元的阈值电压的电平；基于第一和第二公共位线的相应电压电平来切换第一和第二锁存器数据；通过第二公共位线，反映相对于第一参考电压的、第一或第二存储单元的阈值电压的电平，以及第一锁存器数据的电压电平；以及基于第二公共位线的电压电平而切换第二锁存器数据。第一和第二存储单元由相同字线控制，并且被分别布置在第一偶串和第二偶串中，或分别布置在第一奇串和第二奇串中。
根据本发明的再一实施例，提供了一种操作非易失性半导体存储器件的方法。该非易失性存储器件包括分别连接到第一偶位线和第一奇位线的存储单元的第一偶串和第一奇串、分别连接到第二偶位线和第二奇位线的存储单元的第二偶串和第二奇串。第一偶位线和第一奇位线在数据编程和读取操作期间选择性地连接到第一公共位线，并且第二偶位线和第二奇位线在数据编程和读取操作期间选择性地连接到第二公共位线。该方法包括(a)通过相应的第一和第二公共位线，检测相对于预定参考电压的、第一和第二存储单元的阈值电压的电平；(b)根据通过(a)获得的第一和第二公共位线的相应电压电平，切换第一和第二锁存器数据；(c)在第二公共位线上反映第一锁存器电压的电压电平；以及(d)根据通过(c)获得的第二公共位线的电压电平，切换第二锁存器电压。第一和第二存储单元由相同字线控制，并且被分别布置在第一偶串和第二偶串中，或分别布置在第一奇串和第二奇串中。
附图说明
下面关于附图中示出的数个实施例来描述本发明。贯穿附图，相同的附图标记指示相同的示例元件、组件或步骤。附图中：
图1是传统闪存单元的示意图；
图2是示出2电平存储单元的阈值电压分布的图；
图3是示出4电平存储单元的阈值电压分布的图；
图4是示出3电平存储单元的阈值电压分布的图；
图5是示出根据本发明的一个实施例的非易失性半导体存储器件的一部分的图；
图6是示出根据本发明的一个实施例的、图5的存储阵列的一部分的电路图；
图7是更详细地示出图5的页缓冲器的电路图；
图8是示出用于根据本发明的实施例的非易失性半导体存储器件的编程方法中的第一页编程操作的流程图；
图9是对应于图8的流程图的数据流图；
图10是示出在已执行了第一页编程操作之后、第一和第二存储单元的阈值电压的变化的图；
图11是示出编程方法中的第二页编程操作的流程图；
图12是对应于图11的流程图的数据流图；
图13是示出在已执行了第二页编程操作之后、第一和第二存储单元的阈值电压的变化的图；
图14A和14B是示出编程方法中的第三页编程操作的流程图；
图15A和15B是对应于图14A和14B的流程图的数据流图；
图16是示出在第三页编程操作期间第一和第二锁存器数据的状态的图；
图17是示出在已执行了第三页编程操作之后、第一和第二存储单元的阈值电压的变化的图；
图18A和18B是示出用于根据本发明的一个实施例的非易失性半导体存储器件的读取方法中的第一页读取步骤的流程图；
图19A和19B是对应于图18A和18B的流程图的数据流图；
图20A和20B是示出读取方法中的第二页读取步骤的流程图；
图21A和21B是对应于图20A和20B的流程图的数据流图；
图22是示出读取方法中的第三页读取步骤的流程图；以及
图23是对应于图22的流程图的数据流图。
具体实施方式
下面将参考相应附图说明本发明的示例实施例。将这些实施例作为教导示例而呈现。本发明的实际范围由随后的权利要求所限定。
本发明的实施例总体涉及具有3电平存储单元的非易失性半导体存储器件。作为示例，图4示出3电平存储单元MC的阈值电压分布。可在使用第一和第二参考电压VR1和VR2的读取操作中相互区分图4的不同的阈值电压分布。
在所撰写的本说明书中，将低于第一参考电压VR1的阈值电压分布称为“第一阈值电压分布G1”。将在第一参考电压VR1与第二参考电压VR2之间的阈值电压分布称为“第二阈值电压分布G2”。最后，将高于第二参考电压VR2的阈值电压分布称为“第三阈值电压分布G3”。
当对3电平存储单元MC编程时，使用分别略微高于第一和第二参考电压VR1和VR2的第一和第二校验读取阈值电压，来校验编程操作是否已将3电平存储单元MC的阈值电压改变到想要的阈值电压分布内。
3电平存储单元MC提供比2电平存储单元更多的数据存储，并由此允许存储器件具有更高的集成度。此外，与4电平存储单元相比，3电平存储单元MC在相邻阈值电压分布之间具有更大的差值，由此，其具有更高的可靠性程度。
因此，具有3电平存储单元的非易失性半导体存储器件，即，“3电平非易失性半导体存储器件”，在集成度或可靠性方面具有超出其他类型的非易失性半导体存储器件的优点。
图5是示出根据本发明的实施例的非易失性半导体存储器件的一部分的图。参考图5，该非易失性半导体存储器件包括存储器阵列100、页缓冲器200、行译码器300、以及数据I/O电路400。
存储器阵列100包括以行/列矩阵结构布置的多个3电平存储单元。图6是示出当该非易失性半导体存储器件是NAND型非易失性半导体存储器件时的存储器阵列100的实施例的电路图。
参考图6，存储器阵列100包括第一偶串STe1、第一奇串STo1、第二偶串STe2、以及第二奇串STo2。第一偶串STe1、第一奇串STo1、第二偶串STe2和第二奇串STo2分别连接到第一偶位线BLe1、第一奇位线BLo1、第二偶位线BLe2和第二奇位线BLo2。
在非易失性半导体存储器件的编程和读取操作期间，第一偶位线BLe1和第一奇位线BLo1通过第一公共位线控制块BKCON1而选择性地连接到第一公共位线BLc1。具体地，当将偶位线选择信号BLSLTe和第一读出位线信号SOBLK1激活到逻辑状态“高”(“H”)时，第一偶位线BLe1连接到第一公共位线BLc1；当将奇位线选择信号BLSLTo和第一读出位线信号SOBLK1激活到逻辑状态“高”时，第一奇位线BLo1连接到第一公共位线BLc1。
在非易失性半导体存储器件的数据编程和读取操作期间，第二偶位线BLe2和第二奇位线BLo2通过第二公共位线控制块BKCON2而选择性地连接到第二公共位线BLc2。具体地，当将偶位线选择信号BLSLTe和第二读出位线信号SOBLK2激活到逻辑状态“高”时，第二偶位线BLe2连接到第二公共位线BLc2；当将奇位线选择信号BLSLTo和第二读出位线信号SOBLK2激活到逻辑状态“高”时，第二奇位线BLo2连接到第二公共位线BLc2。
第一公共位线控制块BKCON1用电源电压VDD或接地电压VSS来驱动第一偶位线BLe1和第一奇位线BLo1。类似地，第二公共位线控制块BKCON2利用电源电压VDD或接地电压VSS来驱动第二偶位线BLe2和第二奇位线BLo2。更具体地，第一和第二公共位线控制块BKCON1和BKCON2响应于具有逻辑状态“高”的偶电压屏蔽信号SHLDHe、利用电源电压VDD驱动各自的第一和第二偶位线BLe1和BLe2。类似地，第一和第二公共位线控制块BKCON1和BKCON2响应于具有逻辑状态“高”的奇电压屏蔽信号SHLDHo，而利用电源电压VDD驱动各自的第一和第二奇位线BLo1和BLo2。同样，第一和第二公共位线控制块BKCON1和BKCON2响应于具有逻辑状态“低”的偶电压屏蔽信号SHLDLe，利用接地电压VSS驱动各自的第一和第二偶位线BLe1和BLe2；并响应于具有逻辑状态“低”的奇电压屏蔽信号SHLDLo，利用接地电压VSS驱动各自的第一和第二奇位线BLo1和BLo2。
第一偶串STe1、第一奇串STo1、第二偶串STe2、以及第二奇串STo2每个都包括多个存储单元MC。在所撰写的本说明书中，将第一偶串STe1或第一奇串STo1中包括的存储单元称为“第一存储单元”，而将第二偶串STe2或第二奇串STo2中包括的存储单元称为第二存储单元。
第一和第二存储单元一般是相同类型的存储单元，可被电编程和擦除，并且提供非易失性数据存储。
如图6中的点线椭圆所示，第一和第二存储单元可被布置为位于偶串内的对，并由相同字线控制。类似地，第一和第二存储单元也可被布置为位于奇串中的对，并且由相同的字线控制。
作为示例，图6示出了在第一偶串STe1中包括的单个第一存储单元MC1、以及在第二偶串STe2中包括的单个第二存储单元MC2，它们形成一对。类似地，第一奇串STo1中的单个第一存储单元、与第二奇串STo2中的单个第二存储单元也形成一对。
一般在单次读取或编程或读取操作中将数据编程到一对存储单元中、或从其中读取。下面将更详细地说明编程和读取成对的存储单元的方法。在编程方法中，假设可由一组3位BIT1到BIT3代表表征每对3电平存储单元中的每个存储单元的3个阈值电压分布。
当选择和驱动第一和第二偶串STe1和STe2内的第一和第二存储单元MC1和MC2时，第一和第二奇位线BLo1和BLo2用作屏蔽线。类似地，当选择和驱动第一和第二奇串STo1和STo2中的一对第一和第二存储单元时，第一和第二偶位线BLe1和BLe2用作屏蔽线。以此方式，偶位线BLe1和BLe2或奇位线BLo1和BLo2用作屏蔽线(Shielding line)，由此防止噪声和电容性耦合。因此，可防止非易失性半导体存储器件的性能退化。
再次参考图5，页缓冲器200通过第一和第二公共位线BLc1和BLc2而耦合到存储器阵列100。驱动页缓冲器200，以将第一到第三位BIT1到BIT3映射到第一和第二存储单元MC1和MC2的相应的阈值电压分布。
图7是示出页缓冲器200的一个实施例的电路图。参考图7，页缓冲器200包括开关SW、第一锁存器块LTBK1以及第二锁存器块LTBK2。
开关SW响应于切换信号VSW而将第一公共位线BLc1连接到第二公共位线BLc2。
第一锁存器块LTBK1可存储第一锁存器数据DLT1，并且连接到第一公共位线BLc1。第一锁存器块LTBK1包括第一读出端子NSEN1、第一锁存器单元211、第一切换单元213、第一锁存器控制单元215、以及第一转储单元217。
第一读出端子NSEN1响应于第一位线连接信号BLSHF1而连接到第一公共位线BLc1。在此情况下，可通过第一位线连接单元223，而将第一读出端子NSEN1上的数据提供给第一公共位线BLc1。
第一锁存器单元211锁存和存储第一锁存器数据DLT1。另外，第一锁存器单元211响应于第一锁存器选择信号PBSLT1而将第一锁存器数据DLT1传送到第一公共位线BLc1。
当输入信号DI具有逻辑状态“高”时，第一切换单元213可基于第一读出端子NSEN1的电压电平，而将第一锁存器数据DLT1从逻辑状态“低”(“L”)切换(或“翻转(flop)”)到逻辑状态“高”。类似地，当将反相输入信号nDI激活到逻辑状态“高”时，第一切换单元213可基于第一读出端子NSEN1的电压电平，而将第一锁存器数据DLT1从逻辑状态“高”切换到逻辑状态“低”。
当输入信号DI具有逻辑状态“高”且第一输出控制信号DIO1具有逻辑状态“高”时，第一锁存器控制单元215将第一锁存器数据DLT1设置为逻辑状态“高”。当反相输入信号nDI具有逻辑状态“高”且输出控制信号DIO1具有逻辑状态“高”时，第一锁存器控制单元215将第一锁存器数据DLT1重置为逻辑状态“低”。
在第一切换单元213和第一锁存器控制单元215中均包括由输入信号DI选通的(gated)NMOS晶体管T11、以及由反相输入信号nDI选通的NMOS晶体管T13。
第一转储单元217响应于第一锁存器数据DLT1，而将第一读出端子NSEN1放电到接地电压VSS。具体地，当第一锁存器数据DLT1具有逻辑状态“高”时，第一转储单元217响应于第一转储信号DUMP1而将第一读出端子NSEN1放电到接地电压VSS。因此，第一转储单元217用来反相处于逻辑状态“高”的第一锁存器数据DLT1，并且将反相后的数据提供给第一读出端子NSEN1。
第一锁存器块LTBK1一般还包括第一输出单元219、第一预充电单元221、以及第一位线连接单元223。
第一输出单元219偶而地响应于第一输出控制信号DIO1，而将第一锁存器单元211中锁存的第一锁存器数据DLT1提供给内部数据线IDL。
第一预充电单元221响应于第一读出预充电信号/PRE1，而将第一读出端子NSEN1预充电到电源电压VDD。
第一位线连接单元223响应于第一位线连接信号BLSHF1，而控制第一公共位线BLc1和第一读出端子NSEN1之间的电连接。
参考图7，第二锁存器块LTBK2可存储第二锁存器数据DLT2，并连接到第二公共位线BLc2。第二锁存器块LTBK2包括第二读出端子NSEN2、第二锁存器单元261、第二切换单元263、第二锁存器控制单元265、以及第二转储单元267，并且还包括第二输出单元269、第二预充电单元271、以及第二位线连接单元273。
第二锁存器块LTBK2的第二读出端子NSEN2、第二锁存器单元261、第二切换单元263、第二锁存器控制单元265、第二转储单元267、第二输出单元269、第二预充电单元271、以及第二位线连接单元273，分别具有与第一锁存器块LTBK1的第一读出端子NSEN1、第一锁存器单元211、第一切换单元213、第一锁存器控制单元215、第一转储单元217、第一输出单元219、第一预充电单元221、以及第一位线连接单元223相同的构造，并执行相同的操作。因此，省略对这些组件的详细解释，以避免冗长。
再次参考图5，行译码器300耦合到存储器阵列100。行译码器300控制所选择的字线WL的电压电平，并生成串选择信号SSL和地选择信号GSL。数据输入/输出(I/O)电路400将页缓冲器200中锁存的数据输出到外部系统，并将从外部系统接收的数据载入到页缓冲器200中。典型地，外部系统将第一到第三位BIT1到BIT3提供到数据I/O电路400，并且，经由内部数据线IDL而将该第一到第三位从数据I/O电路传递到页缓冲器200。
下面将说明用于图5中示出的非易失性半导体存储器件的编程方法。在以下说明中，相对于存储单元对说明该编程方法，其中按照分别使用第一到第三位BIT1到BIT3的第一到第三页编程操作的次序对存储单元对进行编程。
图8和9是分别示出用于第一和第二存储单元MC1和MC2的第一页编程操作的流程图和数据流图。在第一页编程操作中，根据第一位BIT1的值，将第一存储单元MC1的阈值电压编程到第二阈值电压分布G2内。
参考图8，在步骤S1110中，将第一锁存器数据DLT1设置为逻辑状态“高”。接着，在步骤S1120中，将第一位BIT1载入第一锁存器数据DLT1中(见图9的A1)。具体地，当第一位BIT1是逻辑“0”(或简称“0”)时，将反相输入信号nDI激活到逻辑状态“高”，使得将第一锁存器数据DLT1锁存为逻辑状态“低”。同时，当第一位BIT1是逻辑“1”(或简称“1”)时，将输入信号DI激活到逻辑状态“高”，并且将第一锁存器数据DLT1保持为逻辑状态“高”。
此后，在步骤S 1130，将第一锁存器数据DLT1转储到第一公共位线BLc1上，以对第一存储单元MC1编程(见图9中的A2)。例如，当第一位BIT1是“0”时，增大第一存储单元MC1的阈值电压。相反，当第一位BIT1是“1”时，第一存储单元MC1的阈值电压保持在其当前状态上。
接着，在步骤S1140中，通过第一公共位线BLc1，在第一读出端子NSEN1上反映(即，指示或变得清楚)相对于第一参考电压VR1的、第一存储单元MC1的阈值电压的值(见图9中的A3)。换言之，根据第一存储单元MC1的阈值电压是否大于或等于第一参考电压VR1，确定通过第一公共位线BLc1向第一读出端子NSEN1传送的电压的电平。更具体地，当第一存储单元MC1的阈值电压高于第一参考电压VR1时，将第一公共位线BLc1和第一读出端子NSEN1的电压电平驱动到电源电压VDD。相反，当第一存储单元MC1的阈值电压低于第一参考电压VR1时，将第一公共位线BLc1和第一读出端子NSEN1的电压电平驱动到接地电压VSS。
在步骤S1150中，将第一锁存器控制信号LCH1生成为具有逻辑状态“高”的脉冲。响应于该脉冲，第一锁存器数据DLT1基于第一读出端子NSEN1的电压电平，选择性地从逻辑状态“低”切换到逻辑状态“高”(见图9中的A4)。具体地，当第一读出端子NSEN1的电压电平接近于电源电压VDD时，第一锁存器数据DLT1从逻辑状态“低”切换到逻辑状态“高”。相反，当第一读出端子NSEN1的电压电平接近于接地电压VSS时，第一锁存器数据DLT1保持在其当前状态上。
当第一锁存器数据DLT1在步骤S1150之后处于逻辑状态“低”时，则还未将第一存储单元MC1的阈值电压增加到第二阈值电压分布G2内。
在步骤S1160中，将第一输出控制信号DIO1生成为具有逻辑状态“高”的脉冲。响应于该脉冲，通过内部数据线IDL，半导体存储器件读取并传递出第一锁存器数据DLT1的逻辑状态(见图9中的A5)。接着，在步骤S1170中，基于从半导体存储器件读取出的第一锁存器数据DLT1的逻辑状态，确定第一页编程操作的成功与否。当在步骤S1160中读取的第一锁存器数据DLT1的逻辑状态是“高”时，则第一存储单元MC1已被成功编程。否则，当在步骤S1160中读取的第一锁存器数据DLT1的逻辑状态是“低”时，则第一存储单元MC1尚未被成功地编程，即，检测到“编程失败”。
当检测到编程失败时，通过在步骤S1130中向第一存储单元MC1施加递增的字线电压以增大第一存储单元MC1的阈值电压，来重复步骤S1130到S1170，直到实现编程成功，或者可选地，直到执行了预定次数的迭代。
当在步骤S1170中检测到第一存储单元MC1已被成功编程时，在步骤S1180中确认第一页编程操作的完成。
图10是示出在图8和9中所示的编程方法中已执行了第一页编程操作之后、第一和第二存储单元MC1和MC2的阈值电压的变化的图。
参考图10，当第一位BIT1是“1”(情况11)时，第一和第二存储单元MC1和MC2的阈值电压保持为擦除状态，即，在第一阈值电压分布G1内。
当第一位BIT1是“0”(情况12)时，第一存储单元MC1的阈值电压被增加到第二阈值电压分布G2内，而第二存储单元MC2的阈值电压保持在第一阈值电压分布G1内。
图11和12是示出编程方法中的第二页编程操作的流程图和数据流图。在第二页编程操作中，根据第二位BIT2的逻辑状态，将第二存储单元MC2的阈值电压编程到第二阈值电压分布G2内。
参考图11，在步骤S1210中，将第二锁存器数据DLT2设置为逻辑状态“高”。接着，在步骤S1220中，将第二位BIT2载入到第二锁存器数据DLT2中(见图12的B1)。换言之，当第二位BIT2是“0”时，将反相输入信号nDI激活到逻辑状态“高”，使得第二锁存器数据DLT2锁存为逻辑状态“低”。同时，当第二位BIT2是“1”时，将输入信号DI激活到逻辑状态“高”，并且第二锁存器数据DLT2保持为逻辑状态“高”。
接着，在步骤S1230，将第二锁存器数据DLT2转储到第二公共位线BLc2上，以对第二存储单元MC2编程(见图12中的B2)。换言之，当第二位BIT2是“0”时，增加第二存储单元MC2的阈值电压，并且，当第二位BIT2是“1”时，第二存储单元MC2的阈值电压保持在其当前状态上。
接着，在步骤S1240中，通过第二公共位线BLc2，在第二读出端子NSEN2上反映、或指示相对于第二参考电压VR2的、第二存储单元MC2的阈值电压的值(见图12中的B3)。换言之，根据第二存储单元MC2的阈值电压是否大于或等于第二参考电压VR2，确定通过第二公共位线BLc2向第二读出端子NSEN2传送的电压的电平。更具体地，当第二存储单元MC2的阈值电压高于第二参考电压VR2时，将第二公共位线BLc2和第二读出端子NSEN2的电压电平驱动到电源电压VDD。相反，当第二存储单元MC2的阈值电压低于第二参考电压VR2时，将第二公共位线BLc2和第二读出端子NSEN2的电压电平驱动到接地电压VSS。
在步骤S1250中，将第二锁存器控制信号LCH2生成为具有逻辑状态“高”的脉冲。响应于该脉冲，第二锁存器数据DLT2基于第二读出端子NSEN2的电压电平，选择性地从逻辑状态“低”切换到逻辑状态“高”(见图12中的B4)。具体地，当第二读出端子NSEN2的电压电平接近于电源电压VDD时，第二锁存器数据DLT2从逻辑状态“低”切换到逻辑状态“高”。相反，当第二读出端子NSEN2的电压电平接近于接地电压VSS时，第二锁存器数据DLT2保持在其当前状态上。
当第二锁存器数据DLT2在步骤S1250之后处于逻辑状态“低”时，则第二存储单元MC2的阈值电压还没有被增加到第二阈值电压分布G2内。
在步骤S1260中，将第二输出控制信号DIO2生成为具有逻辑状态“高”的脉冲。响应于该脉冲，通过内部数据线IDL，从半导体存储器件读取和传递出第二锁存器数据DLT2的逻辑状态(见图12中的B5)。接着，在步骤S1270中，基于从半导体存储器件读取出的第二锁存器数据DLT2的逻辑状态，确定第二页编程操作的成功与否。当在步骤S1260中读取的第二锁存器数据DLT2的逻辑状态是“高”时，第二存储单元MC2已被成功编程。否则，当在步骤S1260中读取的第二锁存器数据DLT2的逻辑状态是“低”时，则第二存储单元MC2尚未被成功编程，即，已发生“编程失败”。
当检测到编程失败时，通过在步骤S1230中向存储单元MC2施加递增的字线电压以增大第二存储单元MC2的阈值电压，来重复步骤S 1230到S1270，直到实现编程成功，或者可选地，直到执行了预定次数的迭代。
当在步骤S1270中检测到第二存储单元MC2已被成功编程时，在步骤S1280中确认第二页编程操作的完成。
图13是示出在执行了第二页编程操作之后、第一和第二存储单元MC1和MC2的阈值电压的变化的图。
当第一和第二位BIT1和BIT2都是“1”(情况21)时，第一和第二存储单元MC1和MC2的阈值电压保持为擦除状态，即，在第一阈值电压分布G1内。
当第一位BIT1是“1”而第二位BIT2是“0”(情况22)时，第一存储单元MC1的阈值电压保持在第一阈值电压分布G1内，而第二存储单元MC2的阈值电压被增大到第二阈值电压分布G2内。
当第一位BIT1是“0”而第二位BIT2是“1”(情况23)时，第一存储单元MC1的阈值电压保持在第二阈值电压分布G2内，而第二存储单元MC2的阈值电压保持在第一阈值电压分布G1内。
最后，当第一和第二位BIT1和BIT2是“0”(情况24)时，第一存储单元MC1的阈值电压保持在第二阈值电压分布G2内，而第二存储单元MC2的阈值电压增大到第二阈值电压分布G2内。
图14A和14B是示出编程方法中的第三页编程操作的流程图。图15A和15B是对应于图14A和14B的流程图的数据流图。在第三页编程操作中，根据第三位BIT3的逻辑状态，第一和第二存储单元MC1和MC2的阈值电压被编程到第三阈值电压分布G3内。
参考图14A和14B，在步骤S1305中，将第一和第二锁存器数据DLT1和DLT2设置为逻辑状态“高”。
在步骤S1310中，载入第三位BIT3作为第一锁存器数据DLT1和第二锁存器数据DLT2(见图15A中的C1)。具体地，当第三位BIT3是“0”时，将反相输入信号nDI激活到逻辑状态“高”，使得第一锁存器数据DLT1和第二锁存器数据DLT2锁存为逻辑状态“低”。另一方面，当第三位BIT3是“1”时，将输入信号DI激活到逻辑状态“高”，并且第一和第二锁存器数据DLT1和DLT2保持为逻辑状态“高”。
接着，在步骤S1315中，在第一读出端子NSEN1上反映、或指示相对于第二参考电压VR2的、第二存储单元MC2的阈值电压的电平(见图15A中的C2)。将切换信号VSW激活到逻辑状态“高”，使得第二公共位线BLc2连接到第一公共位线BLc1。
接着，在步骤S1320，将输入信号DI激活到逻辑状态“高”，并在激活输入信号DI时，基于在步骤S1315中获得的第一读出端子NSEN1的电压电平，选择性地切换在步骤S1310中载入的第一锁存器数据DLT1(见图15A中的C3)。
具体地，当第三位BIT3是“0”时，如果第二位BIT2是“0”，则第一锁存器数据DLT1将从逻辑状态“低”切换到逻辑状态“高”。当第三位BIT3是“1”时，第一锁存器数据DLT1将保持在逻辑状态“高”。当第二位BIT2是“1”而第三位BIT3是“0”时，第一锁存器数据DLT1将保持在逻辑状态“低”。
接着，在步骤S1325中，将第一转储信号DUMP1激活到逻辑状态“高”，并且在第二读出端子NSEN2上指示相对于第一参考电压VR1的、第一存储单元MC1的阈值电压的电平(见图15A的C4和C4’)。此外，将切换信号VSW激活到逻辑状态“高”，使得第一公共位线BLc1连接到第二公共位线BLc2。
接着，在步骤S1330中，将输入信号DI激活到逻辑状态“高”，并在激活输入信号DI时，基于在步骤S1325中获得的第二读出端子NSEN2的电压电平，选择性地切换在步骤S1310中载入的第二锁存器数据DLT2(见图15A中的C5)。
当第三位BIT3是“0”时，在第一锁存器数据DLT1处于逻辑状态“低”且第一位BIT1是“0”时，第二锁存器数据DLT2从逻辑状态“低”切换到逻辑状态“高”。
图16示出在执行了步骤S1330之后第一和第二锁存器数据DLT1和DLT2的逻辑状态。例如，在图16中，情况31到情况34示出第三位BIT3是“0”的情况。当第一和第二位BIT1和BIT2是“1”(情况31)时，第一锁存器数据DLT1和第二锁存器数据DLT2都保持在逻辑状态“低”。
当第一位BIT1是“1”而第二位BIT2是“0”(情况32)时，第一锁存器数据DLT1切换到逻辑状态“高”，并且第二锁存器数据DLT2保持在逻辑状态“低”。
当第一位BIT1是“0”而第二位BIT2是“1”(情况33)时，第一锁存器数据DLT1保持在逻辑状态“低”，并且第二锁存器数据DLT2切换到逻辑状态“高”。
当第一和第二位BIT1和BIT2是“0”(情况34)时，第一锁存器数据DLT1切换到逻辑状态“高”，并且第二锁存器数据DLT2都保持在逻辑状态“低”。
最后，当第三位BIT3是“1”(情况35)时，不管第一和第二位BIT1和BIT2如何，第一锁存器数据DLT1和第二锁存器数据DLT2保持在逻辑状态“高”。
接着，在步骤S1335，使用在步骤S1320和S1330中切换的第一和第二锁存器数据DLT1和DLT2，对第一和第二存储单元MC1和MC2编程(见图15B中的C6)。当第三位BIT3是“1”时，第一存储单元MC1的阈值电压保持在其先前的状态上。相反，当第三位BIT3是“0”时，第一或第二存储单元MC1或MC2的阈值电压增大到第三阈值电压分布G3。
接着，在步骤S1340中，通过第一公共位线BLc1，在第一读出端子NSEN1上反映相对于第二参考电压VR2的、第一存储单元MC1的阈值电压的电平(见图15B中的C7)。
在步骤S1345中，将第一锁存器控制信号LCH1生成为具有逻辑状态“高”的脉冲，并且将输入信号DI激活到逻辑状态“高”。结果，根据第一读出端子NSEN1的电压电平，第一锁存器数据DLT1选择性地从逻辑状态“低”切换到逻辑状态“高”(见图15B中的C8)。
在步骤S1350中，通过第二公共位线BLc2，在第二读出端子NSEN2上反映相对于第二参考电压VR2的、第二存储单元MC2的阈值电压的电平(见图15B中的C9)。
在步骤S1355中，将第二锁存器控制信号LCH2生成为具有逻辑状态“高”的脉冲，并且将输入信号DI激活到逻辑状态“高”。结果，根据第二读出端子NSEN2的电压电平，第二锁存器数据DLT2选择性地从逻辑状态“低”切换到逻辑状态“高”(见图15B中的C10)。
在步骤S1360中，同时或顺序地将第一输出控制信号DIO1和第二输出控制信号DIO2生成为具有逻辑电平“高”的脉冲，使得从半导体存储器件读取和输出第一和第二锁存器数据DLT1和DLT2的逻辑状态(见图15B的C11)。在步骤S1365中，确定编程成功或失败。
当检测到编程失败时，通过在步骤S1335中向存储单元MC1和MC2施加递增的字线电压，来重复步骤S1335到S1365。
当确定编程成功时，在步骤S1370中确认完成第三页编程操作。
图17是示出在执行了第三页编程操作之后、第一和第二存储单元MC1和MC2的阈值电压的变化的图。
参考图17，当所有第一、第二和第三位BIT1、BIT2和BIT3都是“1”(情况41)时，第一和第二存储单元MC1和MC2的阈值电压保持为擦除状态，即，在第一阈值电压分布G1内。
当第一和第二位BIT1和BIT2是“1”而第三位BIT3是“0”时(情况42)时，第一和第二存储单元MC1和MC2的阈值电压都增大到第三阈值电压分布G3内。
当第一位BIT1是“1”、第二位BIT2是“0”、且第三位BIT3是“1”(情况43)时，第一存储单元MC1的阈值电压保持在第一阈值电压分布G1内，而第二存储单元MC2的阈值电压保持在第二阈值电压分布G2内。
当第一位BIT1是“1”、第二位BIT2是“0”、且第三位BIT3是“0”(情况44)时，第一存储单元MC1的阈值电压保持在第一阈值电压分布G1内，而第二存储单元MC2的阈值电压增大到第三阈值电压分布G3内。
当第一位BIT1是“0”、第二位BIT2是“1”、且第三位BIT3是“1”(情况45)时，第一存储单元MC1的阈值电压保持在第二阈值电压分布G2内，而第二存储单元MC2的阈值电压保持在第一阈值电压分布G1内。
当第一位BIT1是“0”、第二位BIT2是“1”、且第三位BIT3是“0”(情况46)时，第一存储单元MC1的阈值电压增大到第三阈值电压分布G3内，而第二存储单元MC2的阈值电压保持在第一阈值电压分布G1内。
当第一位BIT1是“0”、第二位BIT2是“0”、且第三位BIT3是“1”(情况47)时，第一和第二存储单元MC1和MC2的阈值电压都保持在第二阈值电压分布G2内。
当第一、第二和第三位BIT1、BIT2和BIT3都是“0”(情况48)时，第一存储单元MC1的阈值电压保持在第二阈值电压分别G2内，而第二存储单元MC2的阈值电压增大到第三阈值电压分布G3内。
在上述对非易失性半导体存储器件编程的方法中，根据按顺序向非易失性半导体存储器件提供的第一到第三位BIT1、BIT2和BIT3各自的逻辑状态来控制和修改第一和第二存储单元MC1和MC2的阈值电压。对于每个位，通过一次或两次校验读取操作来确定编程成功与否。因此，通过使用该编程方法，可在编程期间显著地改善非易失性存储器件的整体操作速度。
当第一到第三位BIT1到BIT3分别是“1”、“1”和“0”时，第一和第二存储单元MC1和MC2的阈值电压增大到第三阈值电压分布G3内。
将第一位BIT1映射到相对于第一参考电压VR1的、第一存储单元MC1的阈值电压电平。具体地，当第一位BIT1是“1”时，第一存储单元MC1的阈值电压低于第一参考电压VR1，而当第一位BIT1是“0”时，第一存储单元MC1的阈值电压高于第一参考电压VR1。
类似地，将第二位BIT2映射到相对于第一参考电压VR1的、第二存储单元MC2的阈值电压的电平。
同时，将第三位BIT3映射到相对于第二参考电压VR2的、第一和第二存储单元MC1和MC2的阈值电压的电平。当第三位BIT3是“1”时，第一和第二存储单元MC1和MC2的阈值电压保持在第二参考电压VR2之下。然而，当第三位BIT3是“0”时，第一存储单元MC1和/或第二存储单元MC2的阈值电压的电平增大到在第二参考电压VR2之上。
下面根据本发明的一个实施例说明用于图5所示的非易失性半导体存储器件的读取方法。根据该方法，第一到第三位BIT1到BIT3不需要必须按特定次序读取。
图18A和18B是示出读取方法中的第一页读取操作的流程图。图19A和图19B是对应于图18A和图18B的流程图的数据流图。
参考图18A和18B，将反相输入信号nDI激活到逻辑状态“高”，并且当激活反相输入信号nDI时，将第一和第二锁存器数据DLT1和DLT2重置为逻辑状态“低”(见图19A的D1)。
接着，在步骤S1420中，在第一读出端子NSEN1上反映相对于第二参考电压VR2的、第一存储单元MC1的阈值电压的电平，并且在第二读出端子NSEN2上反映相对于第二参考电压VR2的、第二存储单元MC2的阈值电压的电平(见图19A的D2)。
接着，在步骤S1430中，将第一和第二锁存器控制信号LCH1和LCH2生成为具有逻辑状态“高”的脉冲，并且将输入信号DI激活到逻辑状态“高”。根据第一和第二读出端子NSEN1和NSEN2的电压电平，选择性地将第一和第二锁存器数据DLT1和DLT2从逻辑状态“低”切换到逻辑状态“高”(见图19A中的D3)。结果，在图17中的情况42和情况46的情况下，第一锁存器数据DLT1切换到逻辑状态“高”，而在图17的情况42、情况44和情况48的情况下，第二锁存器数据DLT2切换到逻辑状态“高”。
接着，在步骤S1440中，将第二转储信号DUMP2和切换信号VSW激活到逻辑状态“高”，并且在第一读出端子NSEN1上反映第二锁存器数据DLT2的逻辑状态(见图19A的D4和D4’)。
在步骤S1450中，将反相输入信号nDI激活到逻辑状态“高”(见图19A的D5)，并且将第一锁存器控制信号LCH1激活到逻辑状态“高”，使得第一锁存器数据DLT1从逻辑状态“高”切换到逻辑状态“低”(见图19A的D4)。结果，仅仅在图17的情况42的情况下，第一锁存器数据DLT1处于逻辑状态“高”。在除了情况42的其他情况下，第一锁存器数据DLT1处于逻辑状态“低”。
在步骤S1460中，将第二锁存器数据DLT2设置为逻辑状态“高”(见图19B中的D6)。
接着，在步骤S1470和S1480中，基于第一存储单元MC1的逻辑状态和在步骤S1450中切换的第一锁存器数据，第二锁存器数据DLT2从逻辑状态“高”切换到逻辑状态“低”。
具体地，在步骤S1470中，通过第二公共位线BLc2在第二读出端子NSEN2上反映相对于第一参考电压VR1的、第一存储单元MC1的阈值电压的电平，以及第一锁存器数据DLT1(见图19B中的D7和D7’)。在步骤S1470期间，将切换信号VSW激活到逻辑状态“高”，使得第一公共位线BLc1连接到第一公共位线BLc2，并且将第一转储信号DUMP1激活到逻辑状态“高”。
在步骤S1480中，基于在步骤S1470中获得的第二读出端子NSEN2的电压电平，第二锁存器数据DLT2从逻辑状态“高”切换到逻辑状态“低”(见图19B的D8)。在步骤S1480期间，将反相输入信号nDI激活到逻辑状态“高”。
下面说明第二锁存器数据DLT2的逻辑状态在步骤S1480中的变化。具体地，当第一存储单元MC1的阈值电压低于第一参考电压VR1(图17的情况41、情况43和情况44)以及当第一锁存器数据DLT1处于逻辑状态“高”(图17的情况42)时，第二锁存器数据DLT2从逻辑状态“高”切换到逻辑状态“低”。否则(例如，图17的情况45到情况48)，第二锁存器数据DLT2保持在逻辑状态“高”。
在步骤S1490中，将第二输出控制信号DIO2生成为具有逻辑状态“高”的脉冲，并且从半导体存储器件读取和输出第二锁存器数据DLT2的逻辑状态，使得可以标识第一位BIT1的逻辑状态(见图19B的D9)。
当在步骤S1490中输出的第二锁存器数据DLT2的逻辑状态具有逻辑状态“高”时，第一位BIT1是“1”，而当在步骤S1490中输出的第二锁存器数据DLT2的逻辑状态具有逻辑状态“低”时，第一位BIT1是“0”。
因此，可使用上述方法在单次读取操作中确定第一位BIT1的值。
图20A和20B是示出在用于非易失性半导体存储器件的读取方法中的第二页读取步骤的流程图。图21A和图21B是对应于图20A和图20B的流程图的数据流图。
参考图20A和20B，在步骤S1510中，将反相输入信号nDI激活到逻辑状态“高”，并且将第一和第二锁存器数据DLT1和DLT2重置为逻辑状态“低”(见图21A的E1)。
另外，在步骤S1520中，在第一读出端子NSEN1上反映相对于第二参考电压VR2的、第一存储单元MC1的阈值电压的电平，并且在第二读出端子NSEN2上反映相对于第二参考电压VR2的、第二存储单元MC2的阈值电压的电平(见图21A的E2)。
接着，在步骤S1530中，将第一和第二锁存器控制信号LCH1和LCH2生成为具有逻辑状态“高”的脉冲，并且将输入信号DI激活到逻辑状态“高”。在此情况下，根据第一和第二读出端子NSEN1和NSEN2的电压电平，将第一和第二锁存器数据DLT1和DLT2从逻辑状态“低”切换到逻辑状态“高”(见图21A中的E3)。结果，在图17中的情况42和情况46的情况下，第一锁存器数据DLT1切换到逻辑状态“高”。另外，在图17的情况42、情况44和情况48的情况下，第二锁存器数据DLT2切换到逻辑状态“高”。
另外，在步骤S1540中，在第一读出端子NSEN1反映第二锁存器数据DLT2。在此情况下，将第二转储信号DUMP2和切换信号VSW激活到逻辑状态“高”(见图21A的E4和E4’)。
另外，在步骤S1550中，将第一锁存器控制信号LCH1激活到逻辑状态“高”，使得第一锁存器数据DLT1从逻辑状态“高”切换到逻辑状态“低”(见图21A的E4)。在此情况下，将反相输入信号nDI激活到逻辑状态“高”(见图21A的E5)。结果，仅仅在图17的情况42的情况下，第一锁存器数据DLT1处于逻辑状态“高”。在除了情况42的其他情况下，第一锁存器数据DLT1处于逻辑状态“低”。
在步骤S1560中，将第二锁存器数据DLT2设置为逻辑状态“高”(见图21B中的E6)。
此后，在步骤S1570和S1580中，使用第二存储单元MC2的数据和在步骤S1550中切换的第一锁存器数据DLT1，将第二锁存器数据DLT2从逻辑状态“高”切换到逻辑状态“低”。
更具体地，在步骤S1570中，通过第二公共位线BLc2在第二读出端子NSEN2上反映相对于第一参考电压VR1的、第二存储单元MC2的阈值电压的电平，以及第一锁存器数据DLT1(见图21B中的E7和E7’)。在此情况下，将切换信号VSW激活到逻辑状态“高”，使得第一公共位线BLc1连接到第二公共位线BLc2。将第一转储信号DUMP1激活到逻辑状态“高”。
另外，在步骤S1580中，使用在步骤S1570中获得的第二读出端子NSEN2的电压电平，将第二锁存器数据DLT2从逻辑状态“高”切换到逻辑状态“低”(见图21B的E8)。在此情况下，将反相输入信号nDI激活到逻辑状态“高”。
下面说明第二锁存器数据DLT2的逻辑状态在步骤S1580中的变化。当第二存储单元MC2的阈值电压低于第一参考电压VR1(图17的情况41、情况45和情况46)以及当第一锁存器数据DLT1处于逻辑状态“高”(图17的情况42)时，第二锁存器数据DLT2从逻辑状态“高”切换到逻辑状态“低”。
在其余情况(图17的情况43、情况44、情况47和情况48)下，第二锁存器数据DLT2保持在逻辑状态“高”。
接着，在步骤S1590中，将第二输出控制信号DIO2生成为具有逻辑状态“高”的脉冲，并且从半导体存储器件读取和输出第二锁存器数据DLT2的逻辑状态，以标识第二位BIT2(见图21B的E9)。
典型地，将步骤S1590中具有逻辑状态“高”的输出数据解释为指示第二位BIT2是“1”，而将步骤S1590中具有逻辑状态“低”的输出数据解释为指示第二位BIT2是“0”。
根据上述方法，通过单次读取操作表示第二位BIT2。
图22是示出上述读取方法中的第三页读取步骤的流程图。图23是对应于图22的流程图的数据流图。在第三页读取步骤中，确定第一和第二存储单元MC1和MC2的阈值电压，以读取第三位BIT3。
参考图23，在步骤S1610中，将第一和第二锁存器数据DLT1和DLT2设置为逻辑状态“高”(见图23的F1)。
接着，在步骤S1620中，在第一读出端子NSEN1上反映相对于第二参考电压VR2的、第一存储单元MC1的阈值电压，并且在第二读出端子NSEN2上反映相对于第二参考电压VR2的、第二存储单元MC2的阈值电压(见图23的F2)。
在步骤S1630中，将第一和第二锁存器控制信号LCH1和LCH2生成为具有逻辑状态“高”的脉冲，并且将反相输入信号nDI激活到逻辑状态“高”。在此情况下，根据第一和第二读出端子NSEN1和NSEN2的电压电平，选择性地将第一和第二锁存器数据DLT1和DLT2从逻辑状态“高”切换到逻辑状态“低”(见图23中的F3)。结果，在图17中的情况42和情况46的情况下，第一锁存器数据DLT1切换到逻辑状态“低”。另外，在图17的情况42、情况44和情况48的情况下，第二锁存器数据DLT2切换到逻辑状态“低”。
在步骤S1640中，将第一和第二读出端子NSEN1和NSEN2预充电到电源电压VDD。
在步骤S1650中，将第一转储信号DUMP1和切换信号VSW激活到逻辑状态“高”，并且在第二读出端子NSEN2上反映第一锁存器数据DLT1。结果，在图17的情况42和情况46的情况下，第二读出端子NSEN2保持在电源电压VDD。然而，在其余情况下，第二读出端子NSEN2切换到接地电压VSS。
接着，在步骤S1660中，将反相输入信号nDI激活到逻辑状态“高”，并基于在步骤S1650中获得的第二读出端子NSEN2的电压电平，将第二锁存器数据DLT2从逻辑状态“高”切换到逻辑状态“低”(见图23的F4)。更具体地，当第一和第二存储单元MC1和MC2的阈值电压高于第二参考电压VR2(图17的情况42、情况44、情况46和情况48)时，第二锁存器数据DLT2从逻辑状态“高”切换到逻辑状态“低”。在其他情况(图17的情况41、情况43、情况45和情况47)下，第二锁存器数据DLT2保持逻辑状态“高”。
在步骤S1670中，将第二输出控制信号DIO2生成为具有逻辑状态“高”的脉冲，并且从半导体存储器件读取和输出第二锁存器数据DLT2的逻辑状态，作为第三位BIT3(见图23的F7)。典型地，当步骤S1670中的输出数据具有逻辑状态“高”时，第三位BIT3是“1”，而当步骤S1670中的输出数据具有逻辑状态“低”时，第三位BIT3是“0”。
在上述方法中，可通过单次读取操作来标识第三位BIT3。
概言之，使用上述的用于非易失性半导体存储器件的读取方法，可使用单次数据输出操作来标识第一到第三位BIT1到BIT3的每一个。
如上所述，根据本发明的所选实施例的非易失性半导体存储器件包括可被编程为三个阈值电压电平的任一个的存储单元、以及用于控制存储单元的页缓冲器。
上述3电平非易失性半导体存储器件具有比2电平非易失性半导体存储器件更高的集成度。此外，上述3电平非易失性半导体存储器件倾向于具有比4电平非易失性半导体存储器件更高的可靠性。
另外，在3电平非易失性半导体存储器件中，在第一偶串和第二偶串对、和第一奇串和第二奇串对中分离地布置形成一对的第一和第二存储单元。因此，在3电平非易失性半导体存储器件中，当选择和驱动第一和第二偶串中的第一和第二存储单元时，第一和第二奇位线用作屏蔽线。此外，当选择和驱动第一和第二偶串中的第一和第二存储单元时，第一和第二偶位线用作屏蔽线。
如上所述，偶位线或奇位线用作屏蔽线，以防止噪声和电容性耦合，由此改善非易失性半导体存储器件的操作特性。
此外，可通过单次数据输出操作来读取在非易失性半导体存储器件中存储的第一到第三位的每一个。因此，可高效地操作该非易失性半导体存储器件。
前述的示例实施例是教导示例。本领域技术人员将理解，可对示例实施例进行各种形式和细节上的修改，而不会脱离如随后的权利要求所限定的本发明的范围。

Claims (23)

1.一种非易失性半导体存储器件，包括：
存储器阵列，包括分别连接到第一偶位线和第一奇位线的非易失性存储单元的第一偶串和第一奇串、分别连接到第二偶位线和第二奇位线的非易失性存储单元的第二偶串和第二奇串，其中，第一偶位线和第一奇位线在编程和读取操作期间选择性地连接到第一公共位线，并且其中，第二偶位线和第二奇位线在编程和读取操作期间选择性地连接到第二公共位线；
页缓冲器，通过第一和第二公共位线而耦合到存储器阵列，并且被配置为驱动第一和第二公共位线，以将第一位到第三位的数据映射到形成一对非易失性存储单元的第一和第二非易失性存储单元的阈值电压分布的电平，所述第一位到第三位被顺序地从外部系统传递到所述页缓冲器；以及
行译码器，被配置为控制存储器阵列的所选择的非易失性存储单元的字线；
其中，形成一对非易性存储单元的第一和第二存储单元连接到相同字线，并且分别被布置在第一偶串和第二偶串中，或分别布置在第一奇串和第二奇串中。
2.如权利要求1所述的非易失性半导体存储器件，其中，所述页缓冲器包括：开关，用于控制第一公共位线与第二公共位线之间的连接；
第一锁存器块，连接到第一公共位线，并被配置为存储第一锁存数据；以及
第二锁存器块，连接到第二公共位线，并被配置为存储第二锁存数据。
3.如权利要求2所述的非易失性半导体存储器件，其中所述第一锁存器块包括：
第一读出端子，响应于第一位线连接信号而连接到第一公共位线；
第一锁存器单元，用于存储第一锁存器数据，其中所述第一锁存器单元适用于响应于第一缓冲器选择信号而将数据传送到第一读出端子；
第一切换单元，被驱动来响应于第一读出端子的电压电平而切换第一锁存器数据；
第一锁存器控制单元，被驱动来设置和重置第一锁存器数据；以及
第一转储单元，被驱动来基于第一锁存器数据而对第一读出端子的电压电平进行放电。
4.如权利要求3所述的非易失性半导体存储器件，其中所述第一锁存器块还包括：第一输出单元，被驱动来将第一锁存器数据输出到内部数据线。
5.如权利要求4所述的非易失性半导体存储器件，其中所述第一锁存器块还包括：第一预充电单元，被驱动来对所述第一读出端子进行预充电。
6.如权利要求5所述的非易失性半导体存储器件，其中所述第一锁存器块还包括：第一位线连接单元，用于控制第一公共位线和所述第一读出端子之间的电连接。
7.如权利要求3所述的非易失性半导体存储器件，其中所述第二锁存器块包括：
第二读出端子，响应于第二位线连接信号而连接到第二公共位线；
第二锁存器单元，用于存储第二锁存器数据，其中所述第二锁存器能够响应于第二缓冲器选择信号而将数据传送到第二读出端子；
第二切换单元，被驱动来响应于第二读出端子的电压电平而切换第二锁存器数据；
第二锁存器控制单元，被驱动来设置和重置第二锁存器数据；以及
第二转储单元，被驱动来基于第二锁存器数据而对第二读出端子的电压电平进行放电。
8.如权利要求7所述的非易失性半导体存储器件，其中所述第二锁存器块还包括：第二输出单元，被驱动来将第二锁存器数据输出到内部数据线。
9.如权利要求8所述的非易失性半导体存储器件，其中所述第二锁存器块还包括：第二预充电单元，被驱动来对第二读出端子进行预充电。
10.如权利要求9所述的非易失性半导体存储器件，其中所述第二锁存器块还包括：第二位线选择单元，用于控制第二公共位线和第二读出端子之间的电连接。
11.如权利要求1所述的非易失性半导体存储器件，其中所述非易失性半导体存储器件是NAND型存储器件。
12.如权利要求1所述的非易失性半导体存储器件，其中所述第一和第二存储单元是3电平非易失性存储单元。
13.一种操作非易失性半导体存储器件的方法，该非易失性半导体存储器件包括分别连接到第一偶位线和第一奇位线的存储单元的第一偶串和第一奇串，和分别连接到第二偶位线和第二奇位线的存储单元的第二偶串和第二奇串，其中第一偶位线和第一奇位线在数据编程和读取操作期间选择性地连接到第一公共位线，并且第二偶位线和第二奇位线在数据编程和读取操作期间选择性地连接到第二公共位线，该方法包括：
首先基于第一位和第二位控制第一存储单元和第二存储单元的阈值电压；以及
在首先控制第一和第二存储单元的阈值电压之后，其次基于第三位控制第一和第二存储单元的阈值电压，
其中，所述第一位、第二位和第三位被顺序地从外部系统传递到所述非易失性半导体存储器件，所述第一和第二存储单元连接到相同字线，并且被分别布置在第一偶串和第二偶串中，或分别布置在第一奇串和第二奇串中。
14.如权利要求13所述的方法，其中，在已首先控制了第一和第二存储单元之后，其次基于第一和第二存储单元的阈值电压控制第一和第二存储单元的阈值电压。
15.如权利要求13所述的方法，其中所述非易失性半导体存储器件是NAND型非易失性半导体存储器件。
16.如权利要求13所述的方法，其中所述第一和第二存储单元是3电平非易失性存储单元。
17.一种操作非易失性半导体存储器件的方法，该非易失性半导体存储器件包括分别连接到第一偶位线和第一奇位线的存储单元的第一偶串和第一奇串、分别连接到第二偶位线和第二奇位线的存储单元的第二偶串和第二奇串，其中第一偶位线和第一奇位线在数据编程和读取操作期间选择性地连接到第一公共位线，并且第二偶位线和第二奇位线在数据编程和读取操作期间选择性地连接到第二公共位线，该方法包括：
通过相应的第一和第二公共位线，检测相对于第二参考电压的、第一和第二存储单元的阈值电压的电平；
基于第一和第二公共位线的相应电压电平来切换第一和第二锁存器数据；
通过第二公共位线，反映相对于第一参考电压的、第一或第二存储单元的阈值电压的电平，以及第一锁存器数据的电压电平；以及
基于第二公共位线的电压电平而切换第二锁存器数据；
其中所述第一和第二存储单元由相同字线控制，并且被分别布置在第一偶串和第二偶串中，或分别布置在第一奇串和第二奇串中。
18.如权利要求17所述的方法，其中所述第二参考电压高于第一参考电压。
19.如权利要求17所述的方法，其中所述非易失性半导体存储器件是NAND型非易失性半导体存储器件。
20.如权利要求17所述的方法，其中所述第一和第二存储单元是3电平非易失性存储单元。
21.一种操作非易失性半导体存储器件的方法，该非易失性半导体存储器件包括分别连接到第一偶位线和第一奇位线的存储单元的第一偶串和第一奇串、分别连接到第二偶位线和第二奇位线的存储单元的第二偶串和第二奇串，其中第一偶位线和第一奇位线在数据编程和读取操作期间选择性地连接到第一公共位线，并且第二偶位线和第二奇位线在数据编程和读取操作期间选择性地连接到第二公共位线，该方法包括：
(a)通过相应的第一和第二公共位线，检测相对于预定参考电压的、第一和第二存储单元的阈值电压的电平；
(b)根据通过(a)获得的第一和第二公共位线的相应电压电平，切换第一和第二锁存器数据；
(c)在第二公共位线上反映第一锁存器数据的电压电平；以及
(d)根据通过(c)获得的第二公共位线的电压电平，切换第二锁存器数据，
其中所述第一和第二存储单元由相同字线控制，并且被分别布置在第一偶串和第二偶串中，或分别布置在第一奇串和第二奇串中。
22.如权利要求21所述的方法，其中所述非易失性半导体存储器件是NAND型非易失性半导体存储器件。
23.如权利要求21所述的方法，其中所述第一和第二存储单元是3电平非易失性存储单元。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100666174B1 (ko) * 2005-04-27 2007-01-09 삼성전자주식회사 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법
KR100666185B1 (ko) * 2005-07-29 2007-01-09 삼성전자주식회사 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법
KR101177278B1 (ko) * 2007-10-08 2012-08-24 삼성전자주식회사 비휘발성 메모리 셀 프로그래밍 방법
JP2009134799A (ja) * 2007-11-29 2009-06-18 Toshiba Corp メモリシステム
US7852671B2 (en) 2008-10-30 2010-12-14 Micron Technology, Inc. Data path for multi-level cell memory, methods for storing and methods for utilizing a memory array
KR101016078B1 (ko) * 2009-01-21 2011-02-17 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 동작 방법
US8638602B1 (en) 2010-09-10 2014-01-28 Western Digital Technologies, Inc. Background selection of voltage reference values for performing memory read operations
JP2012160244A (ja) * 2011-02-02 2012-08-23 Lapis Semiconductor Co Ltd 半導体不揮発性メモリ
US8503237B1 (en) 2011-05-18 2013-08-06 Western Digital Technologies, Inc. System and method for data recovery in a solid state storage device
CN103208302B (zh) * 2012-01-17 2015-07-15 旺宏电子股份有限公司 一种存储装置及选取该存储装置中区域位线的方法
KR20180057431A (ko) * 2016-11-22 2018-05-30 삼성전자주식회사 비휘발성 메모리 장치
KR102427638B1 (ko) * 2018-01-10 2022-08-01 삼성전자주식회사 비휘발성 메모리 장치 및 이의 읽기 방법
JP7051484B2 (ja) * 2018-02-22 2022-04-11 キオクシア株式会社 半導体メモリ
JP6646103B2 (ja) * 2018-05-30 2020-02-14 ウィンボンド エレクトロニクス コーポレーション 半導体装置
CN109102834B (zh) * 2018-06-21 2020-12-01 普冉半导体(上海)股份有限公司 用于闪存页编程的数据锁存电路、页数据锁存器及方法
US11133062B1 (en) * 2020-05-07 2021-09-28 Micron Technology, Inc. Two memory cells sensed to determine one data value

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3210355B2 (ja) * 1991-03-04 2001-09-17 株式会社東芝 不揮発性半導体記憶装置
JPH0766304A (ja) * 1993-08-31 1995-03-10 Toshiba Corp 半導体記憶装置
JP3226677B2 (ja) * 1993-09-21 2001-11-05 株式会社東芝 不揮発性半導体記憶装置
JP3153730B2 (ja) * 1995-05-16 2001-04-09 株式会社東芝 不揮発性半導体記憶装置
JPH10112196A (ja) * 1996-08-12 1998-04-28 Sony Corp 不揮発性半導体記憶装置
KR100204803B1 (ko) * 1996-10-04 1999-06-15 윤종용 단일 비트셀 및 다중비트셀 동작의 동시적인 수행이 가능한 불휘발성 반도체 메모리 장치
JP3517081B2 (ja) * 1997-05-22 2004-04-05 株式会社東芝 多値不揮発性半導体記憶装置
JP3447939B2 (ja) * 1997-12-10 2003-09-16 株式会社東芝 不揮発性半導体メモリ及びデータ読み出し方法
KR100319559B1 (ko) * 1999-11-01 2002-01-05 윤종용 문턱 전압 분포들 사이의 마진을 일정하게 유지할 수 있는멀티-스테이트 불휘발성 반도체 메모리 장치
JP3983969B2 (ja) * 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
JP3472271B2 (ja) * 2001-02-13 2003-12-02 株式会社東芝 不揮発性半導体記憶装置
JP3875570B2 (ja) * 2001-02-20 2007-01-31 株式会社東芝 半導体記憶装置のデータ書き込み方法及び半導体記憶装置
US6671204B2 (en) * 2001-07-23 2003-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory device with page buffer having dual registers and methods of using the same
KR100454119B1 (ko) * 2001-10-24 2004-10-26 삼성전자주식회사 캐쉬 기능을 갖는 불 휘발성 반도체 메모리 장치 및 그것의 프로그램, 읽기, 그리고 페이지 카피백 방법들
US6549457B1 (en) 2002-02-15 2003-04-15 Intel Corporation Using multiple status bits per cell for handling power failures during write operations
KR100476888B1 (ko) * 2002-04-04 2005-03-17 삼성전자주식회사 온도보상기능을 가진 멀티비트 플래쉬메모리
US6847550B2 (en) 2002-10-25 2005-01-25 Nexflash Technologies, Inc. Nonvolatile semiconductor memory having three-level memory cells and program and read mapping circuits therefor
JP3878573B2 (ja) 2003-04-16 2007-02-07 株式会社東芝 不揮発性半導体記憶装置
KR100630535B1 (ko) * 2004-03-23 2006-09-29 에스티마이크로일렉트로닉스 엔.브이. 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법 및 회로
US7173859B2 (en) * 2004-11-16 2007-02-06 Sandisk Corporation Faster programming of higher level states in multi-level cell flash memory
KR100666174B1 (ko) * 2005-04-27 2007-01-09 삼성전자주식회사 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법
US7362616B2 (en) * 2005-07-28 2008-04-22 Stmicroelectronics S.R.L. NAND flash memory with erase verify based on shorter evaluation time
KR100666185B1 (ko) * 2005-07-29 2007-01-09 삼성전자주식회사 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법
KR100704033B1 (ko) * 2005-08-05 2007-04-04 삼성전자주식회사 전하 트랩 형의 3-레벨 불휘발성 반도체 메모리 장치 및이에 대한 구동방법

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