KR101177278B1 - 비휘발성 메모리 셀 프로그래밍 방법 - Google Patents

비휘발성 메모리 셀 프로그래밍 방법 Download PDF

Info

Publication number
KR101177278B1
KR101177278B1 KR1020070100889A KR20070100889A KR101177278B1 KR 101177278 B1 KR101177278 B1 KR 101177278B1 KR 1020070100889 A KR1020070100889 A KR 1020070100889A KR 20070100889 A KR20070100889 A KR 20070100889A KR 101177278 B1 KR101177278 B1 KR 101177278B1
Authority
KR
South Korea
Prior art keywords
threshold voltage
programming
memory cell
nonvolatile memory
bit
Prior art date
Application number
KR1020070100889A
Other languages
English (en)
Other versions
KR20090035871A (ko
Inventor
박주희
김영문
박윤동
이승훈
조경래
변성재
송승환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070100889A priority Critical patent/KR101177278B1/ko
Priority to US12/219,663 priority patent/US7885107B2/en
Priority to CN200810148926XA priority patent/CN101409107B/zh
Priority to EP08164640A priority patent/EP2048667B1/en
Priority to JP2008260910A priority patent/JP5455347B2/ja
Publication of KR20090035871A publication Critical patent/KR20090035871A/ko
Application granted granted Critical
Publication of KR101177278B1 publication Critical patent/KR101177278B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5648—Multilevel memory programming, reading or erasing operations wherein the order or sequence of the operations is relevant

Abstract

비휘발성 메모리 셀 프로그래밍 방법이 개시된다. 본 발명에 따른 비휘발성 메모리 셀의 프로그래밍 방법은, 제1 및 제2프로그래밍 단계, 제3프로그래밍 단계 및 제4 및 제5프로그래밍 단계를 구비한다. 제1 및 제2프로그래밍 단계는, 프로그래밍 대상 데이터의 제1비트와 제2비트 값에 따라, 상기 비휘발성 메모리 셀의 문턱 전압이 제1 내지 제4문턱 전압 분포들 중에서 하나의 문턱 전압 분포에 속하도록 프로그래밍 한다. 제3프로그래밍 단계는, 상기 데이터의 제3비트 값에 따라, 상기 제1비트와 상기 제2비트에 따른 문턱 전압을 그대로 유지시키거나 또는 상기 비휘발성 메모리 셀의 문턱 전압이 제5 내지 제8문턱 전압 분포들 중에서 사전에 정해진 하나의 문턱 전압 분포에 속하도록 프로그래밍 한다. 제4 및 제5프로그래밍 단계는, 상기 제1비트와 상기 제2비트 값에 따라, 상기 비휘발성 메모리 셀의 문턱 전압이 상기 제5 내지 제8문턱 전압 분포들 중에서 하나의 문턱 전압에 속하도록 프로그래밍 한다.

Description

비휘발성 메모리 셀 프로그래밍 방법{Programming method of non-volatile memory cell}
본 발명은 비휘발성 메모리 셀 프로그래밍 방법에 관한 것으로써, 특히 2비트 프로그래밍 과정을 이용하여 3비트 이상의 데이터를 프로그래밍 하는 비휘발성 메모리 셀 프로그래밍 방법에 관한 것이다.
전기적으로 소거 및 프로그램이 가능한 불휘발성 메모리 장치는 전원이 공급되지 않는 상태에서도 데이터를 보존할 수 있는 특징을 가지고 있으며, 대표적인 것으로 플래시 메모리가 있다.
플래시 메모리를 구성하는 메모리 셀들은 제어 게이트, 플로팅 게이트, 소스, 및 드레인을 구비하는 셀 트랜지스터로 구성된다. 플래시 메모리의 셀 트랜지스터는 F-N 터널링 메커니즘에 의해서 프로그램 되거나 소거된다.
셀 트랜지스터의 소거 동작은 셀 트랜지스터의 제어 게이트에 접지 전압을 인가하고, 반도체 기판(또는 벌크)에 전원 전압보다 높은 고전압을 인가함으로써 수행된다. 이러한 소거 바이어스 조건에 따르면, 플로팅 게이트와 벌크 사이의 큰 전압 차에 의해 이들 사이에 강한 전계가 형성되며, 그 결과 플로팅 게이트에 존재 하는 전자들은 F-N 터널링 효과에 의해서 벌크로 방출된다. 이 때, 소거된 셀 트랜지스터의 문턱 전압은 낮아진다.
셀 트랜지스터의 프로그램 동작은 제어 게이트에 전원 전압보다 높은 고전압을 인가하고, 드레인 및 벌크에 접지 전압을 인가함으로써 이루어진다. 이러한 바이어스 조건 하에서, 전자들이 F-N 터널링 효과에 의해서 셀 트랜지스터의 플로팅 게이트에 주입된다. 이 때 프로그램 된 셀 트랜지스터의 문턱 전압은 높아진다.
플로팅 게이트에 전자가 주입된 상태를 프로그램(program) 상태라고 하고, 플로팅 게이트에 전자가 없어진 상태를 소거(erase) 상태라고 한다. 프로그램 상태의 문턱 전압은 0보다 크고, 소거 상태의 문턱 전압은 0보다 작다.
최근에는 플래시 메모리의 집적도를 더욱 향상시키기 위해서 한 개의 메모리 셀에 복수의 데이터를 저장하는 멀티-레벨 플래시 메모리에 대한 연구가 활발히 진행되고 있다. 멀티-레벨 플래시 메모리의 메모리 셀에는 2비트 이상의 멀티-비트가 저장될 수 있다. 이렇게 멀티-비트를 저장하는 메모리 셀을 멀티-레벨 셀(multi-level cell)이라 하고, 이에 대해 단일-비트를 저장하는 메모리 셀을 단일-레벨 셀(single-level cell)이라 한다. 멀티-비트를 저장하기 위하여, 멀티-레벨 셀의 문턱 전압은 4개 이상의 문턱 전압 분포에 속할 수 있다. 여기에서, 각각의 문턱 전압 분포는 대응되는 데이터 저장 상태를 가지므로, 하나의 멀티-레벨 셀은 4개 이상의 데이터 저장 상태를 가질 수 있다. 하나의 멀티-레벨 셀에 3비트 이상의 데이터를 프로그래밍 하기 위해서는, 복잡한 프로그래밍 과정이 필요한 문제가 있다. 그에 따라, 메모리 장치의 페이지 버퍼도 복잡해지는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 2비트 프로그래밍 과정을 이용하여 3비트 이상의 데이터를 프로그래밍 하는 비휘발성 메모리 셀 프로그래밍 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 셀 프로그래밍 방법은, 제1 및 제2프로그래밍 단계, 제3프로그래밍 단계 및 제4 및 제5프로그래밍 단계를 구비한다. 제1 및 제2프로그래밍 단계는, 프로그래밍 대상 데이터의 제1비트와 제2비트 값에 따라, 상기 비휘발성 메모리 셀의 문턱 전압이 제1 내지 제4문턱 전압 분포들 중에서 하나의 문턱 전압 분포에 속하도록 프로그래밍 한다. 제3프로그래밍 단계는, 상기 데이터의 제3비트 값에 따라, 상기 제1비트와 상기 제2비트에 따른 문턱 전압을 그대로 유지시키거나 또는 상기 비휘발성 메모리 셀의 문턱 전압이 제5 내지 제8문턱 전압 분포들 중에서 사전에 정해진 하나의 문턱 전압 분포에 속하도록 프로그래밍 한다. 제4 및 제5프로그래밍 단계는, 상기 제1비트와 상기 제2비트 값에 따라, 상기 비휘발성 메모리 셀의 문턱 전압이 상기 제5 내지 제8문턱 전압 분포들 중에서 하나의 문턱 전압에 속하도록 프로그래밍 한다.
상기 제3프로그래밍 단계의 사전에 정해진 하나의 문턱 전압 분포는, 제5문턱 전압 분포일 수 있다.
상기 제4 및 제5프로그래밍 단계에서 상기 비휘발성 메모리 셀의 문턱 전압이 속하는 문턱 전압 분포의 위치는, 상기 제1 및 제2프로그래밍 단계에서 상기 비휘발성 메모리 셀의 문턱 전압이 속하는 문턱 전압 분포의 위치와 대칭적이다.
상기 제3프로그래밍 단계에서 상기 비휘발성 메모리 셀의 문턱 전압이 그대로 유지된 경우, 상기 제4 및 제5프로그래밍 단계는 수행되지 않을 수 있다.
본 발명에 따른 코드 매핑 방법은, 비휘발성 메모리 셀의 문턱 전압이 속할 수 있는 복수개의 문턱 전압 분포들에 코드들을 매핑하는 방법이다. 본 발명에 따른 코드 매핑 방법에서, 제1 내지 제4문턱 전압 분포들을 각각 가리키는 제1 내지 제4코드들의 제1비트와 제2비트는, 제5 내지 제8문턱 전압 분포들을 각각 가리키는 제5 내지 제8코드들의 제1비트와 제2비트와 각각 동일하다. 또한, 상기 제1 내지 제4코드들의 제3비트는, 상기 제5 내지 제8코드들의 제3비트와 각각 다르다.
상기 제1 내지 제4코드들의 제3비트는 서로 동일하고, 상기 제5 내지 제8코드들의 제3비트는 서로 동일할 수 있다.
본 발명에 따른 비휘발성 메모리 셀 프로그래밍 방법은, 2비트 프로그래밍 과정을 이용하여 3비트 이상의 데이터를 프로그래밍함으로써, 3비트 이상의 데이터를 프로그래밍 하기 위하여 복잡한 프로그래밍 과정을 이용하지 않아도 되는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
이하에서는, 8개의 문턱 전압 분포로 프로그래밍 되는 비휘발성 메모리 셀에 3비트의 데이터를 기입하는 과정을 설명한다. 그러나, 데이터의 비트수는 3에 한정되지 않고, 비휘발성 메모리 셀이 프로그래밍 될 수 있는 문턱 전압 분포의 개수도 8에 한정되지 않는다.
도 1(a)는 본 발명에 따른 비휘발성 메모리 셀 프로그래밍 방법을 설명하는 도면이다.
도 1(b)는 본 발명에 따른 비휘발성 메모리 셀 프로그래밍 방법에서 이용되는 코드들을 나타내는 도면이다.
도 1(a)와 도 1(b)를 참조하면, 본 발명에 따른 비휘발성 메모리 셀 프로그래밍 방법에서, 비휘발성 메모리 셀의 제1 내지 제8문턱 전압 분포(D1~D8)는, 제1 내지 제8코드(111, 110, 100, 101, 011, 010, 000, 001)에 각각 매핑될 수 있다. 즉, 기입 데이터가 '111', '110', '100', '101', '011', '010', '000', '001'이면, 비휘발성 메모리 셀의 문턱 전압은, 제1 내지 제8 문턱 전압 분포(D1~D8)에 속하도록 각각 프로그래밍 된다.
제1 내지 제4문턱 전압 분포들(D1~D4)을 각각 가리키는 제1 내지 제4코드들 의 제1비트와 제2비트는, 제5 내지 제8문턱 전압 분포들(D5~D8)을 각각 가리키는 제5 내지 제8코드들의 제1비트와 제2비트와 각각 동일하다. 좀 더 설명하면, 제1코드의 제1비트와 제2비트는 각각 '1'과 '1'이고, 제5코드의 제1비트와 제2비트도 각각 '1'과 '1'이다. 즉, 제1코드와 제5코드는 서로 동일한 제1비트와 제2비트를 가진다. 이와 같은 방식으로, 제2코드와 제6코드도 서로 동일한 제1비트와 제2비트를 가지고, 제3코드와 제7코드도 서로 동일한 제1비트와 제2비트를 가지고, 제4코드와 제8코드도 서로 동일한 제1비트와 제2비트를 가진다.
또한, 제1 내지 제4코드들의 제3비트는, 상기 제5 내지 제8코드들의 제3비트와 각각 다르다. 좀 더 설명하면, 제1 내지 제4코드들의 제3비트는 '1'인 반면에, 제5 내지 제8코드들의 제3비트는 '0'이다.
프로그래밍 대상 데이터의 제1 내지 제3비트를 프로그래밍 하기 위하여, 본 발명에 따른 비휘발성 메모리 셀 프로그래밍 방법은 제1 내지 제5프로그래밍 단계(도 1(a)의 1~5-2)를 구비한다.
제1프로그래밍 단계(도 1(a)의 1)는 제1문턱 전압 분포(D1)와 제2문턱 전압 분포(D2)를 이용하여 프로그래밍 대상 데이터의 제1비트를 프로그래밍 한다. 제2프로그래밍 단계(도 1(a)의 2-1, 2-2)는 제1 내지 제4문턱 전압 분포(D1~D4)를 이용하여 프로그래밍 대상 데이터의 제2비트를 프로그래밍 한다. 제3프로그래밍 단계(도 1(a)의 3-1, 3-2, 3-3, 3-4)는 제1 내지 제5문턱 전압 분포(D1~D5)를 이용하여 프로그래밍 대상 데이터의 제3비트를 프로그래밍 한다. 제4프로그래밍 단계(도 1(a)의 4)는 제5 및 제6문턱 전압 분포(D5, D6)를 이용하여 프로그래밍 대상 데이 터의 제1비트를 다시 프로그래밍 한다. 제5프로그래밍 단계(도 1(a)의 5-1, 5-2)는 제5 내지 제8문턱 전압 분포(D5~D8)를 이용하여 프로그래밍 대상 데이터의 제2비트를 다시 프로그래밍 한다.
도 1(a)를 참조하면, 제1프로그래밍 단계(1)와 제4프로그래밍 단계(4)는 서로 대칭적이고, 제2프로그래밍 단계(2-1, 2-2)와 제5프로그래밍 단계(5-1, 5-2)는 서로 대칭적이다. 그에 따라, 본 발명에 따른 비휘발성 메모리 셀 프로그래밍 방법은, 2비트 프로그래밍 과정을 이용하여 3비트 이상의 데이터를 프로그래밍함으로써, 3비트 이상의 데이터를 프로그래밍 하기 위하여 복잡한 프로그래밍 과정을 이용하지 않아도 되는 장점이 있다.
이하에서 도 2 내지 도 9를 참조하여, 제1 내지 제5프로그래밍 단계가 자세히 설명된다.
도 2는 본 발명에 따른 비휘발성 메모리 셀 프로그래밍 방법에서 제1비트와 제2비트를 프로그래밍 하는, 제1 및 제2프로그래밍 단계를 설명하는 도면이다.
도 3은 도 2의 제1비트를 프로그래밍 하는, 제1프로그래밍 단계를 나타내는 순서도이다.
도 4는 도 2의 제2비트를 프로그래밍 하는, 제2프로그래밍 단계를 나타내는 순서도이다.
도 2와 도 3을 참조하면, 메모리 셀에 제1비트(예를 들어, 최하위 비트)를 기입하는 제1프로그래밍 단계에서, 제1문턱 전압 분포(D1)와 제2문턱 전압 분포(D2)가 이용된다. 예를 들어, 제1비트가 '0'이면 메모리 셀의 문턱 전압은 제2문 턱 전압 분포(D2)에 속하도록 프로그래밍 되고, 제1비트가 '1'이면 메모리 셀의 문턱 전압은 제1문턱 전압 분포(D1)에 속한 상태로 유지된다.
제1비트를 기입한 이후에, 제1검증 전압(VR1)을 기준으로 하여, 제1비트가 정상적으로 프로그래밍 되었는지 검증할 수 있다. 제1검증 전압(VR1)은 제1문턱 전압 분포(D1)보다 높은 전압 레벨을 가지고 제2문턱 전압 분포(D2)보다 낮은 전압 레벨을 가진다. 그에 따라, 비휘발성 메모리 셀의 문턱 전압을 제1검증 전압(VR1)과 비교하면, 비휘발성 메모리 셀의 문턱 전압이 어떠한 문턱 전압 분포에 속해있는지 판단할 수 있고, 그 결과에 기초하여 비휘발성 메모리 셀에 제1비트가 정상적으로 프로그래밍 되었는지 판단할 수 있다. 예를 들어, 제1비트가 '0'이었고 비휘발성 메모리 셀의 문턱 전압이 제1검증 전압(VR1)보다 높은 경우에, 제1비트가 정상적으로 프로그래밍 되었다고 판단할 수 있다. 반면에, 제1비트가 '0'이었고 비휘발성 메모리 셀의 문턱 전압이 제1검증 전압(VR1)보다 낮은 경우에는, 제1비트가 정상적으로 프로그래밍 되지 않은 것으로 판단할 수 있다.
검증 결과 제1비트가 정상적으로 프로그래밍 되지 않은 경우에는, 제1비트를 프로그래밍 하는 과정이 다시 수행될 수 있다. 검증 결과 제1비트가 정상적으로 프로그래밍 된 경우에는, 제2비트를 기입하는 제2프로그래밍 단계가 수행된다.
도 2와 도 4를 참조하면, 제2비트를 기입하는 제2프로그래밍 단계에서, 제1프로그래밍 단계의 프로그래밍 결과에 기초하여, 제1문턱 전압 분포(D1)와 제4문턱 전압 분포(D4)가 이용되거나 또는 제2문턱 전압 분포(D2)와 제3문턱 전압 분포(D3)가 이용된다. 예를 들어, 제1비트가 '0'이었던 경우(제1프로그래밍 단계에서 메모 리 셀이 제2문턱 전압 분포(D2)로 기입된 경우), 제2비트가 '0'이면 메모리 셀의 문턱 전압은 제3문턱 전압 분포(D3)에 속하도록 프로그래밍 되고, 제2비트가 '1'이면 메모리 셀의 문턱 전압은 제2문턱 전압 분포(D2)에 속한 상태로 유지된다. 또한, 제1비트가 '1'이었던 경우(제1프로그래밍 단계에서 메모리 셀의 문턱 전압이 제1문턱 전압 분포(D1)에 속한 상태로 유지된 경우), 제2비트가 '0'이면 메모리 셀의 문턱 전압은 제4문턱 전압 분포(D4)에 속하도록 프로그래밍 되고, 제2비트가 '1'이면 메모리 셀의 문턱 전압은 제1문턱 전압 분포(D1)에 속한 상태로 유지된다.
제2비트를 기입한 이후에, 제2검증 전압(VR2)과 제3검증 전압(VR3)을 기준으로 하여, 제2비트가 정상적으로 프로그래밍 되었는지 검증할 수 있다. 제2검증 전압(VR2)은 제2문턱 전압 분포(D2)보다 높은 전압 레벨을 가지고 제3문턱 전압 분포(D3)보다 낮은 전압 레벨을 가진다. 제3검증 전압(VR3)은 제3문턱 전압 분포(D3)보다 높은 전압 레벨을 가지고 제4문턱 전압 분포(D4)보다 낮은 전압 레벨을 가진다. 그에 따라, 비휘발성 메모리 셀의 문턱 전압을 제2검증 전압(VR2) 및 제3검증 전압(VR3)과 비교하면, 비휘발성 메모리 셀의 문턱 전압이 어떠한 문턱 전압 분포에 속해있는지 판단할 수 있고, 그 결과에 기초하여 비휘발성 메모리 셀에 제2비트가 정상적으로 프로그래밍 되었는지 판단할 수 있다.
검증 결과 제2비트가 정상적으로 프로그래밍 되지 않은 경우에는, 제2비트를 프로그래밍 하는 과정이 다시 수행될 수 있다. 검증 결과 제2비트가 정상적으로 프로그래밍 된 경우에는, 제3비트를 기입하는 제3프로그래밍 단계가 수행된다.
도 5는 본 발명에 따른 비휘발성 메모리 셀 프로그래밍 방법에서 제3비트를 프로그래밍 하는, 제3프로그래밍 단계를 설명하는 도면이다.
도 6은 도 5의 제3비트를 프로그래밍 하는, 제3프로그래밍 단계를 나타내는 순서도이다.
도 5와 도 6을 참조하면, 메모리 셀에 제3비트를 기입하는 제3프로그래밍 단계에서, 비휘발성 메모리 셀의 문턱 전압을 그대로 유지시키거나 또는 비휘발성 메모리 셀의 문턱 전압이 제5문턱 전압 분포(D5)에 속하도록 프로그래밍 할 수 있다. 예를 들어, 제3비트가 '0'이면 메모리 셀의 문턱 전압은 제5문턱 전압 분포(D5)에 속하도록 프로그래밍 되고, 제3비트가 '1'이면 메모리 셀의 문턱 전압은 제1 및 제2프로그래밍 단계에서 프로그래밍 되었던 문턱 전압으로 유지된다.
여기에서, 제3프로그래밍 단계에서 비휘발성 메모리 셀의 문턱 전압이 제5문턱 전압 분포(D5)로 프로그래밍 되는 것은 예시이고, 제5 내지 제8문턱 전압 분포들(D5~D8) 중에서 사전에 정해진 하나의 문턱 전압 분포에 속하도록 프로그래밍 될 수 있다. 그러나, 이하에서는 설명의 편의를 위하여, 제3프로그래밍 단계에서 비휘발성 메모리 셀의 문턱 전압이 제5문턱 전압 분포(D5)로 프로그래밍 되는 것으로 가정하고 설명한다.
제3비트를 기입한 이후에, 제4검증 전압(VR4)을 기준으로 하여, 제3비트가 정상적으로 프로그래밍 되었는지 검증할 수 있다. 제4검증 전압(VR4)은 제4문턱 전압 분포(D4)보다 높은 전압 레벨을 가지고 제5문턱 전압 분포(D5)보다 낮은 전압 레벨을 가진다. 그에 따라, 비휘발성 메모리 셀의 문턱 전압을 제4검증 전압(VR4)과 비교하면, 비휘발성 메모리 셀에 제3비트가 정상적으로 프로그래밍 되었는지 판 단할 수 있다.
검증 결과 제3비트가 정상적으로 프로그래밍 되지 않은 경우에는, 제3비트를 프로그래밍 하는 과정이 다시 수행될 수 있다. 검증 결과 제3비트가 정상적으로 프로그래밍 된 경우에는, 제4 및 제5프로그래밍 단계가 수행된다.
도 7은 본 발명에 따른 비휘발성 메모리 셀 프로그래밍 방법에서 제4 및 제5프로그래밍 단계를 설명하는 도면이다.
제4 및 제5프로그래밍 단계는, 제5문턱 전압 분포(D5)를 기준으로 하고, 제5 내지 제8문턱 전압 분포(D5~D8)를 이용하여, 제1비트와 제2비트를 다시 프로그래밍 한다. 제4 및 제5프로그래밍 단계에서는, 제1 및 제2프로그래밍 단계와 동일한 프로그래밍 과정을 이용할 수 있다. 도 2와 도 7을 참조하면, 제1 및 제2프로그래밍 단계는 제1 내지 제4문턱 전압 분포(D1~D4)를 이용하고 제4 및 제5프로그래밍 단계는 제5 내지 제8문턱 전압 분포(D5~D8)를 이용하는 점을 제외하면, 서로 동일한 프로그래밍 과정을 이용하는 것을 알 수 있다.
도 8은 도 7의 제1비트를 프로그래밍 하는, 제4프로그래밍 단계를 나타내는 순서도이다.
도 9는 도 8의 제2비트를 프로그래밍 하는, 제5프로그래밍 단계를 나타내는 순서도이다.
도 7과 도 8을 참조하면, 제1비트를 기입하는 제4프로그래밍 단계에서, 제5문턱 전압 분포(D5)와 제6문턱 전압 분포(D6)가 이용된다. 예를 들어, 제1비트가 '0'이면 메모리 셀의 문턱 전압은 제6문턱 전압 분포(D6)에 속하도록 프로그래밍 되고, 제1비트가 '1'이면 메모리 셀의 문턱 전압은 제5문턱 전압 분포(D5)에 속한 상태로 유지된다. 이러한 제4프로그래밍 단계는 문턱 전압 분포의 레벨이 다른 점을 제외하면, 제1프로그래밍 단계와 동일한 방식을 이용한다.
제1비트를 기입한 이후에, 제5검증 전압(VR5)을 기준으로 하여, 제1비트가 정상적으로 프로그래밍 되었는지 검증할 수 있다. 제5검증 전압(VR5)은 제5문턱 전압 분포(D5)보다 높은 전압 레벨을 가지고 제6문턱 전압 분포(D6)보다 낮은 전압 레벨을 가진다. 그에 따라, 비휘발성 메모리 셀의 문턱 전압을 제5검증 전압(VR5)과 비교하면, 비휘발성 메모리 셀의 문턱 전압이 어떠한 문턱 전압 분포에 속해있는지 판단할 수 있고, 그 결과에 기초하여 비휘발성 메모리 셀에 제1비트가 정상적으로 프로그래밍 되었는지 판단할 수 있다.
제4프로그래밍 단계 이후에 수행되는 검증 단계도 검증 전압 분포의 레벨이 다른 점을 제외하면, 제1프로그래밍 단계 이후에 수행되는 검증 단계와 동일한 방식을 이용한다.
검증 결과 제1비트가 정상적으로 프로그래밍 되지 않은 경우에는, 제1비트를 프로그래밍 하는 과정이 다시 수행될 수 있다. 검증 결과 제1비트가 정상적으로 프로그래밍 된 경우에는, 제2비트를 기입하는 제5프로그래밍 단계가 수행된다.
도 7와 도 9를 참조하면, 제2비트를 기입하는 제5프로그래밍 단계에서, 제4프로그래밍 단계의 프로그래밍 결과에 기초하여, 제5문턱 전압 분포(D5)와 제8문턱 전압 분포(D8)가 이용되거나 또는 제6문턱 전압 분포(D6)와 제7문턱 전압 분포(D7)가 이용된다. 예를 들어, 제1비트가 '0'이었던 경우(제4프로그래밍 단계에서 메모 리 셀이 제6문턱 전압 분포(D6)로 기입된 경우), 제2비트가 '0'이면 메모리 셀의 문턱 전압은 제7문턱 전압 분포(D7)에 속하도록 프로그래밍 되고, 제2비트가 '1'이면 메모리 셀의 문턱 전압은 제6문턱 전압 분포(D6)에 속한 상태로 유지된다. 또한, 제1비트가 '1'이었던 경우(제4프로그래밍 단계에서 메모리 셀의 문턱 전압이 제5문턱 전압 분포(D5)에 속한 상태로 유지된 경우), 제2비트가 '0'이면 메모리 셀의 문턱 전압은 제8문턱 전압 분포(D8)에 속하도록 프로그래밍 되고, 제2비트가 '1'이면 메모리 셀의 문턱 전압은 제5문턱 전압 분포(D5)에 속한 상태로 유지된다.
이러한 제5프로그래밍 단계는 문턱 전압 분포의 레벨이 다른 점을 제외하면, 제2프로그래밍 단계와 동일한 방식을 이용한다.
제2비트를 기입한 이후에, 제6검증 전압(VR6)과 제7검증 전압(VR7)을 기준으로 하여, 제2비트가 정상적으로 프로그래밍 되었는지 검증할 수 있다. 제6검증 전압(VR6)은 제6문턱 전압 분포(D6)보다 높은 전압 레벨을 가지고 제7문턱 전압 분포(D7)보다 낮은 전압 레벨을 가진다. 제7검증 전압(VR7)은 제7문턱 전압 분포(D7)보다 높은 전압 레벨을 가지고 제8문턱 전압 분포(D8)보다 낮은 전압 레벨을 가진다. 그에 따라, 비휘발성 메모리 셀의 문턱 전압을 제6검증 전압(VR6) 및 제7검증 전압(VR7)과 비교하면, 비휘발성 메모리 셀의 문턱 전압이 어떠한 문턱 전압 분포에 속해있는지 판단할 수 있고, 그 결과에 기초하여 비휘발성 메모리 셀에 제2비트가 정상적으로 프로그래밍 되었는지 판단할 수 있다.
제5프로그래밍 단계 이후에 수행되는 검증 단계도 검증 전압 분포의 레벨이 다른 점을 제외하면, 제2프로그래밍 단계 이후에 수행되는 검증 단계와 동일한 방 식을 이용한다.
검증 결과 제2비트가 정상적으로 프로그래밍 되지 않은 경우에는, 제2비트를 프로그래밍 하는 과정이 다시 수행될 수 있다.
이처럼, 제4 및 제5프로그래밍 단계는, 문턱 전압 분포의 레벨 또는 검증 전압 레벨이 다른 점을 제외하면, 제1 및 제2프로그래밍 단계와 동일한 방식으로 수행된다. 그에 따라, 본 발명에 따른 비휘발성 메모리 셀 프로그래밍 방법은, 제1 및 제2프로그래밍 단계에서 사용되는 2비트 기입 과정을 제4 및 제5프로그래밍 단계에 그대로 이용할 수 있다.
제3프로그래밍 단계에서 비휘발성 메모리 셀의 문턱 전압이 그대로 유지된 경우, 제4 및 제5프로그래밍 단계는 수행되지 않을 수 있다. 좀 더 설명하면, 제3프로그래밍 단계에서 비휘발성 메모리 셀의 문턱 전압이 제5문턱 전압 분포(D5)에 속하도록 프로그래밍 되었던 경우에만 제4 및 제5프로그래밍 단계가 수행될 수 있고, 그렇지 않은 경우에는 제4 및 제5프로그래밍 단계가 수행되지 않아서 제1 내지 제3프로그래밍 단계에서 프로그래밍 된 메모리 셀의 문턱 전압이 더 이상 변경되지 않는다.
제4 및 제5프로그래밍 단계에서 이용되는 제1비트와 제2비트 값은, 소위 내부 독출과정을 통하여 얻을 수 있다. 제1 및 제2프로그래밍 단계에서 프로그래밍 된 비휘발성 메모리 셀의 문턱 전압이 어떠한 문턱 전압 분포에 속하는지 알아내어, 제1비트와 제2비트 값을 얻을 수 있다.
이상에서는, 데이터의 비트 값이 '0'인 경우에 비휘발성 메모리 셀의 문턱 전압이 속하는 문턱 전압 분포를 변화시키고, 데이터의 비트 값이 '1'인 경우에 비휘발성 메모리 셀의 문턱 전압이 속하는 문턱 전압 분포를 유지하는 것으로 설명되었다. 그러나, 본 발명에 따른 비휘발성 메모리 셀 프로그래밍 방법은, 데이터의 비트 값이 '1'인 경우에 비휘발성 메모리 셀의 문턱 전압이 속하는 문턱 전압 분포를 변화시키고, 데이터의 비트 값이 '0'인 경우에 비휘발성 메모리 셀의 문턱 전압이 속하는 문턱 전압 분포를 유지할 수도 있다. 예를 들어, 도 7에 도시된 제4프로그래밍 단계에서, 제1비트가 '1'이면 메모리 셀의 문턱 전압은 제6문턱 전압 분포(D6)에 속하도록 프로그래밍 되고, 제2비트가 '0'이면 메모리 셀의 문턱 전압은 제5문턱 전압 분포(D5)에 속한 상태로 유지될 수도 있다.
또한, 이상에서는 제4프로그래밍 단계는 제5 및 제6문턱 전압 분포(D5, D6)를 이용하고, 제5프로그래밍 단계는 제5 및 제8문턱 전압 분포(D5, D8)를 이용하거나 또는 제6 및 제7문턱 전압 분포(D6, D7)를 이용하는 것으로 설명되었다.
그러나, 제4프로그래밍 단계는 제5 및 제6문턱 전압 분포(D5, D6)를 이용하고, 제5프로그래밍 단계는 제5 및 제7문턱 전압 분포(D5, D7)를 이용하거나 또는 제6 및 제8문턱 전압 분포(D6, D8)를 이용할 수 있다. 즉, 제4프로그래밍 단계는 제1비트 값에 따라, 메모리 셀의 문턱 전압을 제5문턱 전압 분포(D5) 또는 제6문턱 전압 분포(D6)에 속하도록 프로그래밍 할 수 있다. 또한, 제5프로그래밍 단계는, 제4프로그래밍 단계에서 메모리 셀의 문턱 전압이 제5문턱 전압 분포(D5)를 가지도록 프로그래밍 된 경우, 제2비트 값에 따라 메모리 셀의 문턱 전압을 제5문턱 전압 분포(D5) 또는 제7문턱 전압 분포(D7)에 속하도록 프로그래밍할 수 있고, 제4프로 그래밍 단계에서 메모리 셀의 문턱 전압이 제6문턱 전압 분포(D6)를 가지도록 프로그래밍 된 경우, 제2비트 값에 따라 메모리 셀의 문턱 전압을 제6문턱 전압 분포(D6) 또는 제8문턱 전압 분포(D8)에 속하도록 프로그래밍할 수 있다.
또한, 제4프로그래밍 단계는 제5 및 제7문턱 전압 분포(D5, D7)를 이용하고, 제5프로그래밍 단계는 제5 및 제6문턱 전압 분포(D5,D6)를 이용하거나 또는 제7 및 제8문턱 전압 분포(D6, D8)를 이용할 수도 있다. 나아가, 그 밖의 다양한 프로그래밍 방식을 이용하여 제4 및 제5프로그래밍 단계를 수행할 수 있다. 또한, 제1 및 제2프로그래밍 단계도 마찬가지이다.
이처럼, 각 프로그래밍 단계에서 이용되는 문턱 전압 분포가 변경되는 경우에는, 도 1(b)에 도시된 기입 데이터와 코드들의 매핑 관계도 달라질 것이다. 당업자라면 상기 설명을 참조하여 이러한 매핑 관계의 변경을 쉽게 할 수 있을 것이므로, 이에 관한 자세한 설명은 생략된다.
또한, 이상에서는 제4 및 제5프로그래밍 단계는 제1 및 제2프로그래밍 단계와 동일한 프로그래밍 방식을 이용하는 것으로 설명되었으나, 제4 및 제5프로그래밍 단계에서 이용되는 프로그래밍 방식과 제1 및 제2프로그래밍 단계에서 이용되는 프로그래밍 방식이 다를 수도 있다. 예를 들어, 제1프로그래밍 단계는 제1 및 제2문턱 전압 분포(D1, D2)를 이용하는 반면에, 제4프로그래밍 단계는 제5 및 제6문턱 전압 분포(D5, D6)를 이용하지 않고 제5 및 제7문턱 전압 분포(D5, D7)를 이용할 수 있다.
도 10(a)는 본 발명과 비교하기 위한 비휘발성 메모리 셀 프로그래밍 방법을 설명하는 도면이다.
도 10(b)는 본 발명과 비교하기 위한 비휘발성 메모리 셀 프로그래밍 방법에서 이용되는 코드들을 나타내는 도면이다.
도 11은 도 10(a)의 제3비트를 프로그래밍 하는 단계를 나타내는 순서도이다.
도 10과 도 11을 참조하면, 본 발명과 비교하기 위한 비휘발성 메모리 셀 프로그래밍 방법에서는, 제3비트를 프로그래밍 하는 과정과 제1 및 제2비트를 프로그래밍 하는 과정이 서로 다르다. 그에 따라, 본 발명과 비교하기 위한 비휘발성 메모리 셀 프로그래밍 방법을 적용하기 위해서는, 2가지 방식의 프로그래밍 과정이 수행되어야 하는 문제가 있다.
반면에, 본 발명에 따른 비휘발성 메모리 셀 프로그래밍 방법은, 제1 및 제2프로그래밍 단계에서 사용되는 2비트 기입 과정을 제4 및 제5프로그래밍 단계에 그대로 이용할 수 있다. 그에 따라, 본 발명에 따른 비휘발성 메모리 셀 프로그래밍 방법을 적용하기 위해서는, 하나의 프로그래밍 과정이 반복적으로 수행되면 된다.
또한, 도 11을 참조하면, 본 발명과 비교하기 위한 비휘발성 메모리 셀 프로그래밍 방법에서는, 제3비트를 기입하기 위하여 4번의 연속적인 검증 동작이 필요하다. 반면에, 도 6, 도 8 및 도 9를 참조하면, 본 발명에 따른 비휘발성 메모리 셀 프로그래밍 방법에서는, 연속적으로 수행되는 검증 동작은 최대 2번이다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1(a)는 본 발명에 따른 비휘발성 메모리 셀 프로그래밍 방법을 설명하는 도면이다.
도 1(b)는 본 발명에 따른 비휘발성 메모리 셀 프로그래밍 방법에서 이용되는 코드들을 나타내는 도면이다.
도 2는 본 발명에 따른 비휘발성 메모리 셀 프로그래밍 방법에서 제1비트와 제2비트를 프로그래밍 하는, 제1 및 제2프로그래밍 단계를 설명하는 도면이다.
도 3은 도 2의 제1비트를 프로그래밍 하는, 제1프로그래밍 단계를 나타내는 순서도이다.
도 4는 도 2의 제2비트를 프로그래밍 하는, 제2프로그래밍 단계를 나타내는 순서도이다.
도 5는 본 발명에 따른 비휘발성 메모리 셀 프로그래밍 방법에서 제3비트를 프로그래밍 하는, 제3프로그래밍 단계를 설명하는 도면이다.
도 6은 도 5의 제3비트를 프로그래밍 하는, 제3프로그래밍 단계를 나타내는 순서도이다.
도 7은 본 발명에 따른 비휘발성 메모리 셀 프로그래밍 방법에서 제4 및 제5프로그래밍 단계를 설명하는 도면이다.
도 8은 도 7의 제1비트를 프로그래밍 하는, 제4프로그래밍 단계를 나타내는 순서도이다.
도 9는 도 8의 제2비트를 프로그래밍 하는, 제5프로그래밍 단계를 나타내는 순서도이다.
도 10(a)는 본 발명과 비교하기 위한 비휘발성 메모리 셀 프로그래밍 방법을 설명하는 도면이다.
도 10(b)는 본 발명과 비교하기 위한 비휘발성 메모리 셀 프로그래밍 방법에서 이용되는 코드들을 나타내는 도면이다.
도 11은 도 10(a)의 제3비트를 프로그래밍 하는 단계를 나타내는 순서도이다.

Claims (15)

  1. 소정의 문턱 전압을 가지도록 프로그래밍 되는 비휘발성 메모리 셀의 프로그래밍 방법에 있어서,
    프로그래밍 대상 데이터의 제1비트와 제2비트 값에 따라, 상기 비휘발성 메모리 셀의 문턱 전압이 제1 내지 제4문턱 전압 분포들 중에서 하나의 문턱 전압 분포에 속하도록 하는, 제1 및 제2프로그래밍 단계;
    상기 데이터의 제3비트 값에 따라, 상기 제1비트와 상기 제2비트에 따른 문턱 전압을 그대로 유지시키거나 또는 상기 비휘발성 메모리 셀의 문턱 전압이 제5 내지 제8문턱 전압 분포들 중에서 사전에 정해진 하나의 문턱 전압 분포에 속하도록 하는, 제3프로그래밍 단계; 및
    상기 제1비트와 상기 제2비트 값에 따라, 상기 비휘발성 메모리 셀의 문턱 전압이 상기 제5 내지 제8문턱 전압 분포들 중에서 하나의 문턱 전압에 속하도록 하는, 제4 및 제5프로그래밍 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 셀 프로그래밍 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 제4 및 제5프로그래밍 단계에서 상기 비휘발성 메모리 셀의 문턱 전압이 속하는 문턱 전압 분포의 위치는,
    상기 제1 및 제2프로그래밍 단계에서 상기 비휘발성 메모리 셀의 문턱 전압이 속하는 문턱 전압 분포의 위치와 대칭적인 것을 특징으로 하는 비휘발성 메모리 셀 프로그래밍 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제3프로그래밍 단계에서 상기 비휘발성 메모리 셀의 문턱 전압이 그대로 유지된 경우, 상기 제4 및 제5프로그래밍 단계는 수행되지 않는 것을 특징으로 하는 비휘발성 메모리 셀 프로그래밍 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 제3프로그래밍 단계의 사전에 정해진 하나의 문턱 전압 분포는,
    제5문턱 전압 분포인 것을 특징으로 하는 비휘발성 메모리 셀 프로그래밍 방법.
  5. 제1항에 있어서,
    상기 제3프로그래밍 단계 이후에,
    상기 제4 및 제5프로그래밍 단계에서 이용되는 상기 제1비트와 상기 제2비트 값을 상기 비휘발성 메모리 셀로부터 독출하는, 내부 독출 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 셀 프로그래밍 방법.
  6. 제5항에 있어서, 상기 내부 독출 단계는,
    상기 제3프로그래밍 단계에서 사전에 정해진 하나의 문턱 전압 분포에 속하 도록 프로그래밍 된 경우에, 수행되는 것을 특징으로 하는 비휘발성 메모리 셀 프로그래밍 방법.
  7. 제1항에 있어서,
    상기 제3프로그래밍 단계 이후에,
    상기 제1 내지 제4문턱 전압 분포보다 높은 전압 레벨을 가지고 상기 제5 내지 제8문턱 전압 분포보다 낮은 전압 레벨을 가지는 검증 전압을 기준으로 하여, 상기 비휘발성 메모리 셀에 기입된 제3비트 값을 검증하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 셀 프로그래밍 방법.
  8. 제1항에 있어서, 상기 제4 및 제5프로그래밍 단계는,
    상기 제1비트 값에 따라, 상기 비휘발성 메모리 셀의 문턱 전압이 상기 제5 및 제6문턱 전압 분포들 중에서 하나의 문턱 전압에 속하도록 하는, 제4프로그래밍 단계; 및
    상기 제4프로그래밍 단계에서 프로그래밍 된 문턱 전압 분포와 상기 제2비트 값에 따라, 상기 비휘발성 메모리 셀의 문턱 전압이 상기 제5 내지 제8문턱 전압 분포들 중에서 하나의 문턱 전압에 속하도록 하는, 제5프로그래밍 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 셀 프로그래밍 방법.
  9. 제8항에 있어서, 상기 제5프로그래밍 단계는,
    상기 제4프로그래밍 단계에서 프로그래밍 된 상기 비휘발성 메모리 셀의 문턱 전압이 제5문턱 전압 분포에 속하는 경우, 상기 비휘발성 메모리 셀의 문턱 전압이 상기 제5문턱 전압 분포 또는 상기 제8문턱 전압 분포에 속하도록 프로그래밍 하고,
    상기 제4프로그래밍 단계에서 프로그래밍 된 상기 비휘발성 메모리 셀의 문턱 전압이 제6문턱 전압 분포에 속하는 경우, 상기 비휘발성 메모리 셀의 문턱 전압이 상기 제6문턱 전압 분포 또는 상기 제7문턱 전압 분포에 속하도록 프로그래밍 하는 것을 특징으로 하는 비휘발성 메모리 셀 프로그래밍 방법.
  10. 제8항에 있어서,
    상기 제4프로그래밍 단계 이후에,
    상기 제5문턱 전압 분포보다 높은 전압 레벨을 가지고 상기 제6 내지 제8문턱 전압 분포보다 낮은 전압 레벨을 가지는 검증 전압을 기준으로 하여, 상기 비휘발성 메모리 셀을 검증하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 셀 프로그래밍 방법.
  11. 제10항에 있어서,
    상기 제5프로그래밍 단계 이후에,
    상기 제6문턱 전압 분포보다 높은 전압 레벨을 가지고 상기 제7 내지 제8문턱 전압 분포보다 낮은 전압 레벨을 가지는 검증 전압을 기준으로 하여, 상기 비휘 발성 메모리 셀을 검증하는 단계; 및
    상기 제7문턱 전압 분포보다 높은 전압 레벨을 가지고 상기 제8문턱 전압 분포보다 낮은 전압 레벨을 가지는 검증 전압을 기준으로 하여, 상기 비휘발성 메모리 셀을 검증하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 셀 프로그래밍 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제3비트를 수신하여 로딩하는 단계를 더 구비하고,
    상기 제3프로그래밍 단계는, 상기 로딩된 제3비트를 프로그래밍 하는 것을 특징으로 하는 비휘발성 메모리 셀 프로그래밍 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 비휘발성 메모리 셀은,
    n비트의 데이터가 저장되는 멀티-레벨 플래시 비휘발성 메모리 셀인 것을 특징으로 하는 비휘발성 메모리 셀 프로그래밍 방법.
  14. 비휘발성 메모리 셀의 문턱 전압이 속할 수 있는 복수개의 문턱 전압 분포들에 코드들을 매핑하는 코드 매핑 방법에 있어서,
    제1 내지 제4문턱 전압 분포들을 각각 가리키는 제1 내지 제4코드들의 제1비트와 제2비트는, 제5 내지 제8문턱 전압 분포들을 각각 가리키는 제5 내지 제8코드들의 제1비트와 제2비트와 각각 동일하고,
    상기 제1 내지 제4코드들의 제3비트는, 상기 제5 내지 제8코드들의 제3비트와 각각 다른 것을 특징으로 하는 코드 매핑 방법.
  15. 제14항에 있어서,
    상기 제1 내지 제4코드들의 제3비트는 서로 동일하고,
    상기 제5 내지 제8코드들의 제3비트는 서로 동일한 것을 특징으로 하는 코드 매핑 방법.
KR1020070100889A 2007-10-08 2007-10-08 비휘발성 메모리 셀 프로그래밍 방법 KR101177278B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020070100889A KR101177278B1 (ko) 2007-10-08 2007-10-08 비휘발성 메모리 셀 프로그래밍 방법
US12/219,663 US7885107B2 (en) 2007-10-08 2008-07-25 Methods of programming non-volatile memory cells
CN200810148926XA CN101409107B (zh) 2007-10-08 2008-09-17 对非易失性存储单元编程的方法
EP08164640A EP2048667B1 (en) 2007-10-08 2008-09-18 Methods of programming non-volatile memory cells
JP2008260910A JP5455347B2 (ja) 2007-10-08 2008-10-07 不揮発性メモリセルプログラミング方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070100889A KR101177278B1 (ko) 2007-10-08 2007-10-08 비휘발성 메모리 셀 프로그래밍 방법

Publications (2)

Publication Number Publication Date
KR20090035871A KR20090035871A (ko) 2009-04-13
KR101177278B1 true KR101177278B1 (ko) 2012-08-24

Family

ID=40343603

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070100889A KR101177278B1 (ko) 2007-10-08 2007-10-08 비휘발성 메모리 셀 프로그래밍 방법

Country Status (5)

Country Link
US (1) US7885107B2 (ko)
EP (1) EP2048667B1 (ko)
JP (1) JP5455347B2 (ko)
KR (1) KR101177278B1 (ko)
CN (1) CN101409107B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8059456B2 (en) * 2006-11-07 2011-11-15 Sandisk Il Ltd. Programming a NAND flash memory with reduced program disturb
US8671327B2 (en) * 2008-09-28 2014-03-11 Sandisk Technologies Inc. Method and system for adaptive coding in flash memories
WO2010035241A1 (en) * 2008-09-28 2010-04-01 Ramot At Tel Aviv University Ltd. Method and system for adaptive coding in flash memories
KR101044540B1 (ko) * 2009-06-30 2011-06-27 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 프로그램 방법
KR101044490B1 (ko) 2009-06-30 2011-06-27 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 동작 방법
JP2011040135A (ja) * 2009-08-13 2011-02-24 Toshiba Corp 不揮発性半導体記憶装置
CN102436849B (zh) * 2011-12-02 2015-03-11 南京大学 一种局部俘获型快闪存储器实现多值/多位存储的操作方法
CN104778971B (zh) * 2014-01-14 2018-04-13 旺宏电子股份有限公司 存储器系统及其访问方法
JP6262063B2 (ja) 2014-03-18 2018-01-17 東芝メモリ株式会社 不揮発性メモリおよび書き込み方法
US10002073B2 (en) * 2015-11-06 2018-06-19 SK Hynix Inc. Selective data recycling in non-volatile memory
JP2018005959A (ja) * 2016-06-30 2018-01-11 東芝メモリ株式会社 メモリシステムおよび書き込み方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5602789A (en) * 1991-03-12 1997-02-11 Kabushiki Kaisha Toshiba Electrically erasable and programmable non-volatile and multi-level memory systemn with write-verify controller
JP2000163977A (ja) * 1998-11-20 2000-06-16 Sony Corp 不揮発性半導体記憶装置及びそのデータ書き込み方法
KR100322470B1 (ko) * 1999-07-22 2002-02-07 윤종용 고밀도 노어형 플래시 메모리 장치 및 그것의 프로그램 방법
US6219276B1 (en) * 2000-02-25 2001-04-17 Advanced Micro Devices, Inc. Multilevel cell programming
CN1147933C (zh) * 2002-04-22 2004-04-28 信息产业部电子第15研究所 高速大容量快闪固态存储器的制作方法
US6714448B2 (en) * 2002-07-02 2004-03-30 Atmel Corporation Method of programming a multi-level memory device
US6847550B2 (en) * 2002-10-25 2005-01-25 Nexflash Technologies, Inc. Nonvolatile semiconductor memory having three-level memory cells and program and read mapping circuits therefor
US6643177B1 (en) * 2003-01-21 2003-11-04 Advanced Micro Devices, Inc. Method for improving read margin in a flash memory device
US6917542B2 (en) * 2003-07-29 2005-07-12 Sandisk Corporation Detecting over programmed memory
US7023737B1 (en) * 2005-08-01 2006-04-04 Sandisk Corporation System for programming non-volatile memory with self-adjusting maximum program loop
JP2007157234A (ja) * 2005-12-05 2007-06-21 Matsushita Electric Ind Co Ltd メモリシステム
KR100666183B1 (ko) * 2006-02-01 2007-01-09 삼성전자주식회사 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법
KR101194841B1 (ko) * 2006-12-28 2012-10-25 삼성전자주식회사 메모리 셀 프로그래밍 방법
KR100850509B1 (ko) * 2007-01-10 2008-08-05 삼성전자주식회사 프로그램 에러를 감소시킬 수 있는 멀티 비트 플래시메모리 장치의 프로그램 방법
JP4489084B2 (ja) * 2007-01-22 2010-06-23 株式会社東芝 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
JP2009093784A (ja) 2009-04-30
EP2048667B1 (en) 2011-07-27
CN101409107B (zh) 2013-05-01
KR20090035871A (ko) 2009-04-13
CN101409107A (zh) 2009-04-15
US7885107B2 (en) 2011-02-08
EP2048667A1 (en) 2009-04-15
US20090091974A1 (en) 2009-04-09
JP5455347B2 (ja) 2014-03-26

Similar Documents

Publication Publication Date Title
KR101177278B1 (ko) 비휘발성 메모리 셀 프로그래밍 방법
KR100771882B1 (ko) 멀티-레벨 불휘발성 메모리 장치의 프로그램 방법
KR100771883B1 (ko) 멀티-레벨 불휘발성 메모리 장치 및 프로그램 방법
US7907452B2 (en) Non-volatile memory cell programming method
KR100956709B1 (ko) 플래시 메모리에 최적화된 전압 레벨을 갖는 프로그램 방법
US7548457B2 (en) Multi-bit nonvolatile memory device and related programming method
KR101468026B1 (ko) 메모리 셀 프로그래밍 방법 및 반도체 장치
US7518909B2 (en) Non-volatile memory device adapted to reduce coupling effect between storage elements and related methods
US7706181B2 (en) Multi-bit programming device and method using single-bit memory cells
US7768827B2 (en) Data verification method and semiconductor memory
KR101468099B1 (ko) 불휘발성 메모리 장치의 프로그램 방법
US7800944B2 (en) Nonvolatile semiconductor memory device and programming method thereof
KR101245219B1 (ko) 메모리 셀 기입/독출 방법 및 페이지 버퍼
KR101194841B1 (ko) 메모리 셀 프로그래밍 방법
KR101303177B1 (ko) 불휘발성 메모리 소자 및 그 동작 방법
KR100855971B1 (ko) 초기 독출 동작없이 메모리 셀에 데이터를 프로그래밍할 수있는 메모리 셀 프로그래밍 방법 및 반도체 메모리 장치
US7577042B2 (en) Method of programming multi-level semiconductor memory device and multi-level semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180731

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190731

Year of fee payment: 8