KR100855971B1 - 초기 독출 동작없이 메모리 셀에 데이터를 프로그래밍할 수있는 메모리 셀 프로그래밍 방법 및 반도체 메모리 장치 - Google Patents

초기 독출 동작없이 메모리 셀에 데이터를 프로그래밍할 수있는 메모리 셀 프로그래밍 방법 및 반도체 메모리 장치 Download PDF

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Abstract

초기 독출 동작없이 메모리 셀에 데이터를 프로그래밍할 수 있는 메모리 셀 프로그래밍 방법 및 반도체 메모리 장치가 개시된다. 본 발명에 따른 메모리 셀 프로그래밍 방법은 적어도 하나의 메모리 셀 및 제1 내지 제n(n은 2이상의 자연수) 래치를 포함하는 반도체 메모리 장치의 상기 메모리 셀에 n비트의 데이터를 프로그래밍하는 메모리 셀 프로그래밍 방법이다. 본 발명에 따른 메모리 셀 프로그래밍 방법은, 데이터의 k번째 비트를 제k(k는 n이하의 자연수)래치에 저장하는 단계, 및 제1 내지 제k-1 래치에 저장된 제1 내지 제k-1 번째 비트를 참조하여, 제k래치에 저장된 k번째 비트를 메모리 셀에 프로그래밍 하는 단계를 구비한다.

Description

초기 독출 동작없이 메모리 셀에 데이터를 프로그래밍할 수 있는 메모리 셀 프로그래밍 방법 및 반도체 메모리 장치{Memory cell programming method and semiconductor memory device capable of programming data in the memory cell without initial read operation}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 불휘발성 메모리 셀의 구조와 동작을 설명하는 도면이다.
도 2는 불휘발성 멀티 레벨 셀에 데이터를 프로그래밍 하는 원리를 설명하는 도면이다.
도 3은 불휘발성 멀티 레벨 셀에 3비트의 데이터를 프로그래밍 하는 동작을 설명하는 도면이다.
도 4는 본 발명의 비교예에 따른 초기 독출된 데이터를 이용하여 메모리 셀 프로그래밍을 수행하는 반도체 메모리 장치를 나타내는 블록도이다.
도 5는 본 발명의 제1실시예에 따른 초기 독출 동작없이 메모리 셀에 데이터를 프로그래밍할 수 있는 반도체 메모리 장치를 나타내는 블록도이다.
도 6은 본 발명의 제1실시예에 따른 초기 독출 동작없이 메모리 셀에 데이터를 프로그래밍할 수 있는 메모리 셀 프로그래밍 방법을 나타내는 순서도이다.
도 7은 본 발명의 제1실시예에 따른 반도체 메모리 장치와 메모리 셀 프로그래밍 방법을 설명하는 도면이다.
도 8은 본 발명의 제2실시예에 따른 초기 독출 동작없이 메모리 셀에 데이터를 프로그래밍할 수 있는 반도체 메모리 장치를 나타내는 블록도이다.
도 9는 본 발명의 제2실시예에 따른 초기 독출 동작없이 메모리 셀에 데이터를 프로그래밍할 수 있는 메모리 셀 프로그래밍 방법을 나타내는 순서도이다.
도 10은 본 발명의 제2실시예에 따른 반도체 메모리 장치와 메모리 셀 프로그래밍 방법을 설명하는 도면이다.
본 발명은 메모리 셀 프로그래밍 방법 및 반도체 메모리 장치에 관한 것으로써, 특히 초기 독출 동작없이 메모리 셀에 데이터를 프로그래밍할 수 있는 메모리 셀 프로그래밍 방법 및 반도체 메모리 장치에 관한 것이다.
전기적으로 소거 및 프로그램이 가능한 불휘발성 메모리 장치는 전원이 공급되지 않는 상태에서도 데이터를 보존할 수 있는 특징을 가지고 있으며, 대표적인 것으로 플래시 메모리가 있다.
플래시 메모리를 구성하는 메모리 셀들은 제어 게이트, 플로팅 게이트, 소스, 및 드레인을 구비하는 셀 트랜지스터로 구성된다. 플래시 메모리의 셀 트랜지스터는 F-N 터널링 메커니즘에 의해서 프로그램 되거나 소거된다.
셀 트랜지스터의 소거 동작은 셀 트랜지스터의 제어 게이트에 접지 전압을 인가하고, 반도체 기판(또는 벌크)에 전원 전압보다 높은 고전압을 인가함으로써 수행된다. 이러한 소거 바이어스 조건에 따르면, 플로팅 게이트와 벌크 사이의 큰 전압 차에 의해 이들 사이에 강한 전계가 형성되며, 그 결과 부유 게이트에 존재하는 전자들은 F-N 터널링 효과에 의해서 벌크로 방출된다. 이 때, 소거된 셀 트랜지스터의 임계 전압은 음의 방향으로 이동된다.
셀 트랜지스터의 프로그램 동작은 제어 게이트에 전원 전압보다 높은 고전압을 인가하고, 드레인 및 벌크에 접지 전압을 인가함으로써 이루어진다. 이러한 바이어스 조건 하에서, 전자들이 F-N 터널링 효과에 의해서 셀 트랜지스터의 플로팅 게이트에 주입된다. 이 때 프로그램 된 셀 트랜지스터의 임계 전압은 양의 방향으로 이동된다.
도 1은 불휘발성 메모리 장치에 포함되는 메모리 셀의 구조와 동작을 설명하는 도면이다.
도 1에는, 불휘발성 메모리 장치에 포함되는 메모리 셀의 플로팅 게이트(FG)에 전자가 주입된 모습이 도시되어 있다. 플로팅 게이트(FG)에 전자가 주입된 상태를 프로그램(program) 상태라고 하고, 플로팅 게이트(FG)에 전자가 없어진 상태를 소거(erase) 상태라고 한다. 프로그램 상태의 임계 전압은 0보다 크고, 소거 상태의 임계 전압은 0보다 작다.
최근에는 플래시 메모리의 집적도를 더욱 향상시키기 위해서 한 개의 메모리 셀에 복수의 데이터를 저장하는 멀티-레벨 플래시 메모리에 대한 연구가 활발히 진 행되고 있다. 멀티-레벨 플래시 메모리의 메모리 셀에는 2비트 이상의 멀티-비트가 저장될 수 있다. 이렇게 멀티-비트를 저장하는 메모리 셀을 멀티-레벨 셀(multi-level cell)이라 하고, 이에 대해 단일-비트를 저장하는 메모리 셀을 단일-레벨 셀(single-level cell)이라 한다. 멀티-레벨 셀은 멀티-비트를 저장하므로, 2개 이상의 임계 전압 분포를 가지며 이에 대응되는 2개 이상의 데이터 저장 상태를 갖는다. 이하에서는 멀티-레벨 플래시 메모리의 메모리 셀에 2비트의 데이터가 저장되는 예가 설명된다. 그러나, 멀티-레벨 플래시 메모리의 메모리 셀에는 3비트 이상의 데이터가 멀티-레벨 셀에 저장될 수도 있다.
2비트를 저장하는 멀티-레벨 셀은 4개의 데이터 저장 상태, 즉 11, 01, 10, 00 을 가질 수 있다. 예를 들어, 11은 소거된 상태이고, 01, 10, 및 00은 프로그램 된 상태를 나타낼 수 있다.
4개의 데이터 저장 상태의 분포는 멀티-레벨 셀의 임계 전압 분포들에 대응된다. 예를 들어, 멀티-레벨 셀의 임계 전압 분포들이 각각 VTH1~VTH2, VTH3~VTH4, VTH5~VTH6, VTH7~VTH8 이라 가정하면, 데이터 저장상태 11, 01, 10, 00 은 각각 VTH1~VTH2, VTH3~VTH4, VTH5~VTH6, VTH7~VTH8 에 대응된다. 즉, 멀티-레벨 셀의 임계 전압이 4가지 임계 전압 분포들 중 어느 하나에 대응되면, 11, 01, 10, 00 중 해당하는 2비트의 데이터가 멀티-레벨 셀에 저장된다.
도 2는 불휘발성 메모리 장치에 포함되는 멀티 레벨 셀의 동작을 설명하는 도면이다.
도 2에는, 멀티 레벨 셀의 플로팅 게이트(FG)에 전자가 없는 소거 상태, 플 로팅 게이트(FG)에 전자가 일부 주입된 제1 프로그램 상태, 플로팅 게이트(FG)에 전자가 더 많이 주입된 제2 프로그램 상태 및 플로팅 게이트(FG)에 전자가 가장 많이 주입된 제3 프로그램 상태가 도시되어 있다. 소거 상태, 제1 프로그램 상태, 제2 프로그램 상태 및 제3 프로그램 상태로 갈수록, 임계 전압 분포들의 임계 전압이 점점 커진다.
한편, 2비트 이상의 데이터가 멀티-레벨 셀에 저장될 때는, 1비트씩 순차적으로 저장되는 것이 보통이다. 이 경우, 첫 번째 비트 이후의 비트(예를 들어, 두 번째 비트)가 멀티-레벨 셀에 저장되는 경우, 지금 기입되는 두 번째 비트의 데이터 저장상태를 결정하기 위하여 첫 번째 비트의 데이터 저장상태가 참조되어야 한다. 도 3을 참조하면, 첫 번째 비트가 1인지 0인지에 따라, 두 번째 비트가 어떤 임계 전압 분포를 가지도록 프로그래밍 될 것인지 결정된다. 예를 들어, 첫 번째 비트가 1이고, 두 번째 비트가 0인 경우, 도 3(b)의 임계 전압 분포(11)에서 임계 전압 분포(01)로 프로그래밍 된다. 반면에, 첫 번째 비트가 0이고, 두 번째 비트가 0인 경우, 도 3(b)의 임계 전압 분포(10)에서 임계 전압 분포(00)로 프로그래밍 된다.
한편, 첫 번째 비트의 데이터 저장상태를 알기 위해서는, 메모리 셀(즉, 멀티-레벨 셀)로부터 이미 기입된 첫 번째 비트의 데이터 저장상태가 독출되어야 한다. 그런데, 데이터 기입 과정에서, 메모리 셀에 기입된 비트의 데이터 저장상태를 독출하는 경우, 데이터 프로그래밍 시간이 증가하는 문제가 생긴다.
본 발명이 이루고자 하는 기술적 과제는 초기 독출 동작없이 메모리 셀에 데이터를 프로그래밍할 수 있는 메모리 셀 프로그래밍 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 초기 독출 동작없이 메모리 셀에 데이터를 프로그래밍할 수 있는 반도체 메모리 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제1실시예에 따른 메모리 셀 프로그래밍 방법은 적어도 하나의 메모리 셀 및 제1 내지 제n(n은 2이상의 자연수) 래치를 포함하는 반도체 메모리 장치의 상기 메모리 셀에 n비트의 데이터를 프로그래밍하는 메모리 셀 프로그래밍 방법이다. 본 발명에 따른 메모리 셀 프로그래밍 방법은, 데이터의 k번째 비트를 제k(k는 n이하의 자연수)래치에 저장하는 단계, 및 제1 내지 제k-1 래치에 저장된 제1 내지 제k-1 번째 비트를 참조하여, 제k래치에 저장된 k번째 비트를 메모리 셀에 프로그래밍 하는 단계를 구비한다.
본 발명에 따른 메모리 셀 프로그래밍 방법은, 상기 프로그래밍 하는 단계 이후에, k와 n을 비교하는 단계를 더 구비하고, k가 n보다 작으면 k에 1을 더한 값으로, 상기 제k 래치에 저장하는 단계를 다시 수행할 수 있다.
본 발명에 따른 메모리 셀 프로그래밍 방법은, 상기 단계들 이전에, 상기 데이터의 첫 번째 비트를 상기 제1래치에 저장하는 단계; 및 상기 제1래치에 저장된 첫 번째 비트를 상기 메모리 셀에 프로그래밍 하는 단계를 더 구비할 수 있다.
상기 첫 번째 비트는, 상기 메모리 셀에 저장되는 MSB(Most Significant Bit)일 수 있고, 상기 n 번째 비트는, 상기 메모리 셀에 저장되는 LSB(Least Significant Bit)일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제2실시예에 따른 메모리 셀 프로그래밍 방법은, 제1 내지 제k-1 래치에 저장된 상기 데이터의 제1 내지 제k-1(k는 2이상의 자연수)번째 비트를 상기 제2 내지 제k 래치에 저장하는 단계; 상기 데이터의 k번째 비트를 상기 제1래치에 저장하는 단계; 및 상기 제2 내지 제k 래치에 저장된 상기 제1 내지 제k-1 번째 비트를 참조하여, 상기 제1래치에 저장된 k번째 비트를 상기 메모리 셀에 프로그래밍 하는 단계를 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제1실시예에 따른 반도체 메모리 장치는, n(n은 2이상의 자연수)비트의 데이터를 각각 저장하는 적어도 하나의 메모리 셀; 및 상기 데이터를 수신하여 래치한 다음 출력하는 제1 내지 제n 래치를 구비한다. 상기 제k(k는 n이하의 자연수) 래치는, 상기 데이터의 k 번째 비트를 수신하여 래치하고, 상기 제1 내지 제k-1 래치에 래치된 상기 첫 번째 내지 k-1 번째 비트를 참조하여, 상기 제k래치에 래치된 상기 k번째 비트를 상기 메모리 셀에 프로그래밍 한다.
상기 제1 내지 제n 래치는 상기 반도체 메모리 장치의 페이지 버퍼에 포함될 수 있다. 상기 제1 내지 제n 래치는 상기 반도체 메모리 장치의 캐쉬 메모리에 포함될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제2실시예에 따른 반도체 메모리 장치는, n(n은 2이상의 자연수)비트의 데이터를 각각 저장하는 적어도 하나의 메모리 셀; 및 상기 데이터를 수신하여 래치한 다음 출력하는 제1 내지 제n 래치를 구비한다. 상기 제1 래치는, 상기 데이터의 k 번째 비트를 수신하여 래치하고, 상기 제2 내지 제k(k는 n이하의 자연수) 래치는, 제1 내지 제k-1 래치로부터 상기 메모리 셀에 이미 프로그래밍 된 데이터의 첫 번째 내지 k-1 번째 비트를 수신하여 래치한다. 본 발명의 제2실시예에 따른 반도체 메모리 장치는, 상기 제2 내지 제k 래치에 래치된 상기 첫 번째 내지 k-1 번째 비트를 참조하여, 상기 제1래치에 래치된 상기 k번째 비트를 상기 메모리 셀에 프로그래밍 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 비교예에 따른 초기 독출된 데이터를 이용하여 메모리 셀 프로그래밍을 수행하는 반도체 메모리 장치를 나타내는 블록도이다. 본 발명을 설명하기 전에, 본 발명에 대한 비교예가 도 4를 참조하여 설명된다.
도 4를 참조하면, 본 발명의 비교예에 따른 반도체 메모리 장치(400)는 메모리 셀 어레이(MCA), 제1래치(LAT1) 및 제2래치(LAT2)를 포함한다. 메모리 셀 어레이(MCA)에 포함되는 하나의 메모리 셀에는, 복수개의 비트들로 구성된 데이터(ID)가 저장된다.
제1래치(LAT1)는 메모리 셀 어레이(MCA)에 기입할 데이터(ID)의 첫 번째 비 트를 수신하여 래치한다. 제1래치(LAT1)에 저장된 첫 번째 비트는 메모리 셀에 기입된다.
첫 번째 비트가 메모리 셀에 기입되는 동안, 제1래치(LAT1)는 데이터(ID)의 두 번째 비트를 수신하여 래치한다. 또한, 제2래치(LAT2)는 메모리 셀의 현재 상태(초기 독출 데이터 ; IRD)를 수신하여 래치한다. 메모리 셀로부터 독출된 메모리 셀의 현재 상태는, 메모리 셀에 이미 기입된 첫 번째 비트에 대응된다. 한편, 메모리 셀의 현재 상태(IRD)를 독출하는 과정을 초기 독출(initial reading)이라고 한다.
본 발명의 비교예에 따른 반도체 메모리 장치(400)는, 제2래치(LAT2)에 저장된 메모리 셀의 현재 상태(IRD)를 참조하여, 제1래치(LAT1)에 저장된 데이터(ID)의 두 번째 비트를 메모리 셀에 프로그래밍한다.
도 5는 본 발명의 제1실시예에 따른 초기 독출 동작없이 메모리 셀에 데이터를 프로그래밍할 수 있는 반도체 메모리 장치를 나타내는 블록도이다.
도 5를 참조하면, 본 발명의 제1실시예에 따른 반도체 메모리 장치(500)는, 적어도 하나의 메모리 셀을 포함하는 메모리 셀 어레이(MCA) 및 제1 내지 제n 래치(LAT1, LAT2, LAT3, ... , LATn)를 구비한다.
제k(k는 n이하의 자연수) 래치는 데이터의 k 번째 비트를 수신하여 래치한다. 예를 들어, 제1래치(LAT1)는 데이터의 첫 번째 비트를 수신하여 래치하고, 제2래치(LAT2)는 데이터의 두 번째 비트를 수신하여 래치하고, 제3래치(LAT3)는 데이터의 세번째 비트를 수신하여 래치하고, 제n래치(LATn)는 데이터의 n 번째 비트를 수신하여 래치한다.
본 발명의 제1실시예에 따른 반도체 메모리 장치(500)는, 제1 내지 제k-1 래치(LAT1~LATk-1)에 래치된 첫 번째 내지 k-1 번째 비트(ID1~IDk-1)를 참조하여, 제k래치(LATk)에 래치된 k번째 비트(IDk)를 메모리 셀에 프로그래밍한다.
본 발명의 비교예에 따른 반도체 메모리 장치(400)에서는, 지금 기입되는 비트(예를 들어, k 번째 비트)에 대한 기입 동작을 수행하기 위하여, 메모리 셀에 이미 기입된 비트(예를 들어, k-1 번째 비트)의 데이터 저장상태를 독출해야 하는 문제가 있다. 그러나, 본 발명의 제1실시예에 따른 반도체 메모리 장치(500)는, 지금 기입되는 비트(예를 들어, k 번째 비트)의 이전 비트(예를 들어, k-1 번째 비트)를 래치(예를 들어, 제k-1 래치)에 저장한다. 그리고, 래치(예를 들어, 제k-1 래치)에 저장된 이전 비트를 참조하여, 지금 기입되는 비트를 메모리 셀에 기입한다. 그에 따라, 본 발명의 제1실시예에 따른 반도체 메모리 장치(500)는 기입 동작을 위하여 메모리 셀에 이미 기입된 비트를 독출할 필요가 없으므로, 기입 속도를 향상시킬 수 있는 장점이 있다.
제1 내지 제n 래치(LAT1~LATn)는 반도체 메모리 장치(500)의 페이지 버퍼에 포함될 수 있다. 또한, 반도체 메모리 장치(500) 내에, 페이지 버퍼와는 별도로 배치될 수 있다. 또한, 제1 내지 제n 래치(LAT1~LATn)는 반도체 메모리 장치(500)의 캐쉬 메모리에 포함될 수 있다. 나아가, 제1 내지 제n 래치(LAT1~LATn)를 포함하는 캐쉬 메모리는 반도체 메모리 장치(500)의 외부에 독립적으로 존재할 수도 있다.
상기 메모리 셀은 n비트의 데이터가 저장되는 불휘발성 메모리 셀일 수 있 다. 또한, 상기 메모리 셀은 임계 전압을 기준으로 구분되는 2n개의 데이터 저장 상태를 구비할 수 있다. 예를 들어, 하나의 메모리 셀에 4비트의 데이터가 저장되는 경우, 상기 메모리 셀은 2n개의 데이터 저장 상태를 구비할 수 있다.
도 6은 본 발명의 제1실시예에 따른 초기 독출 동작없이 메모리 셀에 데이터를 프로그래밍할 수 있는 메모리 셀 프로그래밍 방법을 나타내는 순서도이다.
이하에서는, 설명의 편의를 위하여, 3비트의 데이터를 프로그래밍하는 동작이 설명된다. 그러나, 본 발명의 제1실시예에 따른 메모리 셀 프로그래밍 방법은 3비트의 데이터를 프로그래밍하는 동작에 한정되지 않는다.
본 발명의 제1실시예에 따른 메모리 셀 프로그래밍 방법은, 적어도 하나의 메모리 셀 및 제1 내지 제n(n은 2이상의 자연수) 래치를 포함하는 반도체 메모리 장치의 상기 메모리 셀에 n비트의 데이터를 프로그래밍하는 메모리 셀 프로그래밍 방법이다.
본 발명의 제1실시예에 따른 메모리 셀 프로그래밍 방법은, 데이터의 k(k는 n이하의 자연수)번째 비트(IDk)를 제k래치(LATk)에 저장하는 단계(S630, S650), 및 제1 내지 제k-1 래치(LAT1~LATk-1)에 저장된 제1 내지 제k-1 번째 비트(ID1~IDk-1)를 참조하여, 제k래치(LATk)에 저장된 k번째 비트(IDk)를 메모리 셀에 프로그래밍 하는 단계(S640, S660)를 구비한다.
본 발명의 제1실시예에 따른 메모리 셀 프로그래밍 방법은, k번째 비트(IDk)를 메모리 셀에 프로그래밍 하는 단계(S640, S660) 이후에, k와 n을 비교하는 단계 를 더 구비할 수 있다. 여기에서, n은 메모리 셀에 저장되는 데이터의 비트수를 의미한다. 비교 결과, k가 n보다 작으면 k에 1을 더한 값으로 제k래치(LATk)에 저장하는 단계를 다시 수행할 수 있다. 예를 들어, 메모리 셀에 3비트의 데이터가 저장되어야 하는 경우, k를 2로 하여 두 번째 비트에 대한 기입 동작을 수행(도 6의 S640)한 다음에, k를 3로 하여 세 번째 비트에 대한 기입 동작을 수행(도 6의 S660)할 수 있다. 그리고, 세 번째 비트에 대한 기입 동작을 수행한 다음에, 전체 기입 동작을 완료할 수 있다.
본 발명의 제1실시예에 따른 메모리 셀 프로그래밍 방법은, 상기 단계들(S630~S660) 이전에, 데이터의 첫 번째 비트(ID1)를 제1래치(LAT1)에 저장하는 단계(S610), 및 제1래치에 저장된 첫 번째 비트(ID1)를 메모리 셀에 프로그래밍 하는 단계(S620)를 더 구비할 수 있다.
첫 번째 비트(ID1)는 메모리 셀에 저장되는 MSB(Most Significant Bit)일 수 있고, n 번째 비트(IDn)는 메모리 셀에 저장되는 LSB(Least Significant Bit)일 수 있다.
도 7은 본 발명의 제1실시예에 따른 반도체 메모리 장치와 메모리 셀 프로그래밍 방법을 설명하는 도면이다.
이하에서는, 설명의 편의를 위하여, 4비트의 데이터를 프로그래밍하는 동작이 설명된다. 그러나, 본 발명의 제1실시예에 따른 반도체 메모리 장치와 메모리 셀 프로그래밍 방법은 4비트의 데이터를 프로그래밍하는 동작에 한정되지 않는다.
우선, 도 7(a)를 참조하면, 데이터의 첫 번째 비트(ID1)가 제1래치(LAT1)에 래치된 다음에, 메모리 셀(미도시)에 프로그래밍 된다. 다음으로, 도 7(b)를 참조하면, 데이터의 두 번째 비트(ID2)가 제2래치(LAT2)에 래치된다. 그리고, 제1래치(LAT1)에 래치된 첫 번째 비트(ID1)를 참조하여, 제2래치(LAT2)에 래치된 두 번째 비트(ID2)가 프로그래밍 된다. 다음으로, 도 7(c)를 참조하면, 데이터의 세 번째 비트(ID3)가 제3래치(LAT3)에 래치된다. 그리고, 제1래치(LAT1)와 제2래치(LAT2)에 래치된 첫 번째 비트(ID1)와 두 번째 비트(ID2)를 참조하여, 제3래치(LAT3)에 래치된 세 번째 비트(ID3)가 프로그래밍 된다. 다음으로, 도 7(d)를 참조하면, 데이터의 네 번째 비트(ID4)가 제4래치(LAT4)에 래치된다. 그리고, 제1래치(LAT1), 제2래치(LAT2) 및 제3래치(LAT3)에 래치된 첫 번째 비트(ID1), 두 번째 비트(ID2) 및 세 번째 비트(ID3)를 참조하여, 제4래치(LAT4)에 래치된 네 번째 비트(ID4)가 프로그래밍 된다.
도 8은 발명의 제2실시예에 따른 초기 독출 동작없이 메모리 셀에 데이터를 프로그래밍할 수 있는 반도체 메모리 장치를 나타내는 블록도이다.
도 8을 참조하면, 본 발명의 제2실시예에 따른 반도체 메모리 장치(800)는, 적어도 하나의 메모리 셀을 포함하는 메모리 셀 어레이(MCA) 및 제1 내지 제n 래치(LAT1~LATn)를 구비한다.
제1 래치(LAT1)는 데이터의 k 번째 비트(IDk)를 수신하여 래치한다. 제2 내지 제k(k는 n이하의 자연수) 래치(LAT2~LATk)는, 제1 내지 제k-1 래치(LAT1~LATk-1)로부터 메모리 셀에 이미 프로그래밍 된 데이터의 첫 번째 내지 k-1 번째 비트(ID1~IDk-1)를 수신하여 래치한다.
본 발명의 제2실시예에 따른 반도체 메모리 장치(800)는, 제2 내지 제k 래치(LAT2~LATk)에 래치된 첫 번째 내지 k-1 번째 비트(ID1~IDk-1)를 참조하여, 제1래치(LAT1)에 래치된 k번째 비트(IDk)를 메모리 셀에 프로그래밍 한다.
본 발명의 제1실시예에 따른 반도체 메모리 장치(500)에서는, 데이터의 비트가 몇 번째 비트인지에 따라, 상기 비트를 프로그래밍 하는 래치가 달라진다. 예를 들어, 데이터의 세 번째 비트는 제3래치(도 5의 LAT3)에 래치된 다음, 메모리 셀에 프로그래밍 된다. 반면에, 본 발명의 제2실시예에 따른 반도체 메모리 장치(800)에서는, 제1래치(LAT1)에 래치된 비트가 메모리 셀에 프로그래밍 된다. 이를 위하여, 본 발명의 제2실시예에 따른 반도체 메모리 장치(800)는, 제1래치(LAT1)에 수신되어 래치된 데이터의 비트를 제2 내지 제n래치(LAT2~LATn)로 순차적으로 전달한다.
본 발명의 제1실시예에 따른 반도체 메모리 장치(500)와 마찬가지로, 본 발명의 제2실시예에 따른 반도체 메모리 장치(800)도 기입 동작을 위하여 메모리 셀에 이미 기입된 비트를 독출할 필요가 없으므로, 기입 속도를 향상시킬 수 있는 장점이 있다.
도 9는 본 발명의 제2실시예에 따른 초기 독출 동작없이 메모리 셀에 데이터를 프로그래밍할 수 있는 메모리 셀 프로그래밍 방법을 나타내는 순서도이다.
이하에서는, 설명의 편의를 위하여, 3비트의 데이터를 프로그래밍하는 동작이 설명된다. 그러나, 본 발명의 제2실시예에 따른 메모리 셀 프로그래밍 방법은 3비트의 데이터를 프로그래밍하는 동작에 한정되지 않는다.
본 발명의 제2실시예에 따른 메모리 셀 프로그래밍 방법은, 적어도 하나의 메모리 셀 및 제1 내지 제n(n은 2이상의 자연수) 래치를 포함하는 반도체 메모리 장치의 상기 메모리 셀에 n비트의 데이터를 프로그래밍하는 메모리 셀 프로그래밍 방법이다.
본 발명의 제2실시예에 따른 메모리 셀 프로그래밍 방법은, 제1 내지 제k-1 래치(LAT1~LATk-1)에 저장된 데이터의 제1 내지 제k-1(k는 2이상의 자연수)번째 비트(ID1~IDk-1)를 제2 내지 제k 래치(LAT2~LATk)에 저장하는 단계(S930, S960), 데이터의 k번째 비트(IDk)를 제1래치(LAT1)에 저장하는 단계(S940, S970), 및 제2 내지 제k 래치(LAT2~LATk)에 저장된 제1 내지 제k-1 번째 비트(ID1~IDk-1)를 참조하여, 제1래치(LAT1)에 저장된 k번째 비트(IDk)를 메모리 셀에 프로그래밍 하는 단계(S950, S980)를 구비한다.
본 발명의 제2실시예에 따른 메모리 셀 프로그래밍 방법은, k번째 비트(IDk)를 메모리 셀에 프로그래밍 하는 단계(S640, S660) 이후에, k와 n을 비교하는 단계를 더 구비할 수 있다. 여기에서, n은 메모리 셀에 저장되는 데이터의 비트수를 의미한다. 비교 결과, k가 n보다 작으면 k에 1을 더한 값으로 제1 내지 제k-1번째 비트(ID1~IDk-1)를 제2 내지 제k 래치(LAT2~LATk)에 저장하는 단계(S930, S960)를 다시 수행할 수 있다. 예를 들어, 메모리 셀에 3비트의 데이터가 프로그래밍 되어야 하는 경우, k를 2로 하여 두 번째 비트에 대한 프로그래밍 동작을 수행(도 9의 S950)한 다음에, k를 3으로 하여 세 번째 비트에 대한 프로그래밍 동작을 수행(도 9의 S980)할 수 있다. 그리고, 세 번째 비트에 대한 프로그래밍 동작을 수행한 다음에, 전체 프로그래밍 동작을 완료할 수 있다.
본 발명의 제2실시예에 따른 메모리 셀 프로그래밍 방법은, 상기 단계들(S930~S980) 이전에, 데이터의 첫 번째 비트(ID1)를 제1래치(LAT1)에 저장하는 단계(S910), 및 제1래치에 저장된 첫 번째 비트(ID1)를 메모리 셀에 프로그래밍 하는 단계(S920)를 더 구비할 수 있다.
도 10은 본 발명의 제2실시예에 따른 반도체 메모리 장치와 메모리 셀 프로그래밍 방법을 설명하는 도면이다.
이하에서는, 설명의 편의를 위하여, 4비트의 데이터를 프로그래밍하는 동작이 설명된다. 그러나, 본 발명의 제2실시예에 따른 반도체 메모리 장치와 메모리 셀 프로그래밍 방법은 4비트의 데이터를 프로그래밍하는 동작에 한정되지 않는다.
우선, 도 10(a)를 참조하면, 데이터의 첫 번째 비트(ID1)가 제1래치(LAT1)에 래치된 다음에, 메모리 셀(미도시)에 프로그래밍 된다. 다음으로, 도 10(b)를 참조하면, 제1래치(LAT1)에 래치된 첫 번째 비트(ID1)가 제2래치(LAT2)로 전달되어 래치된다. 그리고, 데이터의 두 번째 비트(ID2)가 제1래치(LAT1)로 입력되어 래치된다. 그리고, 제2래치(LAT2)에 래치된 첫 번째 비트(ID1)를 참조하여, 제1래치(LAT1)에 래치된 두 번째 비트(ID2)가 프로그래밍 된다. 다음으로, 도 10(c)를 참조하면, 제1래치(LAT1)와 제2래치(LAT2)에 래치된 두 번째 비트(ID2)와 첫 번째 비트(ID1)가 제2래치(LAT2)와 제3래치(LAT3)로 전달되어 래치된다. 그리고, 데이터의 세 번째 비트(ID3)가 제1래치(LAT1)로 입력되어 래치된다. 그리고, 제2래치(LAT2)와 제3래치(LAT3)에 래치된 두 번째 비트(ID2)와 첫 번째 비트(ID1)를 참조하여, 제1래치(LAT1)에 래치된 세 번째 비트(ID3)가 프로그래밍 된다. 마지막으 로, 다음으로, 도 10(d)를 참조하면, 제1래치(LAT1), 제2래치(LAT2) 및 제3래치(LAT3)에 래치된 세 번째 비트(ID3), 두 번째 비트(ID2) 및 첫 번째 비트(ID1)가 제2래치(LAT2), 제3래치(LAT3) 및 제4래치(LAT4)로 전달되어 래치된다. 그리고, 데이터의 네 번째 비트(ID4)가 제1래치(LAT1)로 입력되어 래치된다. 그리고, 제1래치(LAT1), 제2래치(LAT2) 및 제3래치(LAT3)에 래치된 세 번째 비트(ID3), 두 번째 비트(ID2) 및 첫 번째 비트(ID1)를 참조하여, 제1래치(LAT1)에 래치된 네 번째 비트(ID4)가 프로그래밍 된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 메모리 셀 프로그래밍 방법 및 반도체 메모리 장치는, 메모리 셀에 순차적으로 기입되는 데이터의 비트들을 저장하고, 저장된 데이터의 비트들을 이용하여, 저장된 비트들의 다음 비트에 대한 메모리 셀 프로그래밍을 수행한다. 그러므로, 지금 기입하는 비트의 이전 비트를 메모리 셀로부터 초기 독출(initial reading)할 필요 없이, 메모리 셀 프로그래밍을 할 수 있는 장점이 있다. 그에 따라, 메모리 셀 프로그래밍 시간을 단축시킬 수 있는 장점이 있다.

Claims (18)

  1. 적어도 하나의 메모리 셀 및 제1 내지 제n(n은 2이상의 자연수) 래치를 포함하는 반도체 메모리 장치의 상기 메모리 셀에 n비트의 데이터를 프로그래밍하는 메모리 셀 프로그래밍 방법에 있어서,
    상기 데이터의 k번째 비트를 상기 제k(k는 n이하의 자연수)래치에 저장하는 단계; 및
    상기 제1 내지 제k-1 래치에 저장된 상기 제1 내지 제k-1 번째 비트를 참조하여, 상기 제k래치에 저장된 k번째 비트를 상기 메모리 셀에 프로그래밍 하는 단계를 구비하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  2. 제1항에 있어서, 상기 프로그래밍 하는 단계 이후에,
    k와 n을 비교하는 단계를 더 구비하고,
    k가 n보다 작으면 k에 1을 더한 값으로, 상기 제k 래치에 저장하는 단계를 다시 수행하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  3. 제1항에 있어서, 제1항의 상기 단계들 이전에,
    상기 데이터의 첫 번째 비트를 상기 제1래치에 저장하는 단계; 및
    상기 제1래치에 저장된 첫 번째 비트를 상기 메모리 셀에 프로그래밍 하는 단계를 더 구비하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  4. 제1항에 있어서,
    상기 첫 번째 비트는, 상기 메모리 셀에 저장되는 MSB(Most Significant Bit)이고,
    상기 n 번째 비트는, 상기 메모리 셀에 저장되는 LSB(Least Significant Bit)인 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  5. 제1항에 있어서, 상기 메모리 셀은,
    n비트의 데이터가 저장되는 불휘발성 메모리 셀인 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  6. 제5항에 있어서, 상기 메모리 셀은,
    n비트의 데이터가 저장되는 멀티-레벨 플래시 메모리 셀인 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  7. 제1항에 있어서, 상기 메모리 셀은,
    임계 전압을 기준으로 구분되는 2n개의 데이터 저장 상태를 구비하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  8. 적어도 하나의 메모리 셀 및 제1 내지 제n래치를 포함하는 반도체 메모리 장치의 상기 메모리 셀에 n(n은 2이상의 자연수)비트의 데이터를 프로그래밍하는 메모리 셀 프로그래밍 방법에 있어서,
    상기 제1 내지 제k-1 래치에 저장된 상기 데이터의 제1 내지 제k-1(k는 2이상의 자연수)번째 비트를 상기 제2 내지 제k 래치에 저장하는 단계;
    상기 데이터의 k번째 비트를 상기 제1래치에 저장하는 단계; 및
    상기 제2 내지 제k 래치에 저장된 상기 제1 내지 제k-1 번째 비트를 참조하여, 상기 제1래치에 저장된 k번째 비트를 상기 메모리 셀에 프로그래밍 하는 단계를 구비하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  9. 제8항에 있어서, 상기 프로그래밍 하는 단계 이후에,
    k와 n을 비교하는 단계를 더 구비하고,
    k가 n보다 작으면 k에 1을 더한 값으로, 상기 제2 내지 제k래치에 저장하는 단계를 다시 수행하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  10. 제8항에 있어서, 제8항의 상기 단계들 이전에,
    상기 데이터의 첫 번째 비트를 상기 제1래치에 저장하는 단계를 더 구비하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  11. 제10항에 있어서, 상기 첫 번째 비트를 상기 제1래치에 저장하는 단계 이후 에,
    상기 제1래치에 저장된 첫 번째 비트를 상기 메모리 셀에 프로그래밍 하는 단계를 더 구비하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  12. 적어도 하나의 메모리 셀 및 제1 내지 제n래치를 포함하는 반도체 메모리 장치의 상기 메모리 셀에 n(n은 2이상의 자연수)비트의 데이터를 프로그래밍하는 메모리 셀 프로그래밍 방법에 있어서,
    상기 제1 래치 내지 제k-1(k는 n보다 작은 자연수) 래치로부터 상기 메모리 셀에 이미 기입된 이전 비트를 출력하여, 상기 제2 내지 제k래치에 저장하는 단계;
    상기 메모리 셀에 기입할 현재 비트를 상기 제1래치에 저장하는 단계; 및
    상기 제2 내지 제k 래치에 저장된 이전 비트를 참조하여, 상기 제1래치에 저장된 현재 비트를 상기 메모리 셀에 기입하는 단계를 구비하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  13. n(n은 2이상의 자연수)비트의 데이터를 각각 저장하는 적어도 하나의 메모리 셀; 및
    상기 데이터를 수신하여 래치한 다음 출력하는 제1 내지 제n 래치를 구비하고,
    상기 제k(k는 n이하의 자연수) 래치는, 상기 데이터의 k 번째 비트를 수신하여 래치하고,
    상기 제1 내지 제k-1 래치에 래치된 상기 첫 번째 내지 k-1 번째 비트를 참조하여, 상기 제k래치에 래치된 상기 k번째 비트를 상기 메모리 셀에 프로그래밍 하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 제1 내지 제n 래치는,
    상기 반도체 메모리 장치의 페이지 버퍼에 포함되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제13항에 있어서, 상기 제1 내지 제n 래치는,
    상기 반도체 메모리 장치의 캐쉬 메모리에 포함되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제13항에 있어서, 상기 메모리 셀은,
    n비트의 데이터가 저장되는 불휘발성 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
  17. 제13항에 있어서, 상기 메모리 셀은,
    임계 전압을 기준으로 구분되는 2n개의 데이터 저장 상태를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. n(n은 2이상의 자연수)비트의 데이터를 각각 저장하는 적어도 하나의 메모리 셀; 및
    상기 데이터를 수신하여 래치한 다음 출력하는 제1 내지 제n 래치를 구비하고,
    상기 제1 래치는, 상기 데이터의 k 번째 비트를 수신하여 래치하고,
    상기 제2 내지 제k(k는 n이하의 자연수) 래치는, 제1 내지 제k-1 래치로부터 상기 메모리 셀에 이미 프로그래밍 된 데이터의 첫 번째 내지 k-1 번째 비트를 수신하여 래치하고,
    상기 제2 내지 제k 래치에 래치된 상기 첫 번째 내지 k-1 번째 비트를 참조하여, 상기 제1래치에 래치된 상기 k번째 비트를 상기 메모리 셀에 프로그래밍 하는 것을 특징으로 하는 반도체 메모리 장치.
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