KR101194840B1 - 메모리 셀 프로그래밍 방법 및 반도체 메모리 장치 - Google Patents

메모리 셀 프로그래밍 방법 및 반도체 메모리 장치 Download PDF

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Abstract

3개의 래치를 이용하는 메모리 셀 프로그래밍 방법 및 반도체 메모리 장치가 개시된다. 본 발명에 따른 메모리 셀 프로그래밍 방법은, 제1래치에 저장된 데이터의 k-1(k는 2이상의 자연수)번째 비트를 제3래치에 저장하는 단계, 데이터의 k번째 비트를 제1래치에 저장하는 단계, 제1래치에 저장된 k번째 비트를 제2래치에 저장하는 단계, 및 제3래치에 저장된 k-1번째 비트를 참조하여 제2래치에 저장된 k번째 비트를 메모리 셀에 기입하는 단계를 구비한다.

Description

메모리 셀 프로그래밍 방법 및 반도체 메모리 장치{Memory cell programming method and semiconductor memory device}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 비교예에 따른 2개의 래치를 이용하여 메모리 셀 프로그래밍을 수행하는 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명에 따른 3개의 래치를 이용하여 메모리 셀 프로그래밍을 수행하는 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 본 발명에 따른 3개의 래치를 이용하는 메모리 셀 프로그래밍 방법을 설명하는 플로우 차트이다.
도 4는 도 2의 반도체 메모리 장치의 회로도이다.
본 발명은 메모리 셀 프로그래밍 방법 및 반도체 메모리 장치에 관한 것으로써, 특히 3개의 래치를 이용하여 메모리 셀 프로그래밍을 수행하는 메모리 셀 프로 그래밍 방법 및 반도체 메모리 장치에 관한 것이다.
전기적으로 소거 및 프로그램이 가능한 불휘발성 메모리 장치는 전원이 공급되지 않는 상태에서도 데이터를 보존할 수 있는 특징을 가지고 있으며, 대표적인 것으로 플래시 메모리가 있다.
플래시 메모리를 구성하는 메모리 셀들은 제어 게이트, 플로팅 게이트, 소스, 및 드레인을 구비하는 셀 트랜지스터로 구성된다. 플래시 메모리의 셀 트랜지스터는 F-N 터널링 메커니즘에 의해서 프로그램 되거나 소거된다.
셀 트랜지스터의 소거 동작은 셀 트랜지스터의 제어 게이트에 접지 전압을 인가하고, 반도체 기판(또는 벌크)에 전원 전압보다 높은 고전압을 인가함으로써 수행된다. 이러한 소거 바이어스 조건에 따르면, 플로팅 게이트와 벌크 사이의 큰 전압 차에 의해 이들 사이에 강한 전계가 형성되며, 그 결과 부유 게이트에 존재하는 전자들은 F-N 터널링 효과에 의해서 벌크로 방출된다. 이 때, 소거된 셀 트랜지스터의 임계 전압은 음의 방향으로 이동된다.
셀 트랜지스터의 프로그램 동작은 제어 게이트에 전원 전압보다 높은 고전압을 인가하고, 드레인 및 벌크에 접지 전압을 인가함으로써 이루어진다. 이러한 바이어스 조건 하에서, 전자들이 F-N 터널링 효과에 의해서 셀 트랜지스터의 플로팅 게이트에 주입된다. 이 때 프로그램 된 셀 트랜지스터의 임계 전압은 양의 방향으로 이동된다.
최근에는 플래시 메모리의 집적도를 더욱 향상시키기 위해서 한 개의 메모리 셀에 복수의 데이터를 저장하는 멀티-레벨 플래시 메모리에 대한 연구가 활발히 진 행되고 있다. 멀티-레벨 플래시 메모리의 메모리 셀에는 2비트 이상의 멀티-비트가 저장될 수 있다. 이렇게 멀티-비트를 저장하는 메모리 셀을 멀티-레벨 셀(multi-level cell)이라 하고, 이에 대해 단일-비트를 저장하는 메모리 셀을 단일-레벨 셀(single-level cell)이라 한다. 멀티-레벨 셀은 멀티-비트를 저장하므로, 2개 이상의 임계 전압 분포를 가지며 이에 대응되는 2개 이상의 데이터 저장 상태를 갖는다. 이하에서는 멀티-레벨 플래시 메모리의 메모리 셀에 2비트의 데이터가 저장되는 예가 설명된다. 그러나, 멀티-레벨 플래시 메모리의 메모리 셀에는 3비트 이상의 데이터가 멀티-레벨 셀에 저장될 수도 있다.
2비트를 저장하는 멀티-레벨 셀은 4개의 데이터 저장 상태, 즉 11, 01, 10, 00 을 가질 수 있다. 예를 들어, 11은 소거된 상태이고, 01, 10, 및 00은 프로그램 된 상태를 나타낼 수 있다.
4개의 데이터 저장 상태의 분포는 멀티-레벨 셀의 임계 전압 분포들에 대응된다. 예를 들어, 멀티-레벨 셀의 임계 전압 분포들이 각각 VTH1~VTH2, VTH3~VTH4, VTH5~VTH6, VTH7~VTH8 이라 가정하면, 데이터 저장상태 11, 01, 10, 00 은 각각 VTH1~VTH2, VTH3~VTH4, VTH5~VTH6, VTH7~VTH8 에 대응된다. 즉, 멀티-레벨 셀의 임계 전압이 4가지 임계 전압 분포들 중 어느 하나에 대응되면, 11, 01, 10, 00 중 해당하는 2비트의 데이터가 멀티-레벨 셀에 저장된다.
한편, 2비트 이상의 데이터가 멀티-레벨 셀에 저장될 때는, 1비트씩 순차적으로 저장되는 것이 보통이다. 이 경우, 첫 번째 비트 이후의 비트(예를 들어, 두 번째 비트)가 멀티-레벨 셀에 저장되는 경우, 지금 기입되는 두 번째 비트의 데이 터 저장상태를 결정하기 위하여 첫 번째 비트의 데이터 저장상태가 참조되어야 한다. 첫 번째 비트의 데이터 저장상태를 알기 위해서는, 메모리 셀(즉, 멀티-레벨 셀)로부터 이미 기입된 첫 번째 비트의 데이터 저장상태가 독출되어야 한다. 그런데, 데이터 기입 과정에서, 메모리 셀에 기입된 비트의 데이터 저장상태를 독출하는 경우, 데이터 기입 속도가 늦어지는 문제가 생긴다.
본 발명이 이루고자 하는 기술적 과제는 3개의 래치를 이용하여 메모리 셀 프로그래밍을 수행하는 메모리 셀 프로그래밍 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 3개의 래치를 이용하여 메모리 셀 프로그래밍을 수행하는 반도체 메모리 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 메모리 셀 프로그래밍 방법은 적어도 하나의 메모리 셀 및 제1 내지 제3래치를 포함하는 반도체 메모리 장치의 상기 메모리 셀에 n(n은 3이상의 자연수)비트의 데이터를 기입하는 메모리 셀 프로그래밍 방법이다.
본 발명에 따른 메모리 셀 프로그래밍 방법은, 상기 제1래치에 저장된 상기 데이터의 k-1(k는 2이상의 자연수)번째 비트를 상기 제3래치에 저장하는 단계; 상기 데이터의 k번째 비트를 상기 제1래치에 저장하는 단계; 상기 제1래치에 저장된 k번째 비트를 상기 제2래치에 저장하는 단계; 및 상기 제3래치에 저장된 k-1번째 비트를 참조하여, 상기 제2래치에 저장된 k번째 비트를 상기 메모리 셀에 기입하는 단계를 구비한다.
상기 제2래치에 저장된 k번째 비트를 상기 메모리 셀에 기입하는 단계 이후에, k와 n을 비교하는 단계를 더 구비하고, k가 n보다 작으면 k에 1을 더한 값으로 상기 제3래치에 저장하는 단계를 다시 수행할 수 있다.
본 발명에 따른 메모리 셀 프로그래밍 방법은, 상기 데이터의 첫 번째 비트를 상기 제1래치에 저장하는 단계를 더 구비할 수 있다. 상기 첫 번째 비트를 상기 제1래치에 저장하는 단계 이후에, 상기 제1래치에 저장된 첫 번째 비트를 상기 제2래치 및 제3래치에 저장하는 단계; 및 상기 제2래치에 저장된 첫 번째 비트를 상기 메모리 셀에 기입하는 단계를 더 구비할 수 있다.
본 발명에 따른 메모리 셀 프로그래밍 방법은, 상기 제2래치에 저장된 첫 번째 비트를 상기 메모리 셀에 기입하는 단계를 수행한 이후에, 상기 데이터의 두 번째 비트를 상기 제1래치에 저장하는 단계를 수행할 수 있다.
본 발명에 따른 메모리 셀 프로그래밍 방법은, 상기 첫 번째 비트를 상기 제1래치에 저장하는 단계 이후에, 상기 제1래치에 저장된 첫 번째 비트를 상기 제2래치에 저장하는 단계; 및 상기 제2래치에 저장된 첫 번째 비트를 상기 메모리 셀에 기입하는 단계를 더 구비할 수 있다.
본 발명에 따른 메모리 셀 프로그래밍 방법은, 상기 제2래치에 저장된 첫 번째 비트를 상기 메모리 셀에 기입하는 단계를 수행한 이후에, 상기 제1래치에 저장된 상기 데이터의 첫 번째 비트를 상기 제3래치에 저장하는 단계를 수행할 수 있다.
상기 메모리 셀은 n비트의 데이터가 저장되는 불휘발성 메모리 셀일 수 있다. 상기 메모리 셀은, 임계 전압을 기준으로 구분되는 2n개의 데이터 저장 상태를 구비할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, n(n은 3이상의 자연수)비트의 데이터를 각각 저장하는 적어도 하나의 메모리 셀; 상기 데이터를 수신하여 래치한 다음 출력하는 제1래치; 상기 제1래치로부터 상기 메모리 셀에 기입할 k(k는 2이상의 자연수)번째 비트를 수신하여 래치한 다음 출력하는 제2래치; 및 상기 제1래치로부터 상기 메모리 셀에 이미 기입된 k-1번째 비트를 수신하여 래치한 다음 출력하는 제3래치를 구비한다. 본 발명에 따른 반도체 메모리 장치는, 상기 제3래치에 래치된 상기 k-1번째 비트를 참조하여, 상기 제2래치에 래치된 상기 k번째 비트를 상기 메모리 셀에 기입한다.
상기 제1래치는 상기 k번째 비트가 상기 메모리 셀에 기입된 다음에, 상기 제3래치로 상기 k번째 비트를 출력하고, k+1번째 비트를 수신하여 상기 제2래치로 출력할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 비교예에 따른 2개의 래치를 이용하여 메모리 셀 프로그래밍을 수행하는 반도체 메모리 장치를 나타내는 블록도이다. 본 발명을 설명하기 전에, 본 발명에 대한 비교예가 도 1을 참조하여 설명된다.
도 1을 참조하면, 본 발명의 비교예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(MCA), 제1래치(110) 및 제2래치(120)를 포함한다. 메모리 셀 어레이(MCA)에 포함되는 하나의 메모리 셀에는, 복수개의 비트들로 구성된 데이터(DATA)가 저장된다.
제1래치(110)는 입출력 라인(I/O)을 통하여 메모리 셀 어레이(MCA)에 기입할 데이터(DATA)의 첫 번째 비트를 수신하여 래치한다. 제1래치(110)에 저장된 첫 번째 비트는 제2래치(120)로 출력되어 래치된다. 제2래치(120)에 저장된 첫 번째 비트는 메모리 셀에 기입된다.
그 동안, 제1래치(110)는 데이터(DATA)의 두 번째 비트를 수신하여 래치한 다음, 제2래치(120)로 두 번째 비트를 출력한다. 그 다음, 메모리 셀의 현재 상태를 독출하여 제1래치(110)에 저장한다. 메모리 셀로부터 독출된 메모리 셀의 현재 상태는, 메모리 셀에 이미 기입된 첫 번째 비트에 대응된다. 한편, 메모리 셀의 현재 상태를 독출하는 과정을 내부 독출(internal reading)이라고 한다.
본 발명의 비교예에 따른 반도체 메모리 장치(100)는, 제1래치(110)에 저장된 메모리 셀의 현재 상태를 참조하여, 제2래치(120)에 저장된 데이터(DATA)의 두 번째 비트를 메모리 셀에 프로그래밍한다.
도 2는 본 발명에 따른 3개의 래치를 이용하여 메모리 셀 프로그래밍을 수행하는 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 본 발명에 따른 반도체 메모리 장치(200)는, 적어도 하나의 메모리 셀을 포함하는 메모리 셀 어레이(MCA), 제1래치부(210), 제2래치부(220) 및 제3래치부(230)를 구비한다.
상기 적어도 하나의 메모리 셀은 n(n은 3이상의 자연수)비트의 데이터(DATA)를 각각 저장한다. 제1래치부(210)는 데이터(DATA)를 수신하여 래치한 다음 출력한다. 제2래치부(220)는 제1래치부(210)로부터 메모리 셀에 기입할 k(k는 2이상의 자연수)번째 비트를 수신하여 래치한 다음 출력한다. 제3래치부(230)는 제1래치부(210)로부터 메모리 셀에 이미 기입된 k-1번째 비트를 수신하여 래치한 다음 출력한다. 본 발명에 따른 반도체 메모리 장치(200)는 제3래치부(230)에 래치된 k-1번째 비트를 참조하여, 제2래치부(220)에 래치된 k번째 비트를 메모리 셀에 기입한다.
한편, 종래 기술에서는, 지금 기입되는 비트(예를 들어, k 번째 비트)에 대한 기입 동작을 수행하기 위하여, 메모리 셀에 이미 기입된 비트(예를 들어, k-1 번째 비트)의 데이터 저장상태를 독출해야 하는 문제가 있었다. 그러나, 본 발명에 따른 반도체 메모리 장치(200)는, 지금 기입되는 비트(예를 들어, k 번째 비트)의 이전 비트(예를 들어, k-1 번째 비트)를 제3래치부(230)에 저장한다. 그리고, 제3래치부(230)에 저장된 이전 비트를 참조하여, 지금 기입되는 비트를 메모리 셀에 기입한다. 그에 따라, 본 발명에 따른 반도체 메모리 장치(200)는 기입 동작 도중 에 메모리 셀에 이미 기입된 비트를 독출할 필요가 없으므로, 기입 속도를 향상시킬 수 있는 장점이 있다.
본 발명에 따른 반도체 메모리 장치(200)에서, 제1래치부(210)는 k번째 비트가 메모리 셀에 기입된 다음에, 제3래치부(230)로 k번째 비트를 출력할 수 있다. 그 다음, 제1래치부(210)는 k+1번째 비트를 수신하여 제2래치부(220)로 출력할 수 있다. 구체적으로, 제3래치부(230)에 저장된 k-1 번째 비트를 참조하여, 제2래치부(220)에 저장된 k 번째 비트가 메모리 셀에 기입된 다음에, 제1래치부(210)는 k 번째 비트를 제3래치부(230)로 출력한다. 그 다음, 제1래치부(210)는 k+1 번째 비트를 수신하여 래치한 다음 제2래치부(220)로 출력한다. 이 상태에서, 제3래치부(230)에 저장된 k 번째 비트를 참조하여, 제2래치부(220)에 저장된 k+1 번째 비트의 기입 동작이 수행된다.
상기 메모리 셀은 n비트의 데이터가 저장되는 불휘발성 메모리 셀일 수 있다. 또한, 상기 메모리 셀은 임계 전압을 기준으로 구분되는 2n개의 데이터 저장 상태를 구비할 수 있다. 예를 들어, 하나의 메모리 셀에 4비트의 데이터가 저장되는 경우, 상기 메모리 셀은 24개의 데이터 저장 상태를 구비할 수 있다.
도 3은 본 발명에 따른 3개의 래치를 이용하는 메모리 셀 프로그래밍 방법을 설명하는 플로우 차트이다. 이하에서 도 2와 도 3을 참조하여, 본 발명에 따른 메모리 셀 프로그래밍 방법이 설명된다. 본 발명에 따른 메모리 셀 프로그래밍 방법은, 적어도 하나의 메모리 셀 및 제1 내지 제3래치부(210~230)를 포함하는 반도체 메모리 장치의 메모리 셀에 n(n은 3이상의 자연수)비트의 데이터를 기입하는 메모리 셀 프로그래밍 방법이다.
여기에서는, 설명의 편의를 위하여, 데이터의 두 번째 비트를 참조하여 데이터의 세 번째 비트를 프로그래밍하는 동작이 설명된다. 그러나, 본 발명에 따른 메모리 셀 프로그래밍 방법은 세 번째 비트를 프로그래밍하는 동작에 한정되지 않는다. 본 발명에 따른 메모리 셀 프로그래밍 방법은 제1래치부(210)에 저장된 k-1 번째 비트(예를 들어, 두 번째 비트)를 제3래치부(230)에 저장한다(S370). 그리고, 데이터의 k번째 비트(예를 들어, 세 번째 비트)를 제1래치부(210)에 저장한다(S380). 그 다음, 제1래치부(210)에 저장된 k번째 비트(예를 들어, 세 번째 비트)를 제2래치부(220)에 저장한다(S390). 그 다음, 제3래치부(230)에 저장된 k-1번째 비트(예를 들어, 두 번째 비트)를 참조하여, 제2래치부(220)에 저장된 k번째 비트(예를 들어, 세 번째 비트)를 메모리 셀에 기입한다.
본 발명에 따른 메모리 셀 프로그래밍 방법은, 제2래치부(220)에 저장된 k번째 비트를 메모리 셀에 기입하는 단계 이후에, k와 n을 비교하는 단계를 더 구비할 수 있다. 여기에서, n은 메모리 셀에 저장되는 데이터의 비트수를 의미한다. 비교 결과, k가 n보다 작으면 k에 1을 더한 값으로 제3래치부(230)에 저장하는 단계를 다시 수행할 수 있다. 예를 들어, 메모리 셀에 4비트의 데이터가 저장되어야 하는 경우, k를 3으로 하여 세 번째 비트에 대한 기입 동작을 수행한 다음에, k를 4로 하여 네 번째 비트에 대한 기입 동작을 수행할 수 있다. 그리고, 네 번째 비트에 대한 기입 동작을 수행한 다음에, 전체 기입 동작을 완료할 수 있다.
본 발명에 따른 메모리 셀 프로그래밍 방법은, 데이터의 첫 번째 비트를 제1래치부(210)에 저장하는 단계를 더 구비할 수 있다(S310). 그 다음, 제1래치부(210)에 저장된 첫 번째 비트를 제2래치부(220) 및 제3래치부(230)에 저장할 수 있다(S320). 그리고, 제2래치부(220)에 저장된 첫 번째 비트를 메모리 셀에 기입할 수 있다(S330). 그 다음, 데이터의 두 번째 비트를 제1래치부(210)에 저장할 수 있다(S340). 그 이후에, 제1래치부(210)에 저장된 두 번째 비트를 제2래치부(220)에 저장하고(S350), 제3래치부(230)에 저장된 첫 번째 비트를 참조하여 제2래치부(220)에 저장된 두 번째 비트를 메모리 셀에 기입할 수 있다(S360).
한편, 데이터의 첫 번째 비트를 제1래치부(210)에 저장하는 단계(S310) 이후에, 제1래치부(210)에 저장된 첫 번째 비트를 제2래치부(220)에 저장할 수 있다. 그리고, 제2래치부(220)에 저장된 첫 번째 비트를 메모리 셀에 기입할 수 있다. 그 다음, 제1래치부(210)에 저장된 데이터의 첫 번째 비트를 제3래치부(230)에 저장하는 단계(S370)를 수행할 수 있다.
도 4는 도 2의 반도체 메모리 장치의 회로도이다.
도 4를 참조하면, 제1래치부(210)는 트랜지스터들(TR11, TR12)을 통하여 데이터 입출력 라인쌍(IO, IOn)에 연결된다. 트랜지스터들(TR11, TR12)은 칼럼선택라인 신호(CSLi)에 따라 턴-온 또는 턴-오프된다. 트랜지스터들(TR11, TR12)이 턴-온되면, 제1래치부(210)는 데이터를 수신하여 래치한다. 제1래치부(210)에 래치되어 있던 데이터는 제1스위치 트랜지스터(TRS1)가 턴-온되면, 제1노드로 전달된다. 제2스위치 트랜지스터(TRS2)가 턴-온되는 경우 제1노드로 전달된 데이터는 제2래치 부(220)로 전달되고, 제3스위치 트랜지스터(TRS3)가 턴-온되는 경우 출력 노드로 전달된 데이터는 제3래치부(230)로 전달된다. 여기에서, 제1 내지 제3 스위치 트랜지스터(TRS1, TRS2, TRS3)는 제1 내지 제3 스위치 제어신호(BLC1, BLC2, BLC3)에 따라 턴-온 또는 턴-오프된다. 한편, 당업자라면 제1래치부(210), 제2래치부(220) 및 제3래치부(230)의 내부 동작을 이해할 수 있을 것이므로, 그에 대한 자세한 설명은 생략된다.
도 4를 참조하여, 데이터의 두 번째 비트를 참조하여 데이터의 세 번째 비트를 프로그래밍하는 동작이 설명된다. 제1 및 제3스위치 제어신호(BLC1, BLC3)가 활성화되면, 제1래치부(210)에 저장되어 있던 두 번째 비트는 제3래치부(230)로 전달되어 래치된다. 이 때, 제2스위치 제어신호(BLC2)는 비활성화 상태를 유지한다. 그 다음, 칼럼 선택 라인 신호(CSLi)가 활성화되면, 데이터의 세 번째 비트가 입출력 라인(IO, IOn)을 통하여 제1래치부(210)로 전달되어 래치된다. 그 다음, 제1 및 제3스위치 제어신호(BLC1, BLC3)가 활성화되면, 제1래치부(210)에 세 번째 비트는 제2래치부(220)로 전달되어 래치된다. 이 때, 제1스위치 제어신호(BLC1)는 비활성화 상태를 유지한다. 그에 따라, 두 번째 비트는 제3래치부(230)에 래치된 상태를 유지한다. 그 다음, 제3래치부(230)에 저장된 두 번째 비트를 참조하여, 제2래치부(220)에 저장된 세 번째 비트를 메모리 셀 어레이(MCA)에 포함되는 메모리 셀에 기입한다. 여기에서, 메모리 셀에 데이터를 기입하는 동작은 메모리 셀 어레이(MCA)에 연결되는 비트라인들(BLo, BLe)을 통하여 수행된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정 한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 메모리 셀 프로그래밍 방법 및 반도체 메모리 장치는, 3개의 래치를 이용하여 메모리 셀 프로그래밍을 수행한다. 그럼으로써, 메모리 셀로부터 이전 비트를 내부 독출(internal reading)할 필요 없이, 메모리 셀 프로그래밍을 할 수 있는 장점이 있다. 그에 따라, 메모리 셀 프로그래밍 시간을 단축시킬 수 있는 장점이 있다.

Claims (17)

  1. 적어도 하나의 메모리 셀 및 제1 내지 제3래치를 포함하는 반도체 메모리 장치의 상기 메모리 셀에 n(n은 3이상의 자연수)비트의 데이터를 기입하는 메모리 셀 프로그래밍 방법에 있어서,
    상기 제1래치에 저장된 상기 데이터의 k-1(k는 2이상의 자연수)번째 비트를 상기 제3래치에 저장하는 단계;
    상기 데이터의 k번째 비트를 상기 제1래치에 저장하는 단계;
    상기 제1래치에 저장된 k번째 비트를 상기 제2래치에 저장하는 단계; 및
    상기 제3래치에 저장된 k-1번째 비트를 참조하여, 상기 제2래치에 저장된 k번째 비트를 상기 메모리 셀에 기입하는 단계를 구비하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  2. 제1항에 있어서, 상기 제2래치에 저장된 k번째 비트를 상기 메모리 셀에 기입하는 단계 이후에,
    k와 n을 비교하는 단계를 더 구비하고,
    k가 n보다 작으면 k에 1을 더한 값으로 상기 제3래치에 저장하는 단계를 다시 수행하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  3. 제1항에 있어서, 제1항의 상기 단계들 이전에,
    상기 데이터의 첫 번째 비트를 상기 제1래치에 저장하는 단계를 더 구비하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  4. 제3항에 있어서, 상기 첫 번째 비트를 상기 제1래치에 저장하는 단계 이후에,
    상기 제1래치에 저장된 첫 번째 비트를 상기 제2래치 및 제3래치에 저장하는 단계; 및
    상기 제2래치에 저장된 첫 번째 비트를 상기 메모리 셀에 기입하는 단계를 더 구비하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  5. 제4항에 있어서, 상기 제2래치에 저장된 첫 번째 비트를 상기 메모리 셀에 기입하는 단계를 수행한 이후에,
    상기 데이터의 두 번째 비트를 상기 제1래치에 저장하는 단계를 수행하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  6. 제3항에 있어서, 상기 첫 번째 비트를 상기 제1래치에 저장하는 단계 이후에,
    상기 제1래치에 저장된 첫 번째 비트를 상기 제2래치에 저장하는 단계; 및
    상기 제2래치에 저장된 첫 번째 비트를 상기 메모리 셀에 기입하는 단계를 더 구비하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  7. 제6항에 있어서, 상기 제2래치에 저장된 첫 번째 비트를 상기 메모리 셀에 기입하는 단계를 수행한 이후에,
    상기 제1래치에 저장된 상기 데이터의 첫 번째 비트를 상기 제3래치에 저장하는 단계를 수행하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  8. 제1항에 있어서, 상기 메모리 셀은,
    n비트의 데이터가 저장되는 불휘발성 메모리 셀인 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  9. 제8항에 있어서, 상기 메모리 셀은,
    n비트의 데이터가 저장되는 멀티-레벨 플래시 메모리 셀인 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  10. 제1항에 있어서, 상기 메모리 셀은,
    임계 전압을 기준으로 구분되는 2n개의 데이터 저장 상태를 구비하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  11. 적어도 하나의 메모리 셀 및 제1 내지 제3래치를 포함하는 반도체 메모리 장 치의 상기 메모리 셀에 n(n은 3이상의 자연수)비트의 데이터를 기입하는 프로그래밍 방법에 있어서,
    상기 제1래치로부터 상기 메모리 셀에 이미 기입된 이전 비트를 출력하여, 상기 제3래치에 저장하는 단계;
    상기 메모리 셀에 기입할 현재 비트를 상기 제1래치에 저장하는 단계;
    상기 제1래치로부터 상기 현재 비트를 출력하여, 상기 2래치에 저장하는 단계; 및
    상기 제3래치에 저장된 이전 비트를 참조하여, 상기 제2래치에 저장된 현재 비트를 상기 메모리 셀에 기입하는 단계를 구비하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  12. n(n은 3이상의 자연수)비트의 데이터를 각각 저장하는 적어도 하나의 메모리 셀;
    상기 데이터를 수신하여 래치한 다음 출력하는 제1래치;
    상기 제1래치로부터 상기 메모리 셀에 기입할 k(k는 2이상의 자연수)번째 비트를 수신하여 래치한 다음 출력하는 제2래치; 및
    상기 제1래치로부터 상기 메모리 셀에 이미 기입된 k-1번째 비트를 수신하여 래치한 다음 출력하는 제3래치를 구비하고,
    상기 제3래치에 래치된 상기 k-1번째 비트를 참조하여, 상기 제2래치에 래치된 상기 k번째 비트를 상기 메모리 셀에 기입하는 것을 특징으로 하는 반도체 메모 리 장치.
  13. 제12항에 있어서, 상기 제1래치는,
    상기 k번째 비트가 상기 메모리 셀에 기입된 다음에,
    상기 제3래치로 상기 k번째 비트를 출력하고, k+1번째 비트를 수신하여 상기 제2래치로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제12항에 있어서, 상기 메모리 셀은,
    n비트의 데이터가 저장되는 불휘발성 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
  15. 제12항에 있어서, 상기 메모리 셀은,
    임계 전압을 기준으로 구분되는 2n개의 데이터 저장 상태를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. n(n은 3이상의 자연수)비트의 데이터를 각각 저장하는 적어도 하나의 메모리 셀;
    상기 데이터를 수신하여 래치한 다음 출력하는 제1래치;
    상기 제1래치로부터 상기 메모리 셀에 기입할 현재 비트를 수신하여 래치한 다음 출력하는 제2래치; 및
    상기 제1래치로부터 상기 메모리 셀에 이미 기입된 이전 비트를 수신하여 래치한 다음 출력하는 제3래치를 구비하고,
    상기 제3래치에 래치된 상기 이전 비트를 참조하여, 상기 제2래치에 래치된 상기 현재 비트를 상기 메모리 셀에 기입하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서, 상기 제1래치는,
    상기 현재 비트가 상기 메모리 셀에 기입된 다음에,
    상기 제3래치로 상기 현재 비트를 출력하고, 상기 현재 비트 다음에 상기 메모리 셀에 기입할 다음 비트를 수신하여 상기 제2래치로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
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