KR101303177B1 - 불휘발성 메모리 소자 및 그 동작 방법 - Google Patents

불휘발성 메모리 소자 및 그 동작 방법 Download PDF

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Abstract

메모리 셀에 기입된 데이터 비트 수를 저장하는 블록 상태 확인 셀을 구비하는 반도체 장치, 메모리 셀에 기입되어 있는 데이터 비트 수에 따른 메모리 데이터 독출 방법, 및 메모리 셀에 기입된 데이터 비트 수를 저장하는 메모리 프로그래밍 방법이 개시된다. 본 발명에 따른 반도체 장치는 적어도 하나의 메모리 블록 및 컨트롤러를 구비한다. 적어도 하나의 메모리 블록은 데이터를 각각 저장하는 다수의 메모리 셀들 및 상기 메모리 셀에 상기 데이터의 몇 번째 비트까지 기입되어 있는지에 관한 정보를 저장하는 블록 상태 확인 셀을 각각 구비한다. 컨트롤러는 블록 상태 확인 셀에 저장된 비트까지, 메모리 블록으로부터 데이터를 독출한다.

Description

불휘발성 메모리 소자 및 그 동작 방법{Non-volatile memory device and operating method of the same}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 다수의 메모리 블록들을 구비하는 반도체 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 블록이 블록 상태 확인 셀을 구비하는 모습을 나타내는 도면이다.
도 3은 도 2의 블록 상태 확인 셀에 저장된 정보에 따라 메모리 셀에 기입된 데이터 비트 수를 파악하는 과정을 설명하는 도면이다.
도 4는 도 2의 블록 상태 확인 셀을 구비하는 반도체 장치를 나타내는 블록 도이다.
본 발명은 메모리 데이터 독출 방법 및 반도체 장치에 관한 것으로써, 특히, 메모리 셀에 기입된 데이터 비트 수를 저장하는 블록 상태 확인 셀을 구비하는 반도체 장치, 메모리 셀에 기입되어 있는 데이터 비트 수에 따른 메모리 데이터 독출 방법, 및 메모리 셀에 기입된 데이터 비트 수를 저장하는 메모리 프로그래밍 방법에 관한 것이다.
전기적으로 소거 및 프로그램이 가능한 불휘발성 메모리 장치는 전원이 공급되지 않는 상태에서도 데이터를 보존할 수 있는 특징을 가지고 있으며, 대표적인 것으로 플래시 메모리가 있다.
플래시 메모리를 구성하는 메모리 셀들은 제어 게이트, 플로팅 게이트, 소스, 및 드레인을 구비하는 셀 트랜지스터로 구성된다. 플래시 메모리의 셀 트랜지스터는 F-N 터널링 메커니즘에 의해서 프로그램 되거나 소거된다.
셀 트랜지스터의 소거 동작은 셀 트랜지스터의 제어 게이트에 접지 전압을 인가하고, 반도체 기판(또는 벌크)에 전원 전압보다 높은 고전압을 인가함으로써 수행된다. 이러한 소거 바이어스 조건에 따르면, 플로팅 게이트와 벌크 사이의 큰 전압 차에 의해 이들 사이에 강한 전계가 형성되며, 그 결과 부유 게이트에 존재하는 전자들은 F-N 터널링 효과에 의해서 벌크로 방출된다. 이 때, 소거된 셀 트랜지 스터의 임계 전압은 음의 방향으로 이동된다.
셀 트랜지스터의 프로그램 동작은 제어 게이트에 전원 전압보다 높은 고전압을 인가하고, 드레인 및 벌크에 접지 전압을 인가함으로써 이루어진다. 이러한 바이어스 조건 하에서, 전자들이 F-N 터널링 효과에 의해서 셀 트랜지스터의 플로팅 게이트에 주입된다. 이 때 프로그램 된 셀 트랜지스터의 임계 전압은 양의 방향으로 이동된다. 플로팅 게이트에 전자가 주입된 상태를 프로그램(program) 상태라고 하고, 플로팅 게이트에 전자가 없어진 상태를 소거(erase) 상태라고 한다. 프로그램 상태의 임계 전압은 0보다 크고, 소거 상태의 임계 전압은 0보다 작다.
최근에는 플래시 메모리의 집적도를 향상시키기 위해서 한 개의 메모리 셀에 2비트 이상의 데이터를 저장하는 멀티-레벨 플래시 메모리에 대한 연구가 활발히 진행되고 있다. 멀티-비트를 저장하는 메모리 셀을 멀티-레벨 셀(multi-level cell ; MLC)이라 하고, 이에 대해 단일-비트를 저장하는 메모리 셀을 단일-레벨 셀(single-level cell ; SLC)이라 한다.
멀티-레벨 셀은 2비트 이상의 데이터를 저장하기 위하여, 4개 이상의 임계 전압 분포를 가지며 이에 대응되는 4개 이상의 데이터 저장 상태를 갖는다. 그런데, 멀티-레벨 셀에 저장되는 데이터의 비트 수가 증가함에 따라, 멀티-레벨 셀이 가져야 하는 임계 전압 분포의 개수도 증가한다. 그에 따라, 멀티-레벨 셀에 저장되어 있는 데이터를 독출하기 위한 시간이 증가한다.
본 발명이 이루고자 하는 기술적 과제는 메모리 셀에 기입된 데이터 비트 수 를 저장하는 블록 상태 확인 셀을 구비하는 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 메모리 셀에 기입된 데이터 비트 수를 저장하고 저장된 데이터 비트 수에 따른 메모리 데이터 독출 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 메모리 셀에 기입된 데이터 비트 수를 저장하는 메모리 데이터 프로그래밍 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치는 적어도 하나의 메모리 블록 및 컨트롤러를 구비한다. 적어도 하나의 메모리 블록은 데이터를 각각 저장하는 다수의 메모리 셀들 및 상기 메모리 셀에 상기 데이터의 몇 번째 비트까지 기입되어 있는지에 관한 정보를 저장하는 블록 상태 확인 셀을 각각 구비한다. 컨트롤러는 블록 상태 확인 셀에 저장된 비트까지, 메모리 블록으로부터 데이터를 독출한다.
상기 블록 상태 확인 셀은 상기 블록 상태 확인 셀이 속한 메모리 블록의 메모리 셀이 저장할 수 있는 비트 수보다 1비트 작은 비트 수를 가질 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 메모리 데이터 독출 방법은, 메모리 셀에 기입되어 있는 데이터의 비트 수를 검출하는 단계; 및 상기 검출된 비트 수까지만 상기 메모리 셀의 데이터를 독출하는 단계를 구비한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 메모리 데이터 프로그래밍 방법은, 메모리 셀들에 데이터를 기입하는 단계; 상기 메모리 셀들에 상기 데이터의 몇 번째 비트가 기입되어 있는지에 관한 정보를 저장하는 단계; 및 상기 정보를 저장하는 단계에서 저장된 비트까지만 상기 데이터를 검증(verify)하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 다수의 메모리 블록들을 구비하는 반도체 장치를 나타내는 블록도이다.
도 1의 반도체 장치는 복수개의 메모리 블록(MB11~MB4n)을 포함한다. 또한, 도 1의 반도체 장치는 복수개의 플레인(PLANE1~PLANE4)으로 구분될 수 있고, 각각의 플레인(예를 들어, PLANE1)은 n개의 메모리 블록들(예를 들어, MB11~MB1n)을 포함할 수 있다. 도 1에는 반도체 장치가 4개의 플레인(PLANE1~PLANE4)으로 구분되는 것으로 도시되어 있으나, 당업자라면 구분되는 플레인의 개수가 4개에 한정되지 않는다는 점을 알 수 있을 것이다.
플레인(PLANE1~PLANE4) 사이에는 로우 디코더들(RD1, RD2)이 배치될 수 있다. 로우 디코더들(RD1, RD2)이 플레인(PLANE1~PLANE4) 사이에 배치되지 않고 다른 방식으로 배치될 수 있다는 점은 당업자라면 쉽게 알 수 있을 것이다. 예를 들어, 로우 디코더(RD1)가 플레인(PLANE1)과 플레인(PLANE2) 사이에 배치되지 않고, 플레인(PLANE1)의 왼쪽에 배치될 수도 있다.
도 1의 반도체 장치는 복수개의 페이지 버퍼들(PB1, PB2)을 구비할 수 있다. 복수개의 페이지 버퍼들(PB1, PB2)은 외부로부터 기입 데이터를 수신하여 메모리 블록(MB11~MB4n)으로 전송하거나 또는 메모리 블록들(MB11~MB4n)의 독출 데이터를 수신하여 외부로 전송할 수 있다. 도 1의 반도체 장치는 컨트롤러(CTRL)를 구비할 수 있다. 컨트롤러(CTRL)는 메모리 블록들(MB11~MB4n)에 데이터를 기입하는 동작과 독출하는 동작을 제어한다.
도 2는 도 1의 메모리 블록이 블록 상태 확인 셀을 구비하는 모습을 나타내는 도면이다.
도 2를 참조하면, 도 1의 메모리 블록(예를 들어, MB11)은 다수의 메모리 셀들(MC1~MCn) 및 블록 상태 확인 셀(BSCC)을 구비한다. 다수의 메모리 셀들(MC1~MCn)은 데이터를 각각 저장한다. 블록 상태 확인 셀(BSCC)은 메모리 셀(MC1~MCn)에 데이터의 몇 번째 비트까지 기입되어 있는지에 관한 정보를 저장한다. 도 2에는 도 1의 메모리 블록들(MC1~MCn) 중에서 하나의 메모리 블록(MB11)의 모습을 도시하였으나, 도 1의 나머지 메모리 블록들(MC2~MCn)도 도 2에 도시된 메모리 블록(MB11)과 같은 모습을 가질 수 있다. 또한, 도 1의 일부 블록들만 도 2에 도시된 메모리 블록(MB11)과 같은 모습을 가질 수도 있다.
도 1의 컨트롤러(CTRL)는 블록 상태 확인 셀(BSCC)에 저장된 비트까지, 메모리 블록(MB11~MB4n)으로부터 데이터를 독출한다. 좀 더 설명하면, 도 1의 컨트롤 러(CTRL)는 블록 상태 확인 셀(BSCC)에 저장된 비트 값을 독출하여, 메모리 셀들(MC1~MCn)에 데이터의 몇 번째 비트까지 기입되었는지를 알 수 있다. 그에 따라, 본 발명에 따른 반도체 장치는 메모리 셀들(MC1~MCn)의 모든 비트들에 대하여 독출 동작을 수행할 필요가 없고, 기입되어 있는 비트까지만 독출 동작을 수행하면 된다. 따라서, 본 발명에 따른 반도체 장치는 독출 동작의 속도를 향상시킬 수 있는 장점이 있다.
본 발명에 따른 블록 상태 확인 셀(BSCC)은, 메모리 셀에 기입된 데이터를 검증하기 위한 데이터 독출 동작에서 이용될 수 있다. 좀 더 설명하면, 본 발명에 따른 반도체 장치는, 블록 상태 확인 셀(BSCC)에 저장된 비트 값을 데이터 검증(verify) 단계에서 이용할 수 있다. 즉, 메모리 셀들(MC1~MCn)에 기입된 데이터를 검증하는 단계에서, 블록 상태 확인 셀(BSCC)에 저장된 비트까지만 검증할 수 있다. 좀 더 설명하면, 메모리 셀들(MC1~MCn)에 데이터의 첫번째 비트를 기입한 다음에, 블록 상태 확인 셀(BSCC)에 첫 번째 비트까지 기입되었다는 정보를 저장한다. 그리고, 메모리 셀들(MC1~MCn)의 첫 번째 비트를 검증하는 단계를 수행한다. 그 다음, 메모리 셀들(MC1~MCn)에 데이터의 두 번째 비트를 기입한 다음에, 블록 상태 확인 셀(BSCC)에 두 번째 비트까지 기입되었다는 정보를 저장한다. 그리고, 메모리 셀들(MC1~MCn)의 두 번째 비트를 검증하는 단계를 수행한다. 즉, 첫 번째 비트를 검증하는 단계는 두 번째 비트를 검증할 필요 없이 이미 기입된 첫 번째 비트만을 검증하고, 두 번째 비트를 검증하는 단계도 두 번째 비트 이후의 다른 비트들을 검증할 필요 없이 이미 기입된 두 번째 비트만을 검증하면 된다.
또한, 본 발명에 따른 블록 상태 확인 셀(BSCC)은, 메모리 셀에 기입된 데이터를 독출하기 위한 일반적인 데이터 독출 동작에서도 이용될 수 있다.
블록 상태 확인 셀(BSCC)은, 블록 상태 확인 셀(BSCC)이 속한 메모리 블록(MB1)의 메모리 셀(MC1~MCn)이 저장할 수 있는 비트 수보다 1비트 작은 비트 수를 가질 수 있다. 예를 들어, 메모리 셀(MC1)에 n 비트의 데이터가 저장될 수 있다고 가정하면, 블록 상태 확인 셀(BSCC)은 n-1 비트의 용량을 가질 수 있다.
도 3은 도 2의 블록 상태 확인 셀에 저장된 정보에 따라 메모리 셀에 기입된 데이터 비트 수를 파악하는 과정을 설명하는 도면이다.
도 3의 첫 번째 행에서처럼, 블록 상태 확인 셀(BSCC)의 모든 비트들이 'off'인 경우에는 메모리 셀들(MC1~MCn)에 1비트의 데이터만 기입되어 있는 것으로 판단한다. 그에 따라, 메모리 셀들(MC1~MCn)로부터 1비트의 데이터만 독출한다. 또한, 도 3의 두 번째 행에서처럼, 블록 상태 확인 셀(BSCC)의 첫 번째 비트(Check bit 1)만 'on'이고 나머지 비트들은 'off'인 경우에는, 메모리 셀들(MC1~MCn)에 2비트의 데이터가 기입되어 있는 것으로 판단한다. 그에 따라, 메모리 셀들(MC1~MCn)로부터 2비트의 데이터를 독출한다. 여기에서, 블록 상태 확인 셀(BSCC)의 비트가 'on'인 경우는 상기 비트를 '0'으로 프로그래밍한 것을 의미하고, 블록 상태 확인 셀(BSCC)의 비트가 'off'인 경우는 상기 비트를 '1'로 프로그래밍한 것을 의미한다.
또한, 도 3의 세 번째 행에서처럼, 블록 상태 확인 셀(BSCC)의 첫 번째 비트(Check bit 1)와 두 번째 비트(Check bit 2)가 'on'이고 나머지 비트들은 'off' 인 경우에는, 메모리 셀들(MC1~MCn)에 3비트의 데이터가 기입되어 있는 것으로 판단한다. 그에 따라, 메모리 셀들(MC1~MCn)로부터 3비트의 데이터를 독출한다. 또한, 도 3의 마지막 행에서처럼, 블록 상태 확인 셀(BSCC)의 모든 비트들이 'on'인 경우에는 메모리 셀들(MC1~MCn)에 n비트의 데이터만 기입되어 있는 것으로 판단한다. 그에 따라, 메모리 셀들(MC1~MCn)로부터 n비트의 데이터를 독출한다.
다시 도 2를 참조하면, 블록 상태 확인 셀(BSCC)은 대응되는 메모리 블록(MB1)의 첫 번째 데이터 페이지에 속할 수 있다. 블록 상태 확인 셀(BSCC)은 대응되는 메모리 블록(MB1)에 연결되는 다수의 워드라인들 중에서, 첫 번째 워드라인(WL1)에 연결될 수 있다. 물론, 블록 상태 확인 셀(BSCC)은 첫 번째 데이터 페이지 이외의 다른 데이터 페이지에 속할 수도 있고, 첫 번째 워드라인(WL1) 이외의 다른 워드라인(WL2~WL32)에 연결될 수도 있다.
메모리 블록(MB1)은 메모리 셀들(MC1~MCn)에 결함이 발생한 경우, 결함이 발생한 메모리 셀을 대체하는 적어도 하나의 스페어 셀(SC2~SCn)을 더 구비할 수 있다. 스페어 셀(SC2~SCn)의 로우 방향의 개수와 블록 상태 확인 셀(BSCC)의 로우 방향의 개수는, 메모리 셀들(MC1~MCn)의 로우 방향의 개수와 동일할 수 있다. 즉, 기존의 스페어 셀들 중에서 하나를 블록 상태 확인 셀(BSCC)로 이용할 수 있는 것이다.
도 4는 도 2의 블록 상태 확인 셀을 구비하는 반도체 장치를 나타내는 블록도이다.
도 4를 참조하면, 제어 로직(460)에서 메모리 셀 어레이의 블록 상태 확인 셀(BSCC)에 저장된 정보를 읽어서메모리 셀 어레이의 현재 기입 상태를 파악한다. 즉, 메모리 셀의 몇 번째 비트까지 기입되어 있는지를 확인한다. 이렇게 파악된 비트 정보를 기초로 하여, 커맨드 레지스터(450)는 독출 방식을 선택한다. 즉, 메모리 셀의 몇 번째 비트까지 데이터를 독출할 것인지를 결정한다. 그 다음에, 제어 로직(460), 입출력 버퍼/래치(470), Y 게이팅 회로, 데이터 레지스터/센스 앰프(420), 출력 드라이버(490) 및 글로벌 버퍼(480) 등을 이용하여, 메모리 셀 어레이로부터 데이터를 독출한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 장치, 메모리 독출 방법, 및 메모리 프로그래밍 방법은, 메모리 셀들의 모든 비트들에 대하여 독출 동작을 수행할 필요가 없고, 기입되어 있는 비트까지만 독출 동작을 수행하면 되므로, 독출 동작의 속도를 향상시킬 수 있는 장점이 있다.

Claims (13)

  1. 데이터를 각각 저장하는 다수의 메모리 셀들; 및 상기 메모리 셀에 상기 데이터의 몇 번째 비트까지 기입되어 있는지에 관한 정보를 저장하는 블록 상태 확인 셀을 각각 구비하는 적어도 하나의 메모리 블록; 및
    상기 블록 상태 확인 셀에 저장된 비트까지, 상기 메모리 블록으로부터 상기 데이터를 독출하는 컨트롤러를 구비하되,
    상기 블록 상태 확인 셀은, 상기 블록 상태 확인 셀이 속한 메모리 블록의 메모리 셀이 저장할 수 있는 비트 수보다 1비트 작은 비트 수를 가지는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 블록 상태 확인 셀은,
    대응되는 메모리 블록의 첫 번째 데이터 페이지에 속하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 블록 상태 확인 셀은,
    대응되는 메모리 블록에 연결되는 다수의 워드라인들 중에서, 첫 번째 워드라인에 연결되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 각각의 메모리 블록은,
    상기 메모리 셀들에 결함이 발생한 경우, 상기 결함이 발생한 메모리 셀을 대체하는 적어도 하나의 스페어 셀을 더 구비하고,
    상기 스페어 셀의 로우 방향의 개수와 상기 블록 상태 확인 셀의 로우 방향의 개수는, 상기 메모리 셀들의 로우 방향의 개수와 동일한 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 컨트롤러는,
    상기 블록 상태 확인 셀에 저장된 비트까지, 상기 메모리 셀에 기입된 데이터를 검증하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 메모리 셀은,
    NAND 플래시 메모리 셀인 것을 특징으로 하는 반도체 장치.
  8. 적어도 하나의 메모리 셀의 데이터를 독출하는 메모리 데이터 독출 방법에 있어서,
    상기 메모리 셀에 기입되어 있는 데이터의 비트 수를 검출하는 단계; 및
    상기 검출된 비트 수까지만 상기 메모리 셀의 데이터를 독출하는 단계를 구비하되,
    상기 데이터의 비트 수를 검출하는 단계는, 메모리 셀에 기입되어 있는 데이터의 비트 수를 지시하는 블록 상태 확인 셀에 저장된 비트 수를 검출하고,
    상기 블록 상태 확인 셀에 저장된 비트 수는, 상기 메모리 셀이 저장할 수 있는 데이터의 비트 수보다 1비트 작은 비트 수를 가지는 것을 특징으로 하는 메모리 데이터 독출 방법.
  9. 삭제
  10. 제8항에 있어서, 상기 독출된 데이터는,
    상기 메모리 셀에 기입되어 있는 데이터를 검증하는 데 이용되며,
    상기 데이터 검증은, 상기 검출된 비트 수까지만 수행되는 것을 특징으로 하는 메모리 데이터 독출 방법.
  11. 다수의 메모리 셀들에 데이터를 기입하는 메모리 프로그래밍 방법에 있어서,
    상기 메모리 셀들에 데이터를 기입하는 단계;
    상기 메모리 셀들에 상기 데이터의 몇 번째 비트가 기입되어 있는지에 관한 정보를 저장하는 단계; 및
    상기 정보를 저장하는 단계에서 저장된 비트까지만 상기 데이터를 검증(verify)하는 단계를 구비하되,
    상기 정보를 저장하는 단계는, 상기 메모리 셀이 저장할 수 있는 데이터의 비트 수보다 1비트 작은 비트 수의 정보를 저장하는 것을 특징으로 하는 메모리 프로그래밍 방법.
  12. 삭제
  13. 제11항에 있어서, 상기 메모리 셀들은,
    M비트의 데이터가 저장되는 멀티-레벨 플래시 메모리 셀인 것을 특징으로 하는 메모리 프로그래밍 방법.
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