JP2005285281A - 半導体記憶装置及び半導体記憶装置の製造方法 - Google Patents

Abstract

【課題】
リファレンスセル不良による半導体記憶装置の歩留まりの低下を抑制する。
【解決手段】
複数の記憶部９と複数の予備記憶部１９とを具備する半導体記憶装置を用いる。記憶部９は、複数の不揮発性メモリセル２９を有するメインセルアレイ７と、基準となる不揮発性第１リファレンスセル３と、メモリセル２９の出力と第１リファレンスセル３の出力とに基づいてメモリセル２９のデータを読み出す第１センスアンプ５とを備える。予備記憶部１９は、メインセルアレイ７の予備として設けられ複数の不揮発性スペアセル３９を有するスペアセルアレイ１７と、基準となる不揮発性第２リファレンスセル１３と、スペアセル３９の出力と第２リファレンスセル１３の出力とに基づいてスペアセル３９のデータを読み出す第２センスアンプ１５とを備える。予備記憶部１９は、第１リファレンスセル５に不具合がある記憶部９としての不良記憶部９を置換する。
【選択図】 図５

Description

本発明は、半導体記憶装置に関し、特に製造歩留まりを向上した半導体記憶装置に関する。

一度記憶された情報は電源を切っても、消去や書き込みをしない限りそのデータが消えないという不揮発性の特性を有する不揮発性メモリ（フラッシュメモリ）が知られている。不揮発性メモリは、読み出し動作の際、読み出そうとするメモリセル及びリファレンスセルの各端子に所定の電圧を印加し、そのときの両セルからの出力に基づいてセンスアンプを用いてデータを読み出す。

図１は、従来の不揮発性メモリの構成の一例を示す概略図である。不揮発性メモリ１０１は、複数のメインセルアレイ１０７−１〜１０７−ｍ（ｍは２以上の整数、以下同様）、複数のセンスアンプ１０５−１〜１０５−ｍ、複数のスペアセルアレイ１１７−１〜１１７−２、複数のスペアセンスアンプ１１５−１〜１１５−２、リファレンスセル１１３を具備する。本発明とは直接関連しない従来知られたその他の構成は省略している。以下、特に区別の必要が無いときは、各構成の符号のうち、−数字、の部分を省略する。

複数のメインセルアレイ１０７−１〜１０７−ｍの各々は、不揮発な状態でデータを記憶する複数のメモリセルを有する。例えば、複数のビット線とその各々に沿って設けられた複数のフラッシュメモリを含む。複数のセンスアンプ１０５−１〜１０５−ｍの各々は、複数のメインセルアレイ１０７−１〜１０７−ｍの各々に対応して設けられている。
複数のスペアセルアレイ１１７−１〜１１７−２の各々は、メインセルアレイ１０７（１〜ｍ）の予備として設けられている。複数のメモリセルの予備としての複数のスペアセルを有する。複数のスペアセンスアンプ１１５−１〜１１５−２の各々は、複数のスペアセルアレイ１１７−１〜１１７−２の各々に対応して設けられている。
リファレンスセル１１３は、メインセルアレイ１０７及びスペアセルアレイ１１７の共用として、一つ設けられている。不揮発な状態で、基準となるデータを記憶する。メインセル又はスペアセルのデータの読み出し動作時に、基準として用いられる。

製造過程における検査において、メインセルアレイ１０７内のメモリセルの一つに不良が発生した場合、メインセルアレイ１０７を不良とする。そして、そのメインセルアレイ１０７をスペアセルアレイ１１７と置換する。その際、メインセルアレイ１０７とセンスアンプ１０５との組を、スペアセルアレイ１１７とスペアセンスアンプ１１５との組と置換する。これにより、メインセルアレイ１０７の不良が発生しても、半導体記憶装置全体を不良とせずに済む。

出力ビット幅が少ない場合、ビット幅分のセンスアンプ１０５を有することで、読み出し動作に対応している。このとき、メモリセルのデータをセンスするためのリファレンスデータ用に、メモリセルと同様のフラッシュメモリをリファレンスセル１１３として使用する。このリファレンスセル１１３は、各センスアンプ１０５に接続され、複数のメインセルアレイ１０７により共用されている。

しかし、ページリード、バーストリード製品のような高速読み出しが必要になると、データ転送時間に必要な分だけセルデータを予め読み出しておく必要が生じる。それにより、センスアンプ１０５の台数を増加させる必要がある。すなわち、メインセルアレイ１０７中のメモリセルの数を減少させ（メインセル１０７の数を増加させ）、それらメインセルアレイ１０７にセンスアンプ１０５を対応させる。このとき、高速読み出し対応のため、リファレンスセル１１３もセンスアンプ１０５の数に対応して増加させる必要がある。

図２は、従来の不揮発性メモリの構成の他の一例を示す概略図である。不揮発性メモリ１０１ａは、複数のメインセルアレイ１０７−１〜１０７−ｎ（ｎは２以上の整数、ｎ＞ｍ、以下同様）、複数のセンスアンプ１０５−１〜１０５−ｎ、複数のリファレンスセル１０３−１〜１０３−ｎ、複数のスペアセルアレイ１１７−１〜１１７−２、複数のスペアセンスアンプ１１５−１〜１１５−２、複数のリファレンスセル１１３−１〜１１３−２を具備する。リファレンスセル本発明とは直接関連しない従来知られたその他の構成は省略している。

複数のリファレンスセル１０３−１〜１０３−ｎの各々は、複数のセンスアンプ１０５−１〜１０５−ｎの各々に対応して設けられている。複数のリファレンスセル１１３−１〜１１３−２の各々は、複数のスペアセンスアンプセルアレイ１１５−１〜１１５−２の各々に対応して設けられている。その他の構成については、図１と同様である。

図２では、一つのメインセルアレイ１０７のメモリセルの数が減少し、メインセルアレイ１０７の数が増加している。すなわち、一つのセンスアンプ１０５が担当するメモリセルの数が減少している。加えて、リファレンスセル（１０３、１１３）も、セルアレイ（１０７、１１７）に対応して設けられている。このような構成にすることにより、高速読み出しに対応することができる。

図３は、従来の不揮発性メモリの製造過程における検査及び置換方法の概略を示すフロー図である。
ステップＳ１０１において、リファレンスセル１０３の評価を行う。評価は、所定の書き込み動作、読み出し動作及び消去動作の可否で行う。評価の結果、リファレンスセル１０３に問題が無い場合（ステップＳ１０１：ＯＫ）、ステップＳ１０２へ進む。ステップＳ１０２において、全てのメインセルアレイ１０７について、その評価を行う。ただし、各メインセルアレイ１０７において、メインセルアレイ１０７内の全てのメモリセルの評価を行う。評価は、所定の書き込み動作、読み出し動作及び消去動作の可否で行う。評価の結果、全てのメインセルアレイ１０７内の全てのメモリセルにおいて問題が無い場合（ステップＳ１０２：ＯＫ）、検査がＰＡＳＳとなる。メインセルアレイ１０７内のメモリセルの一つ以上に不良が発生した場合、そのメインセルアレイ１０７を不良とする（ステップＳ１０２：ＮＧ）。この場合、ステップＳ１０３において、その不良なメインセルアレイ１０７をスペアセルアレイ１１７と置換し、検査がＰＡＳＳとなる。

ただし、ステップＳ１０１において、リファレンスセル１０３に問題が有る場合（ステップＳ１０１：ＮＧ）、検査はＦａｉｌとなり、不揮発性メモリは不良品として使用できなくなる。すなわち、歩留まりが低下する。ここで、リファレンスセルの数が少ない不揮発性メモリの場合、確率論として数の少ないリファレンスセルが不良であれば、メインセルアレイ中のメインセルにも不良が発生しているであろうと推定することが出来る。したがって、図３のプロセスのようにリファレンスセルに問題があれば、不揮発性メモリそのものを不良品としても問題はない。

しかし、図２のような不揮発性メモリ１０１ａでは、リファレンスセル１０３が多いため、リファレンスセル１０３の不良が必ずしもメインセルアレイ中のメインセルの不良に対応するとは限らなくなってきている。特に、近年、不揮発性メモリでは、一つのメモリセルに複数のデータを書き込む多値化のためにセンスアンプの数が増加している。それに伴いリファレンスセルの数も更に増加している。そのため、リファレンスセルの不良とメインセルアレイ中のメインセルの不良とが対応しなくなっている。そのような状況において、リファレンスセルの不良をそのまま不揮発性メモリ自体の不良とすることは、不揮発性メモリの歩留まりを著しく低下させることになる。リファレンスセル不良による不揮発性メモリの歩留まりの低下を抑制する技術が望まれる。

関連する技術として特開２００１−１８４８５８号公報に集積メモリの技術が開示されている。この集積メモリは、メモリセルと、基準セルと、冗長なメモリセルと、プログラム可能なアクティブ化ユニットとを有している。メモリセルは、ワード線とビット線との交差点に配置されている。基準セルは、少なくとも１つの基準ワード線とビット線との交差点に配置され、かつメモリセルの１つへアクセスする前に、基準電位をビット線に形成するために使用される。冗長なメモリセルは、冗長なワード線とビット線との交差点に配置されており、アクティブ化ユニットのプログラム状態に依存して、冗長なワード線と該ワード線に接続された冗長なメモリセルとが、メモリの動作中に、ワード線の１つと該ワード線に接続されたメモリセルとに置き換わるか、または基準ワード線と該ワード線に接続された基準セルとに置き換わることを特徴とする。

特開２００１−１８４８５８号公報

従って、本発明の目的は、リファレンスセル不良による半導体記憶装置の歩留まりの低下を抑制することが可能な半導体記憶装置及び半導体記憶装置の製造方法を提供することにある。

また、本発明の他の目的は、追加の構成を最小限に抑えながらリファレンスセル不良による半導体記憶装置の歩留まりの低下を抑制することが可能な半導体記憶装置及び半導体記憶装置の製造方法を提供することにある。

以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

従って、上記課題を解決するために、本発明の半導体記憶装置は、複数の記憶部（９）と複数の予備記憶部（１９）とを具備する。ここで、記憶部（９）は、メインセルアレイ（７）と第１リファレンスセル（３）と第１センスアンプ（５）とを備える。メインセルアレイ（７）は、不揮発な状態でデータを記憶する複数のメモリセル（２９）を有する。第１リファレンスセル（３）は、不揮発な状態で基準となるデータを記憶する。第１センスアンプ（５）は、メモリセル（２９）の状態と第１リファレンスセル（３）の状態とに基づいて、メモリセル（２９）の状態を読み出す。予備記憶部（１９）は、スペアセルアレイ（１７）と第２リファレンスセル（１３）と第２センスアンプ（１５）とを備える。スペアセルアレイ（１７）は、メインセルアレイ（７）の予備として設けられ、複数のメモリセル（２９）の予備としての複数のスペアセル（３９）を有する。第２リファレンスセル（１３）は、不揮発な状態で基準となるデータを記憶する。第２センスアンプ（１５）は、スペアセル（３９）の状態と第２リファレンスセル（１３）の状態とに基づいて、スペアセル（３９）の状態を読み出す。予備記憶部（１９）は、第１リファレンスセル（５）に不具合がある記憶部（９）としての不良記憶部（９）を置換する。
本発明では、リファレンスセル（３）に不具合がある場合、その記憶部（９）を予備記憶部（１９）に置換することができるので、リファレンスセル不良による半導体記憶装置の歩留まりの低下を抑制することができる。ここで、置換は、記憶部（９）の機能を予備記憶部（１９）に代替させることであり、実際の回路を付け替えることではない。

上記の半導体記憶装置において、制御部（１０）と切換部（２０）とを更に具備する。制御部（１０）は、置換機構（３３−１）を含み、動作時に不良記憶部（９）を選択する第１信号の入力と置換機構（３３−１）の状態とに基づいて、第１切換信号を出力する。切換部（２０）は、その第１切換信号に基づいて、不良記憶部（９）を置換する予備記憶部（１９）の出力を選択して出力する。
本発明では、制御部（１０）及び切換部（２０）との構成の変更と、既にある予備記憶部（１９）を用いるので、追加回路を最小限に抑えて、リファレンスセル不良による半導体記憶装置の歩留まりの低下を抑制することができる。置換機構（３３−１）は、置換フューズに例示される。置換フューズ（３３−１）は、アンチフューズやメタルフューズに例示される。

上記の半導体記憶装置において、置換機構（３３−１）は、制御部（１０）が動作時に不良記憶部（９）を選択するその第１信号の入力に基づいてその第１切換信号を出力するように設定されている。

上記課題を解決するために、本発明の半導体記憶装置の製造方法は、（ａ）半導体記憶装置（１）を形成するステップと、（ｂ）複数の記憶部（９）の各々について、第１リファレンスセル（３）を評価するステップと、（ｃ）第１リファレンスセル（３）に不具合がある場合、第１リファレンスセル（３）に不具合がある記憶部（９）としての第１不良記憶部（９）を、予備記憶部（１９）としての第１予備記憶部（１９）に置換するステップとを具備する。ここで、半導体記憶装置は、複数の記憶部（９）と複数の予備記憶部（１９）とを備える。ここで、記憶部（９）は、メインセルアレイ（７）と第１リファレンスセル（３）と第１センスアンプ（５）とを含む。メインセルアレイ（７）は、不揮発な状態でデータを記憶する複数のメモリセル（２９）を有する。第１リファレンスセル（３）は、不揮発な状態で基準となるデータを記憶する。第１センスアンプ（５）は、メモリセル（２９）の出力と第１リファレンスセル（３）の出力とに基づいて、メモリセル（２９）のデータを読み出す。予備記憶部（１９）は、スペアセルアレイ（１７）と第２リファレンスセル（１３）と第２センスアンプ（１５）とを含む。スペアセルアレイ（１７）は、メインセルアレイ（７）の予備として設けられ、複数のメモリセル（２９）の予備としての複数のスペアセル（３９）を有する。第２リファレンスセル（１３）は、不揮発な状態で基準となるデータを記憶する。第２センスアンプ（１５）は、スペアセル（３９）の出力と第２リファレンスセル（１３）の出力とに基づいて、スペアセル（３９）のデータを読み出す。

上記の半導体記憶装置の製造方法において、（ａ）ステップにおいて、半導体記憶装置は、制御部（１０）と切換部（２０）とを更に具備する。制御部（１０）は、置換機構（３３−１）を含み、動作時に記憶部（９）を選択する信号の入力と置換機構（３３−１）の状態に基づいて、切換信号を出力する。切換部（２０）は、その切換信号に基づいて、複数の記憶部（９）及び複数の予備記憶部（１９）のうちの一つの出力を選択して出力する。（ｃ）ステップは、（ｃ１）不第１良記憶部（９）を選択する第１信号の入力に基づいて制御部（１０）が第１切換信号を出力するように置換機構（３３−１）を設定するステップを備える。その第１切換信号は、切換部（２０）が第１予備記憶部（１９）の出力を選択するその切換信号である。

上記の半導体装置の製造方法において、（ｄ）第１不良記憶部（９）以外の複数の記憶部（９）の各々について、複数のメモリセル（２９）の各々を評価するステップと、（ｅ）複数のメモリセル（２９）のうちの少なくとも一つに不具合がある場合、複数のメモリセル（２９）のうちの少なくとも一つに不具合がある記憶部（９）としての第２不良記憶部（９）を、予備記憶部（１９）としての第２予備記憶部（１９）に置換するステップとを更に具備する。

上記課題を解決するために本発明の半導体記憶装置は、複数の記憶部（９）と、複数の予備記憶部（１９）と、制御部（３１）とを具備する。前記記憶部（９）は、複数のメモリセル（２９）と、第１リファレンスセル（３）とを備える。前記予備記憶部（１９）は、複数のスペアセル（９３）と、第２リファレンスセル（１３）とを備える。前記制御部（３１）は、第１制御部（３３−２）と、第２制御部（３３−１）とを備える。前記第１制御部（３３−２）は、前記記憶部（９）と前記予備記憶部（１９）との置換情報を蓄える。前記第２制御部（３３−１）は、前記第１リファレンスセル（３）と第２リファレンスセル（１３−１）との置換情報を蓄える。

上記の半導体記憶装置において、前記制御部（３１）は前記メモリセル（２９）と前記第１リファレンスセル（３）のいづれか一方が不良であるときに、前記記憶部（９）と前記予備記憶部（１９）とを置換する。

上記の半導体記憶装置において、前記予備記憶部（１９）は、さらに、第３リファレンスセル（１３−２）を備える。前記第２制御部（３３−１）は、さらに、前記スペアセル（２９）と第２リファレンスセル（１３−１）のいづれか一方が不良であるときに前記第２リファレンスセル（１３−１）を第３リファレンスセル（１３−２）に置換する。

上記の半導体記憶装置において、前記メモリセル（２９）と前記スペアセル（３９）とは不揮発性メモリである。

上記の半導体記憶装置において、前記第１リファレンスセル（３）と前記第２リファレンスセル（１３−１）とは不揮発性メモリである。

本発明により、リファレンスセル不良による半導体記憶装置の歩留まりの低下を抑制することができる。追加回路を最小限に抑えて、リファレンスセル不良による半導体記憶装置の歩留まりの低下を抑制することができる。

以下、本発明の半導体記憶装置及び半導体記憶装置の製造方法の実施の形態に関して、添付図面を参照して説明する。

まず、本発明の半導体記憶装置の実施の形態の構成について説明する。図４は、本発明の半導体記憶装置の実施の形態の構成を示す概略図である。半導体記憶装置としての不揮発性メモリ１は、複数のメインセルアレイ７−１〜７−ｎ（ｎは２以上の整数、以下同様）、複数のセンスアンプ５−１〜５−ｎ、複数のリファレンスセル３−１〜３−ｎ、複数のスペアセルアレイ１７−１〜１７−２、複数のスペアセンスアンプ１５−１〜１５−２、複数のリファレンスセル１３−１〜１３−２を具備する。本発明とは直接関連しない従来知られたその他の構成は省略している。

複数のメインセルアレイ７−１〜７−ｎの各々は、不揮発な状態でデータを記憶する複数のメモリセルを有する。例えば、複数のビット線と、複数のワード線と、複数のフラッシュメモリとを含む。複数のセンスアンプ５−１〜５−ｎの各々は、複数のメインセルアレイ７−１〜７−ｎの各々に対応して設けられている。複数のリファレンスセル３−１〜３−ｎの各々は、複数のセンスアンプ５−１〜５−ｎの各々に対応して設けられている。基準となるデータを不揮発な状態で記憶する。メモリセルのデータの読み出し動作時に、基準として用いられる。例えばフラッシュメモリである。以下、特に区別の必要が無いときは、各構成の符号のうち、−数字、の部分を省略する。

複数のスペアセルアレイ（リダンダンシセルアレイ）１７−１〜１７−２の各々は、メインセルアレイ７（１〜ｎ）の予備として設けられている。複数のメモリセルの予備としての複数のスペアセルを有する。例えば、複数のビット線と、複数のワード線と、複数のスペア用フラッシュメモリ（リダンダンシセル）とを含む。複数のスペアセンスアンプ１５−１〜１１５−２の各々は、複数のスペアセルアレイ１７−１〜１７−２の各々に対応して設けられている。複数のリファレンスセル１３−１〜１３−２の各々は、複数のスペアセンスアンプ１５−１〜１５−２の各々に対応して設けられている。基準となるデータ不揮発な状態で記憶する。スペアセルのデータの読み出し動作時に、基準として用いられる。例えばフラッシュメモリである。

ここで、リファレンスセル３とセンスアンプ５とメインセルアレイ７とは、一組の記憶部９を構成する。同様に、リファレンスセル１３とスペアセンスアンプ１５とスペアセルアレイ１７とは、一組の予備記憶部１９を構成する。すなわち、不揮発性メモリ１は、複数の記憶部９−１〜９−ｎ、及び、複数の予備記憶部１９−１〜１９−２を具備する。ただし、予備記憶部１９の数は、２に限定されるものではない。

本発明では、製造過程における検査において、メインセルアレイ７に不良がある場合、そのメインセルアレイ７を含む記憶部９を予備記憶部１９と置換する。加えて、リファレンスセル３に不良がある場合、そのリファレンスセル３を含む記憶部９を予備記憶部１９と置換する。これにより、リファレンスセル３の不良が発生しても、不揮発性メモリ（半導体記憶装置）全体を不良とせずに済む。すなわち、リファレンスセル不良による揮発性メモリ（半導体記憶装置）の歩留まりの低下を抑制することができる。

図４の構成をより詳細に説明する。図５は、本発明の半導体記憶装置の実施の形態の構成を示すブロック図である。半導体記憶装置としての不揮発性メモリ１は、複数の記憶部９−１〜９−ｎ（図中、９−２まで表示）、Ｙデコーダ２１、Ｘデコーダ２３、複数の予備記憶部１９−１〜１９−２、Ｙデコーダ３１、Ｘデコーダ３３、制御部１０、切換部２０を具備する。本発明とは直接関連しない従来知られたその他の構成は省略している。

複数の記憶部９は、メインセルアレイ７、センスアンプ５、リファレンスセル３を備える。これらは、既述の通りである。メインセルアレイ７は、複数のビット線２５、複数のワード線２７、複数のメモリセル２９を備える。

複数のビット線２５の各々は、Ｙ方向に延伸し、その一端をＹデコーダ２１に接続されている。複数のワード線２７の各々は、Ｘ方向に延伸し、その一端をＸデコーダ２３に接続されている。複数のメモリセル２９の各々は、複数のビット線２５と複数のワード線２７の交点の各々に対応して設けられている。メモリセル２９は、不揮発な状態でデータを格納し、フラッシュメモリに例示される。

Ｘデコーダ２３は、制御信号（Ｘアドレス信号）の入力に基づいて、複数のワード線２７から選択ワード線２７ｓを選択する。Ｘデコーダ２３側では、スペアセル制御部３１のような構成を省略し、Ｘデコーダ２３とＸデコーダ３３とに同じ信号が入力される。ただし、スペアセル制御部３１のような構成を設けても良い。Ｙデコーダ２１は、制御信号（Ｙアドレス信号）の入力に基づいて、複数のビット線２５から選択ビット線２５ｓを選択する。ここでは、一つのＸデコーダやＹデコーダを示しているが、Ｘデコーダ２３及びＹデコーダ２１は、それぞれ階層を持った構造（例示：グローバルデコーダ、ローカルデコーダ）を有していても良い。

予備記憶部１９は、スペアセルアレイ１７、スペアセンスアンプ１５、リファレンスセル１３を備える。これらは、既述の通りである。スペアセルアレイ１７は、複数のビット線３５、複数のワード線３７、複数のスペアセル３９を備える。

複数のビット線３５の各々は、Ｙ方向に延伸し、その一端をＹデコーダ３１に接続されている。複数のワード線３７の各々は、Ｘ方向に延伸し、その一端をＸデコーダ３３に接続されている。複数のスペアセル３９の各々は、複数のビット線３５と複数のワード線３７の交点の各々に対応して設けられている。スペアセル３９は、不揮発な状態でデータを格納し、フラッシュメモリに例示される。

Ｘデコーダ３３は、制御信号（Ｘアドレス信号）の入力に基づいて、複数のワード線３７から選択ワード線３７ｓを選択する。Ｘデコーダ３３側では、スペアセル制御部３１のような構成を省略し、Ｘデコーダ２３とＸデコーダ３３とに同じ信号が入力される。ただし、スペアセル制御部３１のような構成を設けても良い。Ｙデコーダ３１は、制御信号（Ｙアドレス信号）の入力に基づいて、複数のビット線３５から選択ビット線３５ｓを選択する。ここでは、一つのＸデコーダやＹデコーダを示しているが、Ｘデコーダ３３及びＹデコーダ３１は、それぞれ階層を持った構造（例示：グローバルデコーダ、ローカルデコーダ）を有していても良い。

スペアセル制御部３１は、所定の入力信号（Ｙアドレス信号を含む）とリファレンスセル用置換フューズ３３−１及びメモリセル用置換フューズの状態とに基づいて、Ｙデコーダ２１及びＹデコーダ３１のいずれか一方へ制御信号（Ｙアドレス信号）を出力する。ただし、同時に出力していても良い。それと共に、所定の入力信号（Ｙアドレス信号を含む）とリファレンスセル用置換フューズ３３−１及びメモリセル用置換フューズの状態とに基づいて、複数の記憶部９（センスアンプ５）及び複数の予備記憶部１９（スペアセンスアンプ１５）のうちのどれから出力信号が出力されるかを示す切換信号を切換部２０へ出力する。

スペアセル制御部３１は、不揮発性メモリ１の検査時に、あるメインセルアレイ７に不良がある場合、そのメインセルアレイ７を含む記憶部９を予備記憶部１９と置換するために、欠陥のあるメモリセルの属するメインセルアレイ７及び欠陥のあるメモリセルの属する記憶部９のいずれかのアドレスを、所定のメモリセル用置換フューズ３３−２にプログラムする。加えて、あるリファレンスセル３に不良がある場合、そのリファレンスセル３を含む記憶部９を予備記憶部１９と置換するために、欠陥のあるリファレンスセル３に対応するメインセルアレイ７及び欠陥のあるリファレンスセル３の属する記憶部９のいずれかのアドレスを、所定のリファレンスセル用置換フューズ３３−１にプログラムする。更に、必要に応じて、あるリファレンスセル１３に不良がある場合、そのリファレンスセル１３を含む予備記憶部１９を他の予備記憶部１９と置換するために、欠陥のあるリファレンスセル１３に対応するスペアセルアレイ１７及び欠陥のあるリファレンスセル１３の属する予備記憶部１９のいずれかのアドレスを、所定のリファレンスセル用置換フューズ３３−１にプログラムする。

リファレンスセル用置換フューズ３３−１及びメモリセル用置換フューズ３３−２は、アンチフューズやメタルフューズに例示される。記憶部９等のアドレスをプログラムすることにより、いずれかの予備記憶部１９等が対応する（置換する）ようにすることができる。リファレンスセル用置換フューズ３３−１及びメモリセル用置換フューズ３３−２は、それぞれ複数の置換フューズを含む。

スペアセル制御部３１は、不揮発性メモリ１の通常動作時に、正常なメインセルアレイ７（のメモリセル２９）を示すＹアドレス信号を受信した場合、Ｙデコーダ２１へ制御信号（Ｙアドレス信号）を出力する。同時にＹデコーダ３１へ出力していても良い。それと共に、複数の記憶部９（センスアンプ５）のうちのどれから出力信号が出力されるかを示す切換信号を切換部２０へ出力する。

スペアセル制御部３１は、通常動作時に、不良なリファレンスセル３を含む記憶部９のメインセルアレイ７（のメモリセル２９）を示すＹアドレス信号を受信した場合、Ｙデコーダ３１へ制御信号（Ｙアドレス信号）を出力する。同時にＹデコーダ２１へ出力していても良い。それと共に、複数の予備記憶部１９（スペアセンスアンプ１５）のうちのどれから出力信号が出力されるかを示す切換信号を切換部２０へ出力する。この動作は、リファレンスセル用置換フューズ３３−１にプログラムされたアドレスが受信したアドレス信号に一致する場合に行われる。

スペアセル制御部３１は、通常動作時に、不良なメインセルアレイ７（のメモリセル２９）を示すアドレス信号を受信した場合、Ｙデコーダ３１へ制御信号（Ｙアドレス信号）を出力する。同時にＹデコーダ２１へ出力していても良い。それと共に、複数の予備記憶部１９（スペアセンスアンプ１５）のうちのどれから出力信号が出力されるかを示す切換信号を切換部２０へ出力する。この動作は、メモリセル用置換フューズ３３−２にプログラムされたアドレスが、受信したアドレス信号にに一致する場合に行われる。

Ｘデコーダ側にも同様の機構をもたせることも可能であるが、本実施の形態では省略する。

切換部２０は、制御部１０からの切換信号の入力に基づいて、複数のセンスアンプ５及び複数のスペアセンスアンプ１５のうちの出力信号を出力するものに接続する配線に、スイッチを切り換える。

次に、本発明の半導体記憶装置の製造方法の実施の形態について説明する。図６は、本発明の半導体記憶装置の製造方法における記憶部の検査及び置換方法を示すフロー図である。各記憶部９において、図６のフローを実施する。
（１）ステップＳ０１
記憶部９において、リファレンスセル３の評価を行う。評価は、所定の書き込み動作、読み出し動作及び消去動作の可否で行う。評価の結果、リファレンスセル３に問題が無い場合（ステップＳ０１：ＯＫ）、ステップＳ０４へ進む。評価方法は、従来知られた方法を用いることができる。
（２）ステップＳ０２
リファレンスセル３に不良がある場合（ステップＳ０１：ＮＧ）、不良がある記憶部９を、複数の予備記憶部１９のうちの未使用のものに置換する。すなわち、不良がある記憶部９に含まれるメインセルアレイ７（又はメモリセル２９又は記憶部９）のアドレスに対しては、置換された予備記憶部１９に含まれるスペアセルアレイ１７（又はスペアセル３９又は予備記憶部１９）を選択するように、リファレンスセル用置換フューズ３３−１をプログラムする。これにより、不良がある記憶部９は、一つの予備記憶部１９に置換される（ステップＳ０２：ＯＫ）。その後、ステップＳ０３へ進む。ただし、置換すべき予備記憶部１９が全て使用済みの場合（ステップＳ０２：ＮＧ）、検査はＦａｉｌとなる。
同様に、リファレンスセル１３に不良がある場合（ステップＳ０３：ＮＧ）、不良がある予備記憶部９を、複数の予備記憶部１９のうちの未使用のものに置換する。すなわち、不良がある記憶部９に含まれるメインセルアレイ７（又はメモリセル２９又は記憶部９）のアドレスに対しては、更に置換された予備記憶部１９に含まれるスペアセルアレイ１７（又はスペアセル３９又は予備記憶部１９）を選択するように、リファレンスセル用置換フューズ３３−１をプログラムする。これにより、不良がある記憶部９は、他の一つの予備記憶部１９に置換される（ステップＳ０２：ＯＫ）。その後、ステップＳ０３へ進む。ただし、置換すべき予備記憶部１９が全て使用済みの場合（ステップＳ０２：ＮＧ）、検査はＦａｉｌとなる。
（３）ステップＳ０３
不良のある記憶部９を置換した予備記憶部９において、リファレンスセル１３の評価を行う。評価は、所定の書き込み動作、読み出し動作及び消去動作の可否で行う。評価の結果、リファレンスセル１３に問題が無い場合（ステップＳ０３：ＯＫ）、ステップＳ０４へ進む。リファレンスセル１３に問題がある場合（ステップＳ０３：ＮＯ）、ステップＳ０２へ戻る。評価方法は、従来知られた方法を用いることができる。
（４）ステップＳ０４
メインセルアレイ７において、全てのメモリセル２９の評価を行う。評価は、所定の書き込み動作、読み出し動作及び消去動作の可否で行う。評価の結果、メインセルアレイ７に問題が無い場合（ステップＳ０４：ＯＫ）、検査がＰＡＳＳとなる。評価方法は、従来知られた方法を用いることができる。
（５）ステップＳ０５
メインセルアレイ７のメモリセル２９に不良がある場合（ステップＳ０４：ＮＧ）、不良がある記憶部９を、複数の予備記憶部１９のうちの未使用のものに置換する。すなわち、不良がある記憶部９に含まれるメインセルアレイ７（又はメモリセル２９又は記憶部９）のアドレスに対しては、置換された予備記憶部１９に含まれるスペアセルアレイ１７（又はスペアセル３９又は予備記憶部１９）を選択するように、メモリセル用置換フューズ３３−２をプログラムする。これにより、不良がある記憶部９は、一つの予備記憶部１９に置換され（ステップＳ０５：ＯＫ）、検査がＰＡＳＳとなる。ただし、置換すべき予備記憶部１９が全て使用済みの場合（ステップＳ０４：ＮＧ）、検査はＦａｉｌとなる。
この後、更にステップＳ０４へ戻って置換された予備記憶部１９について全てのメモリセル２９の評価を行っても良い。

上記プロセスにより、記憶部の検査及び置換方法が行われる。

不揮発性メモリ１の書き込み動作、読み出し動作及び消去動作において、置換されたスペアセル３９を選択する動作は以下のようにして行う。ここでは、記憶部９−１が不具合のため予備記憶部１９−１へ置換された場合を示す。

すなわち、制御部１０（スペアセル制御部３１）は、不良なリファレンスセル３を含む記憶部９のメモリセル２９、又は、不良なメモリセル２９を含むメインセルアレイ７のメモリセル２９を示すアドレス信号を受信して、置換フューズ（３３−１又は３３−２）のプログラムされた状態に対応して、Ｘデコーダ３３及びＹデコーダ３１へ制御信号（アドレス信号）を出力する。同時にＸデコーダ２３及びＹデコーダ２１へ出力していても良い。制御信号に基づいて、Ｘデコーダ３３は選択ワード線３７ｓを選択し、Ｙデコーダ３１は選択ビット線３５ｓを選択する。選択ワード線３７ｓと選択ビット線３５ｓとにより、制御信号で示されるアドレスのスペアセルアレイ１７−１のスペアセル３９が選択される。

読み出し動作の場合、制御部１０（スペアセル制御部３１）は、制御信号の出力と共に、複数の予備記憶部１９（スペアセンスアンプ１５）のうちの予備記憶部１９−１（センスアンプ１５−１）から出力信号が出力されることを示す切換信号を切換部２０へ出力する。スペアセンスアンプ１５−１は、選択されたスペアセル３９と対応するリファレンスセル１３−１との出力を比較して、その結果を切換部２０へ出力する。このとき、切換部２０は、制御部１０からの切換信号により、スペアセンスアンプ１５−１の出力を選択し、出力する。

書き込み動作、消去動作については、スペアセル３９が選択される以外は、従来と同様である。

不揮発性メモリ１の書き込み動作、読み出し動作及び消去動作において、通常のメモリセル２９を選択する動作は以下のようにして行う。ここでは、記憶部９−１のメモリセル２９を選択する場合を示す。
すなわち、制御部１０（スペアセル制御部３１）は、正常なメインセルアレイ７（のメモリセル２９）を示すアドレス信号を受信して、Ｘデコーダ２３及びＹデコーダ２１へ制御信号（アドレス信号）を出力する。同時にＸデコーダ３３及びＹデコーダ３１へ出力していても良い。制御信号に基づいて、Ｘデコーダ２３は選択ワード線２７ｓを選択し、Ｙデコーダ２１は選択ビット線２５ｓを選択する。選択ワード線２７ｓと選択ビット線２５ｓとにより、制御信号で示されるアドレスのメインセルアレイ７−１のメモリセル２９が選択される。

読み出し動作の場合、制御部１０（スペアセル制御部３１）は、制御信号の出力と共に、複数の記憶部９（センスアンプ５）のうちの記憶部９−１（センスアンプ５−１）から出力信号が出力されることを示す切換信号を切換部２０へ出力する。センスアンプ５−１は、選択されたメモリセル２９と対応するリファレンスセル３−１との出力を比較して、その結果を切換部２０へ出力する。このとき、切換部２０は、制御部１０からの切換信号により、センスアンプ５−１の出力を選択し、出力する。

書き込み動作、消去動作についても、従来と同様である。

本発明により、リファレンスセル３に不良が発生した場合でも、記憶部９を予備記憶部１９に変更することができる。それにより、不揮発性メモリ（半導体記憶装置）の歩留まりの低下を抑制することができる。その際、追加する回路としては、リファレンスセル用の置換フューズ３３−１だけである。すなわち、追加回路を最小限に抑えて、リファレンスセル不良による半導体記憶装置の歩留まりの低下を抑制することができる。

図１は、従来の不揮発性メモリの構成の一例を示す概略図である。 図２は、従来の不揮発性メモリの構成の他の一例を示す概略図である。 図３は、従来の不揮発性メモリの製造過程における検査及び置換方法の概略を示すフロー図である。 図４は、本発明の半導体記憶装置の実施の形態の構成を示す概略図である。 図５は、本発明の半導体記憶装置の実施の形態の構成を示すブロック図である。 図６は、本発明の半導体記憶装置の製造方法における記憶部の検査及び置換方法を示すフロー図である。

符号の説明

１、１０１、１０１ａ 不揮発性メモリ
３、３−１〜３−ｎ、１０３−１〜１０３−ｎ リファレンスセル
５、５−１〜５−ｎ、１０５−１〜１０５−ｍ（ｎ） センスアンプ
７、７−１〜７−ｎ、１０７−１〜１０７−ｍ（ｎ） メインセルアレイ
９、９−１〜９−ｎ 記憶部
１０ 制御部
１３、１３−１〜１３−２、１１３、１１３−１〜１１３−２ リファレンスセル
１５、１５−１〜１５−２、１１５−１〜１１５−２ スペアセンスアンプ
１７、１７−１〜１７−２、１１７−１〜１１７−２ スペアセルアレイ
１９、１９−１〜１９−２ 予備記憶部
２０ 切換部
２１ Ｙデコーダ
２３ Ｘデコーダ
２５ ビット線
２７ ワード線
２９ メモリセル
３１ Ｙデコーダ
３３ Ｘデコーダ
３５ ビット線
３７ ワード線
３９ スペアセル

Claims (11)

1. 複数の記憶部と、
   複数の予備記憶部と
   を具備し、
   ここで、前記記憶部は、
   不揮発な状態でデータを記憶する複数のメモリセルを有するメインセルアレイと、
   不揮発な状態で基準となるデータを記憶する第１リファレンスセルと、
   前記メモリセルの状態と前記第１リファレンスセルの状態とに基づいて、前記メモリセルの状態を読み出す第１センスアンプと
   を備え、
   前記予備記憶部は、
   前記メインセルアレイの予備として設けられ、前記複数のメモリセルの予備としての複数のスペアセルを有するスペアセルアレイと、
   不揮発な状態で基準となるデータを記憶する第２リファレンスセルと、
   前記スペアセルの状態と前記第２リファレンスセルの状態とに基づいて、前記スペアセルの状態を読み出す第２センスアンプと
   を備え、
   前記予備記憶部は、前記第１リファレンスセルに不具合がある前記記憶部としての不良記憶部を置換する
   半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   置換機構を含み、動作時に前記不良記憶部を選択する第１信号の入力と前記置換機構の状態とに基づいて、第１切換信号を出力する制御部と、
   前記第１切換信号に基づいて、前記不良記憶部を置換する前記予備記憶部の出力を選択して出力する切換部と
   を更に具備する
   半導体記憶装置。
3. 請求項２に記載の半導体記憶装置において、
   前記置換機構は、前記制御部が動作時に前記第１信号に基づいて前記第１切換信号を出力するように設定されている
   半導体記憶装置。
4. （ａ）半導体記憶装置を形成するステップと、
   ここで、前記半導体記憶装置は、
   複数の記憶部と、
   複数の予備記憶部と
   を備え、
   前記記憶部は、
   不揮発な状態でデータを記憶する複数のメモリセルを有するメインセルアレイと、
   不揮発な状態で基準となるデータを記憶する第１リファレンスセルと、
   前記メモリセルの出力と前記第１リファレンスセルの出力とに基づいて、前記メモリセルのデータを読み出す第１センスアンプと
   を含み、
   前記予備記憶部は、
   前記メインセルアレイの予備として設けられ、前記複数のメモリセルの予備としての複数のスペアセルを有するスペアセルアレイと、
   不揮発な状態で基準となるデータを記憶する第２リファレンスセルと、
   前記スペアセルの出力と前記第２リファレンスセルの出力とに基づいて、前記スペアセルのデータを読み出す第２センスアンプと
   を含み、
   （ｂ）前記複数の記憶部の各々について、前記第１リファレンスセルを評価するステップと、
   （ｃ）前記第１リファレンスセルに不具合がある場合、前記第１リファレンスセルに不具合がある前記記憶部としての第１不良記憶部を、前記予備記憶部としての第１予備記憶部に置換するステップと
   を具備する
   半導体記憶装置の製造方法。
5. 請求項４に記載の半導体記憶装置の製造方法において、
   前記（ａ）ステップにおいて、
   前記半導体記憶装置は、
   置換機構を含み、動作時に前記記憶部を選択する信号の入力と前記置換機構の状態に基づいて、切換信号を出力する制御部と、
   前記切換信号に基づいて、前記複数の記憶部及び前記複数の予備記憶部のうちの一つの出力を選択して出力する切換部と
   を更に具備し、
   前記（ｃ）ステップは、
   （ｃ１）前記不第１良記憶部を選択する第１信号の入力に基づいて前記制御部が第１切換信号を出力するように前記置換機構を設定するステップ
   を備え、
   前記第１切換信号は、前記切換部が前記第１予備記憶部の出力を選択する前記切換信号である
   半導体記憶装置。
6. 請求項４又は５に記載の半導体装置の製造方法において、
   （ｄ）前記第１不良記憶部以外の前記複数の記憶部の各々について、前記複数のメモリセルの各々を評価するステップと、
   （ｅ）前記複数のメモリセルのうちの少なくとも一つに不具合がある場合、前記複数のメモリセルのうちの少なくとも一つに不具合がある前記記憶部としての第２不良記憶部を、前記予備記憶部としての第２予備記憶部に置換するステップと
   を更に具備する
   半導体装置の製造方法。
7. 複数の記憶部と、
   複数の予備記憶部と、
   制御部と
   を具備し、
   前記記憶部は、
   複数のメモリセルと、
   第１リファレンスセルと
   を備え、
   前記予備記憶部は、
   複数のスペアセルと、
   第２リファレンスセルと
   を備え、
   前記制御部は、
   第１制御部と、
   第２制御部と
   を備え、
   前記第１制御部は、前記記憶部と前記予備記憶部との置換情報を蓄え、
   前記第２制御部は、前記第１リファレンスセルと第２リファレンスセルとの置換情報を蓄える
   半導体記憶装置。
8. 請求項７に記載の半導体記憶装置において、
   前記制御部は前記メモリセルと前記第１リファレンスセルのいづれか一方が不良であるときに、前記記憶部と前記予備記憶部とを置換する
   半導体記憶装置。
9. 請求項７又は８に記載の半導体記憶装置において、
   前記予備記憶部は、さらに、第３リファレンスセルを備え、
   前記第２制御部は、更に、前記スペアセルと第２リファレンスセルのいづれか一方が不良であるときに前記第２リファレンスセルを第３リファレンスセルに置換する
   半導体記憶装置。
10. 請求項７乃至９のいずれか一項に記載の半導体記憶装置において、
    前記メモリセルと前記スペアセルとは不揮発性メモリである
    半導体記憶装置。
11. 請求項７乃至１０のいずれか一項に記載の半導体記憶装置において、
    前記第１リファレンスセルと前記第２リファレンスセルとは不揮発性メモリである
    半導体記憶装置。

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