JP4170108B2 - 磁気記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、磁気記憶装置に関し、より特定的には、正規の磁気メモリセルおよびリファレンスセルへのアクセスの比較に基づいてデータを読出す磁気記憶装置に関する。
【０００２】
【従来の技術】
磁気ランダムアクセス記憶装置（ＭＲＡＭデバイス）は、トンネル磁気抵抗（ＴＭＲ）効果を有する素子（以下、「トンネル磁気抵抗素子」と称する）をメモリセルとして備えている。トンネル磁気抵抗素子は、磁気トンネル接合構造を有し、磁化方向が固定された第１の磁性体薄膜と、外部からの印加磁界によって磁化方向が書替え可能な第２の磁性体薄膜と、当該第１および第２の磁性体薄膜に挟まれたトンネル絶縁膜とで構成される。
【０００３】
トンネル磁気抵抗素子は、上記第１および第２の磁性体薄膜の磁気モーメントの向きが平行な状態および反平行な状態で、抵抗がそれぞれ最小値Ｒｍｉｎおよび最大値Ｒｍａｘとなる特徴を有する。したがって、トンネル磁気抵抗素子を有する磁気メモリセル（以下、「ＭＴＪメモリセル」とも称する）では、トンネル磁気抵抗素子中の磁気モーメントとの平行状態（低抵抗状態）および反平行状態（高抵抗状態）が、記憶データの論理レベル“０”および“１”とそれぞれ対応付けられる。
【０００４】
ＭＴＪメモリセルの記憶データは、磁性体薄膜の磁化方向を反転可能なしきい値レベルを越えるデータ書込磁界の印加によって書替えられるまで、不揮発的に保持される。一般的にＭＲＡＭデバイスにおいては、ＭＴＪメモリセルの行に対応して設けられた書込選択線であるディジット線および読出選択線であるワード線と、ＭＴＪメモリセルの列に対応して設けられたデータ線であるビット線とによって、ランダムアクセスが実現される。すなわち、ＭＴＪメモリセルは、ビット線およびワード線／ディジット線の交差部分に対応して配列されることになる。
【０００５】
データ読出時には、ワード線選択に応じて、選択されたＭＴＪメモリセル（以下、「選択メモリセル」と称する）のトンネル磁気抵抗素子が対応するビット線とソース線との間に電気的に接続される。その状態で、ビット線およびソース線間に電位差を与えることによって生じるＭＴＪメモリセルの通過電流（以下、「メモリセル電流」と称する）、すなわちビット線通過電流を検知して、選択メモリセルの記憶データが読出される。具体的には、メモリセル電流が、抵抗Ｒｍａｘに対応するデータを記憶するＭＴＪメモリセルの通過電流Ｉｍｉｎと、抵抗Ｒｍｉｎに対応するデータを記憶するＭＴＪメモリセルの通過電流Ｉｍａｘとのいずれであるかを検知する必要がある。
【０００６】
この際に、当該ＭＴＪメモリセルの通過電流との比較対象となる基準電流を、トンネル磁気抵抗素子を用いて構成されたリファレンスセルによって生成する技術が開示されている（たとえば、特許文献１）。
【０００７】
基準電流は、上述した２種類のメモリセル電流ＩｍａｘおよびＩｍｉｎの中間値となるように設定される必要がある。したがって、ＭＴＪメモリセルと同様のトンネル磁気抵抗素子を用いて基準電流を生成することにより、基準電流を適切なレベルに設定しやすくなるという効果がある。
【０００８】
【特許文献１】
特開２００２−２２２５８９号公報（第１図、第６頁）
【０００９】
【発明が解決しようとする課題】
上述したような、データ読出が選択メモリセルおよびリファレンスセルの通過電流の比較に応じて実行される構成では、リファレンスセルに不良が生じた場合には、正常なデータ読出を実行できなくなってしまう。
【００１０】
しかしながら、従来の動作テストでは、正規のＭＴＪメモリセルに所定パターンのデータをテスト書込し、かつテスト書込後に読出したデータが当該所定パターンに基づく期待値と合致しているかどうかを確認する手法が一般的である。このような動作テストでは、読出データが期待値と不一致である場合に、当該不良が正規のＭＴＪメモリセルおよびリファレンスセルのいずれで生じているかを特定することが困難である。特に、通常時と同様のデータ読出では、基準電流を生成するリファレンスセル自身が不良であるか否かを試験することが困難である。
【００１１】
上記特許文献１には、リファレンスセル専用のリファレンスビット線を当該リファレンスビット線のスペアによって置換救済可能な構成が開示されているが、リファレンスセル自身の試験が困難である以上、リファレンスビット線をスペアによって置換救済すべきか否かを正しく判断することは難しい。
【００１２】
このように、正規のＭＴＪメモリセルおよびリファレンスセルのいずれに不良が発生しているかを正しく判断できないと、不良メモリセルを効率的に置換救済して、ＭＲＡＭデバイスの製造歩留りを向上させることが困難である。
【００１３】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、データ読出時の基準電流を発生するリファレンスセル自体を試験するテストモードを備えた磁気記憶装置を提供することである。
【００１４】
【課題を解決するための手段】
この発明に従えば、磁気記憶装置は、第１の方向に沿って配置された、複数のワード線および複数のダミーワード線と、各々が第１の方向と交差する方向に配置された第１および第２のビット線から構成される複数のビット線対と、複数のワード線と第１および第２のビット線との交点に交互配置され、かつ、各々が対応のワード線の選択に応答して対応の第１または第２のビット線と電気的に接続される複数の磁気メモリセルと、複数のダミーワード線と第１および第２のビット線の交点に交互配置され、かつ、対応のダミーワード線の選択に応答して対応の第１または第２のビット線と電気的に接続される複数の磁気リファレンスセルと、ビット線対を構成する第１および第２のビット線の通過電流に基づいてデータ読出を実行するデータ読出回路と、アドレス信号に応じて、複数のワード線および複数のダミーワード線の選択を制御する行選択部とを備え、行選択部は、通常のデータ読出では、各ビット線対を構成する第１および第２のビット線が複数の磁性体メモリセルのうちの１つおよび複数の磁気リファレンスセルのうちの１つとそれぞれ接続されるように、複数のワード線のうちの１本および複数のダミーワード線のうちの１本を選択する一方で、第１のテストモードでは、各ビット線対を構成する第１および第２のビット線が複数の磁気リファレンスセルのうちの２つとそれぞれ接続されるように、複数のワード線の各々を非選択とするとともに複数のダミーワード線を選択する。
【００１５】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照して詳細に説明する。なお、図中における同一符号は同一または相当部分を示すものとする。
【００１６】
［実施の形態１］
（ＭＲＡＭの全体構成）
まず、実施の形態１に従う構成の説明に先立って、ＭＲＡＭデバイスの全体構成について説明する。
【００１７】
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示すブロック図である。
【００１８】
図１を参照して、本発明の実施の形態に従うＭＲＡＭデバイス１は、メモリセルアレイ１０と、行選択部３０と、列選択部４０と、プログラム回路４１と、ライトディジット線電流制御部（ＷＤＬ電流制御部）６０と、ビット線電流制御回路（ＢＬ電流制御回路）７０ａ，７０ｂと、ビット線セレクタ（ＢＬセレクタ）８０と、データ読出アンプ９０とを備える。
【００１９】
メモリセルアレイ１０は、ロウアドレス信号ＲＡｄｄおよびコラムアドレス信号ＣＡｄｄによって選択される複数のＭＴＪメモリセル２０（以下、「正規メモリセル」とも称する）を含む。後ほど詳細に説明するように、メモリセルアレイ１０には、基準電流Ｉｒｅｆを生成するための複数のリファレンスセルおよび当該複数のリファレンスセルを置換するためのスペアセルがさらに配置されている。
【００２０】
各正規メモリセル２０は、トンネル磁気抵抗素子２２を含む。トンネル磁気抵抗素子２２は、磁気的に書込まれたデータに応じて抵抗が変化する。ＭＴＪメモリセルの抵抗は、記憶データに応じて、Ｒｍｉｎ（低抵抗状態）またはＲｍａｘ（高抵抗状態）となる。なお以下では、抵抗ＲｍａｘおよびＲｍｉｎの差を、抵抗差ΔＲ（ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）とも表記する。
【００２１】
ＭＴＪメモリセルの行に対応して、行選択線４５が配置される。行選択線４５は、データ読出のためのワード線ＷＬおよびデータ書込のためのライトディジット線ＷＤＬを総括的に表記したものである。さらに、ＭＴＪメモリセル２０の列に対応してビット線が配置される。隣接する２本ずつのビット線は、ビット線対ＢＬＰを構成する。以下においては、同一のビット線対ＢＬＰを構成する２本のビット線を、それぞれビット線ＢＬおよび／ＢＬとも称することとする。
【００２２】
各メモリセル行において、正規メモリセル２０は、ビット線ＢＬおよび／ＢＬの一方と、１行おきに接続される。たとえば、偶数行の正規メモリセル２０は、ビット線／ＢＬと接続され、奇数行の正規メモリセル２０は、ビット線ＢＬと接続されている。
【００２３】
この結果、正規メモリセル２０は、行選択線４５とビット線ＢＬ，／ＢＬとの交点に交互配置される。各正規メモリセル２０は、対応のビット線ＢＬまたは／ＢＬと、ソース線ＳＬの間に接続される。ソース線ＳＬは、固定電圧（たとえば接地電圧ＧＮＤ）を伝達する。
【００２４】
行選択部３０は、制御信号ＲＤＥ，ＷＴＥを受けるとともに、入力されたロウアドレス信号に応じて、行選択を実行する。なお、以下では、（ｍ＋１）ビット（ｍ：自然数）のアドレスビットＲＡｄｄ（０）〜ＲＡｄｄ（ｍ）で構成されるロウアドレスをロウアドレス信号ＲＡｄｄ（０：ｍ）とも表記する。制御信号ＲＤＥは、データ読出サイクルに活性状態に設定され、制御信号ＷＴＥは、データ書込サイクルに活性状態に設定される。
【００２５】
行選択部３０は、各ライトディジット線ＷＤＬのドライバ機能を含み、データ書込時には、各ライトディジット線ＷＤＬの一端側を、ロウアドレス信号ＲＡｄｄ（０：ｍ）に基づく行選択結果に応じた電圧で駆動する。さらに、行選択部３０は、各ワード線ＷＬのドライバ機能を含み、データ読出時には、ロウアドレス信号ＲＡｄｄ（０：ｍ）に基づく行選択結果に応じて、各ワード線ＷＬの電圧を駆動する。一方、ＷＤＬ電流制御部６０は、各ライトディジット線ＷＤＬの他端側をアドレス選択結果にかかわらず接地電圧ＧＮＤと接続する。
【００２６】
具体的には、ワード線ＷＬは、データ読出時に選択行において、電源電圧Ｖｃｃで駆動され、論理ハイレベル（以下、単に「Ｈレベル」と称する）に設定される。それ以外では、非選択とされて、接地電圧ＧＮＤで駆動されて論理ローレベル（以下、単に「Ｌレベル」と称する）に設定される。同様に、ライトディジット線ＷＤＬは、データ書込時に選択行において、選択状態（Ｈレベル）に設定されて電源電圧Ｖｃｃで駆動され、それ以外では、非選択状態（Ｌレベル）に設定されて接地電圧ＧＮＤで駆動される。
【００２７】
この結果、データ書込時において、選択行のライトディジット線ＷＤＬには、行選択部３０からＷＤＬ電流制御部６０へ向かう方向へデータ書込電流が供給される。これに対して非選択行のライトディジット線ＷＤＬにはデータ書込電流は流されない。一方、データ読出時においては、選択行に対応するワード線ＷＬが選択状態（Ｈレベル）に設定される一方で非選択行のワード線ＷＬは非選択状態（Ｌレベル）に維持される。
【００２８】
ＢＬ電流制御回路７０ａ，７０ｂは、制御信号ＷＤＥと、列選択部４０によって示される列選択結果と、書込データＷＤＡＴとに応じて、データ書込時にビット線ＢＬ，／ＢＬの両端の電圧を駆動する。具体的には、非選択列のビット線ＢＬの両端が接地電圧ＧＮＤで駆動される一方で、選択列のビット線ＢＬは、その一端および他端側を、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方ずつでそれぞれ駆動される。これにより、書込データＷＤＡＴのレベルに応じて、ＢＬ電流制御回路７０ａから７０ｂへ向かう方向、あるいはＢＬ電流制御回路７０ｂから７０ａへ向かう方向にデータ書込電流が供給される。データ書込時以外には、ＢＬ電流制御回路７０ａおよび７０ｂの各々は、各ビット線ＢＬ，／ＢＬの両端を電源電圧Ｖｃｃおよび接地電圧ＧＮＤのいずれにも駆動しない。
【００２９】
データ書込時に、選択メモリセルにおいては、対応のライトディジット線ＷＤＬおよび対応のビット線ＢＬ（または／ＢＬ）の両方にデータ書込電流が供給されるので、対応のビット線ＢＬ（または／ＢＬ）のデータ書込電流に応じた方向にトンネル磁気抵抗素子２２が磁化されてデータ書込が実行される。
【００３０】
ＢＬセレクタ８０は、制御信号ＲＤＥおよび列選択部４０によって示される列選択結果に基づいて、データ読出時に選択列のビット線対ＢＬＰを構成するビット線ＢＬおよび／ＢＬをデータ読出アンプ９０と接続する。データ読出アンプ９０は、選択列のビット線対ＢＬＰを構成するビット線ＢＬおよび／ＢＬの通過電流に基づいて、選択メモリセルからの読出データＲＤＡＴを生成する。
【００３１】
ＭＲＡＭデバイス１では、ブロック１００に示される、選択されたビット線対ＢＬＰ、ＢＬセレクタ８０およびデータ読出アンプ９０によってデータ読出が実行される。
【００３２】
また、プログラム回路４１は、後程詳細に説明するように、外部入力に応答して固定的に情報を記憶するプログラム素子（図示せず）を含み、当該プログラム素子への外部入力の印加の有無に応じたプログラム信号ＰＲＧを出力する。プログラム素子の代表例としては、外部からのレーザ光照射によってブロー可能なヒューズ素子が挙げられる。
【００３３】
（従来のリファレンスセル行構成におけるデータ読出）
次に、リファレンスセルの配置について説明する。リファレンスセルの配置としては、上記特許文献１に示したようにリファレンスセル列を構成する配置と、リファレンスセルと正規メモリセルとの間でビット線ＢＬ，／ＢＬを共有するように、リファレンスセル行を構成する配置とが知られている。以下本明細書においては、リファレンスセル行構成について説明していく。
【００３４】
図２は、一般的なリファレンスセル行配置におけるメモリセルアレイ構成およびデータ読出を説明する回路図である。図２には、図１中に示したブロック１００の詳細な構成、すなわち、各ビット線対ＢＬＰに対応するデータ読出構成が示されている。
【００３５】
図２を参照して、図１でも説明したように、奇数行のワード線ＷＬ１，ＷＬ３，…に対応する正規メモリセル２０は、ビット線ＢＬと接続されており、偶数行のワード線、ＷＬ０，ＷＬ２，…に対応する正規メモリセル２０は、ビット線／ＢＬと接続される。
【００３６】
図３は、各正規メモリセル２０の構成を示す回路図である。
図３を参照して、正規メモリセル２０は、対応のビット線ＢＬ（または／ＢＬ）と接地電圧ＧＮＤとの間に直列に接続されたトンネル磁気抵抗素子２２およびアクセストランジスタ２４とを有する。
【００３７】
アクセススイッチとして設けられるアクセストランジスタ２４は、代表的には、Ｎ−ＭＯＳトランジスタで構成され、そのゲートは対応のワード線ＷＬと接続されている。データ読出時には、対応のワード線ＷＬが選択状態（Ｈレベル）設定されるのに応答してアクセストランジスタ２４がターンオンして、ビット線ＢＬ（または／ＢＬ）から接地電圧ＧＮＤに至る経路に、トンネル磁気抵抗素子の抵抗値（ＲｍａｘまたはＲｍｉｎ）に応じたメモリセル電流ＩｍｉｎまたはＩｍａｘが生じる。
【００３８】
データ書込時には、ワード線ＷＬの非選択状態（Ｌレベル）に応答してアクセストランジスタ２４がターンオフされた状態で、対応のライトディジット線ＷＤＬおよび対応のビット線ＢＬ（または／ＢＬ）に、データ書込電流が供給されることによりデータ書込が実行される。
【００３９】
再び図２を参照して、ビット線ＢＬおよび／ＢＬには、さらにリファレンスセル２１が接続されている。
【００４０】
リファレンスセル２１は、２つのリファレンスセル行を形成するように配置され、２つのリファレンスセル行のそれぞれに対応して、ダミーワード線ＤＷＬ０およびＤＷＬ１と、基準電圧配線２５−０および２５−１がそれぞれ配置される。ダミーワード線ＤＷＬ０に対応するリファレンスセル２１は一方のビット線／ＢＬと接続され、ダミーワード線ＤＷＬ１に対応するリファレンスセル２１は、もう一方のビット線ＢＬと接続される。リファレンスセル２１は、各ビット線対ＢＬＰに対応して、同様に設けられている。したがって、リファレンスセル２１は、ダミーワード線ＤＷＬ０，ＤＷＬ１とビット線ＢＬ，／ＢＬとの交点に交互配置される。
【００４１】
図４は、各リファレンスセル２１の構成を示す回路図である。
図４を参照して、リファレンスセル２１は、対応のビット線ＢＬ（または／ＢＬ）と接地電圧ＧＮＤとの間に直列に接続された、トンネル磁気抵抗素子２２、アクセストランジスタ２６および２７を含む。リファレンスセル２１中のトンネル磁気抵抗素子２２には、抵抗Ｒｍｉｎに対応するデータが予め書込まれる。
【００４２】
リファレンスセル２１においては、アクセストランジスタ２６，２７によってアクセススイッチが構成される。アクセストランジスタ２６のゲートは、対応のダミーワード線ＤＷＬ（ダミーワード線ＤＷＬ０およびＤＷＬ１を総括的に表記したもの）と接続されており、アクセストランジスタ２７のゲートは、基準電圧配線２５（基準電圧配線２５−０および２５−１を総括的に表記したもの）と接続されている。
【００４３】
ダミーワード線ＤＷＬ０，ＤＷＬ１は、選択時には、ワード線ＷＬと同様に、電源電圧Ｖｃｃ（Ｈレベル）へ駆動される。したがって、アクセストランジスタ２６のオン抵抗は、正規メモリセル２０中のアクセストランジスタ２４と同等である。一方、基準電圧配線２５−０，２５−１によって伝達される基準電圧ＶＲＥＦは、リファレンスセル２１の通過電流、すなわち基準電流Ｉｒｅｆが、メモリセル電流ＩｍｉｎおよびＩｍａｘの中間レベルとなるように設定される。すなわち、基準電圧ＶＲＥＦをゲートに受けるアクセストランジスタ２７の抵抗は、アクセストランジスタ２４，２６のオン抵抗よりも大きく、リファレンスセル２１中におけるアクセストランジスタ２７およびトンネル磁気抵抗素子２２の抵抗の和は、正規メモリセル２０中のトンネル磁気抵抗素子２２の２種類の抵抗ＲｍａｘおよびＲｍｉｎと、アクセストランジスタ２４のオン抵抗とのそれぞれの和の中間レベルに設定される。
【００４４】
図５は、図１に示した行選択部３０中の、ダミーワード線ＤＷＬ０およびＤＷＬ１の制御部分の構成を示す回路図である。
【００４５】
図５を参照して、行選択部３０中に設けられるダミーワード線制御部３１は、インバータ１０１と、論理ゲート１０３および１０５とを有する。インバータ１０１は、ロウアドレスの最下位ビットＲＡｄｄ（０）を反転して出力する。アドレスビットＲＡｄｄ（０）は、偶数行選択時には“０”（Ｌレベル）に設定され、奇数行選択時には“１”（Ｈレベル）に設定される。
【００４６】
論理ゲート１０３は、インバータ１０１の出力および制御信号ＲＤＥのＡＮＤ演算結果に応じて、ダミーワード線ＤＷＬ１の電圧を駆動する。同様に、論理ゲート１０５は、アドレスビットＲＡｄｄ（０）および制御信号ＲＤＥのＡＮＤ演算結果に応じて、ダミーワード線ＤＷＬ０の電圧を駆動する。
【００４７】
この結果、偶数行、すなわちワード線ＷＬ０，ＷＬ２，…が選択されたデータ読出時にはダミーワード線ＤＷＬ１が選択状態（Ｈレベル）へ設定され、かつ、ダミーワード線ＤＷＬ０が非選択状態（Ｌレベル）に設定される。これにより、各ビット線対ＢＬＰにおいて、ビット線／ＢＬに正規メモリセル２０が接続される一方で、ビット線ＢＬに対してリファレンスセル２１が接続される。
【００４８】
反対に、奇数行、すなわちワード線ＷＬ１，ＷＬ３，…が選択されたデータ読出時には、ダミーワード線ＤＷＬ０およびＤＷＬ１の選択および非選択が偶数行選択時と入れ換えられる。これにより、各ビット線対ＢＬＰにおいて、ビット線ＢＬに正規メモリセル２０が接続される一方で、ビット線／ＢＬに対してリファレンスセル２１が接続される。
【００４９】
再び図２を参照して、データ読出時には、ビット線対ＢＬＰを構成するビット線ＢＬ，／ＢＬの一方に選択メモリセルによってメモリセル電流ＩｍａｘまたはＩｍｉｎが生じる。一方、ビット線ＢＬ，／ＢＬの他方にリファレンスセル２１によって基準電流Ｉｒｅｆが発生する。ＢＬセレクタ８０は、選択メモリセルに対応するビット線対ＢＬＰをデータ読出アンプ９０と接続する。これにより、データ読出アンプは、選択列に対応するビット線ＢＬおよび／ＢＬの通過電流に基づいて読出データＲＤＡＴを生成することができる。
【００５０】
次に、実施の形態１に従うリファレンスセルの配置および当該リファレンスセルを置換するためのスペアセルの配置について詳細に説明する。
【００５１】
（実施の形態１に従うリファレンスセルおよびスペアセルの配置）
図６は、実施の形態１に従うリファレンスセルおよびスペアセルの配置を説明する図である。図６においても、図２と同様に、１つのビット線対ＢＬＰに対応するブロック１００♯の構成が示される。実施の形態１に従うＭＲＡＭデバイスでは、図１に示したＭＲＡＭデバイスにおいて、各ビット線対ＢＬＰに対するメモリセルアレイ構成が、ブロック１００相当からブロック１００♯相当に置換される。以下では、実施の形態１に従うＭＲＡＭデバイスについて、図２〜図５で説明した従来のリファレンスセル行構成と異なる点のみを説明する。それ以外の点については、これまで説明したのと同様であるので詳細な説明は繰り返さない。
【００５２】
図６を参照して、実施の形態１に従う構成においては、図２に示した構成と比較して、少なくとも２つのスペアセル行を構成するように、リファレンスセル２１を置換するためのスペアセル（スペアリファレンスセル）２１♯がさらに配置される点が異なる。２つのスペアセル行に対応して、スペアワード線ＳＤＷＬ０およびＳＤＷＬ１と、基準電圧配線２５♯−０および２５♯−１とがそれぞれ配置される。スペアワード線ＳＤＷＬ０に対応するスペアセル２１♯は、ダミーワード線ＤＷＬ０に対応するリファレンスセル２１と同様に、ビット線／ＢＬと接続される。一方、スペアワード線ＳＤＷＬ１に対応するスペアセル２１♯は、ダミーワード線ＤＷＬ１に対応するリファレンスセル２１と同様に、ビット線ＢＬと接続される。すなわち、スペアセル２１♯は、スペアワード線ＳＤＷＬ０，ＳＤＷＬ１とビット線ＢＬ，／ＢＬとの交点に交互配置される。
【００５３】
スペアセル２１♯は、リファレンスセル２１と同様の構成を有する。すなわち、各スペアセル２１♯は、図４に示した構成と同様に、抵抗Ｒｍｉｎに対応するデータを予め書込まれたトンネル磁気抵抗素子２２と、アクセススイッチを構成するアクセストランジスタ２６，２７とを有する。スペアセル２１♯中において、アクセストランジスタ２６のゲートは対応のスペアワード線ＳＤＷＬ（ＳＤＷＬ０およびＳＤＷＬ１を総括的に表記したもの）に接続され、アクセストランジスタ２７のゲートは、基準電圧配線２５♯（２５♯−０および２５♯−１を総括的に表記したもの）と接続される。
【００５４】
図７は、行選択部３０のうちのワード線ＷＬの制御部分の実施の形態１に従う構成を示す回路図である。図７には、ワード線ＷＬ０に対応する構成のみが代表的に示されるが、同様の構成は、各ワード線ＷＬに対応して設けられている。
【００５５】
ワード線制御部３２は、デコードユニット１０６−０と、論理回路１０７，１０８−０とを有する。デコードユニット１０６−０は、ロウアドレス信号ＲＡｄｄ（０：ｍ）に応じて、ワード線ＷＬ０の選択時にＨレベルに設定され、それ以外にＬレベルに設定されるデコード信号ＷＬＥ０を生成する。論理回路１０７は、テスト制御信号ＤＴＥＳＴ０、ＤＴＥＳＴ１、ＳＤＴＥＳＴ０およびＳＤＴＥＳＴ１のＮＯＲ演算結果を生成する。
【００５６】
図８は、テスト制御信号の設定を説明する図である。
図８を参照して、本発明の実施の形態１に従うＭＲＡＭデバイスにおける動作テストは、４つのテストパターンｉ）〜ｉｖ）を含む。テストパターンｉ）〜ｉｖ）のそれぞれにおいて、テスト制御信号ＤＴＥＳＴ０、ＤＴＥＳＴ１、ＳＤＴＥＳＴ０およびＳＤＴＥＳＴ１のうちの１つがＨレベルに設定され、残りがＬレベルに設定される。
【００５７】
テスト制御信号ＤＴＥＳＴ０またはＤＴＥＳＴ１がＨレベルに設定されるテストパターンｉ）およびｉｉ）は、リファレンスセル２１の不良を検知するためのリファレンスセルテストモードである。これらのテストパターンでは、リファレンスセル２１が適正な基準電流Ｉｒｅｆを生成しているかどうかを、ダミーワード線ＤＷＬ０およびＤＷＬ１にそれぞれ対応するリファレンスセル２１同士へのアクセスによって試験する。
【００５８】
同様に、テストパターンｉｉｉ）およびｉｖ）は、スペアセル２１♯の不良を検知するためのスペアリファレンスセルテストモードである。これらのテストパターンでは、スペアセル２１♯が適正な基準電流Ｉｒｅｆを生成しているかどうか、すなわちリファレンスセル２１のスペアに成り得るか否かを、スペアワード線ＳＤＷＬ０およびＳＤＷＬ１にそれぞれ対応するスペアセル２１♯同士へのアクセスによって試験する。
【００５９】
再び、図７を参照して、論理ゲート１０８−０は、制御信号ＲＤＥと、デコードユニット１０６−０からのデコード信号ＷＬＥ０と、論理回路１０７の出力信号との間のＡＮＤ演算結果に応じて、対応のワード線ＷＬ０の電圧を駆動する。
【００６０】
全てのテスト制御信号がＬレベルに設定される通常のデータ読出時には、各ワード線ＷＬは、選択行に対応するときに選択状態（Ｈレベル）に活性化され、それ以外においては非選択状態（Ｌレベル）に非活性化される。
【００６１】
一方、テスト時に、テスト制御信号ＤＴＥＳＴ０、ＤＴＥＳＴ１、ＳＤＴＥＳＴ０およびＳＤＴＥＳＴ１のうちの１つがＨレベルに設定されると、正規メモリセルに対応する各ワード線ＷＬは、強制的に非活性化される。
【００６２】
図９は、実施の形態１に従うダミーワード線制御部３３の構成を示す回路図である。ダミーワード線制御部３３は、図１の行選択部３０において、図５に示したダミーワード線制御部３１に代えて配置される。
【００６３】
図９を参照して、ダミーワード線制御部３３は、インバータ１１２と、論理ゲート１１４〜１１８とを含む。
【００６４】
論理ゲート１１４は、テスト制御信号ＤＴＥＳＴ０およびＤＴＥＳＴ１のＯＲ演算結果を出力する。インバータ１１２は、論理ゲート１１４の出力をさらに反転して出力する。論理ゲート１１６は、論理ゲート１１４の出力およびアドレスビットＲＡｄｄ（０）のＯＲ演算結果を出力する。論理ゲート１１５は、インバータ１１２の出力およびアドレスビットＲＡｄｄ（０）のＮＡＮＤ演算結果を出力する。論理ゲート１１７は、制御信号ＲＤＥＮと論理ゲート１１６の出力とのＡＮＤ演算結果に応じて、ダミーワード線ＤＷＬ０の電圧を駆動する。論理ゲート１１８は、制御信号ＲＤＥＮと論理ゲート１１５の出力とのＡＮＤ演算結果に応じて、ダミーワード線ＤＷＬ１の電圧を駆動する。
【００６５】
したがって、制御信号ＲＤＥＮがＬレベルに設定されると、ダミーワード線ＤＷＬ０，ＤＷＬ１の各々は、Ｌレベルに非活性化される。一方、制御信号ＲＤＥＮがＬレベルに設定された場合には、ダミーワード線ＤＷＬ０およびＤＷＬ１は、論理ゲート１１６および１１５の出力レベルにそれぞれ応じて、選択状態（Ｈレベル）あるいは非選択状態（Ｌレベル）に設定される。
【００６６】
論理ゲート１１５，１１６の出力は、テスト制御信号ＤＴＥＳＴ０およびＤＴＥＳＴ１の各々がＬレベルに設定されるときは、アドレスビットＲＡｄｄ（０）に応じて、ＨレベルおよびＬレベルの一方ずつとなる。一方、テスト制御信号ＤＴＥＳＴ０またはＤＴＥＳＴ１がＨレベルに設定されるときは、アドレスビットＲＡｄｄ（０）にかかわらず、論理ゲート１１５，１１６の各出力は、Ｈレベルとなる。
【００６７】
図１０は、実施の形態１に従うスペアワード線制御部３４の構成を示す回路図である。スペアワード線制御部３４は、図１の行選択部３０中に設けられる。
【００６８】
図１０を参照して、スペアワード線制御部３４は、インバータ１２２と、論理ゲート１２４〜１２８とを含む。
【００６９】
論理ゲート１２４は、テスト制御信号ＳＤＴＥＳＴ０およびＳＤＴＥＳＴ１のＯＲ演算結果を出力する。インバータ１２２は、論理ゲート１２４の出力をさらに反転して出力する。論理ゲート１２６は、論理ゲート１２４の出力およびアドレスビットＲＡｄｄ（０）のＯＲ演算結果を出力する。論理ゲート１２５は、インバータ１２２の出力およびアドレスビットＲＡｄｄ（０）のＮＡＮＤ演算結果を出力する。論理ゲート１２７は、制御信号ＲＤＥＳと論理ゲート１２６の出力とのＡＮＤ演算結果に応じて、スペアワード線ＳＤＷＬ０の電圧を駆動する。論理ゲート１２８は、制御信号ＲＤＥＳと論理ゲート１２５の出力とのＡＮＤ演算結果に応じて、スペアワード線ＳＤＷＬ１の電圧を駆動する。
【００７０】
したがって、制御信号ＲＤＥＳがＬレベルに設定されると、スペアワード線ＳＤＷＬ０，ＳＤＷＬ１の各々は、非選択状態（Ｌレベル）に設定される。一方、制御信号ＲＤＥＳがＨレベルに設定された場合には、スペアワード線ＳＤＷＬ０およびＳＤＷＬ１は、論理ゲート１２６および１２５の出力レベルにそれぞれ応じて、選択状態あるいは非選択状態に設定される。
【００７１】
論理ゲート１２５，１２６の出力は、テスト制御信号ＳＤＴＥＳＴ０およびＳＤＴＥＳＴ１の各々がＬレベルに設定されるときは、アドレスビットＲＡｄｄ（０）に応じて、ＨレベルおよびＬレベルの一方ずつとなる。一方、テスト制御信号ＳＤＴＥＳＴ０またはＳＤＴＥＳＴ１がＨレベルに設定されるときは、アドレスビットＲＡｄｄ（０）にかかわらず、論理ゲート１２５，１２６の各出力は、Ｈレベルとなる。
【００７２】
次に、ダミーワード線制御部３３およびスペアワード線制御部３４で用いられる制御信号ＲＤＥＮおよびＲＤＥＳの生成について説明する。
【００７３】
図１１は、制御信号ＲＤＥＮを生成する構成を示す回路図である。
図１１を参照して、プログラム回路４１中のプログラムユニット４１ａは、プログラム信号ＰＲＧ１が生成されるノードＮ１と接地電圧ＧＮＤとの間に接続されたヒューズ素子（プログラム素子）４２ａおよび、電源電圧ＶｃｃとノードＮ１の間に接続された高抵抗素子４３ａを含む。
【００７４】
ヒューズ素子４２ａのブロー前においては、ヒューズ素子４２ａおよび高抵抗素子４３ａの抵抗比に従って、ノードＮ１の電圧すなわちプログラム信号ＰＲＧ１は、Ｌレベル（接地電圧ＧＮＤ）に設定される。これに対して、ヒューズ素子４２ａのブロー後には、プログラム信号ＰＲＧ１は、Ｈレベルに設定される。
【００７５】
行選択部３０内の置換制御部３５は、論理ゲート１６２、１６４および１６６を有する。論理ゲート１６２は、テスト制御信号ＤＴＥＳＴ０およびＤＴＥＳＴ１のＮＯＲ論理演算結果を出力する。論理ゲート１６４は、信号ＦＯＵＴＮと論理ゲート１６２の出力とのＮＡＮＤ演算結果を出力する。プログラム信号ＰＲＧ１は、信号ＦＯＵＴＮとして、論理ゲート１６４へ直接入力される。論理ゲート１６６は、論理ゲート１６４の出力と制御信号ＲＤＥのＡＮＤ演算結果を制御信号ＲＤＥＮとして出力する。
【００７６】
図１２は、制御信号ＲＤＥＳを生成する構成を示す回路図である。
図１２を参照して、プログラム回路４１中のプログラムユニット４１ｂは、プログラム信号ＰＲＧ２が生成されるノードＮ２と電源電圧Ｖｃｃとの間に接続されたヒューズ素子（プログラム素子）４２ｂおよび、接地電圧ＧＮＤとノードＮ２の間に接続された高抵抗素子４３ｂを含む。
【００７７】
ヒューズ素子４２ｂのブロー前においては、ノードＮ２の電圧すなわちプログラム信号ＰＲＧ２は、Ｈレベル（電源電圧Ｖｃｃ）に設定される。これに対して、ヒューズ素子４２ｂのブロー後には、プログラム信号ＰＲＧ２は、Ｌレベルに設定されることになる。
【００７８】
行選択部３０内の置換制御部３６は、論理ゲート１７２、１７４および１７６を有する。論理ゲート１７２は、テスト制御信号ＳＤＴＥＳＴ０およびＳＤＴＥＳＴ１のＮＯＲ論理演算結果を出力する。論理ゲート１７４は、信号ＦＯＵＴＳと論理ゲート１７２の出力とのＮＡＮＤ演算結果を出力する。プログラム信号ＰＲＧ２は、信号ＦＯＵＴＳとして、論理ゲート１７４へ直接入力される。論理ゲート１７６は、論理ゲート１７４の出力と制御信号ＲＤＥのＡＮＤ演算結果を制御信号ＲＤＥＳとして出力する。
【００７９】
ヒューズ素子４２ａ，４２ｂは、リファレンスセルに不良が存在せず、リファレンスセルをスペアセルで置換する必要がない場合にはブローされない。この場合には、プログラム信号ＰＲＧ１（信号ＦＯＵＴＮ）がＬレベルに設定される一方で、プログラム信号ＰＲＧ２（信号ＦＯＵＴＳ）がＨレベルに設定される。
【００８０】
反対に、ヒューズ素子４２ａ，４２ｂは、リファレンスセルに不良が存在し、リファレンスセルをスペアセルで置換する必要がある場合にブローされる。この場合には、プログラム信号ＰＲＧ１（信号ＦＯＵＴＮ）がＨレベルに設定される一方で、プログラム信号ＰＲＧ２（信号ＦＯＵＴＳ）がＬレベルに設定される。
【００８１】
テスト制御信号ＤＴＥＳＴ０、ＤＴＥＳＴ１、ＳＤＴＥＳＴ０およびＳＤＴＥＳＴ１の各々がＬレベルに設定される通常のデータ読出時には、論理ゲート１６２および１７２の各出力はＨレベルとなる。したがって、ヒューズ素子４２ａ，４２ｂがブローされていない場合には、制御信号ＲＤＥＮは制御信号ＲＤＥと同一レベルに設定され、制御信号ＲＤＥＳはＬレベルに固定される。一方、ヒューズ素子４２ａ，４２ｂがブローされている場合には、制御信号ＲＤＥＳは制御信号ＲＤＥと同一レベルに設定され、制御信号ＲＤＥＮはＬレベルに固定される。
【００８２】
次に、テストモードでの制御信号ＲＤＥＮ，ＲＤＥＳの設定について説明する。リファレンスセルおよびスペアセルが試験されるテストモード時には、ヒューズ素子４２ａ，４２ｂは未ブロー状態である。
【００８３】
図８に示したリファレンスセルテストモードでは、テスト制御信号ＤＴＥＳＴ０またはＤＴＥＳＴ１がＨレベルに設定され、テスト制御信号ＳＤＴＥＳＴ０およびＳＤＴＥＳＴ１の各々はＬレベルに設定される。したがって、制御信号ＲＤＥＳおよびＲＤＥＮは、ヒューズ素子４２ａ，４２ｂが未ブローであるときの通常データ読出と同様に、制御信号ＲＤＥＮは制御信号ＲＤＥと同一レベルに設定され、制御信号ＲＤＥＳはＬレベルに固定される。
【００８４】
これに対して、図８に示したスペアリファレンスセルテストモードでは、テスト制御信号ＳＤＴＥＳＴ０またはＳＤＴＥＳＴ１がＨレベルに設定され、テスト制御信号ＤＴＥＳＴ０およびＤＴＥＳＴ１の各々はＬレベルに設定される。したがって、制御信号ＲＤＥＳおよびＲＤＥＮは、ヒューズ素子４２ａ，４２ｂがブローされたときの通常データ読出と同様に、制御信号ＲＤＥＳは制御信号ＲＤＥと同一レベルに設定され、制御信号ＲＤＥＮはＬレベルに固定される。
【００８５】
再び図９および図１０を参照して、リファレンスセルに不良が存在せずヒューズ素子４２ａ，４２ｂが未ブローのときには、制御信号ＲＤＥＳがＬレベルに固定され、かつ、制御信号ＲＤＥＮが、制御信号ＲＤＥと同レベルに設定される。これにより、スペアワード線ＳＤＷＬ０およびＳＤＷＬ１の各々が非選択状態に固定される一方で、ダミーワード線ＤＷＬ０およびＤＷＬ１の一方は、アドレスビットＲＡｄｄ（０）に応じて選択される。この結果、正規メモリセル２０中の選択メモリセルおよびリファレンスセル２１へのアクセスによって、データ読出が実行される。
【００８６】
リファレンスセルに不良が存在するためヒューズ素子４２ａ，４２ｂがブローされた後では、制御信号ＲＤＥＮがＬレベルに固定され、かつ、制御信号ＲＤＥＳが、制御信号ＲＤＥと同レベルに設定される。これにより、ダミーワード線ＤＷＬ０およびＤＷＬ１の各々が非選択状態に固定される一方で、ダミーワード線ＤＷＬ０およびＤＷＬ１に代えて、スペアワード線ＳＤＷＬ０およびＳＤＷＬ１の一方が、アドレスビットＲＡｄｄ（０）に応じて選択される。この結果、リファレンスセル２１に不良が生じている場合には、複数のリファレンスセル２１を、複数のスペアセル２１♯によって置換して、データ読出が実行される。
【００８７】
一方、リファレンスセルテストモード時には、ダミーワード線ＤＷＬ０およびＤＷＬ１の各々が選択状態（Ｈレベル）に設定される一方で、スペアワード線ＳＤＷＬ０およびＳＤＷＬ１の各々は、非選択状態（Ｌレベル）に設定される。
【００８８】
また、スペアリファレンスセルテストモード時には、スペアワード線ＳＤＷＬ０およびＳＤＷＬ１の各々が選択状態（Ｈレベル）に設定される一方で、ダミーワード線ＤＷＬ０およびＤＷＬ１の各々は、非選択状態（Ｌレベル）に設定される。
【００８９】
次に、リファレンスセルおよびスペアセルにおける、基準電圧配線の電圧制御について説明する。
【００９０】
図１３は、基準電圧配線２５−０および２５♯−０の電圧を制御する電圧制御回路３７の構成を説明する回路図である。
【００９１】
図１３を参照して、電圧制御回路３７は、基準電圧ＶＲＥＦを生成する定電圧発生回路１４１と、論理ゲート１４２と、インバータ１４３と、トランスファゲート１４５と、ドライブトランジスタ１４７とを有する。
【００９２】
論理ゲート１４２は、テスト制御信号ＤＴＥＳＴ０およびＳＤＴＥＳＴ０のＯＲ演算結果を出力する。インバータ１４３は、論理ゲート１４２の出力を反転して出力する。トランスファゲート１４５は、論理ゲート１４２およびインバータ１４３の出力に応答して、論理ゲート１４２の出力がＬレベルであるときにオンし、Ｈレベルであるときにオフする。トライブトランジスタ１４７は、電源電圧Ｖｃｃと基準電圧配線２５−０，２５♯−０との間に接続されたＰ−ＭＯＳトランジスタで構成され、そのゲートはインバータ１４３の出力を受ける。
【００９３】
したがって、論理ゲート１４２の出力がＨレベルに設定される、テストパターンｉ）およびｉｉｉ）では、基準電圧配線２５−０および２５♯−０への供給電圧ＶＲＥＦ０は、選択状態でのワード線ＷＬの電圧と同様に、電源電圧Ｖｃｃに設定される。これに対して、論理ゲート１４２の出力がＬレベルに設定されるとき、すなわち通常のデータ読出およびテストパターンｉｉ）およびｉｖ）においては、電圧ＶＲＥＦ０は、基準電圧ＶＲＥＦに設定される。
【００９４】
図１４は、基準電圧配線２５−１および２５♯−１の電圧を制御する電圧制御回路３８の構成を説明する回路図である。
【００９５】
図１４を参照して、電圧制御回路３８は、基準電圧ＶＲＥＦを生成する定電圧発生回路１４１と、論理ゲート１５２と、インバータ１５３と、トランスファゲート１５５と、ドライブトランジスタ１５７とを有する。なお、定電圧発生回路１４１は、電圧制御回路３７および３８で共有しても、両者にそれぞれ対応して独立に設けても良い。
【００９６】
論理ゲート１５２は、テスト制御信号ＤＴＥＳＴ１およびＳＤＴＥＳＴ１のＯＲ論理演算結果を出力する。インバータ１５３は、論理ゲート１５２の出力を反転して出力する。トランスファゲート１５５は、論理ゲート１５２およびインバータ１５３の出力に応答して、論理ゲート１５２の出力がＬレベルであるときにオンし、Ｈレベルであるときにオフする。トライブトランジスタ１５７は、電源電圧Ｖｃｃと基準電圧配線２５−１，２５♯−１との間に接続されたＰ−ＭＯＳトランジスタで構成され、そのゲートはインバータ１５３の出力を受ける。
【００９７】
したがって、論理ゲート１５２の出力がＨレベルに設定される、テストパターンｉｉ）およびｉｖ）では、基準電圧配線２５−１および２５♯−１への供給電圧ＶＲＥＦ１は、選択状態でのワード線ＷＬの電圧と同様に、電源電圧Ｖｃｃに設定される。これに対して、論理ゲート１５２の出力がＬレベルに設定されるとき、すなわち通常のデータ読出およびテストパターンｉ）およびｉｉｉ）においては、電圧ＶＲＥＦ１は、基準電圧ＶＲＥＦに設定される。
【００９８】
図１５は、実施の形態１に従うＭＲＡＭデバイスにおける、通常のデータ読出（ノーマル動作）およびリファレンスセルテストモードでの動作を説明する動作波形図である。
【００９９】
期間Ｔ１およびＴ２にはノーマル動作時の動作波形が示される。なお、リファレンスセルには不良が存在せず、ヒューズ素子４２ａ，４２ｂは未ブロー状態であるものとする。これに応じて、ノーマル動作時には、スペアワード線ＳＤＷＬ０およびＳＤＷＬ１の各々は、非選択状態（Ｌレベル）に固定される（図示せず）。
【０１００】
通常のデータ読出では、データ読出サイクルを規定する制御信号ＲＤＥの活性状態（Ｈレベル）期間に応じて、制御信号ＲＤＥＮも活性状態（Ｈレベル）に設定される。一方、ヒューズ素子４２ａ，４２ｂが未ブロー状態であるため、制御信号ＲＤＥＳはＬレベルに固定されている。
【０１０１】
期間Ｔ１においては、ワード線ＷＬ０を選択するロウアドレスＲＡ０と、第ｙ番目（ｙ：自然数）のビット線対を選択するコラムアドレスＣＡｙとが入力される。これに応じて、ワード線ＷＬ０が選択されてＨレベル（電源電圧Ｖｃｃ）へ設定され、選択メモリセルは、対応のビット線／ＢＬｙ（図示せず）と接続される。ビット線／ＢＬｙには、選択メモリセルの記憶データに応じたメモリセル電流ＩｍａｘまたはＩｍｉｎが流される。
【０１０２】
偶数行のワード線ＷＬ０が選択されるため、これに対応して、ダミーワード線ＤＷＬ１が選択状態（Ｈレベル）に設定され、ダミーワード線ＤＷＬ０は非選択状態（Ｌレベル）に設定される。さらに、リファレンスセル２１中のアクセストランジスタ２７のゲートに印加される電圧ＶＲＥＦ０およびＶＲＥＦ１の各々は、基準電圧ＶＲＥＦに設定される。これにより、ダミーワード線ＤＷＬ１の選択に応答して、ビット線／ＢＬｙと対をなすビット線ＢＬｙ（図示せず）には、基準電流Ｉｒｅｆが流される。
【０１０３】
この結果、対をなすビット線ＢＬｙおよび／ＢＬｙの通過電流に基づいて、選択メモリセルの記憶データＤｏｕｔが、データ読出アンプ９０から読出データＲＤＡＴとして出力される。
【０１０４】
期間Ｔ２においては、ワード線ＷＬ１を選択するロウアドレスＲＡ１と、コラムアドレスＣＡｙが入力される。これに応答して、ワード線ＷＬ０に代えてワード線ＷＬ１が選択される。すなわち、期間Ｔ２においては、ワード線ＷＬ１およびダミーワード線ＤＷＬ０が選択され、ダミーワード線ＤＷＬ１は非選択とされる。
【０１０５】
これに応じて、ビット線ＢＬｙには、選択メモリセルの記憶データに応じたメモリセル電流ＩｍａｘまたはＩｍｉｎが流される。一方、ビット線／ＢＬｙは、リファレンスセル２１と接続されて、基準電流Ｉｒｅｆが流される。このようにして、期間Ｔ１と同様にして選択メモリセルからのデータ読出が実行される。
【０１０６】
期間Ｔ３およびＴ４では、リファレンスセルテストモードが実行される。
期間Ｔ３においては、図８におけるテストパターンｉ）に対応して、テスト制御信号ＤＴＥＳＴ０がＨレベルに設定される。一方、図示しないがＤＴＥＳＴ１がＬレベルに設定される。
【０１０７】
テストモードにおいては、正規メモリセルに対応する各ワード線ＷＬは非選択状態（Ｌレベル）に固定されるので、ロウアドレス信号ＲＡｄｄは、特に必要とされない。一方、ダミーワード線ＤＷＬ０およびＤＷＬ１の各々が選択されて、各ビット線対ＢＬＰにおいて、ビット線ＢＬおよび／ＢＬのそれぞれに、リファレンスセル２１が接続される。
【０１０８】
テストパターンｉ）においては、基準電圧配線２５−０の電圧ＶＲＥＦ０は、ワード線ＷＬの選択状態時と同様に電源電圧Ｖｃｃに設定される。これに対して、基準電圧配線２５−１の電圧ＶＲＥＦ１は、通常のデータ読出におけるダミーワード線ＤＷＬの選択状態時と同様に、基準電圧ＶＲＥＦに設定される。
【０１０９】
この結果、ダミーワード線ＤＷＬ１に対応するリファレンスセル２１の通過電流が基準電流Ｉｒｅｆとなる一方で、ダミーワード線ＤＷＬ０に対応するリファレンスセル２１の通過電流は、正規メモリセルと同様にＩｍａｘとなる。
【０１１０】
この状態で、入力されたコラムアドレスＣＡｙに従って、第ｙ列のビット線ＢＬｙ，／ＢＬｙがデータ読出アンプ９０と接続される。ビット線ＢＬｙ，／ＢＬｙの通過電流差に基づいて、データ読出アンプ９０は、読出データＲＤＡＴを生成する。
【０１１１】
このとき、読出データＲＤＡＴによって、抵抗Ｒｍｉｎに対応するデータを正確に読出されているかどうかを判定する。読出データＲＤＡＴが正常であれば、ビット線ＢＬｙおよびダミーワード線ＤＷＬ１に対応するリファレンスセル２１が正常である、すなわち適正な基準電流Ｉｒｅｆを生成している、という試験結果が得られる。一方、読出データＲＤＡＴが異常であるときには、当該リファレンスセルに不良があるという試験結果が得られる。
【０１１２】
期間Ｔ４においては、図８におけるテストパターンｉｉ）に対応して、テスト制御信号ＤＴＥＳＴ０がＬレベルに設定される。一方、図示しないがＤＴＥＳＴ１がＨレベルに設定される。
【０１１３】
期間Ｔ４においても、各ワード線ＷＬは非選択状態（Ｌレベル）に固定される一方で、ダミーワード線ＤＷＬ０およびＤＷＬ１の各々が選択されて、各ビット線対ＢＬＰにおいて、ビット線ＢＬおよび／ＢＬのそれぞれに、リファレンスセル２１が接続される。
【０１１４】
テストパターンｉｉ）においては、基準電圧配線２５−０の電圧ＶＲＥＦ０が基準電圧ＶＲＥＦに設定される一方で、基準電圧配線２５−１の電圧ＶＲＥＦ１は、ワード線ＷＬの選択状態時と同様に電源電圧Ｖｃｃに設定される。
【０１１５】
この結果、ダミーワード線ＤＷＬ０に対応するリファレンスセル２１の通過電流が基準電流Ｉｒｅｆとなる一方で、ダミーワード線ＤＷＬ１に対応するリファレンスセル２１の通過電流は、正規メモリセルと同様にＩｍａｘとなる。
【０１１６】
この状態で、入力されたコラムアドレスＣＡｙに従って、データ読出アンプ９０は、ビット線ＢＬｙ，／ＢＬｙの通過電流差に基づいて、読出データＲＤＡＴを生成する。
【０１１７】
したがって、期間Ｔ４では、読出データＲＤＡＴが正常であるかどうかによって、ビット線／ＢＬｙのダミーワード線ＤＷＬ０に対応するリファレンスセル２１が正常であるかどうかを判定できる。以降、コラムアドレス信号ＣＡｄｄを順次切換えることによって、各リファレンスセル２１の不良有無を試験できる。
【０１１８】
図１６は、ＭＲＡＭデバイス１のスペアリファレンスセルテストモードの動作を説明するための動作波形図である。
【０１１９】
図１６を参照して、期間Ｔ１およびＴ２においては、図１５で示したと同様の通常のデータ読出（ノーマル動作）時の動作波形が示されている。
【０１２０】
期間Ｔ１においては、ロウアドレスＲＡ０およびコラムアドレスＣＡ０に応じて、ワード線ＷＬ０およびビット線／ＢＬ０と接続された選択メモリセルからの通常のデータ読出が実行される。同様に、期間Ｔ２においては、ロウアドレスＲＡ１およびコラムアドレスＣＡ０に応じて、ワード線ＷＬ１およびビット線／ＢＬ０と接続された選択メモリセルからの通常のデータ読出が実行される。
【０１２１】
期間Ｔ１およびＴ２における動作の詳細は、選択対象となるワード線およびビット線が異なる以外は、図１５における期間Ｔ１，Ｔ２と同様であるので、詳細な説明は繰り返さない。
【０１２２】
これに対して、期間Ｔ３およびＴ４においては、テスト制御信号ＳＤＴＥＳＴ０がＨレベルに活性化されて、図８に示したテストパターンｉｉｉ）が実行される。図示しないが、テスト制御信号ＳＤＴＥＳＴ１がＬレベルに設定される。
【０１２３】
既に説明した様に、スペアリファレンスセルテストモードでは、データ読出サイクルを規定する制御信号ＲＤＥの活性状態（Ｈレベル）期間に応じて、制御信号ＲＤＥＳも活性状態（Ｈレベル）に設定される。一方、制御信号ＲＤＥＮはＬレベルに固定される。
【０１２４】
スペアセルリファレンステストモードにおいても、正規メモリセルに対応する各ワード線ＷＬおよびダミーワード線ＤＷＬ０およびＤＷＬ１は、非選択状態（Ｌレベル）に固定される。一方、スペアワード線ＳＤＷＬ０およびＳＤＷＬ１の各々が選択されて、各ビット線対ＢＬＰにおいて、ビット線ＢＬおよび／ＢＬのそれぞれに、スペアセル２１♯が接続される。
【０１２５】
テストパターンｉｉｉ）においては、基準電圧配線２５♯−０の電圧ＶＲＥＦ０は、ワード線ＷＬの選択状態時と同様に電源電圧Ｖｃｃに設定される。これに対して、基準電圧配線２５♯−１の電圧ＶＲＥＦ１は、通常のデータ読出におけるダミーワード線ＤＷＬの選択状態時と同様に、基準電圧ＶＲＥＦに設定される。
【０１２６】
この結果、スペアワード線ＳＤＷＬ１に対応するスペアセル２１♯の通過電流が基準電流Ｉｒｅｆとなる一方で、スペアワード線ＳＤＷＬ０に対応するスペアセル２１♯の通過電流は、正規メモリセルと同様にＩｍａｘとなる。
【０１２７】
この状態で、入力されたコラムアドレスＣＡ０に従って、ビット線ＢＬ０，／ＢＬ０がデータ読出アンプ９０と接続され、ビット線ＢＬ０，／ＢＬ０の通過電流差に基づいて、読出データＲＤＡＴが生成される。
【０１２８】
このとき、読出データＲＤＡＴによって、抵抗Ｒｍｉｎに対応するデータを正確に読出されているかどうかを判定することにより、ビット線ＢＬ０およびスペアワード線ＳＤＷＬ１に対応するスペアセル２１♯が正常である、すなわち適正な基準電流Ｉｒｅｆを生成している、という試験結果が得られる。一方、読出データＲＤＡＴが異常であるときには、当該スペアセルに不良があるという試験結果が得られる。
【０１２９】
期間Ｔ４においては、コラムアドレスをＣＡ０からＣＡ１に切換えて、期間Ｔ３と同様のスペアセルテストが実行される。したがって、期間Ｔ４では、ビット線ＢＬ１およびスペアワード線ＳＤＷＬ１に対応するスペアセル２１♯についての試験結果が得られる。
【０１３０】
また、スペアリファレンスセルテストモードにおいて、テストパターンｉｖ）に対応してテスト制御信号ＳＤＴＥＳＴ０をＬレベル、ＳＤＴＥＳＴ１をＨレベルに設定すれば、基準電圧配線２５♯−０および基準電圧配線２５♯−１の電圧設定が入れ換えられるので、スペアワード線ＳＤＷＬ０と接続されたスペアセル２１♯の各々の正常／不良を試験できる。
【０１３１】
リファレンスセルテストモードおよびスペアリファレンスセルテストモードにおいて、コラムアドレス信号ＣＡｄｄを順次切換えてテストを実行することにより、すべてのリファレンスセル２１およびスペアセル２１♯について、正常／不良を試験することができる。
【０１３２】
このように、実施の形態１に従うＭＲＡＭデバイスにおいては、リファレンスセル２１同士あるいはスペアセル２１♯同士へのアクセスに基づくデータ読出を行なうテストモードを備えるので、各リファレンスセルおよび各スペアセルそのものに不良が存在するか否かを試験することができる。
【０１３３】
また、リファレンスセル行単位で、スペアセル行と置換することができるので、複数個のリファレンスセルに不良が発生した場合に、置換救済を効率的に実行することができる。
【０１３４】
［実施の形態２］
正規メモリセルの動作テストを実行するには、正常なリファレンスセルによって適正な基準電流を発生することが必要である。このため、リファレンスセルの不良検出および置換救済は、正規メモリセルの動作テスト前に実行する必要がある。
【０１３５】
実施の形態１に従う構成では、図１１および図１２において説明したように、ヒューズ素子（プログラム素子）をブローすることによって、ダミーメモリセルをスペアセルによって置換救済することがプログラムされる。
【０１３６】
しかしながら、このような方式では、メモリテスタによるリファレンスセルの動作テストを実行した後、メモリテスタからレーザトリマ装置にＭＲＡＭデバイスを移してヒューズ素子のブローを行なった後で、再びＭＲＡＭデバイスをメモリテスタ装置に装着して正規メモリセルの動作テストを実行する必要が生じる。
【０１３７】
したがって実施の形態２においては、リファレンスセルに不良検出が発生された場合にも、レーザトリマ装置などに移動させることなく、引続きテスタ装置に装着したままで、正規メモリセルの動作テストを継続的に実行可能な構成について説明する。
【０１３８】
図１７および図１８は、実施の形態２に従う置換制御部の構成を示す回路図である。図１７には、制御信号ＲＤＥＮを生成する置換制御部３５♯の構成が示され、図１８には、制御信号ＲＤＥＳを生成する置換制御部３６♯の構成が示される。
【０１３９】
実施の形態２に従うＭＲＡＭデバイスにおいては、図１１および図１２に示された置換制御部３５および３６にそれぞれ代えて、図１７および図１８に示される置換制御部３５♯および３６♯がそれぞれ設けられる。ＭＲＡＭデバイスのその他の部分の構成および動作は、実施の形態１で説明したのと同様であるので、詳細な説明は繰り返さない。
【０１４０】
図１７を参照して、置換制御部３５♯は、図１１に示された置換制御部３５と比較して、Ｐ−ＭＯＳトランジスタ１６７およびトランスファゲート１６８をさらに含む点で異なる。
【０１４１】
トランスファゲート１６８は、プログラムユニット４１ａ中のノードＮ１と、置換制御部３５♯内のノードＮ１♯との間に配置される。ノードＮ１♯の電圧レベルは、信号ＦＯＵＴＮとして論理ゲート１６４へ入力される。Ｐ−ＭＯＳトランジスタ１６７は、電源電圧ＶｃｃとノードＮ１♯との間に接続される。
【０１４２】
ダミーリペア信号ＤＭＲＰが活性状態（Ｈレベル）に設定されると、トランスファゲート１６８がオフして、ノードＮ１およびノードＮ１♯は電気的に切り離される。さらに、Ｐ−ＭＯＳトランジスタ１６７がターンオンして、ノードＮ１♯は電源電圧Ｖｃｃと接続される。これにより、信号ＦＯＵＴＮは、プログラムユニット４１ａにおいてヒューズ素子がブローされた場合と同様に、Ｈレベルにに設定される。
【０１４３】
一方、ダミーリペア信号ＤＭＲＰが非活性状態（Ｌレベル）に設定されるときには、Ｐ−ＭＯＳトランジスタ１６７がターンオフされ、トランスファゲート１６８がオンするので、プログラム信号ＰＲＧ１に応じて、すなわちプログラムユニット４１ａ中のヒューズ素子でのブロー有無に応じて、信号ＦＯＵＴＮは設定される。
【０１４４】
ダミーリペア信号ＤＭＲＰは、外部から電気的なコンタクトによって入力可能な信号である。信号ＦＯＵＴＮの設定以外については、置換制御部３５♯の動作は、図１１に示された置換制御部３５と同様であるので、詳細な説明は繰り返さない。
【０１４５】
図１８を参照して、置換制御部３６♯は、図１２に示された置換制御部３６と比較して、Ｐ−ＭＯＳトランジスタ１７７およびトランスファゲート１７８をさらに含む点で異なる。
【０１４６】
トランスファゲート１７８は、プログラムユニット４１ｂ中のノードＮ２と、置換制御部３６♯内のノードＮ２♯との間に配置される。ノードＮ２♯の電圧レベルは、信号ＦＯＵＴＳとして論理ゲート１７４へ入力される。Ｐ−ＭＯＳトランジスタ１７７は、電源電圧ＶｃｃとノードＮ２♯との間に接続される。
【０１４７】
ダミーリペア信号ＤＭＲＰが活性状態（Ｈレベル）に設定されると、トランスファゲート１７８がオフして、ノードＮ２およびノードＮ２♯は電気的に切り離される。さらに、Ｐ−ＭＯＳトランジスタ１７７がターンオンして、ノードＮ２♯は電源電圧Ｖｃｃと接続される。これにより、信号ＦＯＵＴＳは、プログラムユニット４１ｂにおいてヒューズ素子がブローされた場合と同様に、Ｈレベルにに設定される。
【０１４８】
一方、ダミーリペア信号ＤＭＲＰが非活性状態（Ｌレベル）に設定されるときには、Ｐ−ＭＯＳトランジスタ１７７がターンオフされ、トランスファゲート１７８がオンするので、プログラム信号ＰＲＧ２に応じて、すなわちプログラムユニット４１ｂ中のヒューズ素子でのブロー有無に応じて、信号ＦＯＵＴＳは設定される。
【０１４９】
信号ＦＯＵＴＳの設定以外については、置換制御部３６♯の動作は、図１２に示された置換制御部３６と同様であるので、詳細な説明は繰り返さない。
【０１５０】
このように、ダミーリペア信号ＤＭＲＰを活性状態（Ｈレベル）に設定することにより、プログラム回路内のヒューズ素子を実際にブローすることなく、置換制御部３５♯，３６♯を当該ヒューズ素子がブローされたときと同様に動作させることができる。
【０１５１】
したがって、実施の形態２に従う構成においては、リファレンスセルの試験を実行してリファレンスセルに不良が検出されれば、ダミーリペア信号ＤＭＲＰをＨレベルに設定する。これにより、プログラム回路中のヒューズ素子を実際にブローすることなく、擬似的にヒューズ素子をブローしたのと同様の状態を作り出して、スペアセルによってリファレンスセルを置換救済した状態を作り出すことができる。
【０１５２】
この結果、メモリテスタによるリファレンスセルの試験後に、ＭＲＡＭデバイスをレーザトリマ装置に移載してヒューズブローを実行することなく、メモリテスタに装着したままで、正規メモリセルの動作テストへ移行することができる。これにより、動作テストを効率化して、その工程期間を短縮することが可能となる。
【０１５３】
［実施の形態３］
実施の形態３においては、実施の形態１とは異なり、リファレンスセルおよびスペアセルが、正規メモリセルと同様の構成を有する場合における、リファレンスセルおよびスペアセルのテストモードについて説明する。
【０１５４】
図１９は、実施の形態３に従うメモリセルアレイ構成を説明する回路図である。
【０１５５】
実施の形態３に従う構成においては、２つのビット線対ＢＬＰごとにグループ１８０をなして基準電流を生成する。したがって、図１９には、グループ１８０のうちの代表的に示される１つを形成するビット線対ＢＬＰ０およびＢＬＰ１に対応する構成を代表的に示している。実施の形態３に従うＭＲＡＭデバイスでは、メモリセルアレイ以外の部分の構成が、図６に示した構成から図１９に示した構成へ変更される。その他の部分については、実施の形態１と同様であるので詳細な説明は繰返さない。
【０１５６】
図１９を参照して、リファレンスセル２０ｄおよびスペアセル２０ｓが、図６におけるリファレンスセル２１およびスペアセル２１♯と同様に、ビット線ＢＬ，／ＢＬと、ダミーワード線ＤＷＬ（ＤＷＬ０，ＤＷＬ１の総称）およびスペアワード線ＳＤＷＬ（ＳＤＷＬ０，ＳＤＷＬ１の総称）との交点に交互配置される。
【０１５７】
ただし、実施の形態３に従うリファレンスセル２０ｄおよびスペアセル２０ｓの各々は、正規メモリセル２０と同様の構成、すなわち図３に示した構成を有している。したがって、リファレンスセル２０ｄおよびスペアセル２０ｓに対しては、基準電圧配線２５（２５−０，２５−１，２５♯−０，２５♯−１を総括的に示したもの）の配置は必要ない。また、リファレンスセル２０ｄ中のアクセストランジスタ２４のゲートは、対応のダミーワード線ＤＷＬと接続され、スペアセル２０ｓ中のアクセストランジスタ２４のゲートは、スペアワード線ＳＤＷＬと接続される。ワード線ＷＬ、ダミーワード線ＤＷＬおよびスペアワード線ＳＤＷＬのそれぞれの選択時の電圧レベルは同一（電源電圧Ｖｃｃ）であるので、正規メモリセル２０、リファレンスセル２０ｄおよびスペアセル２０ｓの各々において、アクセススイッチに相当するトランジスタ２４のオン抵抗は同一レベルである。
【０１５８】
各ビット線対ＢＬＰにおいて、ビット線ＢＬに接続されるリファレンスセル２０ｄおよびスペアセル２０ｓと、ビット線／ＢＬと接続されるリファレンスセル２０ｄおよびスペアセル２０ｓとは、互いに相補レベルのデータを予め書込まれる。さらに、同一のグループ１８０を形成するビット線対間において、ビット線ＢＬに接続されるリファレンスセル２０ｄおよびスペアセル２０ｓに予め書込まれるデータと、ビット線／ＢＬに接続されるリファレンスセル２０ｄおよびスペアセル２０ｓに予め書込まれるデータとは互いに相補である。
【０１５９】
具体的には、図１９に示したビット線対ＢＬＰ０，ＢＬＰ１では、ビット線ＢＬ０および／ＢＬ１と接続されるリファレンスセル２０ｄおよびスペアセル２０ｓには、“１”（Ｈレベル）のデータが予め書込まれており、ビット線／ＢＬ０およびＢＬ１と接続されるリファレンスセル２０ｄおよびスペアセル２０ｓには、“０”（Ｌレベル）のデータが予め書込まれている。
【０１６０】
各ビット線対ＢＬＰとデータ読出アンプ９０との間には、コラム選択ゲートＣＳＧが配置される。図１９には、ビット線対ＢＬＰ０およびＢＬＰ１に対応するコラム選択ゲートＣＳＧ０およびＣＳＧ１が代表的に示されている。
【０１６１】
コラム選択ゲートＣＳＧ０は、ビット線ＢＬ０および／ＢＬ０とデータ読出アンプ９０の入力ノードとの間にそれぞれ接続されたＮ−ＭＯＳトランジスタで構成され、当該Ｎ−ＭＯＳトランジスタの各ゲートには、コラム選択線ＣＳＬ０が接続される。これにより、ビット線対ＢＬＰ０に選択メモリセルが対応する場合には、コラム選択線ＣＳＬ０の選択に応答して、ビット線ＢＬ０および／ＢＬ０がデータ読出アンプ９０と接続される。同様の構成は、各ビット線対ＢＬＰに対応して設けられている。なお、このコラム選択ゲートＣＳＧ０，ＣＳＧ１，…は、実施の形態１に示したＢＬセレクタ８０に相当するものである。
【０１６２】
さらに、実施の形態３に従う構成においては、同一のグループ１８０を形成するビット線対ＢＬＰ間で、ビット線ＢＬおよび／ＢＬ同士をそれぞれ接続するためのビット線スイッチ１８１および１８２が設けられる。図１９においては、ビット線対ＢＬＰ０およびＢＬＰ１の間に設けられたビット線スイッチ１８１および１８２が代表的に示される。これらのビット線スイッチ１８１，１８２は、他のビット線対に対してもグループ１８０毎に同様に設けられている。
【０１６３】
ビット線スイッチ１８１および１８２のオンおよびオフは、ビット線スイッチ制御回路１９０によって制御される。ビット線スイッチ制御回路１９０は、ビット線スイッチ１８１のオン・オフを制御する論理ゲート１９１と、ビット線スイッチ１８２のオン・オフを制御する論理ゲート１９２とを有する。
【０１６４】
論理ゲート１９１は、テスト制御信号ＴＥＳＴとアドレスビットＲＡｄｄ（０）のＮＯＲ演算結果を出力する。論理ゲート１９２は、アドレスビットＲＡｄｄ（０）を反転した／ＲＡｄｄ（０）とテスト制御信号ＴＥＳＴとのＮＯＲ演算結果を出力する。
【０１６５】
なお、テスト制御信号ＴＥＳＴは、リファレンスセルまたはスペアセルのテストを実行するときにＨレベルに設定され、通常モードでは、Ｌレベルに設定される。
【０１６６】
ビット線スイッチ１８１は、ビット線ＢＬ０およびＢＬ１の間に電気的に接続されて、そのゲートに論理ゲート１９１の出力を受けるＮ−ＭＯＳトランジスタを有する。ビット線スイッチ１８２は、ビット線／ＢＬ０および／ＢＬ１の間に電気的に接続されて、そのゲートに論理ゲート１９２の出力を受けるＮ−ＭＯＳトランジスタを有する。
【０１６７】
このような構成とすることにより、通常のデータ読出時には、ビット線スイッチ１８１および１８２は、偶数行および奇数行のいずれが選択されるかに応じて、一方がオンする。具体的には、偶数行の選択時には、“０”が予め書込まれたリファレンスセル２０ｄが接続されるビット線ＢＬと、“１”が予め書込まれたリファレンスセル２０ｄが接続される他のビット線ＢＬとを接続するようにビット線スイッチ１８１がオンする。一方、奇数行の選択時には、“０”が予め書込まれたリファレンスセル２０ｄが接続されるビット線／ＢＬと、“１”が予め書込まれたリファレンスセル２０ｄが接続される他のビット線／ＢＬとを接続するようにビット線スイッチ１８２がオンする。
【０１６８】
これにより、“０”を記憶するリファレンスセル２０ｄと、“１”を記憶するリファレンスセル２０ｄとの通過電流の和Ｉｍａｘ＋Ｉｍｉｎが、データ読出アンプ９０の入力ノードの一方へ入力される。これに対して、入力ノードの他方には、選択メモリセルによるメモリセル電流ＩｍｘまたはＩｍｉｎが入力される。
【０１６９】
したがって、この電流Ｉｍａｘ＋Ｉｍｉｎを、データ読出アンプ９０内にカレントミラーアンプなどを設けて半分の値にすることにより、基準電流Ｉｒｅｆ＝（Ｉｍａｘ＋Ｉｍｉｎ）／２を得ることができる。この結果、データ読出アンプ９０は、このようにして得られた基準電流Ｉｒｅｆと、メモリセル電流とに基づいて、データ読出を実行できる。なお、相補レベルのデータを予め記憶する２つのリファレンスセルの通過電流の和を１／２にして基準電流を生成する構成は、上記特許文献１の図５に開示されているので援用する。
【０１７０】
図２０は、実施の形態３に従うＭＲＡＭデバイスにおける、通常のデータ読出およびリファレンスセルテストモードでの動作を説明する動作波形図である。
【０１７１】
図２０を参照して、期間Ｔ１およびＴ２においては、図１６で示したと同様の通常のデータ読出（ノーマル動作）時の動作波形が示されている。
【０１７２】
期間Ｔ１においては、ロウアドレスＲＡ０およびコラムアドレスＣＡ０に応じて、ワード線ＷＬ０およびビット線／ＢＬ０と接続された選択メモリセルからの通常のデータ読出が実行される。同様に、期間Ｔ２においては、ロウアドレスＲＡ１およびコラムアドレスＣＡ１に応じて、ワード線ＷＬ１およびビット線ＢＬ１と接続された選択メモリセルからの通常のデータ読出が実行される。
【０１７３】
期間Ｔ１およびＴ２における動作の詳細は、図１９で説明した基準電流Ｉｒｅｆの生成以外については、図１６における期間Ｔ１，Ｔ２と同様であるので、詳細な説明は繰り返さない
期間Ｔ３およびＴ４においては、テスト制御信号ＴＥＳＴがＨレベルに活性化されて、リファレンスセルテストモードが実行される。なお、実施の形態３に従う構成においては、各ビット線対ＢＬＰにおいて、相補のビット線ＢＬ，／ＢＬとそれぞれ接続されるリファレンスセル２０ｄ（またはスペアセル２０ｓ）は、互いに相補データを予め書込まれているので、テスト制御信号ＤＴＥＳＴ０，ＤＴＥＳＴ１の区別、およびテスト制御信号ＳＤＴＥＳＴ０，ＳＤＴＥＳＴ１の区別は必要ない。すなわち、実施の形態３に従う構成においては、リファレンスセルテストモードと、スペアセルテストモードの２つのテストパターンが存在する。
【０１７４】
期間Ｔ３において、実施の形態１でのテストパターンｉ），ｉｉ）と同様に、制御信号ＲＤＥの活性状態（Ｈレベル）期間に応じて、制御信号ＲＤＥＮも活性状態（Ｈレベル）に設定される。一方、図示しないが、制御信号ＲＤＥＳはＬレベルに固定されている。
【０１７５】
さらに、正規メモリセルに対応する各ワード線ＷＬは非選択状態（Ｌレベル）に固定される一方で、ダミーワード線ＤＷＬ０およびＤＷＬ１の各々が選択されて、各ビット線対ＢＬＰにおいて、ビット線ＢＬおよび／ＢＬのそれぞれに、リファレンスセル２０ｄが接続される。
【０１７６】
この状態で、入力されたコラムアドレスＣＡ０に従って、ビット線ＢＬ０，／ＢＬ０がデータ読出アンプ９０と接続される。これにより、ダミーワード線ＤＷＬおよびビット線ＢＬ０，／ＢＬ０と接続された２つのリファレンスセル２０ｄが、テスト対象としてデータ読出アンプ９０と接続される。
【０１７７】
既に説明したように、テストモードでは、図１９に示したビット線スイッチ１８１，１８２の各々はオフされる。したがって、データ読出アンプ９０は、ビット線ＢＬ０，／ＢＬ０の通過電流差、すなわちテスト対象となった２つのリファレンスセル２０ｄの通過電流差に基づいて、読出データＲＤＡＴを生成する。
【０１７８】
この結果得られた読出データＲＤＡＴが、テスト対象となった２つのリファレンスセル２０ｄに予め書込まれた相補のデータレベルに正しく対応しているか否かによって、テスト対象のリファレンスセル２０ｄの正常／不良が判定できる。
【０１７９】
期間Ｔ４においては、コラムアドレスをＣＡ０からＣＡ１に切換えて、期間Ｔ３と同様のスペアセルテストが実行される。したがって、期間Ｔ４では、ビット線ＢＬ１，／ＢＬ１およびダミーワード線ＤＷＬに対応するリファレンスセル２０ｄについての試験結果が得られる。
【０１８０】
また、テスト制御信号ＤＴＥＳＴ０，ＤＴＥＳＴ１，ＳＤＴＥＳＴ０，ＳＤＴＥＳＴ１の設定を入れ換えて、期間Ｔ３およびＴ４において、ダミーワード線ＤＷＬ０，ＤＷＬ１に代えて、スペアワード線ＳＤＷＬ０，ＳＤＷＬ１を選択すれば、リファレンスセル２０ｄと同様にして、各スペアセル２０ｓの正常／不良を試験できる。
【０１８１】
このように実施の形態３に従う構成によれば、リファレンスセル２０ｄおよびスペアセル２０ｓが正規メモリセル２０と同一の構成を有する場合においても、実施の形態１と同様に、各リファレンスセルおよび各スペアセルそのものに不良が存在するか否かを試験することができる。したがって、複数個のリファレンスセルに不良が発生した場合に、置換救済を効率的に実行することができる。
【０１８２】
［実施の形態３の変形例］
実施の形態３に従う構成では、正規メモリセル２０とリファレンスセル２０ｄとが同様の構成を有するため、スペアセル行を構成するように配置されたスペアセル２０ｓによって、リファレンスセル２０ｄおよび正規メモリセル２０のいずれについても置換救済することが可能である。
【０１８３】
したがって、実施の形態３の変形例においては、このような置換救済を可能とするような行選択について説明する。
【０１８４】
図２１には、（ａ）〜（ｃ）のそれぞれの場合におけるワード線ＷＬ、ダミーワード線ＤＷＬおよびスペアワード線ＳＤＷＬの選択制御が示される。
【０１８５】
図２１（ａ）を参照して、正規メモリセル２０およびリファレンスセル２０ｄのいずれにも不良がない場合には、スペアセル２０ｓによる置換、すなわちスペアワード線ＳＤＷＬ０およびＳＤＷＬ１の選択は必要でないので、偶数行選択時（ＲＡｄｄ（０）＝“０”）および奇数行選択時（ＲＡｄｄ（０）＝“１”）のいずれにおいても、スペアワード線ＳＤＷＬ０およびＳＤＷＬ１の各々は非選択状態とされる。
【０１８６】
これに対して、ワード線ＷＬおよびダミーワード線ＤＷＬ０，ＤＷＬ１に関しては、偶数行選択時には、選択メモリセルに対応する偶数行のワード線が選択される一方で、ダミーワード線ＤＷＬ１が選択される。これに対して、非選択行のワード線ＷＬおよびダミーワード線ＤＷＬ０は非選択とされる。一方、奇数行選択時には、選択メモリセルに対応する奇数行のワード線が選択される一方で、ダミーワード線ＤＷＬ０が選択される。これに対して、非選択行のワード線ＷＬおよびダミーワード線ＤＷＬ１は非選択とされる。
【０１８７】
図２１（ｂ）を参照して、正規メモリセルに不良がある場合には、不良メモリセルに対応する不良アドレスがプログラムされて、入力されたロウアドレスと当該不良アドレスとが一致した場合に、対応する不良ワード線は非選択とされる。入力されたロウアドレスと当該不良アドレスとが一致しない場合には、各ワード線ＷＬは、図２１（ａ）と同様に選択される。
【０１８８】
ダミーワード線ＤＷＬ０およびＤＷＬ１の選択および非選択は、図２１（ａ）と同様に設定される。
【０１８９】
これに対して、スペアワード線ＳＤＷＬ０およびＳＤＷＬ１は、不良ワード線の選択時において、不良ワード線が偶数行に対応する場合には、スペアワード線ＳＤＷＬ０が選択される一方で、スペアワード線ＳＤＷＬ１が非選択とされる。これに対して、不良ワード線が奇数行に対する場合には、スペアワード線ＳＤＷＬ１が選択される一方で、スペアワード線ＳＤＷＬ０が非選択とされる。
【０１９０】
なお、不良ワード線以外のワード線ＷＬが選択された場合には、図２１（ａ）と同様に、スペアワード線ＳＤＷＬ０およびＳＤＷＬ１の各々が非選択とされる。
【０１９１】
図２１（ｃ）には、リファレンスセル２０ｄに不良が存在し、リファレンスセル２０ｄ全体をスペアセル２０ｓによって置換する場合が示される。
【０１９２】
この場合には、正規メモリセルに対応する各ワード線ＷＬの選択および非選択は、図２１（ａ）の場合と同様に設定される。一方、ダミーワード線ＤＷＬ０およびＤＷＬ１は、リファレンスセル２０ｄ全体がスペアセル２０ｓによって置換されるので活性化される必要がないため、奇数行選択時および偶数行選択時の両方で非選択とされる。
【０１９３】
スペアワード線ＳＤＷＬ０およびＳＤＷＬ１の選択および非選択は、スペアセル２０ｓを、正常動作時のリファレンスセル２０ｄと同様にビット線ＢＬ，／ＢＬと接続するために、図２１（ｂ）におけるダミーワード線ＤＷＬ０およびＤＷＬ１と同様に設定される。
【０１９４】
このようなワード線ＷＬ、ダミーワード線ＤＷＬおよびスペアワード線ＳＤＷＬの選択および非選択を実現することにより、スペアセル行を構成するように配置されたスペアセル２０ｓによって、正規メモリセル２０およびリファレンスセル行を構成するように配置されたリファレンスセル２０ｄの両方を置換可能とすることができる。
【０１９５】
次に、このようなワード線ＷＬ、ダミーワード線ＤＷＬおよびスペアワード線ＳＤＷＬの制御を可能とするための構成について説明する。
【０１９６】
図２２は、実施の形態３に従うスペアワード線制御部３４♯の構成を示す回路図である。
【０１９７】
図２２を参照して、プログラム回路４１は、プログラムユニット４１ａに相当するリファレンス置換記憶回路４１ａと、正規メモリセル置換記憶回路４１ｃと、不良ワード線（不良メモリセル）に対応する不良アドレスを記憶する不良アドレス記憶回路４６とを有する。正規メモリセル置換記憶回路４１ｃは、図１１，１２に示したプログラムユニット４１ａと同様に構成され、正規メモリセルの置換を行なうときに内蔵のヒューズ素子（図示せず）がブローされる。プログラム信号ＰＲＧのレベルは、プログラム信号ＰＲＧ１と同様に、ヒューズ素子のブローに応答して固定的に変化する。
【０１９８】
信号ＦＯＵＴＳおよびＦＯＵＴは、リファレンス置換記憶回路４１ａからのプログラム信号ＰＲＧ１および正規メモリセル置換記憶回路４１ｃからのプログラム信号ＰＲＧとそれぞれ同レベルに設定される。不良アドレス記憶回路４６は、不良アドレスを示すアドレスビットＲＡｄｄ（０：ｍ）を固定的に記憶する。
【０１９９】
スペアワード線制御部３４♯は、アドレス判定回路２０４と、論理スイッチ回路２０６，２０８と、論理ゲート２０９，２１０とを有する。アドレス判定回路２０４は、アクセス対象を示す入力アドレスを構成するアドレスビットＲＡｄｄ（０：ｍ）を受けて、不良アドレス記憶回路４６に記憶された不良アドレスと完全に一致するかどうかを判定する。両者が完全に一致した場合には、アドレス判定回路２０４の出力信号ＮＲＥはＨレベルに設定され、両者が不一致の場合には信号ＮＲＥはＬレベルに設定される。
【０２００】
論理スイッチ回路２０６，２０８の各々は、信号ＮＲＥ，ＦＯＵＴ，ＦＯＵＴＳに応じて、図２１（ａ）〜（ｃ）のいずれの場合に該当するかを判断し、アドレスビットＲＡｄｄ（０）、その反転ビット／ＲＡｄｄ（０）および接地電圧ＧＮＤのいずれかを出力する。
【０２０１】
論理ゲート２０９は、論理スイッチ回路２０６の出力と制御信号ＲＤＥとのＡＮＤ演算結果に応じた電圧で、スペアワード線ＳＤＷＬ０を駆動する。同様に、論理ゲート２１０は、論理スイッチ回路２０８の出力と制御信号ＲＤＥとのＡＮＤ演算結果に応じた電圧で、スペアワード線ＳＤＷＬ１を駆動する。
【０２０２】
論理スイッチ回路２０６および２０８の各々は、信号ＦＯＵＴおよびＦＯＵＴＳの両方がＬレベルであるときには、正規メモリセル２０およびリファレンスセル２０ｄのいずれにも不良が存在していないことを認識して、接地電圧ＧＮＤを出力する。この結果、論理ゲート２０９，２１０の各出力がＬレベル固定されて、スペアワード線ＳＤＷＬ０，ＳＤＷＬ１は、非選択状態（Ｌレベル）に設定される。これは、図２１（ａ）での動作に対応する。
【０２０３】
また、信号ＦＯＵＴがＨレベルに設定されている場合には、正規メモリセルの置換が必要であるため、図２１（ｂ）に対応する動作を実行する必要がある。したがって、アドレス判定回路２０４からの出力信号ＮＲＥによって、不良ワード線が選択されたと判定された場合には、論理スイッチ回路２０６は、反転ビット／ＲＡｄｄ（０）を出力し、論理スイッチ回路２０８は、アドレスビットＲＡｄｄ（０）を出力する。
【０２０４】
一方、信号ＦＯＵＴがＨレベルであっても、信号ＮＲＥがＬレベルであれば、すなわち入力アドレスと不良アドレスとが一致していないときには、図２１（ａ）と同様の動作をする必要があるので、論理スイッチ回路２０６および２０８の各々は、接地電圧ＧＮＤを出力する。
【０２０５】
一方、不良を含むリファレンスセル２０ｄの置換救済がプログラムされている場合には、図２１（ｃ）に対応する動作を実行する必要がある。この場合には、信号ＦＯＵＴＳがＨレベルに設定されるので、これに応答して、論理スイッチ回路２０６は、アドレスビットＲＡｄｄ（０）を出力し、論理スイッチ回路２０８は、反転ビット／ＲＡｄｄ（０）を出力する。
【０２０６】
以上のようにして、図２１（ａ）〜（ｃ）に示したように、スペアワード線ＳＤＷＬ０，ＳＤＷＬ１の選択および非選択を制御することができる。
【０２０７】
なお、図２１（ａ）〜（ｃ）に示されたダミーワード線ＤＷＬ０，ＤＷＬ１の選択および非選択は、実施の形態１に従う構成によって実現できるので詳細な説明は繰返さない。
【０２０８】
なお、各ワード線ＷＬの選択については、図７に示したワード線制御部３２において、論理ゲート１０８−０に対して図２２に示した信号ＮＲＥの反転信号をさらに入力して、４入力のＡＮＤ論理演算結果に従って各ワード線ＷＬを制御する構成とすればよい。
【０２０９】
すなわち、実施の形態３の変形例に従うＭＲＭＡデバイスでは、実施の形態３に従うＭＲＡＭデバイスの構成において、スペアワード線制御部３４を図２２に示したスペアワード線制御部３４♯に置換し、かつ、ワード線制御部３２に対して上記の修正が加えられる。その他の部分の構成および動作については、実施の形態３と同様であるので、詳細な説明は繰り返さない。
【０２１０】
以上説明したように、実施の形態３の変形例に従う構成によれば、実施の形態３のＭＲＭＡデバイスが奏する効果に加えて、さらに、スペアセル２０ｓによって正規メモリセル２０およびリファレンスセル２０ｄの両方を置換することができる。この結果、スペアセルによる救済効率が上昇する。
【０２１１】
なお、実施の形態３およびその変形例において、実施の形態２に従う置換制御部を適用して、擬似的なヒューズブロー状態を作り出せる構成とすることも可能である。
【０２１２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２１３】
【発明の効果】
以上説明したように、本発明に従う磁気記憶装置では、リファレンスセル特性が正常であれば通過電流に所定の差が生じる様に設定されたリファレンスセル同士へのアクセスによってデータ読出を行なうテストモードを備えるので、各リファレンスセルそのものに不良が存在するか否かを試験することができる。この結果、特に、複数個のリファレンスセルに不良が発生した場合に、効率的に置換救済することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に従うＭＲＡＭデバイスの全体構成を示すブロック図である。
【図２】 一般的なリファレンスセル行構成におけるデータ読出を説明する回路図である。
【図３】 各正規メモリセル２０の構成を示す回路図である。
【図４】 各リファレンスセル２１の構成を示す回路図である。
【図５】 図１に示した行選択部３０中のダミーワード線制御部の構成を示す回路図である。
【図６】 実施の形態１に従うリファレンスセルおよびスペアセルの配置を説明する図である。
【図７】 実施の構成１に従うワード線制御部の構成を示す回路図である。
【図８】 テスト制御信号の設定を説明する図である。
【図９】 実施の形態１に従うダミーワード線制御部の構成を示す回路図である。
【図１０】 実施の形態１に従うスペアワード線制御部の構成を示す回路図である。
【図１１】 ダミーワード線制御部で使用される制御信号ＲＤＥＮを生成する構成を示す回路図である。
【図１２】 スペアワード線制御部で使用される制御信号ＲＤＥＳを生成する構成を示す回路図である。
【図１３】 基準電圧配線の電圧を制御する第１の電圧制御回路の構成を説明する回路図である。
【図１４】 基準電圧配線の電圧を制御する第２の電圧制御回路の構成を説明する回路図である。
【図１５】 実施の形態１に従うＭＲＡＭデバイスにおける、通常のデータ読出およびリファレンスセルテストモードでの動作を説明する動作波形図である。
【図１６】 実施の形態１に従うＭＲＡＭデバイスにおけるスペアリファレンスセルテストモードでの動作を説明するための動作波形図である。
【図１７】 実施の形態２に従う置換制御部の構成を示す第１の回路図である。
【図１８】 実施の形態２に従う置換制御部の構成を示す第２の回路図である。
【図１９】 実施の形態３に従うメモリセルアレイ構成を説明する回路図である。
【図２０】 実施の形態３に従うＭＲＡＭデバイスにおける、通常のデータ読出およびリファレンスセルテストモードでの動作を説明する動作波形図である。
【図２１】 実施の形態３の変形例に従う行選択を説明する図である。
【図２２】 実施の形態３に従うスペアワード線制御部の構成を示す回路図である。
【符号の説明】
１ ＭＲＡＭデバイス、１０ メモリセルアレイ、２０ 正規メモリセル、２０ｓ，２１♯ スペアセル、２０ｄ，２１ リファレンスセル、２２ トンネル磁気抵抗素子、２４，２６，２７ アクセストランジスタ、２５−０，２５−１，２５♯−０，２５♯−１ 基準電圧配線、３０ 行選択部、３４，３４♯ スペアワード線制御部、３５，３５♯，３６，３６♯ 置換制御部、３７，３８ 電圧制御回路、４０ 列選択部、４１ａ，４１ｂ プログラムユニット、４２ａ，４２ｂ ヒューズ素子、９０ データ読出アンプ、１８１，１８２ ビット線スイッチ、１９０ ビット線スイッチ制御回路、２０６，２０８ 論理スイッチ回路、ＢＬ，／ＢＬ ビット線、ＢＬＰ ビット線対、ＣＡｄｄ コラムアドレス信号、ＤＴＥＳＴ０，ＤＴＥＳＴ１，ＳＴＥＳＴ０，ＳＤＴＥＳＴ１，ＴＥＳＴ テスト制御信号、ＤＷＬ０，ＤＷＬ１ ダミーワード線、ＧＮＤ 接地電圧、Ｉｍａｘ，Ｉｍｉｎ メモリセル電流、Ｉｒｅｆ 基準電流、ＰＲＧ，ＰＲＧ１，ＰＲＧ２ プログラム信号、ＲＡｄｄ（０） アドレスビット（最下位）、ＲＡｄｄ ロウアドレス信号、ＲＤＥ，ＷＴＥ，ＲＤＥＮ，ＲＤＥＳ 制御信号、ＳＤＷＬ０，ＳＤＷＬ１ スペアワード線、ＶＲＥＦ 基準電圧、Ｖｃｃ 電源電圧、ＷＤＬ ライトディジット線、ＷＬ ワード線。
【発明の属する技術分野】
この発明は、磁気記憶装置に関し、より特定的には、正規の磁気メモリセルおよびリファレンスセルへのアクセスの比較に基づいてデータを読出す磁気記憶装置に関する。
【０００２】
【従来の技術】
磁気ランダムアクセス記憶装置（ＭＲＡＭデバイス）は、トンネル磁気抵抗（ＴＭＲ）効果を有する素子（以下、「トンネル磁気抵抗素子」と称する）をメモリセルとして備えている。トンネル磁気抵抗素子は、磁気トンネル接合構造を有し、磁化方向が固定された第１の磁性体薄膜と、外部からの印加磁界によって磁化方向が書替え可能な第２の磁性体薄膜と、当該第１および第２の磁性体薄膜に挟まれたトンネル絶縁膜とで構成される。
【０００３】
トンネル磁気抵抗素子は、上記第１および第２の磁性体薄膜の磁気モーメントの向きが平行な状態および反平行な状態で、抵抗がそれぞれ最小値Ｒｍｉｎおよび最大値Ｒｍａｘとなる特徴を有する。したがって、トンネル磁気抵抗素子を有する磁気メモリセル（以下、「ＭＴＪメモリセル」とも称する）では、トンネル磁気抵抗素子中の磁気モーメントとの平行状態（低抵抗状態）および反平行状態（高抵抗状態）が、記憶データの論理レベル“０”および“１”とそれぞれ対応付けられる。
【０００４】
ＭＴＪメモリセルの記憶データは、磁性体薄膜の磁化方向を反転可能なしきい値レベルを越えるデータ書込磁界の印加によって書替えられるまで、不揮発的に保持される。一般的にＭＲＡＭデバイスにおいては、ＭＴＪメモリセルの行に対応して設けられた書込選択線であるディジット線および読出選択線であるワード線と、ＭＴＪメモリセルの列に対応して設けられたデータ線であるビット線とによって、ランダムアクセスが実現される。すなわち、ＭＴＪメモリセルは、ビット線およびワード線／ディジット線の交差部分に対応して配列されることになる。
【０００５】
データ読出時には、ワード線選択に応じて、選択されたＭＴＪメモリセル（以下、「選択メモリセル」と称する）のトンネル磁気抵抗素子が対応するビット線とソース線との間に電気的に接続される。その状態で、ビット線およびソース線間に電位差を与えることによって生じるＭＴＪメモリセルの通過電流（以下、「メモリセル電流」と称する）、すなわちビット線通過電流を検知して、選択メモリセルの記憶データが読出される。具体的には、メモリセル電流が、抵抗Ｒｍａｘに対応するデータを記憶するＭＴＪメモリセルの通過電流Ｉｍｉｎと、抵抗Ｒｍｉｎに対応するデータを記憶するＭＴＪメモリセルの通過電流Ｉｍａｘとのいずれであるかを検知する必要がある。
【０００６】
この際に、当該ＭＴＪメモリセルの通過電流との比較対象となる基準電流を、トンネル磁気抵抗素子を用いて構成されたリファレンスセルによって生成する技術が開示されている（たとえば、特許文献１）。
【０００７】
基準電流は、上述した２種類のメモリセル電流ＩｍａｘおよびＩｍｉｎの中間値となるように設定される必要がある。したがって、ＭＴＪメモリセルと同様のトンネル磁気抵抗素子を用いて基準電流を生成することにより、基準電流を適切なレベルに設定しやすくなるという効果がある。
【０００８】
【特許文献１】
特開２００２−２２２５８９号公報（第１図、第６頁）
【０００９】
【発明が解決しようとする課題】
上述したような、データ読出が選択メモリセルおよびリファレンスセルの通過電流の比較に応じて実行される構成では、リファレンスセルに不良が生じた場合には、正常なデータ読出を実行できなくなってしまう。
【００１０】
しかしながら、従来の動作テストでは、正規のＭＴＪメモリセルに所定パターンのデータをテスト書込し、かつテスト書込後に読出したデータが当該所定パターンに基づく期待値と合致しているかどうかを確認する手法が一般的である。このような動作テストでは、読出データが期待値と不一致である場合に、当該不良が正規のＭＴＪメモリセルおよびリファレンスセルのいずれで生じているかを特定することが困難である。特に、通常時と同様のデータ読出では、基準電流を生成するリファレンスセル自身が不良であるか否かを試験することが困難である。
【００１１】
上記特許文献１には、リファレンスセル専用のリファレンスビット線を当該リファレンスビット線のスペアによって置換救済可能な構成が開示されているが、リファレンスセル自身の試験が困難である以上、リファレンスビット線をスペアによって置換救済すべきか否かを正しく判断することは難しい。
【００１２】
このように、正規のＭＴＪメモリセルおよびリファレンスセルのいずれに不良が発生しているかを正しく判断できないと、不良メモリセルを効率的に置換救済して、ＭＲＡＭデバイスの製造歩留りを向上させることが困難である。
【００１３】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、データ読出時の基準電流を発生するリファレンスセル自体を試験するテストモードを備えた磁気記憶装置を提供することである。
【００１４】
【課題を解決するための手段】
この発明に従えば、磁気記憶装置は、第１の方向に沿って配置された、複数のワード線および複数のダミーワード線と、各々が第１の方向と交差する方向に配置された第１および第２のビット線から構成される複数のビット線対と、複数のワード線と第１および第２のビット線との交点に交互配置され、かつ、各々が対応のワード線の選択に応答して対応の第１または第２のビット線と電気的に接続される複数の磁気メモリセルと、複数のダミーワード線と第１および第２のビット線の交点に交互配置され、かつ、対応のダミーワード線の選択に応答して対応の第１または第２のビット線と電気的に接続される複数の磁気リファレンスセルと、ビット線対を構成する第１および第２のビット線の通過電流に基づいてデータ読出を実行するデータ読出回路と、アドレス信号に応じて、複数のワード線および複数のダミーワード線の選択を制御する行選択部とを備え、行選択部は、通常のデータ読出では、各ビット線対を構成する第１および第２のビット線が複数の磁性体メモリセルのうちの１つおよび複数の磁気リファレンスセルのうちの１つとそれぞれ接続されるように、複数のワード線のうちの１本および複数のダミーワード線のうちの１本を選択する一方で、第１のテストモードでは、各ビット線対を構成する第１および第２のビット線が複数の磁気リファレンスセルのうちの２つとそれぞれ接続されるように、複数のワード線の各々を非選択とするとともに複数のダミーワード線を選択する。
【００１５】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照して詳細に説明する。なお、図中における同一符号は同一または相当部分を示すものとする。
【００１６】
［実施の形態１］
（ＭＲＡＭの全体構成）
まず、実施の形態１に従う構成の説明に先立って、ＭＲＡＭデバイスの全体構成について説明する。
【００１７】
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示すブロック図である。
【００１８】
図１を参照して、本発明の実施の形態に従うＭＲＡＭデバイス１は、メモリセルアレイ１０と、行選択部３０と、列選択部４０と、プログラム回路４１と、ライトディジット線電流制御部（ＷＤＬ電流制御部）６０と、ビット線電流制御回路（ＢＬ電流制御回路）７０ａ，７０ｂと、ビット線セレクタ（ＢＬセレクタ）８０と、データ読出アンプ９０とを備える。
【００１９】
メモリセルアレイ１０は、ロウアドレス信号ＲＡｄｄおよびコラムアドレス信号ＣＡｄｄによって選択される複数のＭＴＪメモリセル２０（以下、「正規メモリセル」とも称する）を含む。後ほど詳細に説明するように、メモリセルアレイ１０には、基準電流Ｉｒｅｆを生成するための複数のリファレンスセルおよび当該複数のリファレンスセルを置換するためのスペアセルがさらに配置されている。
【００２０】
各正規メモリセル２０は、トンネル磁気抵抗素子２２を含む。トンネル磁気抵抗素子２２は、磁気的に書込まれたデータに応じて抵抗が変化する。ＭＴＪメモリセルの抵抗は、記憶データに応じて、Ｒｍｉｎ（低抵抗状態）またはＲｍａｘ（高抵抗状態）となる。なお以下では、抵抗ＲｍａｘおよびＲｍｉｎの差を、抵抗差ΔＲ（ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）とも表記する。
【００２１】
ＭＴＪメモリセルの行に対応して、行選択線４５が配置される。行選択線４５は、データ読出のためのワード線ＷＬおよびデータ書込のためのライトディジット線ＷＤＬを総括的に表記したものである。さらに、ＭＴＪメモリセル２０の列に対応してビット線が配置される。隣接する２本ずつのビット線は、ビット線対ＢＬＰを構成する。以下においては、同一のビット線対ＢＬＰを構成する２本のビット線を、それぞれビット線ＢＬおよび／ＢＬとも称することとする。
【００２２】
各メモリセル行において、正規メモリセル２０は、ビット線ＢＬおよび／ＢＬの一方と、１行おきに接続される。たとえば、偶数行の正規メモリセル２０は、ビット線／ＢＬと接続され、奇数行の正規メモリセル２０は、ビット線ＢＬと接続されている。
【００２３】
この結果、正規メモリセル２０は、行選択線４５とビット線ＢＬ，／ＢＬとの交点に交互配置される。各正規メモリセル２０は、対応のビット線ＢＬまたは／ＢＬと、ソース線ＳＬの間に接続される。ソース線ＳＬは、固定電圧（たとえば接地電圧ＧＮＤ）を伝達する。
【００２４】
行選択部３０は、制御信号ＲＤＥ，ＷＴＥを受けるとともに、入力されたロウアドレス信号に応じて、行選択を実行する。なお、以下では、（ｍ＋１）ビット（ｍ：自然数）のアドレスビットＲＡｄｄ（０）〜ＲＡｄｄ（ｍ）で構成されるロウアドレスをロウアドレス信号ＲＡｄｄ（０：ｍ）とも表記する。制御信号ＲＤＥは、データ読出サイクルに活性状態に設定され、制御信号ＷＴＥは、データ書込サイクルに活性状態に設定される。
【００２５】
行選択部３０は、各ライトディジット線ＷＤＬのドライバ機能を含み、データ書込時には、各ライトディジット線ＷＤＬの一端側を、ロウアドレス信号ＲＡｄｄ（０：ｍ）に基づく行選択結果に応じた電圧で駆動する。さらに、行選択部３０は、各ワード線ＷＬのドライバ機能を含み、データ読出時には、ロウアドレス信号ＲＡｄｄ（０：ｍ）に基づく行選択結果に応じて、各ワード線ＷＬの電圧を駆動する。一方、ＷＤＬ電流制御部６０は、各ライトディジット線ＷＤＬの他端側をアドレス選択結果にかかわらず接地電圧ＧＮＤと接続する。
【００２６】
具体的には、ワード線ＷＬは、データ読出時に選択行において、電源電圧Ｖｃｃで駆動され、論理ハイレベル（以下、単に「Ｈレベル」と称する）に設定される。それ以外では、非選択とされて、接地電圧ＧＮＤで駆動されて論理ローレベル（以下、単に「Ｌレベル」と称する）に設定される。同様に、ライトディジット線ＷＤＬは、データ書込時に選択行において、選択状態（Ｈレベル）に設定されて電源電圧Ｖｃｃで駆動され、それ以外では、非選択状態（Ｌレベル）に設定されて接地電圧ＧＮＤで駆動される。
【００２７】
この結果、データ書込時において、選択行のライトディジット線ＷＤＬには、行選択部３０からＷＤＬ電流制御部６０へ向かう方向へデータ書込電流が供給される。これに対して非選択行のライトディジット線ＷＤＬにはデータ書込電流は流されない。一方、データ読出時においては、選択行に対応するワード線ＷＬが選択状態（Ｈレベル）に設定される一方で非選択行のワード線ＷＬは非選択状態（Ｌレベル）に維持される。
【００２８】
ＢＬ電流制御回路７０ａ，７０ｂは、制御信号ＷＤＥと、列選択部４０によって示される列選択結果と、書込データＷＤＡＴとに応じて、データ書込時にビット線ＢＬ，／ＢＬの両端の電圧を駆動する。具体的には、非選択列のビット線ＢＬの両端が接地電圧ＧＮＤで駆動される一方で、選択列のビット線ＢＬは、その一端および他端側を、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方ずつでそれぞれ駆動される。これにより、書込データＷＤＡＴのレベルに応じて、ＢＬ電流制御回路７０ａから７０ｂへ向かう方向、あるいはＢＬ電流制御回路７０ｂから７０ａへ向かう方向にデータ書込電流が供給される。データ書込時以外には、ＢＬ電流制御回路７０ａおよび７０ｂの各々は、各ビット線ＢＬ，／ＢＬの両端を電源電圧Ｖｃｃおよび接地電圧ＧＮＤのいずれにも駆動しない。
【００２９】
データ書込時に、選択メモリセルにおいては、対応のライトディジット線ＷＤＬおよび対応のビット線ＢＬ（または／ＢＬ）の両方にデータ書込電流が供給されるので、対応のビット線ＢＬ（または／ＢＬ）のデータ書込電流に応じた方向にトンネル磁気抵抗素子２２が磁化されてデータ書込が実行される。
【００３０】
ＢＬセレクタ８０は、制御信号ＲＤＥおよび列選択部４０によって示される列選択結果に基づいて、データ読出時に選択列のビット線対ＢＬＰを構成するビット線ＢＬおよび／ＢＬをデータ読出アンプ９０と接続する。データ読出アンプ９０は、選択列のビット線対ＢＬＰを構成するビット線ＢＬおよび／ＢＬの通過電流に基づいて、選択メモリセルからの読出データＲＤＡＴを生成する。
【００３１】
ＭＲＡＭデバイス１では、ブロック１００に示される、選択されたビット線対ＢＬＰ、ＢＬセレクタ８０およびデータ読出アンプ９０によってデータ読出が実行される。
【００３２】
また、プログラム回路４１は、後程詳細に説明するように、外部入力に応答して固定的に情報を記憶するプログラム素子（図示せず）を含み、当該プログラム素子への外部入力の印加の有無に応じたプログラム信号ＰＲＧを出力する。プログラム素子の代表例としては、外部からのレーザ光照射によってブロー可能なヒューズ素子が挙げられる。
【００３３】
（従来のリファレンスセル行構成におけるデータ読出）
次に、リファレンスセルの配置について説明する。リファレンスセルの配置としては、上記特許文献１に示したようにリファレンスセル列を構成する配置と、リファレンスセルと正規メモリセルとの間でビット線ＢＬ，／ＢＬを共有するように、リファレンスセル行を構成する配置とが知られている。以下本明細書においては、リファレンスセル行構成について説明していく。
【００３４】
図２は、一般的なリファレンスセル行配置におけるメモリセルアレイ構成およびデータ読出を説明する回路図である。図２には、図１中に示したブロック１００の詳細な構成、すなわち、各ビット線対ＢＬＰに対応するデータ読出構成が示されている。
【００３５】
図２を参照して、図１でも説明したように、奇数行のワード線ＷＬ１，ＷＬ３，…に対応する正規メモリセル２０は、ビット線ＢＬと接続されており、偶数行のワード線、ＷＬ０，ＷＬ２，…に対応する正規メモリセル２０は、ビット線／ＢＬと接続される。
【００３６】
図３は、各正規メモリセル２０の構成を示す回路図である。
図３を参照して、正規メモリセル２０は、対応のビット線ＢＬ（または／ＢＬ）と接地電圧ＧＮＤとの間に直列に接続されたトンネル磁気抵抗素子２２およびアクセストランジスタ２４とを有する。
【００３７】
アクセススイッチとして設けられるアクセストランジスタ２４は、代表的には、Ｎ−ＭＯＳトランジスタで構成され、そのゲートは対応のワード線ＷＬと接続されている。データ読出時には、対応のワード線ＷＬが選択状態（Ｈレベル）設定されるのに応答してアクセストランジスタ２４がターンオンして、ビット線ＢＬ（または／ＢＬ）から接地電圧ＧＮＤに至る経路に、トンネル磁気抵抗素子の抵抗値（ＲｍａｘまたはＲｍｉｎ）に応じたメモリセル電流ＩｍｉｎまたはＩｍａｘが生じる。
【００３８】
データ書込時には、ワード線ＷＬの非選択状態（Ｌレベル）に応答してアクセストランジスタ２４がターンオフされた状態で、対応のライトディジット線ＷＤＬおよび対応のビット線ＢＬ（または／ＢＬ）に、データ書込電流が供給されることによりデータ書込が実行される。
【００３９】
再び図２を参照して、ビット線ＢＬおよび／ＢＬには、さらにリファレンスセル２１が接続されている。
【００４０】
リファレンスセル２１は、２つのリファレンスセル行を形成するように配置され、２つのリファレンスセル行のそれぞれに対応して、ダミーワード線ＤＷＬ０およびＤＷＬ１と、基準電圧配線２５−０および２５−１がそれぞれ配置される。ダミーワード線ＤＷＬ０に対応するリファレンスセル２１は一方のビット線／ＢＬと接続され、ダミーワード線ＤＷＬ１に対応するリファレンスセル２１は、もう一方のビット線ＢＬと接続される。リファレンスセル２１は、各ビット線対ＢＬＰに対応して、同様に設けられている。したがって、リファレンスセル２１は、ダミーワード線ＤＷＬ０，ＤＷＬ１とビット線ＢＬ，／ＢＬとの交点に交互配置される。
【００４１】
図４は、各リファレンスセル２１の構成を示す回路図である。
図４を参照して、リファレンスセル２１は、対応のビット線ＢＬ（または／ＢＬ）と接地電圧ＧＮＤとの間に直列に接続された、トンネル磁気抵抗素子２２、アクセストランジスタ２６および２７を含む。リファレンスセル２１中のトンネル磁気抵抗素子２２には、抵抗Ｒｍｉｎに対応するデータが予め書込まれる。
【００４２】
リファレンスセル２１においては、アクセストランジスタ２６，２７によってアクセススイッチが構成される。アクセストランジスタ２６のゲートは、対応のダミーワード線ＤＷＬ（ダミーワード線ＤＷＬ０およびＤＷＬ１を総括的に表記したもの）と接続されており、アクセストランジスタ２７のゲートは、基準電圧配線２５（基準電圧配線２５−０および２５−１を総括的に表記したもの）と接続されている。
【００４３】
ダミーワード線ＤＷＬ０，ＤＷＬ１は、選択時には、ワード線ＷＬと同様に、電源電圧Ｖｃｃ（Ｈレベル）へ駆動される。したがって、アクセストランジスタ２６のオン抵抗は、正規メモリセル２０中のアクセストランジスタ２４と同等である。一方、基準電圧配線２５−０，２５−１によって伝達される基準電圧ＶＲＥＦは、リファレンスセル２１の通過電流、すなわち基準電流Ｉｒｅｆが、メモリセル電流ＩｍｉｎおよびＩｍａｘの中間レベルとなるように設定される。すなわち、基準電圧ＶＲＥＦをゲートに受けるアクセストランジスタ２７の抵抗は、アクセストランジスタ２４，２６のオン抵抗よりも大きく、リファレンスセル２１中におけるアクセストランジスタ２７およびトンネル磁気抵抗素子２２の抵抗の和は、正規メモリセル２０中のトンネル磁気抵抗素子２２の２種類の抵抗ＲｍａｘおよびＲｍｉｎと、アクセストランジスタ２４のオン抵抗とのそれぞれの和の中間レベルに設定される。
【００４４】
図５は、図１に示した行選択部３０中の、ダミーワード線ＤＷＬ０およびＤＷＬ１の制御部分の構成を示す回路図である。
【００４５】
図５を参照して、行選択部３０中に設けられるダミーワード線制御部３１は、インバータ１０１と、論理ゲート１０３および１０５とを有する。インバータ１０１は、ロウアドレスの最下位ビットＲＡｄｄ（０）を反転して出力する。アドレスビットＲＡｄｄ（０）は、偶数行選択時には“０”（Ｌレベル）に設定され、奇数行選択時には“１”（Ｈレベル）に設定される。
【００４６】
論理ゲート１０３は、インバータ１０１の出力および制御信号ＲＤＥのＡＮＤ演算結果に応じて、ダミーワード線ＤＷＬ１の電圧を駆動する。同様に、論理ゲート１０５は、アドレスビットＲＡｄｄ（０）および制御信号ＲＤＥのＡＮＤ演算結果に応じて、ダミーワード線ＤＷＬ０の電圧を駆動する。
【００４７】
この結果、偶数行、すなわちワード線ＷＬ０，ＷＬ２，…が選択されたデータ読出時にはダミーワード線ＤＷＬ１が選択状態（Ｈレベル）へ設定され、かつ、ダミーワード線ＤＷＬ０が非選択状態（Ｌレベル）に設定される。これにより、各ビット線対ＢＬＰにおいて、ビット線／ＢＬに正規メモリセル２０が接続される一方で、ビット線ＢＬに対してリファレンスセル２１が接続される。
【００４８】
反対に、奇数行、すなわちワード線ＷＬ１，ＷＬ３，…が選択されたデータ読出時には、ダミーワード線ＤＷＬ０およびＤＷＬ１の選択および非選択が偶数行選択時と入れ換えられる。これにより、各ビット線対ＢＬＰにおいて、ビット線ＢＬに正規メモリセル２０が接続される一方で、ビット線／ＢＬに対してリファレンスセル２１が接続される。
【００４９】
再び図２を参照して、データ読出時には、ビット線対ＢＬＰを構成するビット線ＢＬ，／ＢＬの一方に選択メモリセルによってメモリセル電流ＩｍａｘまたはＩｍｉｎが生じる。一方、ビット線ＢＬ，／ＢＬの他方にリファレンスセル２１によって基準電流Ｉｒｅｆが発生する。ＢＬセレクタ８０は、選択メモリセルに対応するビット線対ＢＬＰをデータ読出アンプ９０と接続する。これにより、データ読出アンプは、選択列に対応するビット線ＢＬおよび／ＢＬの通過電流に基づいて読出データＲＤＡＴを生成することができる。
【００５０】
次に、実施の形態１に従うリファレンスセルの配置および当該リファレンスセルを置換するためのスペアセルの配置について詳細に説明する。
【００５１】
（実施の形態１に従うリファレンスセルおよびスペアセルの配置）
図６は、実施の形態１に従うリファレンスセルおよびスペアセルの配置を説明する図である。図６においても、図２と同様に、１つのビット線対ＢＬＰに対応するブロック１００♯の構成が示される。実施の形態１に従うＭＲＡＭデバイスでは、図１に示したＭＲＡＭデバイスにおいて、各ビット線対ＢＬＰに対するメモリセルアレイ構成が、ブロック１００相当からブロック１００♯相当に置換される。以下では、実施の形態１に従うＭＲＡＭデバイスについて、図２〜図５で説明した従来のリファレンスセル行構成と異なる点のみを説明する。それ以外の点については、これまで説明したのと同様であるので詳細な説明は繰り返さない。
【００５２】
図６を参照して、実施の形態１に従う構成においては、図２に示した構成と比較して、少なくとも２つのスペアセル行を構成するように、リファレンスセル２１を置換するためのスペアセル（スペアリファレンスセル）２１♯がさらに配置される点が異なる。２つのスペアセル行に対応して、スペアワード線ＳＤＷＬ０およびＳＤＷＬ１と、基準電圧配線２５♯−０および２５♯−１とがそれぞれ配置される。スペアワード線ＳＤＷＬ０に対応するスペアセル２１♯は、ダミーワード線ＤＷＬ０に対応するリファレンスセル２１と同様に、ビット線／ＢＬと接続される。一方、スペアワード線ＳＤＷＬ１に対応するスペアセル２１♯は、ダミーワード線ＤＷＬ１に対応するリファレンスセル２１と同様に、ビット線ＢＬと接続される。すなわち、スペアセル２１♯は、スペアワード線ＳＤＷＬ０，ＳＤＷＬ１とビット線ＢＬ，／ＢＬとの交点に交互配置される。
【００５３】
スペアセル２１♯は、リファレンスセル２１と同様の構成を有する。すなわち、各スペアセル２１♯は、図４に示した構成と同様に、抵抗Ｒｍｉｎに対応するデータを予め書込まれたトンネル磁気抵抗素子２２と、アクセススイッチを構成するアクセストランジスタ２６，２７とを有する。スペアセル２１♯中において、アクセストランジスタ２６のゲートは対応のスペアワード線ＳＤＷＬ（ＳＤＷＬ０およびＳＤＷＬ１を総括的に表記したもの）に接続され、アクセストランジスタ２７のゲートは、基準電圧配線２５♯（２５♯−０および２５♯−１を総括的に表記したもの）と接続される。
【００５４】
図７は、行選択部３０のうちのワード線ＷＬの制御部分の実施の形態１に従う構成を示す回路図である。図７には、ワード線ＷＬ０に対応する構成のみが代表的に示されるが、同様の構成は、各ワード線ＷＬに対応して設けられている。
【００５５】
ワード線制御部３２は、デコードユニット１０６−０と、論理回路１０７，１０８−０とを有する。デコードユニット１０６−０は、ロウアドレス信号ＲＡｄｄ（０：ｍ）に応じて、ワード線ＷＬ０の選択時にＨレベルに設定され、それ以外にＬレベルに設定されるデコード信号ＷＬＥ０を生成する。論理回路１０７は、テスト制御信号ＤＴＥＳＴ０、ＤＴＥＳＴ１、ＳＤＴＥＳＴ０およびＳＤＴＥＳＴ１のＮＯＲ演算結果を生成する。
【００５６】
図８は、テスト制御信号の設定を説明する図である。
図８を参照して、本発明の実施の形態１に従うＭＲＡＭデバイスにおける動作テストは、４つのテストパターンｉ）〜ｉｖ）を含む。テストパターンｉ）〜ｉｖ）のそれぞれにおいて、テスト制御信号ＤＴＥＳＴ０、ＤＴＥＳＴ１、ＳＤＴＥＳＴ０およびＳＤＴＥＳＴ１のうちの１つがＨレベルに設定され、残りがＬレベルに設定される。
【００５７】
テスト制御信号ＤＴＥＳＴ０またはＤＴＥＳＴ１がＨレベルに設定されるテストパターンｉ）およびｉｉ）は、リファレンスセル２１の不良を検知するためのリファレンスセルテストモードである。これらのテストパターンでは、リファレンスセル２１が適正な基準電流Ｉｒｅｆを生成しているかどうかを、ダミーワード線ＤＷＬ０およびＤＷＬ１にそれぞれ対応するリファレンスセル２１同士へのアクセスによって試験する。
【００５８】
同様に、テストパターンｉｉｉ）およびｉｖ）は、スペアセル２１♯の不良を検知するためのスペアリファレンスセルテストモードである。これらのテストパターンでは、スペアセル２１♯が適正な基準電流Ｉｒｅｆを生成しているかどうか、すなわちリファレンスセル２１のスペアに成り得るか否かを、スペアワード線ＳＤＷＬ０およびＳＤＷＬ１にそれぞれ対応するスペアセル２１♯同士へのアクセスによって試験する。
【００５９】
再び、図７を参照して、論理ゲート１０８−０は、制御信号ＲＤＥと、デコードユニット１０６−０からのデコード信号ＷＬＥ０と、論理回路１０７の出力信号との間のＡＮＤ演算結果に応じて、対応のワード線ＷＬ０の電圧を駆動する。
【００６０】
全てのテスト制御信号がＬレベルに設定される通常のデータ読出時には、各ワード線ＷＬは、選択行に対応するときに選択状態（Ｈレベル）に活性化され、それ以外においては非選択状態（Ｌレベル）に非活性化される。
【００６１】
一方、テスト時に、テスト制御信号ＤＴＥＳＴ０、ＤＴＥＳＴ１、ＳＤＴＥＳＴ０およびＳＤＴＥＳＴ１のうちの１つがＨレベルに設定されると、正規メモリセルに対応する各ワード線ＷＬは、強制的に非活性化される。
【００６２】
図９は、実施の形態１に従うダミーワード線制御部３３の構成を示す回路図である。ダミーワード線制御部３３は、図１の行選択部３０において、図５に示したダミーワード線制御部３１に代えて配置される。
【００６３】
図９を参照して、ダミーワード線制御部３３は、インバータ１１２と、論理ゲート１１４〜１１８とを含む。
【００６４】
論理ゲート１１４は、テスト制御信号ＤＴＥＳＴ０およびＤＴＥＳＴ１のＯＲ演算結果を出力する。インバータ１１２は、論理ゲート１１４の出力をさらに反転して出力する。論理ゲート１１６は、論理ゲート１１４の出力およびアドレスビットＲＡｄｄ（０）のＯＲ演算結果を出力する。論理ゲート１１５は、インバータ１１２の出力およびアドレスビットＲＡｄｄ（０）のＮＡＮＤ演算結果を出力する。論理ゲート１１７は、制御信号ＲＤＥＮと論理ゲート１１６の出力とのＡＮＤ演算結果に応じて、ダミーワード線ＤＷＬ０の電圧を駆動する。論理ゲート１１８は、制御信号ＲＤＥＮと論理ゲート１１５の出力とのＡＮＤ演算結果に応じて、ダミーワード線ＤＷＬ１の電圧を駆動する。
【００６５】
したがって、制御信号ＲＤＥＮがＬレベルに設定されると、ダミーワード線ＤＷＬ０，ＤＷＬ１の各々は、Ｌレベルに非活性化される。一方、制御信号ＲＤＥＮがＬレベルに設定された場合には、ダミーワード線ＤＷＬ０およびＤＷＬ１は、論理ゲート１１６および１１５の出力レベルにそれぞれ応じて、選択状態（Ｈレベル）あるいは非選択状態（Ｌレベル）に設定される。
【００６６】
論理ゲート１１５，１１６の出力は、テスト制御信号ＤＴＥＳＴ０およびＤＴＥＳＴ１の各々がＬレベルに設定されるときは、アドレスビットＲＡｄｄ（０）に応じて、ＨレベルおよびＬレベルの一方ずつとなる。一方、テスト制御信号ＤＴＥＳＴ０またはＤＴＥＳＴ１がＨレベルに設定されるときは、アドレスビットＲＡｄｄ（０）にかかわらず、論理ゲート１１５，１１６の各出力は、Ｈレベルとなる。
【００６７】
図１０は、実施の形態１に従うスペアワード線制御部３４の構成を示す回路図である。スペアワード線制御部３４は、図１の行選択部３０中に設けられる。
【００６８】
図１０を参照して、スペアワード線制御部３４は、インバータ１２２と、論理ゲート１２４〜１２８とを含む。
【００６９】
論理ゲート１２４は、テスト制御信号ＳＤＴＥＳＴ０およびＳＤＴＥＳＴ１のＯＲ演算結果を出力する。インバータ１２２は、論理ゲート１２４の出力をさらに反転して出力する。論理ゲート１２６は、論理ゲート１２４の出力およびアドレスビットＲＡｄｄ（０）のＯＲ演算結果を出力する。論理ゲート１２５は、インバータ１２２の出力およびアドレスビットＲＡｄｄ（０）のＮＡＮＤ演算結果を出力する。論理ゲート１２７は、制御信号ＲＤＥＳと論理ゲート１２６の出力とのＡＮＤ演算結果に応じて、スペアワード線ＳＤＷＬ０の電圧を駆動する。論理ゲート１２８は、制御信号ＲＤＥＳと論理ゲート１２５の出力とのＡＮＤ演算結果に応じて、スペアワード線ＳＤＷＬ１の電圧を駆動する。
【００７０】
したがって、制御信号ＲＤＥＳがＬレベルに設定されると、スペアワード線ＳＤＷＬ０，ＳＤＷＬ１の各々は、非選択状態（Ｌレベル）に設定される。一方、制御信号ＲＤＥＳがＨレベルに設定された場合には、スペアワード線ＳＤＷＬ０およびＳＤＷＬ１は、論理ゲート１２６および１２５の出力レベルにそれぞれ応じて、選択状態あるいは非選択状態に設定される。
【００７１】
論理ゲート１２５，１２６の出力は、テスト制御信号ＳＤＴＥＳＴ０およびＳＤＴＥＳＴ１の各々がＬレベルに設定されるときは、アドレスビットＲＡｄｄ（０）に応じて、ＨレベルおよびＬレベルの一方ずつとなる。一方、テスト制御信号ＳＤＴＥＳＴ０またはＳＤＴＥＳＴ１がＨレベルに設定されるときは、アドレスビットＲＡｄｄ（０）にかかわらず、論理ゲート１２５，１２６の各出力は、Ｈレベルとなる。
【００７２】
次に、ダミーワード線制御部３３およびスペアワード線制御部３４で用いられる制御信号ＲＤＥＮおよびＲＤＥＳの生成について説明する。
【００７３】
図１１は、制御信号ＲＤＥＮを生成する構成を示す回路図である。
図１１を参照して、プログラム回路４１中のプログラムユニット４１ａは、プログラム信号ＰＲＧ１が生成されるノードＮ１と接地電圧ＧＮＤとの間に接続されたヒューズ素子（プログラム素子）４２ａおよび、電源電圧ＶｃｃとノードＮ１の間に接続された高抵抗素子４３ａを含む。
【００７４】
ヒューズ素子４２ａのブロー前においては、ヒューズ素子４２ａおよび高抵抗素子４３ａの抵抗比に従って、ノードＮ１の電圧すなわちプログラム信号ＰＲＧ１は、Ｌレベル（接地電圧ＧＮＤ）に設定される。これに対して、ヒューズ素子４２ａのブロー後には、プログラム信号ＰＲＧ１は、Ｈレベルに設定される。
【００７５】
行選択部３０内の置換制御部３５は、論理ゲート１６２、１６４および１６６を有する。論理ゲート１６２は、テスト制御信号ＤＴＥＳＴ０およびＤＴＥＳＴ１のＮＯＲ論理演算結果を出力する。論理ゲート１６４は、信号ＦＯＵＴＮと論理ゲート１６２の出力とのＮＡＮＤ演算結果を出力する。プログラム信号ＰＲＧ１は、信号ＦＯＵＴＮとして、論理ゲート１６４へ直接入力される。論理ゲート１６６は、論理ゲート１６４の出力と制御信号ＲＤＥのＡＮＤ演算結果を制御信号ＲＤＥＮとして出力する。
【００７６】
図１２は、制御信号ＲＤＥＳを生成する構成を示す回路図である。
図１２を参照して、プログラム回路４１中のプログラムユニット４１ｂは、プログラム信号ＰＲＧ２が生成されるノードＮ２と電源電圧Ｖｃｃとの間に接続されたヒューズ素子（プログラム素子）４２ｂおよび、接地電圧ＧＮＤとノードＮ２の間に接続された高抵抗素子４３ｂを含む。
【００７７】
ヒューズ素子４２ｂのブロー前においては、ノードＮ２の電圧すなわちプログラム信号ＰＲＧ２は、Ｈレベル（電源電圧Ｖｃｃ）に設定される。これに対して、ヒューズ素子４２ｂのブロー後には、プログラム信号ＰＲＧ２は、Ｌレベルに設定されることになる。
【００７８】
行選択部３０内の置換制御部３６は、論理ゲート１７２、１７４および１７６を有する。論理ゲート１７２は、テスト制御信号ＳＤＴＥＳＴ０およびＳＤＴＥＳＴ１のＮＯＲ論理演算結果を出力する。論理ゲート１７４は、信号ＦＯＵＴＳと論理ゲート１７２の出力とのＮＡＮＤ演算結果を出力する。プログラム信号ＰＲＧ２は、信号ＦＯＵＴＳとして、論理ゲート１７４へ直接入力される。論理ゲート１７６は、論理ゲート１７４の出力と制御信号ＲＤＥのＡＮＤ演算結果を制御信号ＲＤＥＳとして出力する。
【００７９】
ヒューズ素子４２ａ，４２ｂは、リファレンスセルに不良が存在せず、リファレンスセルをスペアセルで置換する必要がない場合にはブローされない。この場合には、プログラム信号ＰＲＧ１（信号ＦＯＵＴＮ）がＬレベルに設定される一方で、プログラム信号ＰＲＧ２（信号ＦＯＵＴＳ）がＨレベルに設定される。
【００８０】
反対に、ヒューズ素子４２ａ，４２ｂは、リファレンスセルに不良が存在し、リファレンスセルをスペアセルで置換する必要がある場合にブローされる。この場合には、プログラム信号ＰＲＧ１（信号ＦＯＵＴＮ）がＨレベルに設定される一方で、プログラム信号ＰＲＧ２（信号ＦＯＵＴＳ）がＬレベルに設定される。
【００８１】
テスト制御信号ＤＴＥＳＴ０、ＤＴＥＳＴ１、ＳＤＴＥＳＴ０およびＳＤＴＥＳＴ１の各々がＬレベルに設定される通常のデータ読出時には、論理ゲート１６２および１７２の各出力はＨレベルとなる。したがって、ヒューズ素子４２ａ，４２ｂがブローされていない場合には、制御信号ＲＤＥＮは制御信号ＲＤＥと同一レベルに設定され、制御信号ＲＤＥＳはＬレベルに固定される。一方、ヒューズ素子４２ａ，４２ｂがブローされている場合には、制御信号ＲＤＥＳは制御信号ＲＤＥと同一レベルに設定され、制御信号ＲＤＥＮはＬレベルに固定される。
【００８２】
次に、テストモードでの制御信号ＲＤＥＮ，ＲＤＥＳの設定について説明する。リファレンスセルおよびスペアセルが試験されるテストモード時には、ヒューズ素子４２ａ，４２ｂは未ブロー状態である。
【００８３】
図８に示したリファレンスセルテストモードでは、テスト制御信号ＤＴＥＳＴ０またはＤＴＥＳＴ１がＨレベルに設定され、テスト制御信号ＳＤＴＥＳＴ０およびＳＤＴＥＳＴ１の各々はＬレベルに設定される。したがって、制御信号ＲＤＥＳおよびＲＤＥＮは、ヒューズ素子４２ａ，４２ｂが未ブローであるときの通常データ読出と同様に、制御信号ＲＤＥＮは制御信号ＲＤＥと同一レベルに設定され、制御信号ＲＤＥＳはＬレベルに固定される。
【００８４】
これに対して、図８に示したスペアリファレンスセルテストモードでは、テスト制御信号ＳＤＴＥＳＴ０またはＳＤＴＥＳＴ１がＨレベルに設定され、テスト制御信号ＤＴＥＳＴ０およびＤＴＥＳＴ１の各々はＬレベルに設定される。したがって、制御信号ＲＤＥＳおよびＲＤＥＮは、ヒューズ素子４２ａ，４２ｂがブローされたときの通常データ読出と同様に、制御信号ＲＤＥＳは制御信号ＲＤＥと同一レベルに設定され、制御信号ＲＤＥＮはＬレベルに固定される。
【００８５】
再び図９および図１０を参照して、リファレンスセルに不良が存在せずヒューズ素子４２ａ，４２ｂが未ブローのときには、制御信号ＲＤＥＳがＬレベルに固定され、かつ、制御信号ＲＤＥＮが、制御信号ＲＤＥと同レベルに設定される。これにより、スペアワード線ＳＤＷＬ０およびＳＤＷＬ１の各々が非選択状態に固定される一方で、ダミーワード線ＤＷＬ０およびＤＷＬ１の一方は、アドレスビットＲＡｄｄ（０）に応じて選択される。この結果、正規メモリセル２０中の選択メモリセルおよびリファレンスセル２１へのアクセスによって、データ読出が実行される。
【００８６】
リファレンスセルに不良が存在するためヒューズ素子４２ａ，４２ｂがブローされた後では、制御信号ＲＤＥＮがＬレベルに固定され、かつ、制御信号ＲＤＥＳが、制御信号ＲＤＥと同レベルに設定される。これにより、ダミーワード線ＤＷＬ０およびＤＷＬ１の各々が非選択状態に固定される一方で、ダミーワード線ＤＷＬ０およびＤＷＬ１に代えて、スペアワード線ＳＤＷＬ０およびＳＤＷＬ１の一方が、アドレスビットＲＡｄｄ（０）に応じて選択される。この結果、リファレンスセル２１に不良が生じている場合には、複数のリファレンスセル２１を、複数のスペアセル２１♯によって置換して、データ読出が実行される。
【００８７】
一方、リファレンスセルテストモード時には、ダミーワード線ＤＷＬ０およびＤＷＬ１の各々が選択状態（Ｈレベル）に設定される一方で、スペアワード線ＳＤＷＬ０およびＳＤＷＬ１の各々は、非選択状態（Ｌレベル）に設定される。
【００８８】
また、スペアリファレンスセルテストモード時には、スペアワード線ＳＤＷＬ０およびＳＤＷＬ１の各々が選択状態（Ｈレベル）に設定される一方で、ダミーワード線ＤＷＬ０およびＤＷＬ１の各々は、非選択状態（Ｌレベル）に設定される。
【００８９】
次に、リファレンスセルおよびスペアセルにおける、基準電圧配線の電圧制御について説明する。
【００９０】
図１３は、基準電圧配線２５−０および２５♯−０の電圧を制御する電圧制御回路３７の構成を説明する回路図である。
【００９１】
図１３を参照して、電圧制御回路３７は、基準電圧ＶＲＥＦを生成する定電圧発生回路１４１と、論理ゲート１４２と、インバータ１４３と、トランスファゲート１４５と、ドライブトランジスタ１４７とを有する。
【００９２】
論理ゲート１４２は、テスト制御信号ＤＴＥＳＴ０およびＳＤＴＥＳＴ０のＯＲ演算結果を出力する。インバータ１４３は、論理ゲート１４２の出力を反転して出力する。トランスファゲート１４５は、論理ゲート１４２およびインバータ１４３の出力に応答して、論理ゲート１４２の出力がＬレベルであるときにオンし、Ｈレベルであるときにオフする。トライブトランジスタ１４７は、電源電圧Ｖｃｃと基準電圧配線２５−０，２５♯−０との間に接続されたＰ−ＭＯＳトランジスタで構成され、そのゲートはインバータ１４３の出力を受ける。
【００９３】
したがって、論理ゲート１４２の出力がＨレベルに設定される、テストパターンｉ）およびｉｉｉ）では、基準電圧配線２５−０および２５♯−０への供給電圧ＶＲＥＦ０は、選択状態でのワード線ＷＬの電圧と同様に、電源電圧Ｖｃｃに設定される。これに対して、論理ゲート１４２の出力がＬレベルに設定されるとき、すなわち通常のデータ読出およびテストパターンｉｉ）およびｉｖ）においては、電圧ＶＲＥＦ０は、基準電圧ＶＲＥＦに設定される。
【００９４】
図１４は、基準電圧配線２５−１および２５♯−１の電圧を制御する電圧制御回路３８の構成を説明する回路図である。
【００９５】
図１４を参照して、電圧制御回路３８は、基準電圧ＶＲＥＦを生成する定電圧発生回路１４１と、論理ゲート１５２と、インバータ１５３と、トランスファゲート１５５と、ドライブトランジスタ１５７とを有する。なお、定電圧発生回路１４１は、電圧制御回路３７および３８で共有しても、両者にそれぞれ対応して独立に設けても良い。
【００９６】
論理ゲート１５２は、テスト制御信号ＤＴＥＳＴ１およびＳＤＴＥＳＴ１のＯＲ論理演算結果を出力する。インバータ１５３は、論理ゲート１５２の出力を反転して出力する。トランスファゲート１５５は、論理ゲート１５２およびインバータ１５３の出力に応答して、論理ゲート１５２の出力がＬレベルであるときにオンし、Ｈレベルであるときにオフする。トライブトランジスタ１５７は、電源電圧Ｖｃｃと基準電圧配線２５−１，２５♯−１との間に接続されたＰ−ＭＯＳトランジスタで構成され、そのゲートはインバータ１５３の出力を受ける。
【００９７】
したがって、論理ゲート１５２の出力がＨレベルに設定される、テストパターンｉｉ）およびｉｖ）では、基準電圧配線２５−１および２５♯−１への供給電圧ＶＲＥＦ１は、選択状態でのワード線ＷＬの電圧と同様に、電源電圧Ｖｃｃに設定される。これに対して、論理ゲート１５２の出力がＬレベルに設定されるとき、すなわち通常のデータ読出およびテストパターンｉ）およびｉｉｉ）においては、電圧ＶＲＥＦ１は、基準電圧ＶＲＥＦに設定される。
【００９８】
図１５は、実施の形態１に従うＭＲＡＭデバイスにおける、通常のデータ読出（ノーマル動作）およびリファレンスセルテストモードでの動作を説明する動作波形図である。
【００９９】
期間Ｔ１およびＴ２にはノーマル動作時の動作波形が示される。なお、リファレンスセルには不良が存在せず、ヒューズ素子４２ａ，４２ｂは未ブロー状態であるものとする。これに応じて、ノーマル動作時には、スペアワード線ＳＤＷＬ０およびＳＤＷＬ１の各々は、非選択状態（Ｌレベル）に固定される（図示せず）。
【０１００】
通常のデータ読出では、データ読出サイクルを規定する制御信号ＲＤＥの活性状態（Ｈレベル）期間に応じて、制御信号ＲＤＥＮも活性状態（Ｈレベル）に設定される。一方、ヒューズ素子４２ａ，４２ｂが未ブロー状態であるため、制御信号ＲＤＥＳはＬレベルに固定されている。
【０１０１】
期間Ｔ１においては、ワード線ＷＬ０を選択するロウアドレスＲＡ０と、第ｙ番目（ｙ：自然数）のビット線対を選択するコラムアドレスＣＡｙとが入力される。これに応じて、ワード線ＷＬ０が選択されてＨレベル（電源電圧Ｖｃｃ）へ設定され、選択メモリセルは、対応のビット線／ＢＬｙ（図示せず）と接続される。ビット線／ＢＬｙには、選択メモリセルの記憶データに応じたメモリセル電流ＩｍａｘまたはＩｍｉｎが流される。
【０１０２】
偶数行のワード線ＷＬ０が選択されるため、これに対応して、ダミーワード線ＤＷＬ１が選択状態（Ｈレベル）に設定され、ダミーワード線ＤＷＬ０は非選択状態（Ｌレベル）に設定される。さらに、リファレンスセル２１中のアクセストランジスタ２７のゲートに印加される電圧ＶＲＥＦ０およびＶＲＥＦ１の各々は、基準電圧ＶＲＥＦに設定される。これにより、ダミーワード線ＤＷＬ１の選択に応答して、ビット線／ＢＬｙと対をなすビット線ＢＬｙ（図示せず）には、基準電流Ｉｒｅｆが流される。
【０１０３】
この結果、対をなすビット線ＢＬｙおよび／ＢＬｙの通過電流に基づいて、選択メモリセルの記憶データＤｏｕｔが、データ読出アンプ９０から読出データＲＤＡＴとして出力される。
【０１０４】
期間Ｔ２においては、ワード線ＷＬ１を選択するロウアドレスＲＡ１と、コラムアドレスＣＡｙが入力される。これに応答して、ワード線ＷＬ０に代えてワード線ＷＬ１が選択される。すなわち、期間Ｔ２においては、ワード線ＷＬ１およびダミーワード線ＤＷＬ０が選択され、ダミーワード線ＤＷＬ１は非選択とされる。
【０１０５】
これに応じて、ビット線ＢＬｙには、選択メモリセルの記憶データに応じたメモリセル電流ＩｍａｘまたはＩｍｉｎが流される。一方、ビット線／ＢＬｙは、リファレンスセル２１と接続されて、基準電流Ｉｒｅｆが流される。このようにして、期間Ｔ１と同様にして選択メモリセルからのデータ読出が実行される。
【０１０６】
期間Ｔ３およびＴ４では、リファレンスセルテストモードが実行される。
期間Ｔ３においては、図８におけるテストパターンｉ）に対応して、テスト制御信号ＤＴＥＳＴ０がＨレベルに設定される。一方、図示しないがＤＴＥＳＴ１がＬレベルに設定される。
【０１０７】
テストモードにおいては、正規メモリセルに対応する各ワード線ＷＬは非選択状態（Ｌレベル）に固定されるので、ロウアドレス信号ＲＡｄｄは、特に必要とされない。一方、ダミーワード線ＤＷＬ０およびＤＷＬ１の各々が選択されて、各ビット線対ＢＬＰにおいて、ビット線ＢＬおよび／ＢＬのそれぞれに、リファレンスセル２１が接続される。
【０１０８】
テストパターンｉ）においては、基準電圧配線２５−０の電圧ＶＲＥＦ０は、ワード線ＷＬの選択状態時と同様に電源電圧Ｖｃｃに設定される。これに対して、基準電圧配線２５−１の電圧ＶＲＥＦ１は、通常のデータ読出におけるダミーワード線ＤＷＬの選択状態時と同様に、基準電圧ＶＲＥＦに設定される。
【０１０９】
この結果、ダミーワード線ＤＷＬ１に対応するリファレンスセル２１の通過電流が基準電流Ｉｒｅｆとなる一方で、ダミーワード線ＤＷＬ０に対応するリファレンスセル２１の通過電流は、正規メモリセルと同様にＩｍａｘとなる。
【０１１０】
この状態で、入力されたコラムアドレスＣＡｙに従って、第ｙ列のビット線ＢＬｙ，／ＢＬｙがデータ読出アンプ９０と接続される。ビット線ＢＬｙ，／ＢＬｙの通過電流差に基づいて、データ読出アンプ９０は、読出データＲＤＡＴを生成する。
【０１１１】
このとき、読出データＲＤＡＴによって、抵抗Ｒｍｉｎに対応するデータを正確に読出されているかどうかを判定する。読出データＲＤＡＴが正常であれば、ビット線ＢＬｙおよびダミーワード線ＤＷＬ１に対応するリファレンスセル２１が正常である、すなわち適正な基準電流Ｉｒｅｆを生成している、という試験結果が得られる。一方、読出データＲＤＡＴが異常であるときには、当該リファレンスセルに不良があるという試験結果が得られる。
【０１１２】
期間Ｔ４においては、図８におけるテストパターンｉｉ）に対応して、テスト制御信号ＤＴＥＳＴ０がＬレベルに設定される。一方、図示しないがＤＴＥＳＴ１がＨレベルに設定される。
【０１１３】
期間Ｔ４においても、各ワード線ＷＬは非選択状態（Ｌレベル）に固定される一方で、ダミーワード線ＤＷＬ０およびＤＷＬ１の各々が選択されて、各ビット線対ＢＬＰにおいて、ビット線ＢＬおよび／ＢＬのそれぞれに、リファレンスセル２１が接続される。
【０１１４】
テストパターンｉｉ）においては、基準電圧配線２５−０の電圧ＶＲＥＦ０が基準電圧ＶＲＥＦに設定される一方で、基準電圧配線２５−１の電圧ＶＲＥＦ１は、ワード線ＷＬの選択状態時と同様に電源電圧Ｖｃｃに設定される。
【０１１５】
この結果、ダミーワード線ＤＷＬ０に対応するリファレンスセル２１の通過電流が基準電流Ｉｒｅｆとなる一方で、ダミーワード線ＤＷＬ１に対応するリファレンスセル２１の通過電流は、正規メモリセルと同様にＩｍａｘとなる。
【０１１６】
この状態で、入力されたコラムアドレスＣＡｙに従って、データ読出アンプ９０は、ビット線ＢＬｙ，／ＢＬｙの通過電流差に基づいて、読出データＲＤＡＴを生成する。
【０１１７】
したがって、期間Ｔ４では、読出データＲＤＡＴが正常であるかどうかによって、ビット線／ＢＬｙのダミーワード線ＤＷＬ０に対応するリファレンスセル２１が正常であるかどうかを判定できる。以降、コラムアドレス信号ＣＡｄｄを順次切換えることによって、各リファレンスセル２１の不良有無を試験できる。
【０１１８】
図１６は、ＭＲＡＭデバイス１のスペアリファレンスセルテストモードの動作を説明するための動作波形図である。
【０１１９】
図１６を参照して、期間Ｔ１およびＴ２においては、図１５で示したと同様の通常のデータ読出（ノーマル動作）時の動作波形が示されている。
【０１２０】
期間Ｔ１においては、ロウアドレスＲＡ０およびコラムアドレスＣＡ０に応じて、ワード線ＷＬ０およびビット線／ＢＬ０と接続された選択メモリセルからの通常のデータ読出が実行される。同様に、期間Ｔ２においては、ロウアドレスＲＡ１およびコラムアドレスＣＡ０に応じて、ワード線ＷＬ１およびビット線／ＢＬ０と接続された選択メモリセルからの通常のデータ読出が実行される。
【０１２１】
期間Ｔ１およびＴ２における動作の詳細は、選択対象となるワード線およびビット線が異なる以外は、図１５における期間Ｔ１，Ｔ２と同様であるので、詳細な説明は繰り返さない。
【０１２２】
これに対して、期間Ｔ３およびＴ４においては、テスト制御信号ＳＤＴＥＳＴ０がＨレベルに活性化されて、図８に示したテストパターンｉｉｉ）が実行される。図示しないが、テスト制御信号ＳＤＴＥＳＴ１がＬレベルに設定される。
【０１２３】
既に説明した様に、スペアリファレンスセルテストモードでは、データ読出サイクルを規定する制御信号ＲＤＥの活性状態（Ｈレベル）期間に応じて、制御信号ＲＤＥＳも活性状態（Ｈレベル）に設定される。一方、制御信号ＲＤＥＮはＬレベルに固定される。
【０１２４】
スペアセルリファレンステストモードにおいても、正規メモリセルに対応する各ワード線ＷＬおよびダミーワード線ＤＷＬ０およびＤＷＬ１は、非選択状態（Ｌレベル）に固定される。一方、スペアワード線ＳＤＷＬ０およびＳＤＷＬ１の各々が選択されて、各ビット線対ＢＬＰにおいて、ビット線ＢＬおよび／ＢＬのそれぞれに、スペアセル２１♯が接続される。
【０１２５】
テストパターンｉｉｉ）においては、基準電圧配線２５♯−０の電圧ＶＲＥＦ０は、ワード線ＷＬの選択状態時と同様に電源電圧Ｖｃｃに設定される。これに対して、基準電圧配線２５♯−１の電圧ＶＲＥＦ１は、通常のデータ読出におけるダミーワード線ＤＷＬの選択状態時と同様に、基準電圧ＶＲＥＦに設定される。
【０１２６】
この結果、スペアワード線ＳＤＷＬ１に対応するスペアセル２１♯の通過電流が基準電流Ｉｒｅｆとなる一方で、スペアワード線ＳＤＷＬ０に対応するスペアセル２１♯の通過電流は、正規メモリセルと同様にＩｍａｘとなる。
【０１２７】
この状態で、入力されたコラムアドレスＣＡ０に従って、ビット線ＢＬ０，／ＢＬ０がデータ読出アンプ９０と接続され、ビット線ＢＬ０，／ＢＬ０の通過電流差に基づいて、読出データＲＤＡＴが生成される。
【０１２８】
このとき、読出データＲＤＡＴによって、抵抗Ｒｍｉｎに対応するデータを正確に読出されているかどうかを判定することにより、ビット線ＢＬ０およびスペアワード線ＳＤＷＬ１に対応するスペアセル２１♯が正常である、すなわち適正な基準電流Ｉｒｅｆを生成している、という試験結果が得られる。一方、読出データＲＤＡＴが異常であるときには、当該スペアセルに不良があるという試験結果が得られる。
【０１２９】
期間Ｔ４においては、コラムアドレスをＣＡ０からＣＡ１に切換えて、期間Ｔ３と同様のスペアセルテストが実行される。したがって、期間Ｔ４では、ビット線ＢＬ１およびスペアワード線ＳＤＷＬ１に対応するスペアセル２１♯についての試験結果が得られる。
【０１３０】
また、スペアリファレンスセルテストモードにおいて、テストパターンｉｖ）に対応してテスト制御信号ＳＤＴＥＳＴ０をＬレベル、ＳＤＴＥＳＴ１をＨレベルに設定すれば、基準電圧配線２５♯−０および基準電圧配線２５♯−１の電圧設定が入れ換えられるので、スペアワード線ＳＤＷＬ０と接続されたスペアセル２１♯の各々の正常／不良を試験できる。
【０１３１】
リファレンスセルテストモードおよびスペアリファレンスセルテストモードにおいて、コラムアドレス信号ＣＡｄｄを順次切換えてテストを実行することにより、すべてのリファレンスセル２１およびスペアセル２１♯について、正常／不良を試験することができる。
【０１３２】
このように、実施の形態１に従うＭＲＡＭデバイスにおいては、リファレンスセル２１同士あるいはスペアセル２１♯同士へのアクセスに基づくデータ読出を行なうテストモードを備えるので、各リファレンスセルおよび各スペアセルそのものに不良が存在するか否かを試験することができる。
【０１３３】
また、リファレンスセル行単位で、スペアセル行と置換することができるので、複数個のリファレンスセルに不良が発生した場合に、置換救済を効率的に実行することができる。
【０１３４】
［実施の形態２］
正規メモリセルの動作テストを実行するには、正常なリファレンスセルによって適正な基準電流を発生することが必要である。このため、リファレンスセルの不良検出および置換救済は、正規メモリセルの動作テスト前に実行する必要がある。
【０１３５】
実施の形態１に従う構成では、図１１および図１２において説明したように、ヒューズ素子（プログラム素子）をブローすることによって、ダミーメモリセルをスペアセルによって置換救済することがプログラムされる。
【０１３６】
しかしながら、このような方式では、メモリテスタによるリファレンスセルの動作テストを実行した後、メモリテスタからレーザトリマ装置にＭＲＡＭデバイスを移してヒューズ素子のブローを行なった後で、再びＭＲＡＭデバイスをメモリテスタ装置に装着して正規メモリセルの動作テストを実行する必要が生じる。
【０１３７】
したがって実施の形態２においては、リファレンスセルに不良検出が発生された場合にも、レーザトリマ装置などに移動させることなく、引続きテスタ装置に装着したままで、正規メモリセルの動作テストを継続的に実行可能な構成について説明する。
【０１３８】
図１７および図１８は、実施の形態２に従う置換制御部の構成を示す回路図である。図１７には、制御信号ＲＤＥＮを生成する置換制御部３５♯の構成が示され、図１８には、制御信号ＲＤＥＳを生成する置換制御部３６♯の構成が示される。
【０１３９】
実施の形態２に従うＭＲＡＭデバイスにおいては、図１１および図１２に示された置換制御部３５および３６にそれぞれ代えて、図１７および図１８に示される置換制御部３５♯および３６♯がそれぞれ設けられる。ＭＲＡＭデバイスのその他の部分の構成および動作は、実施の形態１で説明したのと同様であるので、詳細な説明は繰り返さない。
【０１４０】
図１７を参照して、置換制御部３５♯は、図１１に示された置換制御部３５と比較して、Ｐ−ＭＯＳトランジスタ１６７およびトランスファゲート１６８をさらに含む点で異なる。
【０１４１】
トランスファゲート１６８は、プログラムユニット４１ａ中のノードＮ１と、置換制御部３５♯内のノードＮ１♯との間に配置される。ノードＮ１♯の電圧レベルは、信号ＦＯＵＴＮとして論理ゲート１６４へ入力される。Ｐ−ＭＯＳトランジスタ１６７は、電源電圧ＶｃｃとノードＮ１♯との間に接続される。
【０１４２】
ダミーリペア信号ＤＭＲＰが活性状態（Ｈレベル）に設定されると、トランスファゲート１６８がオフして、ノードＮ１およびノードＮ１♯は電気的に切り離される。さらに、Ｐ−ＭＯＳトランジスタ１６７がターンオンして、ノードＮ１♯は電源電圧Ｖｃｃと接続される。これにより、信号ＦＯＵＴＮは、プログラムユニット４１ａにおいてヒューズ素子がブローされた場合と同様に、Ｈレベルにに設定される。
【０１４３】
一方、ダミーリペア信号ＤＭＲＰが非活性状態（Ｌレベル）に設定されるときには、Ｐ−ＭＯＳトランジスタ１６７がターンオフされ、トランスファゲート１６８がオンするので、プログラム信号ＰＲＧ１に応じて、すなわちプログラムユニット４１ａ中のヒューズ素子でのブロー有無に応じて、信号ＦＯＵＴＮは設定される。
【０１４４】
ダミーリペア信号ＤＭＲＰは、外部から電気的なコンタクトによって入力可能な信号である。信号ＦＯＵＴＮの設定以外については、置換制御部３５♯の動作は、図１１に示された置換制御部３５と同様であるので、詳細な説明は繰り返さない。
【０１４５】
図１８を参照して、置換制御部３６♯は、図１２に示された置換制御部３６と比較して、Ｐ−ＭＯＳトランジスタ１７７およびトランスファゲート１７８をさらに含む点で異なる。
【０１４６】
トランスファゲート１７８は、プログラムユニット４１ｂ中のノードＮ２と、置換制御部３６♯内のノードＮ２♯との間に配置される。ノードＮ２♯の電圧レベルは、信号ＦＯＵＴＳとして論理ゲート１７４へ入力される。Ｐ−ＭＯＳトランジスタ１７７は、電源電圧ＶｃｃとノードＮ２♯との間に接続される。
【０１４７】
ダミーリペア信号ＤＭＲＰが活性状態（Ｈレベル）に設定されると、トランスファゲート１７８がオフして、ノードＮ２およびノードＮ２♯は電気的に切り離される。さらに、Ｐ−ＭＯＳトランジスタ１７７がターンオンして、ノードＮ２♯は電源電圧Ｖｃｃと接続される。これにより、信号ＦＯＵＴＳは、プログラムユニット４１ｂにおいてヒューズ素子がブローされた場合と同様に、Ｈレベルにに設定される。
【０１４８】
一方、ダミーリペア信号ＤＭＲＰが非活性状態（Ｌレベル）に設定されるときには、Ｐ−ＭＯＳトランジスタ１７７がターンオフされ、トランスファゲート１７８がオンするので、プログラム信号ＰＲＧ２に応じて、すなわちプログラムユニット４１ｂ中のヒューズ素子でのブロー有無に応じて、信号ＦＯＵＴＳは設定される。
【０１４９】
信号ＦＯＵＴＳの設定以外については、置換制御部３６♯の動作は、図１２に示された置換制御部３６と同様であるので、詳細な説明は繰り返さない。
【０１５０】
このように、ダミーリペア信号ＤＭＲＰを活性状態（Ｈレベル）に設定することにより、プログラム回路内のヒューズ素子を実際にブローすることなく、置換制御部３５♯，３６♯を当該ヒューズ素子がブローされたときと同様に動作させることができる。
【０１５１】
したがって、実施の形態２に従う構成においては、リファレンスセルの試験を実行してリファレンスセルに不良が検出されれば、ダミーリペア信号ＤＭＲＰをＨレベルに設定する。これにより、プログラム回路中のヒューズ素子を実際にブローすることなく、擬似的にヒューズ素子をブローしたのと同様の状態を作り出して、スペアセルによってリファレンスセルを置換救済した状態を作り出すことができる。
【０１５２】
この結果、メモリテスタによるリファレンスセルの試験後に、ＭＲＡＭデバイスをレーザトリマ装置に移載してヒューズブローを実行することなく、メモリテスタに装着したままで、正規メモリセルの動作テストへ移行することができる。これにより、動作テストを効率化して、その工程期間を短縮することが可能となる。
【０１５３】
［実施の形態３］
実施の形態３においては、実施の形態１とは異なり、リファレンスセルおよびスペアセルが、正規メモリセルと同様の構成を有する場合における、リファレンスセルおよびスペアセルのテストモードについて説明する。
【０１５４】
図１９は、実施の形態３に従うメモリセルアレイ構成を説明する回路図である。
【０１５５】
実施の形態３に従う構成においては、２つのビット線対ＢＬＰごとにグループ１８０をなして基準電流を生成する。したがって、図１９には、グループ１８０のうちの代表的に示される１つを形成するビット線対ＢＬＰ０およびＢＬＰ１に対応する構成を代表的に示している。実施の形態３に従うＭＲＡＭデバイスでは、メモリセルアレイ以外の部分の構成が、図６に示した構成から図１９に示した構成へ変更される。その他の部分については、実施の形態１と同様であるので詳細な説明は繰返さない。
【０１５６】
図１９を参照して、リファレンスセル２０ｄおよびスペアセル２０ｓが、図６におけるリファレンスセル２１およびスペアセル２１♯と同様に、ビット線ＢＬ，／ＢＬと、ダミーワード線ＤＷＬ（ＤＷＬ０，ＤＷＬ１の総称）およびスペアワード線ＳＤＷＬ（ＳＤＷＬ０，ＳＤＷＬ１の総称）との交点に交互配置される。
【０１５７】
ただし、実施の形態３に従うリファレンスセル２０ｄおよびスペアセル２０ｓの各々は、正規メモリセル２０と同様の構成、すなわち図３に示した構成を有している。したがって、リファレンスセル２０ｄおよびスペアセル２０ｓに対しては、基準電圧配線２５（２５−０，２５−１，２５♯−０，２５♯−１を総括的に示したもの）の配置は必要ない。また、リファレンスセル２０ｄ中のアクセストランジスタ２４のゲートは、対応のダミーワード線ＤＷＬと接続され、スペアセル２０ｓ中のアクセストランジスタ２４のゲートは、スペアワード線ＳＤＷＬと接続される。ワード線ＷＬ、ダミーワード線ＤＷＬおよびスペアワード線ＳＤＷＬのそれぞれの選択時の電圧レベルは同一（電源電圧Ｖｃｃ）であるので、正規メモリセル２０、リファレンスセル２０ｄおよびスペアセル２０ｓの各々において、アクセススイッチに相当するトランジスタ２４のオン抵抗は同一レベルである。
【０１５８】
各ビット線対ＢＬＰにおいて、ビット線ＢＬに接続されるリファレンスセル２０ｄおよびスペアセル２０ｓと、ビット線／ＢＬと接続されるリファレンスセル２０ｄおよびスペアセル２０ｓとは、互いに相補レベルのデータを予め書込まれる。さらに、同一のグループ１８０を形成するビット線対間において、ビット線ＢＬに接続されるリファレンスセル２０ｄおよびスペアセル２０ｓに予め書込まれるデータと、ビット線／ＢＬに接続されるリファレンスセル２０ｄおよびスペアセル２０ｓに予め書込まれるデータとは互いに相補である。
【０１５９】
具体的には、図１９に示したビット線対ＢＬＰ０，ＢＬＰ１では、ビット線ＢＬ０および／ＢＬ１と接続されるリファレンスセル２０ｄおよびスペアセル２０ｓには、“１”（Ｈレベル）のデータが予め書込まれており、ビット線／ＢＬ０およびＢＬ１と接続されるリファレンスセル２０ｄおよびスペアセル２０ｓには、“０”（Ｌレベル）のデータが予め書込まれている。
【０１６０】
各ビット線対ＢＬＰとデータ読出アンプ９０との間には、コラム選択ゲートＣＳＧが配置される。図１９には、ビット線対ＢＬＰ０およびＢＬＰ１に対応するコラム選択ゲートＣＳＧ０およびＣＳＧ１が代表的に示されている。
【０１６１】
コラム選択ゲートＣＳＧ０は、ビット線ＢＬ０および／ＢＬ０とデータ読出アンプ９０の入力ノードとの間にそれぞれ接続されたＮ−ＭＯＳトランジスタで構成され、当該Ｎ−ＭＯＳトランジスタの各ゲートには、コラム選択線ＣＳＬ０が接続される。これにより、ビット線対ＢＬＰ０に選択メモリセルが対応する場合には、コラム選択線ＣＳＬ０の選択に応答して、ビット線ＢＬ０および／ＢＬ０がデータ読出アンプ９０と接続される。同様の構成は、各ビット線対ＢＬＰに対応して設けられている。なお、このコラム選択ゲートＣＳＧ０，ＣＳＧ１，…は、実施の形態１に示したＢＬセレクタ８０に相当するものである。
【０１６２】
さらに、実施の形態３に従う構成においては、同一のグループ１８０を形成するビット線対ＢＬＰ間で、ビット線ＢＬおよび／ＢＬ同士をそれぞれ接続するためのビット線スイッチ１８１および１８２が設けられる。図１９においては、ビット線対ＢＬＰ０およびＢＬＰ１の間に設けられたビット線スイッチ１８１および１８２が代表的に示される。これらのビット線スイッチ１８１，１８２は、他のビット線対に対してもグループ１８０毎に同様に設けられている。
【０１６３】
ビット線スイッチ１８１および１８２のオンおよびオフは、ビット線スイッチ制御回路１９０によって制御される。ビット線スイッチ制御回路１９０は、ビット線スイッチ１８１のオン・オフを制御する論理ゲート１９１と、ビット線スイッチ１８２のオン・オフを制御する論理ゲート１９２とを有する。
【０１６４】
論理ゲート１９１は、テスト制御信号ＴＥＳＴとアドレスビットＲＡｄｄ（０）のＮＯＲ演算結果を出力する。論理ゲート１９２は、アドレスビットＲＡｄｄ（０）を反転した／ＲＡｄｄ（０）とテスト制御信号ＴＥＳＴとのＮＯＲ演算結果を出力する。
【０１６５】
なお、テスト制御信号ＴＥＳＴは、リファレンスセルまたはスペアセルのテストを実行するときにＨレベルに設定され、通常モードでは、Ｌレベルに設定される。
【０１６６】
ビット線スイッチ１８１は、ビット線ＢＬ０およびＢＬ１の間に電気的に接続されて、そのゲートに論理ゲート１９１の出力を受けるＮ−ＭＯＳトランジスタを有する。ビット線スイッチ１８２は、ビット線／ＢＬ０および／ＢＬ１の間に電気的に接続されて、そのゲートに論理ゲート１９２の出力を受けるＮ−ＭＯＳトランジスタを有する。
【０１６７】
このような構成とすることにより、通常のデータ読出時には、ビット線スイッチ１８１および１８２は、偶数行および奇数行のいずれが選択されるかに応じて、一方がオンする。具体的には、偶数行の選択時には、“０”が予め書込まれたリファレンスセル２０ｄが接続されるビット線ＢＬと、“１”が予め書込まれたリファレンスセル２０ｄが接続される他のビット線ＢＬとを接続するようにビット線スイッチ１８１がオンする。一方、奇数行の選択時には、“０”が予め書込まれたリファレンスセル２０ｄが接続されるビット線／ＢＬと、“１”が予め書込まれたリファレンスセル２０ｄが接続される他のビット線／ＢＬとを接続するようにビット線スイッチ１８２がオンする。
【０１６８】
これにより、“０”を記憶するリファレンスセル２０ｄと、“１”を記憶するリファレンスセル２０ｄとの通過電流の和Ｉｍａｘ＋Ｉｍｉｎが、データ読出アンプ９０の入力ノードの一方へ入力される。これに対して、入力ノードの他方には、選択メモリセルによるメモリセル電流ＩｍｘまたはＩｍｉｎが入力される。
【０１６９】
したがって、この電流Ｉｍａｘ＋Ｉｍｉｎを、データ読出アンプ９０内にカレントミラーアンプなどを設けて半分の値にすることにより、基準電流Ｉｒｅｆ＝（Ｉｍａｘ＋Ｉｍｉｎ）／２を得ることができる。この結果、データ読出アンプ９０は、このようにして得られた基準電流Ｉｒｅｆと、メモリセル電流とに基づいて、データ読出を実行できる。なお、相補レベルのデータを予め記憶する２つのリファレンスセルの通過電流の和を１／２にして基準電流を生成する構成は、上記特許文献１の図５に開示されているので援用する。
【０１７０】
図２０は、実施の形態３に従うＭＲＡＭデバイスにおける、通常のデータ読出およびリファレンスセルテストモードでの動作を説明する動作波形図である。
【０１７１】
図２０を参照して、期間Ｔ１およびＴ２においては、図１６で示したと同様の通常のデータ読出（ノーマル動作）時の動作波形が示されている。
【０１７２】
期間Ｔ１においては、ロウアドレスＲＡ０およびコラムアドレスＣＡ０に応じて、ワード線ＷＬ０およびビット線／ＢＬ０と接続された選択メモリセルからの通常のデータ読出が実行される。同様に、期間Ｔ２においては、ロウアドレスＲＡ１およびコラムアドレスＣＡ１に応じて、ワード線ＷＬ１およびビット線ＢＬ１と接続された選択メモリセルからの通常のデータ読出が実行される。
【０１７３】
期間Ｔ１およびＴ２における動作の詳細は、図１９で説明した基準電流Ｉｒｅｆの生成以外については、図１６における期間Ｔ１，Ｔ２と同様であるので、詳細な説明は繰り返さない
期間Ｔ３およびＴ４においては、テスト制御信号ＴＥＳＴがＨレベルに活性化されて、リファレンスセルテストモードが実行される。なお、実施の形態３に従う構成においては、各ビット線対ＢＬＰにおいて、相補のビット線ＢＬ，／ＢＬとそれぞれ接続されるリファレンスセル２０ｄ（またはスペアセル２０ｓ）は、互いに相補データを予め書込まれているので、テスト制御信号ＤＴＥＳＴ０，ＤＴＥＳＴ１の区別、およびテスト制御信号ＳＤＴＥＳＴ０，ＳＤＴＥＳＴ１の区別は必要ない。すなわち、実施の形態３に従う構成においては、リファレンスセルテストモードと、スペアセルテストモードの２つのテストパターンが存在する。
【０１７４】
期間Ｔ３において、実施の形態１でのテストパターンｉ），ｉｉ）と同様に、制御信号ＲＤＥの活性状態（Ｈレベル）期間に応じて、制御信号ＲＤＥＮも活性状態（Ｈレベル）に設定される。一方、図示しないが、制御信号ＲＤＥＳはＬレベルに固定されている。
【０１７５】
さらに、正規メモリセルに対応する各ワード線ＷＬは非選択状態（Ｌレベル）に固定される一方で、ダミーワード線ＤＷＬ０およびＤＷＬ１の各々が選択されて、各ビット線対ＢＬＰにおいて、ビット線ＢＬおよび／ＢＬのそれぞれに、リファレンスセル２０ｄが接続される。
【０１７６】
この状態で、入力されたコラムアドレスＣＡ０に従って、ビット線ＢＬ０，／ＢＬ０がデータ読出アンプ９０と接続される。これにより、ダミーワード線ＤＷＬおよびビット線ＢＬ０，／ＢＬ０と接続された２つのリファレンスセル２０ｄが、テスト対象としてデータ読出アンプ９０と接続される。
【０１７７】
既に説明したように、テストモードでは、図１９に示したビット線スイッチ１８１，１８２の各々はオフされる。したがって、データ読出アンプ９０は、ビット線ＢＬ０，／ＢＬ０の通過電流差、すなわちテスト対象となった２つのリファレンスセル２０ｄの通過電流差に基づいて、読出データＲＤＡＴを生成する。
【０１７８】
この結果得られた読出データＲＤＡＴが、テスト対象となった２つのリファレンスセル２０ｄに予め書込まれた相補のデータレベルに正しく対応しているか否かによって、テスト対象のリファレンスセル２０ｄの正常／不良が判定できる。
【０１７９】
期間Ｔ４においては、コラムアドレスをＣＡ０からＣＡ１に切換えて、期間Ｔ３と同様のスペアセルテストが実行される。したがって、期間Ｔ４では、ビット線ＢＬ１，／ＢＬ１およびダミーワード線ＤＷＬに対応するリファレンスセル２０ｄについての試験結果が得られる。
【０１８０】
また、テスト制御信号ＤＴＥＳＴ０，ＤＴＥＳＴ１，ＳＤＴＥＳＴ０，ＳＤＴＥＳＴ１の設定を入れ換えて、期間Ｔ３およびＴ４において、ダミーワード線ＤＷＬ０，ＤＷＬ１に代えて、スペアワード線ＳＤＷＬ０，ＳＤＷＬ１を選択すれば、リファレンスセル２０ｄと同様にして、各スペアセル２０ｓの正常／不良を試験できる。
【０１８１】
このように実施の形態３に従う構成によれば、リファレンスセル２０ｄおよびスペアセル２０ｓが正規メモリセル２０と同一の構成を有する場合においても、実施の形態１と同様に、各リファレンスセルおよび各スペアセルそのものに不良が存在するか否かを試験することができる。したがって、複数個のリファレンスセルに不良が発生した場合に、置換救済を効率的に実行することができる。
【０１８２】
［実施の形態３の変形例］
実施の形態３に従う構成では、正規メモリセル２０とリファレンスセル２０ｄとが同様の構成を有するため、スペアセル行を構成するように配置されたスペアセル２０ｓによって、リファレンスセル２０ｄおよび正規メモリセル２０のいずれについても置換救済することが可能である。
【０１８３】
したがって、実施の形態３の変形例においては、このような置換救済を可能とするような行選択について説明する。
【０１８４】
図２１には、（ａ）〜（ｃ）のそれぞれの場合におけるワード線ＷＬ、ダミーワード線ＤＷＬおよびスペアワード線ＳＤＷＬの選択制御が示される。
【０１８５】
図２１（ａ）を参照して、正規メモリセル２０およびリファレンスセル２０ｄのいずれにも不良がない場合には、スペアセル２０ｓによる置換、すなわちスペアワード線ＳＤＷＬ０およびＳＤＷＬ１の選択は必要でないので、偶数行選択時（ＲＡｄｄ（０）＝“０”）および奇数行選択時（ＲＡｄｄ（０）＝“１”）のいずれにおいても、スペアワード線ＳＤＷＬ０およびＳＤＷＬ１の各々は非選択状態とされる。
【０１８６】
これに対して、ワード線ＷＬおよびダミーワード線ＤＷＬ０，ＤＷＬ１に関しては、偶数行選択時には、選択メモリセルに対応する偶数行のワード線が選択される一方で、ダミーワード線ＤＷＬ１が選択される。これに対して、非選択行のワード線ＷＬおよびダミーワード線ＤＷＬ０は非選択とされる。一方、奇数行選択時には、選択メモリセルに対応する奇数行のワード線が選択される一方で、ダミーワード線ＤＷＬ０が選択される。これに対して、非選択行のワード線ＷＬおよびダミーワード線ＤＷＬ１は非選択とされる。
【０１８７】
図２１（ｂ）を参照して、正規メモリセルに不良がある場合には、不良メモリセルに対応する不良アドレスがプログラムされて、入力されたロウアドレスと当該不良アドレスとが一致した場合に、対応する不良ワード線は非選択とされる。入力されたロウアドレスと当該不良アドレスとが一致しない場合には、各ワード線ＷＬは、図２１（ａ）と同様に選択される。
【０１８８】
ダミーワード線ＤＷＬ０およびＤＷＬ１の選択および非選択は、図２１（ａ）と同様に設定される。
【０１８９】
これに対して、スペアワード線ＳＤＷＬ０およびＳＤＷＬ１は、不良ワード線の選択時において、不良ワード線が偶数行に対応する場合には、スペアワード線ＳＤＷＬ０が選択される一方で、スペアワード線ＳＤＷＬ１が非選択とされる。これに対して、不良ワード線が奇数行に対する場合には、スペアワード線ＳＤＷＬ１が選択される一方で、スペアワード線ＳＤＷＬ０が非選択とされる。
【０１９０】
なお、不良ワード線以外のワード線ＷＬが選択された場合には、図２１（ａ）と同様に、スペアワード線ＳＤＷＬ０およびＳＤＷＬ１の各々が非選択とされる。
【０１９１】
図２１（ｃ）には、リファレンスセル２０ｄに不良が存在し、リファレンスセル２０ｄ全体をスペアセル２０ｓによって置換する場合が示される。
【０１９２】
この場合には、正規メモリセルに対応する各ワード線ＷＬの選択および非選択は、図２１（ａ）の場合と同様に設定される。一方、ダミーワード線ＤＷＬ０およびＤＷＬ１は、リファレンスセル２０ｄ全体がスペアセル２０ｓによって置換されるので活性化される必要がないため、奇数行選択時および偶数行選択時の両方で非選択とされる。
【０１９３】
スペアワード線ＳＤＷＬ０およびＳＤＷＬ１の選択および非選択は、スペアセル２０ｓを、正常動作時のリファレンスセル２０ｄと同様にビット線ＢＬ，／ＢＬと接続するために、図２１（ｂ）におけるダミーワード線ＤＷＬ０およびＤＷＬ１と同様に設定される。
【０１９４】
このようなワード線ＷＬ、ダミーワード線ＤＷＬおよびスペアワード線ＳＤＷＬの選択および非選択を実現することにより、スペアセル行を構成するように配置されたスペアセル２０ｓによって、正規メモリセル２０およびリファレンスセル行を構成するように配置されたリファレンスセル２０ｄの両方を置換可能とすることができる。
【０１９５】
次に、このようなワード線ＷＬ、ダミーワード線ＤＷＬおよびスペアワード線ＳＤＷＬの制御を可能とするための構成について説明する。
【０１９６】
図２２は、実施の形態３に従うスペアワード線制御部３４♯の構成を示す回路図である。
【０１９７】
図２２を参照して、プログラム回路４１は、プログラムユニット４１ａに相当するリファレンス置換記憶回路４１ａと、正規メモリセル置換記憶回路４１ｃと、不良ワード線（不良メモリセル）に対応する不良アドレスを記憶する不良アドレス記憶回路４６とを有する。正規メモリセル置換記憶回路４１ｃは、図１１，１２に示したプログラムユニット４１ａと同様に構成され、正規メモリセルの置換を行なうときに内蔵のヒューズ素子（図示せず）がブローされる。プログラム信号ＰＲＧのレベルは、プログラム信号ＰＲＧ１と同様に、ヒューズ素子のブローに応答して固定的に変化する。
【０１９８】
信号ＦＯＵＴＳおよびＦＯＵＴは、リファレンス置換記憶回路４１ａからのプログラム信号ＰＲＧ１および正規メモリセル置換記憶回路４１ｃからのプログラム信号ＰＲＧとそれぞれ同レベルに設定される。不良アドレス記憶回路４６は、不良アドレスを示すアドレスビットＲＡｄｄ（０：ｍ）を固定的に記憶する。
【０１９９】
スペアワード線制御部３４♯は、アドレス判定回路２０４と、論理スイッチ回路２０６，２０８と、論理ゲート２０９，２１０とを有する。アドレス判定回路２０４は、アクセス対象を示す入力アドレスを構成するアドレスビットＲＡｄｄ（０：ｍ）を受けて、不良アドレス記憶回路４６に記憶された不良アドレスと完全に一致するかどうかを判定する。両者が完全に一致した場合には、アドレス判定回路２０４の出力信号ＮＲＥはＨレベルに設定され、両者が不一致の場合には信号ＮＲＥはＬレベルに設定される。
【０２００】
論理スイッチ回路２０６，２０８の各々は、信号ＮＲＥ，ＦＯＵＴ，ＦＯＵＴＳに応じて、図２１（ａ）〜（ｃ）のいずれの場合に該当するかを判断し、アドレスビットＲＡｄｄ（０）、その反転ビット／ＲＡｄｄ（０）および接地電圧ＧＮＤのいずれかを出力する。
【０２０１】
論理ゲート２０９は、論理スイッチ回路２０６の出力と制御信号ＲＤＥとのＡＮＤ演算結果に応じた電圧で、スペアワード線ＳＤＷＬ０を駆動する。同様に、論理ゲート２１０は、論理スイッチ回路２０８の出力と制御信号ＲＤＥとのＡＮＤ演算結果に応じた電圧で、スペアワード線ＳＤＷＬ１を駆動する。
【０２０２】
論理スイッチ回路２０６および２０８の各々は、信号ＦＯＵＴおよびＦＯＵＴＳの両方がＬレベルであるときには、正規メモリセル２０およびリファレンスセル２０ｄのいずれにも不良が存在していないことを認識して、接地電圧ＧＮＤを出力する。この結果、論理ゲート２０９，２１０の各出力がＬレベル固定されて、スペアワード線ＳＤＷＬ０，ＳＤＷＬ１は、非選択状態（Ｌレベル）に設定される。これは、図２１（ａ）での動作に対応する。
【０２０３】
また、信号ＦＯＵＴがＨレベルに設定されている場合には、正規メモリセルの置換が必要であるため、図２１（ｂ）に対応する動作を実行する必要がある。したがって、アドレス判定回路２０４からの出力信号ＮＲＥによって、不良ワード線が選択されたと判定された場合には、論理スイッチ回路２０６は、反転ビット／ＲＡｄｄ（０）を出力し、論理スイッチ回路２０８は、アドレスビットＲＡｄｄ（０）を出力する。
【０２０４】
一方、信号ＦＯＵＴがＨレベルであっても、信号ＮＲＥがＬレベルであれば、すなわち入力アドレスと不良アドレスとが一致していないときには、図２１（ａ）と同様の動作をする必要があるので、論理スイッチ回路２０６および２０８の各々は、接地電圧ＧＮＤを出力する。
【０２０５】
一方、不良を含むリファレンスセル２０ｄの置換救済がプログラムされている場合には、図２１（ｃ）に対応する動作を実行する必要がある。この場合には、信号ＦＯＵＴＳがＨレベルに設定されるので、これに応答して、論理スイッチ回路２０６は、アドレスビットＲＡｄｄ（０）を出力し、論理スイッチ回路２０８は、反転ビット／ＲＡｄｄ（０）を出力する。
【０２０６】
以上のようにして、図２１（ａ）〜（ｃ）に示したように、スペアワード線ＳＤＷＬ０，ＳＤＷＬ１の選択および非選択を制御することができる。
【０２０７】
なお、図２１（ａ）〜（ｃ）に示されたダミーワード線ＤＷＬ０，ＤＷＬ１の選択および非選択は、実施の形態１に従う構成によって実現できるので詳細な説明は繰返さない。
【０２０８】
なお、各ワード線ＷＬの選択については、図７に示したワード線制御部３２において、論理ゲート１０８−０に対して図２２に示した信号ＮＲＥの反転信号をさらに入力して、４入力のＡＮＤ論理演算結果に従って各ワード線ＷＬを制御する構成とすればよい。
【０２０９】
すなわち、実施の形態３の変形例に従うＭＲＭＡデバイスでは、実施の形態３に従うＭＲＡＭデバイスの構成において、スペアワード線制御部３４を図２２に示したスペアワード線制御部３４♯に置換し、かつ、ワード線制御部３２に対して上記の修正が加えられる。その他の部分の構成および動作については、実施の形態３と同様であるので、詳細な説明は繰り返さない。
【０２１０】
以上説明したように、実施の形態３の変形例に従う構成によれば、実施の形態３のＭＲＭＡデバイスが奏する効果に加えて、さらに、スペアセル２０ｓによって正規メモリセル２０およびリファレンスセル２０ｄの両方を置換することができる。この結果、スペアセルによる救済効率が上昇する。
【０２１１】
なお、実施の形態３およびその変形例において、実施の形態２に従う置換制御部を適用して、擬似的なヒューズブロー状態を作り出せる構成とすることも可能である。
【０２１２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２１３】
【発明の効果】
以上説明したように、本発明に従う磁気記憶装置では、リファレンスセル特性が正常であれば通過電流に所定の差が生じる様に設定されたリファレンスセル同士へのアクセスによってデータ読出を行なうテストモードを備えるので、各リファレンスセルそのものに不良が存在するか否かを試験することができる。この結果、特に、複数個のリファレンスセルに不良が発生した場合に、効率的に置換救済することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に従うＭＲＡＭデバイスの全体構成を示すブロック図である。
【図２】 一般的なリファレンスセル行構成におけるデータ読出を説明する回路図である。
【図３】 各正規メモリセル２０の構成を示す回路図である。
【図４】 各リファレンスセル２１の構成を示す回路図である。
【図５】 図１に示した行選択部３０中のダミーワード線制御部の構成を示す回路図である。
【図６】 実施の形態１に従うリファレンスセルおよびスペアセルの配置を説明する図である。
【図７】 実施の構成１に従うワード線制御部の構成を示す回路図である。
【図８】 テスト制御信号の設定を説明する図である。
【図９】 実施の形態１に従うダミーワード線制御部の構成を示す回路図である。
【図１０】 実施の形態１に従うスペアワード線制御部の構成を示す回路図である。
【図１１】 ダミーワード線制御部で使用される制御信号ＲＤＥＮを生成する構成を示す回路図である。
【図１２】 スペアワード線制御部で使用される制御信号ＲＤＥＳを生成する構成を示す回路図である。
【図１３】 基準電圧配線の電圧を制御する第１の電圧制御回路の構成を説明する回路図である。
【図１４】 基準電圧配線の電圧を制御する第２の電圧制御回路の構成を説明する回路図である。
【図１５】 実施の形態１に従うＭＲＡＭデバイスにおける、通常のデータ読出およびリファレンスセルテストモードでの動作を説明する動作波形図である。
【図１６】 実施の形態１に従うＭＲＡＭデバイスにおけるスペアリファレンスセルテストモードでの動作を説明するための動作波形図である。
【図１７】 実施の形態２に従う置換制御部の構成を示す第１の回路図である。
【図１８】 実施の形態２に従う置換制御部の構成を示す第２の回路図である。
【図１９】 実施の形態３に従うメモリセルアレイ構成を説明する回路図である。
【図２０】 実施の形態３に従うＭＲＡＭデバイスにおける、通常のデータ読出およびリファレンスセルテストモードでの動作を説明する動作波形図である。
【図２１】 実施の形態３の変形例に従う行選択を説明する図である。
【図２２】 実施の形態３に従うスペアワード線制御部の構成を示す回路図である。
【符号の説明】
１ ＭＲＡＭデバイス、１０ メモリセルアレイ、２０ 正規メモリセル、２０ｓ，２１♯ スペアセル、２０ｄ，２１ リファレンスセル、２２ トンネル磁気抵抗素子、２４，２６，２７ アクセストランジスタ、２５−０，２５−１，２５♯−０，２５♯−１ 基準電圧配線、３０ 行選択部、３４，３４♯ スペアワード線制御部、３５，３５♯，３６，３６♯ 置換制御部、３７，３８ 電圧制御回路、４０ 列選択部、４１ａ，４１ｂ プログラムユニット、４２ａ，４２ｂ ヒューズ素子、９０ データ読出アンプ、１８１，１８２ ビット線スイッチ、１９０ ビット線スイッチ制御回路、２０６，２０８ 論理スイッチ回路、ＢＬ，／ＢＬ ビット線、ＢＬＰ ビット線対、ＣＡｄｄ コラムアドレス信号、ＤＴＥＳＴ０，ＤＴＥＳＴ１，ＳＴＥＳＴ０，ＳＤＴＥＳＴ１，ＴＥＳＴ テスト制御信号、ＤＷＬ０，ＤＷＬ１ ダミーワード線、ＧＮＤ 接地電圧、Ｉｍａｘ，Ｉｍｉｎ メモリセル電流、Ｉｒｅｆ 基準電流、ＰＲＧ，ＰＲＧ１，ＰＲＧ２ プログラム信号、ＲＡｄｄ（０） アドレスビット（最下位）、ＲＡｄｄ ロウアドレス信号、ＲＤＥ，ＷＴＥ，ＲＤＥＮ，ＲＤＥＳ 制御信号、ＳＤＷＬ０，ＳＤＷＬ１ スペアワード線、ＶＲＥＦ 基準電圧、Ｖｃｃ 電源電圧、ＷＤＬ ライトディジット線、ＷＬ ワード線。
Claims (10)
- 第１の方向に沿って配置された、複数のワード線および複数のダミーワード線と、
各々が、前記第１の方向と交差する方向に配置された第１および第２のビット線から構成される複数のビット線対と、
前記複数のワード線と前記第１および第２のビット線との交点に交互配置され、かつ、各々が対応の前記ワード線の選択に応答して対応の前記第１または第２のビット線と電気的に接続される複数の磁気メモリセルと、
複数のダミーワード線と前記第１および第２のビット線の交点に交互配置され、かつ、対応の前記ダミーワード線の選択に応答して対応の前記第１または第２のビット線と電気的に接続される複数の磁気リファレンスセルと、
前記ビット線対を構成する前記第１および第２のビット線の通過電流に基づいてデータ読出を実行するデータ読出回路と、
アドレス信号に応じて、前記複数のワード線および複数のダミーワード線の選択を制御する行選択部とを備え、
前記行選択部は、通常のデータ読出では、各前記ビット線対を構成する前記第１および第２のビット線が前記複数の磁性体メモリセルのうちの１つおよび前記複数の磁気リファレンスセルのうちの１つとそれぞれ接続されるように、前記複数のワード線のうちの１本および前記複数のダミーワード線のうちの１本を選択する一方で、第１のテストモードでは、各前記ビット線対を構成する前記第１および第２のビット線が前記複数の磁気リファレンスセルのうちの２つとそれぞれ接続されるように、前記複数のワード線の各々を非選択とするとともに前記複数のダミーワード線を選択する、磁気記憶装置。 - 前記複数の磁気メモリセルの各々は、前記対応の第１または第２のビット線と所定電圧の間に直列に接続された、磁気的に書込まれたデータに応じて高抵抗状態および低抵抗状態の一方に設定される磁気抵抗素子および前記対応のワード線の選択に応答して第１の抵抗値をオン抵抗として導通する第１のアクセススイッチを含み、
前記複数のリファレンスセルの各々は、前記対応の第１または第２のビット線と所定電圧の間に直列に接続された、前記対応のダミーワード線の選択に応答して導通する第２のアクセススイッチおよび前記磁気抵抗素子を含み、
前記磁気記憶装置は、前記第２のアクセススイッチの導通時のオン抵抗を制御する抵抗制御部をさらに備え、
前記抵抗制御部は、前記通常のデータ読出では、前記複数の磁気リファレンスセルの各々において、前記第２のアクセススイッチの導通時のオン抵抗を第２の抵抗値に制御する一方で、前記第１のテストモードでは、前記第１および第２のビット線とそれぞれ接続された前記２つの磁気リファレンスセルのそれぞれにおいて、前記第２のアクセススイッチの導通時のオン抵抗を前記第２の抵抗値および前記第２の抵抗値とは異なる抵抗値へ制御し、
各前記リファレンスセル中の前記磁気抵抗素子の抵抗値および前記第２の抵抗値の和は、前記低抵抗状態の前記磁気抵抗素子の抵抗値および前記第１の抵抗値の和、ならびに、前記高抵抗状態の前記磁気抵抗素子の抵抗値および前記第１の抵抗値の和の中間レベルである、請求項１記載の磁気記憶装置。 - 前記抵抗制御部は、前記第１のテストモードでは、前記第１および第２のビット線とそれぞれ接続された前記２つの磁気リファレンスセルのそれぞれにおいて、前記第２のアクセススイッチの導通時のオン抵抗を前記第１および第２の抵抗値へそれぞれ制御する、請求項２記載の磁気記憶装置。
- 前記第１のアクセススイッチは、前記対応の第１または第２のビット線と前記所定電圧との間に前記磁気抵抗素子と直列に接続され、かつ、前記対応のワード線と接続されたゲートを有する第１の電界効果型トランジスタを有し、
前記第２のアクセススイッチは、前記対応の第１または第２のビット線と前記所定電圧との間に前記磁気抵抗素子と直列に接続された第２および第３の電界効果型トランジスタを有し、
前記第２の電界効果型トランジスタは、前記対応のダミーワード線と接続されたゲートを有し、
前記第３の電界効果型トランジスタは、前記抵抗制御部によって制御される基準電圧の入力を受けるゲートを有する、請求項２記載の磁気記憶装置。 - 前記複数の磁気メモリセルの各々は、磁気的に書込まれたデータのレベルに応じてセル抵抗が変化し、
前記複数の磁気リファレンスセルの各々は、前記複数の磁気メモリセルの各々と同様に構成され、
各前記ビット線対において、対応の前記ダミーワード線の選択時に、前記第１のビット線と接続される前記磁気リファレンスセルの各々と、前記第２のビット線と接続される前記磁気リファレンスセルの各々とは、それぞれ相補レベルの前記データを予め書込まれ、
前記磁気記憶装置は、
各前記第１のビット線を他の前記ビット線対に対応する前記第１のビット線とを接続するための第１のスイッチと、
各前記第２のビット線を他の前記ビット線対に対応する前記第２のビット線とを接続するための第２のスイッチと、
前記第１および第２のスイッチのオンおよびオフを制御するスイッチ制御部とをさらに備え、
前記第１または第２のスイッチによって接続可能な２本の前記第１または第２のビット線にそれぞれ対応する前記磁気リファレンスセルは、それぞれ相補レベルの前記データを予め書込まれており、
前記スイッチ制御部は、前記通常のデータ読出では、選択メモリセルが前記第１のビット線と接続されている場合には前記第１のスイッチをオフするとともに前記第２のスイッチをオンする一方で、前記選択メモリセルが前記第２のビット線と接続されている場合には前記第１のスイッチをオンするとともに前記第２のスイッチをオフし、前記第１のテストモードでは、前記第１および第２のスイッチの各々をオフする、請求項１記載の磁気記憶装置。 - 前記複数のワード線および複数のダミーワード線と同一方向に沿って配置された複数のスペアワード線と、
各々が前記複数の磁気メモリセルの各々と同様に構成された複数の磁気スペアセルとをさらに備え、
前記複数の磁気スペアセルは、複数のスペアワード線と前記第１および第２のビット線の交点に交互配置され、かつ、対応の前記スペアワード線の選択に応答して対応の前記第１または第２のビット線と電気的に接続され、
前記行選択部は、前記複数のスペアワード線の選択をさらに制御し、かつ、前記通常のデータ読出において、選択されるべき前記ワード線に対応する前記磁気メモリセルが不良を含む場合には、前記選択されるべきワード線に代えて、前記複数のスペアワード線のうちの１本を選択し、選択されるべき前記ダミーワード線に対応する前記磁気リファレンスセルが不良を含む場合には、前記選択されるべきダミーワード線に代えて、前記複数のスペアワード線のうちの１本を選択し、
前記複数のリファレンスセルが不良を含む場合には、前記複数の磁気スペアセルは、前記複数のリファレンスセルとそれぞれ同様に、前記データを予め書込まれる、請求項５記載の磁気記憶装置。 - 前記行選択部は、第２のテストモードでは、各前記ビット線対を構成する前記第１および第２のビット線が前記複数の磁気スペアセルのうちの２つとそれぞれ接続されるように、前記複数のワード線および前記複数のダミーワード線の各々を非選択とするとともに前記複数のスペアワード線を選択する、請求項６記載の磁気記憶装置。
- 前記複数の磁気メモリセルの各々は、前記対応の第１または第２のビット線と所定電圧の間に直列に接続された、磁気的に書込まれたデータに応じて抵抗が変化する磁気抵抗素子および前記対応のワード線の選択に応答して導通する第１のアクセススイッチを含み、
前記複数の磁気ダミーセルの各々は、前記対応の第１または第２のビット線と所定電圧の間に直列に接続された、前記対応のダミーワード線の選択に応答して導通する第２のアクセススイッチおよび前記磁気抵抗素子を含み、
前記複数の磁気スペアセルの各々は、前記対応の第１または第２のビット線と所定電圧の間に直列に接続された、前記対応のスペアワード線の選択に応答して導通する第３のアクセススイッチおよび前記磁気抵抗素子を含み、
前記第１、第２および第３のアクセススイッチの導通時の抵抗値は、実質的に同一である、請求項６記載の磁気記憶装置。 - 前記複数のワード線および複数のダミーワード線と同一方向に沿って配置された複数のスペアワード線と、
前記複数の磁気リファレンスセルを置換するための複数の磁気スペアセルとをさらに備え、
前記複数の磁気スペアセルは、複数のスペアワード線と前記第１および第２のビット線の交点に交互配置され、かつ、対応の前記スペアワード線の選択に応答して対応の前記第１または第２のビット線と電気的に接続され、
前記行選択部は、前記複数のスペアワード線の選択をさらに制御し、かつ、第２のテストモードでは、各前記ビット線対を構成する前記第１および第２のビット線が前記複数の磁気スペアセルのうちの２つとそれぞれ接続されるように、前記複数のワード線および前記複数のダミーワード線の各々を非選択とするとともに前記複数のスペアワード線を選択する、請求項１記載の磁気記憶装置。 - 外部入力に応答して固定的に情報を記憶するプログラム素子を含み、前記プログラム素子への前記外部入力の印加の有無に応じたプログラム信号を出力するプログラム回路をさらに備え、
前記行選択部は、前記磁気リファレンスセルが不良を含むと認識した場合には、前記選択されるべきダミーワード線に代えて、前記複数のスペアワード線のうちの１本を選択し、
前記行選択部は、前記磁気リファレンスセルに不良が存在しているかどうかについて、前記通常のデータ読出では前記プログラム信号に基づいて認識する一方で、第３のテストモードでは外部からの電気信号に応じて認識する、請求項９記載の磁気記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003042230A JP4170108B2 (ja) | 2003-02-20 | 2003-02-20 | 磁気記憶装置 |
| US10/628,463 US6898113B2 (en) | 2003-02-20 | 2003-07-29 | Magnetic memory device with reference cell for data reading |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003042230A JP4170108B2 (ja) | 2003-02-20 | 2003-02-20 | 磁気記憶装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004253054A JP2004253054A (ja) | 2004-09-09 |
| JP2004253054A5 JP2004253054A5 (ja) | 2006-01-19 |
| JP4170108B2 true JP4170108B2 (ja) | 2008-10-22 |
Family
ID=32866425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003042230A Expired - Fee Related JP4170108B2 (ja) | 2003-02-20 | 2003-02-20 | 磁気記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6898113B2 (ja) |
| JP (1) | JP4170108B2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940744B2 (en) * | 2002-10-31 | 2005-09-06 | Unity Semiconductor Corporation | Adaptive programming technique for a re-writable conductive memory device |
| KR100835275B1 (ko) * | 2004-08-12 | 2008-06-05 | 삼성전자주식회사 | 스핀 주입 메카니즘을 사용하여 자기램 소자를 구동시키는방법들 |
| US7369428B2 (en) | 2003-09-29 | 2008-05-06 | Samsung Electronics Co., Ltd. | Methods of operating a magnetic random access memory device and related devices and structures |
| KR100615089B1 (ko) * | 2004-07-14 | 2006-08-23 | 삼성전자주식회사 | 낮은 구동 전류를 갖는 자기 램 |
| US7372722B2 (en) * | 2003-09-29 | 2008-05-13 | Samsung Electronics Co., Ltd. | Methods of operating magnetic random access memory devices including heat-generating structures |
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| JP4159095B2 (ja) * | 2003-12-03 | 2008-10-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 磁気記憶装置 |
| US7038941B2 (en) * | 2003-12-19 | 2006-05-02 | Hewlett-Packard Development Company, L.P. | Magnetic memory storage device |
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| KR100632369B1 (ko) * | 2005-02-15 | 2006-10-11 | 삼성전자주식회사 | 풀 스트레스로 테스트가 가능한 오픈 비트라인 구조의 메모리 디바이스 및 이에 대한 테스트 방법 |
| JP2007026477A (ja) * | 2005-07-12 | 2007-02-01 | Renesas Technology Corp | 不揮発性記憶装置 |
| US8281221B2 (en) * | 2005-10-18 | 2012-10-02 | Nec Corporation | Operation method of MRAM including correcting data for single-bit error and multi-bit error |
| JP4853735B2 (ja) * | 2005-10-18 | 2012-01-11 | 日本電気株式会社 | Ｍｒａｍ、及びその動作方法 |
| US7292466B2 (en) * | 2006-01-03 | 2007-11-06 | Infineon Technologies Ag | Integrated circuit having a resistive memory |
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| KR20140002928A (ko) * | 2012-06-28 | 2014-01-09 | 에스케이하이닉스 주식회사 | 셀 어레이 및 이를 포함하는 메모리 장치 |
| US9147457B2 (en) | 2012-09-13 | 2015-09-29 | Qualcomm Incorporated | Reference cell repair scheme |
| JP2015053096A (ja) | 2013-09-09 | 2015-03-19 | マイクロン テクノロジー， インク． | 半導体装置、及び誤り訂正方法 |
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| TWI555246B (zh) * | 2014-11-25 | 2016-10-21 | 力晶科技股份有限公司 | 電阻式隨機存取記憶體結構及電阻式隨機存取記憶體的操作方法 |
| CN110033801B (zh) * | 2018-01-11 | 2021-01-12 | 上海磁宇信息科技有限公司 | 一种用于磁性随机存储器的冗余参照布局电路 |
| US11929136B2 (en) | 2020-03-27 | 2024-03-12 | Siemens Industry Software Inc. | Reference bits test and repair using memory built-in self-test |
| CN112527550B (zh) * | 2020-11-26 | 2023-06-30 | 中山市江波龙电子有限公司 | 存储装置重读表的生成方法、测试装置以及存储介质 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6055178A (en) | 1998-12-18 | 2000-04-25 | Motorola, Inc. | Magnetic random access memory with a reference memory array |
| JP4066638B2 (ja) | 2000-11-27 | 2008-03-26 | 株式会社日立製作所 | 半導体装置 |
| JP4667594B2 (ja) * | 2000-12-25 | 2011-04-13 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| JP5019681B2 (ja) * | 2001-04-26 | 2012-09-05 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
-
2003
- 2003-02-20 JP JP2003042230A patent/JP4170108B2/ja not_active Expired - Fee Related
- 2003-07-29 US US10/628,463 patent/US6898113B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20040165419A1 (en) | 2004-08-26 |
| US6898113B2 (en) | 2005-05-24 |
| JP2004253054A (ja) | 2004-09-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051122 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051122 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080425 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080507 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080703 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080729 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080806 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130815 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |