以下において、本発明の実施の形態について図面を参照して詳しく説明する。
[実施の形態1]
図1は、本発明の実施の形態に従うMRAMデバイス1の全体構成を示す概略ブロック図である。
図1は、本発明の実施の形態に従うMRAMデバイス1の全体構成を示す概略ブロック図である。
図1を参照して、MRAMデバイス1は、外部からの制御信号CMDおよびアドレス信号ADDに応じてランダムアクセスを実行し、書込データDINの入力および読出データDOUTの出力を実行する。MRAMデバイス1におけるデータ読出動作およびデータ書込動作は、たとえば、外部からのクロック信号CLKに同期したタイミングで実行される。あるいは、外部からクロック信号CLKを受けることなく、内部で動作タイミングを定めてもよい。
MRAMデバイス1は、アドレス信号ADDの入力を受けるアドレス端子2と、制御信号CMDおよびクロック信号CLKの入力を受ける制御信号端子3と、プログラム動作時に活性化されるプログラム信号PRGの入力を受ける信号端子4aと、制御信号CMDおよびクロック信号CLKに応答してMRAMデバイス1の全体動作を制御するためのコントロール回路5と、行列状に配置された複数のMTJメモリセルを有するメモリアレイ10とを備える。
メモリアレイ10の構成については、後ほど詳細に説明するが、メモリアレイ10は、アドレス信号ADDによってアドレス選択可能な、行列状に配置された複数の正規のMTJメモリセル(以下、単に、「正規メモリセル」とも称する)と、アクセス対象としてアドレス選択された正規メモリセル(以下「選択メモリセル」とも称する)とのデータ読出時における比較対象として設けられた複数のダミーメモリセルと、不良が生じた正規メモリセルまたはダミーメモリセル(以下、共通に「不良メモリセル」とも称する)を所定の冗長救済区分を単位として置換救済するための冗長回路(図示せず)がさらに配置される。一般的に、冗長救済区分は、行単位、列単位、あるいはデータI/O線単位に設定される。これらの場合において、各冗長回路は、冗長ロウ、冗長コラムあるいはスペアI/O線に対応する冗長ブロックとにそれぞれ相当する。
ダミーメモリセルは、行および列の一方を正規メモリセル列と共有するように配置される。以下においては、正規メモリセルのみで構成された行、および正規メモリセルおよびダミーメモリセルによって共有された行の両方を、総括的に「メモリセル行」と称することとする。同様に、正規メモリセルのみで構成された列、および正規メモリセルおよびダミーメモリセルによって共有された列のいずれについても総括的に、「メモリセル行」と称することとする。
メモリセル行にそれぞれ対応して複数のライトワード線およびリードワード線RWLが配置される。また、メモリセル列にそれぞれ対応して、ビット線対を構成する相補のビット線BLおよび/BLが配置される。
MRAMデバイス1は、さらに、行デコーダ20と、列デコーダ25と、ワード線ドライバ30と、読出/書込制御回路50,60とを備える。
行デコーダ20は、アドレス信号ADDによって示されるロウアドレスRAに応じて、メモリアレイ10における行選択を実行する。列デコーダ25は、アドレス信号ADDによって示されるコラムアドレスCAに応じて、メモリアレイ10における列選択を実行する。ワード線ドライバ30は、行デコーダ20の行選択結果に基づいて、リードワード線RWLもしくはライトワード線WWLを選択的に活性化する。ロウアドレスRAおよびコラムアドレスCAによって、データ読出もしくはデータ書込対象に選択されたメモリセル(以下、「選択メモリセル」とも称する)が示される。
ライトワード線WWLは、ワード線ドライバ30が配置されるのとメモリアレイ10を挟んで反対側の領域40において、接地電圧Vssと結合される。読出/書込制御回路50,60は、データ読出およびデータ書込時において、選択メモリセルに対応するメモリセル列(以下、「選択列」とも称する)のビット線BLおよび/BLに対してデータ書込電流およびセンス電流(データ読出電流)を流すために、メモリアレイ10に隣接する領域に配置される回路群を総称したものである。
MRAMデバイス1は、さらに、プログラム回路100と、冗長制御回路105とを備える。プログラム回路100は、不良メモリセルを特定するための不良アドレスをプログラム情報として不揮発的に保持する。当該不良アドレスは、たとえば、不良メモリセルが存在するメモリセル行(以下、「不良ロウ」とも称する)を示すロウアドレス、または不良メモリセルが存在するメモリセル列(以下、「不良コラム」とも称する)を示すコラムアドレスに相当する。
これらの不良アドレスは、アドレス信号ADDに基づくアクセスが要求されるデータ書込時およびデータ読出時において、コントロール回路5からの指示に基づいて読出され、冗長制御回路105へ伝達される。冗長制御回路105は、プログラム回路100から伝達された不良アドレスと、アドレス端子に入力されたアドレス信号ADDとの一致比較を行なう。なお、プログラム回路100および冗長制御回路105の機能を行デコーダ20または列デコーダ25に内包する構成とすることもできる。
以下、実施の形態1においては、冗長コラムによってメモリセル列を置換単位とした冗長救済が行なわれる構成について説明する。
図2は、メモリアレイにおける正規メモリセル、ダミーメモリセルおよびスペアメモリセルの配置を詳細に説明する回路図である。
図2を参照して、メモリアレイ10は、行列状に配置された複数のメモリセルMCと、複数のダミーメモリセルDMCと、冗長コラム11Cとを含む。各正規メモリセルMCの構成は、図17で説明したのと同様であり、その電気抵抗は、磁気的に書込まれたデータに応じて、RmaxおよびRminのいずれかに設定されている。
複数のダミーメモリセルDMCは、正規メモリセルMCとメモリセル列を共有して、2個のダミーメモリセル行を形成するように行方向に沿って配置される。各ダミーメモリセルDMCは、ダミー抵抗素子TMRdおよびダミーアクセストランジスタATRdとを有する。選択時、すなわちダミーアクセストランジスタATRdのターンオン時における各ダミーメモリセルDMCは、所定の電気抵抗を有する。具体的には、選択時におけるダミーメモリセルの電気抵抗は、正規メモリセルの2種類の電気抵抗RmaxおよびRminの中間レベル、好ましくは、Rmin+ΔR/2に設定される。
たとえば、ダミー抵抗素子TMRdを、正規メモリセルMC内のトンネル磁気抵抗素子TMRと同様の設計とし、かつ電気抵抗Rminに対応する記憶データを予め書込んだ上で、ダミーアクセストランジスタATRdのトランジスタサイズをアクセストランジスタATRと異ならせたり、ダミー抵抗素子TMRdの電気抵抗を特定値に設計することによって、このような特性のダミーメモリセルDMCが実現される。ダミーメモリセルDMCに対しては、その電気抵抗を所定値に維持される必要があるので、通常動作時のデータ書込は実行されない。
冗長コラム11Cは、列方向に沿って配置されたスペアメモリセルSMCおよびスペアダミーメモリセルSDMCを有する。スペアメモリセルSMCは、各々が正規メモリセルMCと同様の構成および特性を有し、正規メモリセルMCとメモリセル行を共有するように配置される。スペアダミーメモリセルSDMCは、各々がダミーメモリセルDMCと同様の構成および特性を有し、ダミーメモリセルDMCとダミーメモリセル行を共有するように配置される。
メモリアレイ10においては、正規メモリセルMCおよびスペアメモリセルSMCにおいて共有される複数のメモリセル行にそれぞれ対応してリードワード線RWLおよびライトワード線WWLが配置され、ダミーメモリセルDMCおよびスペアダミーメモリセルSDMCによって共有される2個のダミーメモリセル行にそれぞれ対応して、ダミーリードワード線DRWL0およびDRWL1が設けられる。したがって、同一のメモリセル行に属する正規メモリセルMCおよびスペアメモリセルSMCは、共通のリードワード線RWL(データ読出時)およびライトワード線WWL(データ書込時)によって選択され、同一のダミーメモリセル行に属するダミーメモリセルDMCおよびスペアダミーメモリセルSDMCは、データ読出時に、共通のダミーリードワード線DRWL0またはDRWL1によって選択される。
さらに、正規メモリセルMCおよびダミーメモリセルDMCによって共有されるm個(m:自然数)のメモリセル列にそれぞれ対応して、相補のビット線BLおよび/BLが配置され、冗長コラム11Cに対応して、相補のスペアビット線SBLおよび/SBLが設けられる。
以下においては、ライトワード線、リードワード線およびビット線のそれぞれを総括的に表現する場合には、符号WWL、RWLおよびBL(/BL)をそれぞれ用いて表記することとし、特定のライトワード線、リードワード線およびビット線を示す場合には、これら符号に添え字を付して、WWL1、RWL1およびBL1(/BL1)のように表記するものとする。また、信号および信号線の高電圧状態(電源電圧Vcc1,Vcc2)および低電圧状態(接地電圧Vss)のそれぞれを、単に「Hレベル」および「Lレベル」とも称する。
正規メモリセルMCは、1行ごとにビット線BLおよび/BLのいずれか一方と接続される。たとえば、第1番目のメモリセル列に属する正規メモリセルについて説明すれば、第1行目の正規メモリセルは、ビット線BL1と結合され、第2行目の正規メモリセルはビット線/BL1と結合され、以下同様に、正規メモリセルおよびスペアメモリセルの各々は、奇数行において一方のビット線BL1〜BLmと接続され、偶数行において、他方のビット線/BL1〜/BLmと接続される。
ダミーメモリセルDMCは、ダミーリードワード線DRWL0およびDRWL1のいずれか一方と対応するように、2行×m列に配置される。ダミーリードワード線DRWL0によって選択されるダミーメモリセルは、ビット線BL1〜BLmとそれぞれ結合される。一方、ダミーリードワード線DRWL1によって選択される残りのダミーメモリセルは、ビット線/BL1〜/BLmとそれぞれ結合される。
正規メモリセルMCと同様に、スペアメモリセルSMCは、奇数行においてスペアビット線SBLと接続され、偶数行において、スペアビット線/SBLと接続される。同様に、ダミーリードワード線DRWL0およびDRWL1によってそれぞれ選択されるスペアダミーメモリセルSDMCは、スペアビット線SBLおよび/SBLとそれぞれ接続される。
図2においては、第1番目および第m番目のメモリセル列および第1番目および第2番目のメモリセル行に対応するリードワード線RWL1,RWL2、ライトワード線WWL1,WWL2、ビット線BL1,/BL1,BLm,/BLmが代表的に示されるが、その他のメモリセルおよびメモリセル列においても、同様の構成が設けられている。
データ読出時において、ワード線ドライバ30は、行選択結果に応じて、各リードワード線RWLおよびダミーリードワード線DRWL0,DRWL1を選択的にHレベル(電源電圧Vcc1)に活性化する。具体的には、奇数行が選択されて、選択行の正規メモリセルおよびスペアメモリセルがビット線BL1〜BLmおよびスペアビット線SBLと接続される場合には、ダミーリードワード線DRWL1がさらに活性化されて、ダミーメモリセルDMC群およびスペアダミーメモリセルSDMCが、ビット線/BL1〜/BLmおよびスペアビット線/SBLと接続される。反対に、偶数行が選択される場合には、選択行のリードワード線に加えて、ダミーリードワード線DRWL0が活性化される。
ワード線ドライバ30は、データ書込時において、選択行のライトワード線WWLの一端を、電源電圧Vcc2と結合する。これにより、選択行のライトワード線WWL上に、ワード線ドライバ30から領域40へ向かう方向に、行方向のデータ書込電流Ipを流すことができる。一方、非選択行のライトワード線は、ワード線ドライバ30によって、接地電圧Vssと結合される。
メモリセル列にそれぞれ対応して、列選択を実行するためのコラム選択線CSL1〜CSLmが設けられる。さらに、冗長コラム11Cに対応して、スペアコラム選択線SCSLが配置される。列デコーダ25は、コラムアドレスCAのデコード結果、すなわち列選択結果に応じて、データ書込およびデータ読出時の各々において、コラム選択線CSL1〜CSLmおよびスペアコラム選択線SCSLの1本を選択的に活性化(Hレベルへ)する。なお、列選択の詳細については、後程詳細に説明する。
さらに、メモリアレイ10の周辺部において、相補のデータバスDBおよび/DBが配置される。また、図1に示した読出/書込制御回路50は、データ書込回路51Wと、データ読出回路51Rと、メモリセル列にそれぞれ対応して設けられるコラム選択ゲートCSG1〜CSGmと、冗長コラム11Cに対応して設けられるスペアコラム選択ゲートSCSGとを含む。以下においては、コラム選択線CSL1〜CSLmおよびコラム選択ゲートCSG1〜CSGmをそれぞれ総称して、単に、コラム選択線CSLおよびコラム選択ゲートCSGとも称する。
各コラム選択ゲートCSGは、データバスDBと対応するビット線BLとの間に電気的に結合されるトランジスタスイッチと、データバス/DBと対応するビット線/BLとの間に電気的に結合されるトランジスタスイッチとを有する。これらのトランジスタスイッチは、対応するコラム選択線CSLの電圧に応じてオン・オフする。すなわち、対応するコラム選択線CSLが選択状態(Hレベル)に活性化された場合には、各コラム選択ゲートCSGは、データバスDBおよび/DBを、対応するビット線BLおよび/BLのそれぞれと電気的に結合する。
スペアコラム選択ゲートSCSGも、コラム選択ゲートCSGと同様の構成を有し、スペアコラム選択線SCSLが選択状態(Hレベル)に活性化された場合に、スペアビット線SBLおよび/SBLを、データバスDBおよび/DBのそれぞれと電気的に結合する。
次に、MRAMデバイス1における列選択動作を説明する。列選択動作には不良コラムを置換救済するための冗長制御が含まれる。
図3は、図1に示された冗長制御回路105の構成を示すブロック図である。図3では、一例として、不良アドレスFADは、正規メモリセルMCおよびダミーメモリセルDMCの少なくとも一方に不良メモリセルが存在する不良コラムを示す(i+1)ビット(i:自然数)で構成されるものとする。なお、不良アドレスFADについて、そのうちの1ビットを特定するときは不良アドレスビットFAD<0>のように表記することとする。また、複数ビットをまとめて示すときには、不良アドレスビットFAD<0:i>のように表記することとする。この場合、FAD<0:i>は、FAD<0>〜FAD<i>を総括的に示している。本明細書において、同様の表記は、コラムアドレスCA,ロウアドレスRA等の複数ビットから構成される他の信号にも適用される。
図3を参照して、アドレス端子2には、不良アドレスビットFAD<0:i>と対応するコラムアドレスCAが入力される。コラムアドレスCAは、コラムアドレスビットCA<0>〜CA<i>を含む。
冗長制御回路105は、コラムアドレスビットCA<0>〜CA<i>にそれぞれ対応して設けられた一致比較ゲート107−0〜107−iと、論理ゲート108および109とを含む。プログラム回路100は、冗長制御回路105に対して、不良アドレスビットFAD<0:i>から構成される不良アドレスFADおよび冗長コラム活性化信号ACTを与える。冗長コラム活性化信号ACTは、不良メモリセルを置換救済するために冗長コラムの使用が指示される場合に、プログラム回路100に不揮発的に記憶された情報に基づいて、Hレベルに設定される。一方、正規メモリセルおよびダミーメモリセル中に不良メモリセルが存在しない場合には、冗長コラム活性化信号ACTはLレベルに維持される。
一致比較ゲート107−0〜107−iは、コラムアドレスCA<0:i>と不良アドレスFAD<0:i>の間で一致比較を実行する。たとえば、一致比較ゲート107−0は、コラムアドレスビットCA<0>および不良アドレスビットFAD<0>を比較して、両者が一致する場合にHレベルの信号を出力し、両者が不一致の場合にはLレベルの信号を出力する。論理ゲート108は、一致比較ゲート107−0〜107−iのそれぞれの出力間のAND演算結果を出力する。論理ゲート109は、論理ゲート108の出力とプログラム回路100からの冗長コラム活性化信号ACTとのAND論理演算結果を、スペアイネーブル信号SEとして出力する。
したがって、論理ゲート108の出力は、コラムアドレスビットCA<0:i>と不良アドレスビットFAD<0:i>とが完全に一致した場合、すなわちコラムアドレスCAと不良アドレスFADとが完全に一致したにHレベルに設定される。また、論理ゲート109から出力するスペアイネーブル信号SEは、当該冗長コラムの使用が指示されて、かつ不良アドレスFADおよびコラムアドレスCAが一致した場合にHレベルに設定される。
図示しないが、スペアイネーブル信号SEの反転信号はノーマルイネーブル信号として列デコーダ25へ伝達される。列デコーダ25は、ノーマルイネーブル信号がHレベルへ設定された場合には、コラムアドレスCAに基づいてコラム選択線CSL1〜CSLmの1本をHレベルへ活性化し、スペアコラム選択線SCSLはLレベルに非活性化する。これに対して、ノーマルイネーブル信号がLレベルへ設定された場合には、列デコーダ25は、スペアイネーブル信号SEに応答してスペアコラム選択線SCSLをHレベルへ活性化するとともに、各コラム選択線CSL1〜CSLmをLレベルへ非活性化する。
再び図2を参照して、メモリセル列にそれぞれ対応して、対応するビット線BLおよび/BLの他端側同士の間を短絡するためのトランジスタスイッチ62と、トランジスタスイッチ62のオン・オフを制御する制御ゲート66とが配置される。図2においては、ビット線BL1,/BL1およびBLm,/BLmにそれぞれ対応するトランジスタスイッチ62−1および62−mと、対応する制御ゲート66−1および66−mとが代表的に示される。各トランジスタスイッチ62のゲートには、対応する制御ゲート66の出力が入力される。各制御ゲート66は、対応するメモリセル列のコラム選択線CSLの電圧レベルと、データ書込動作時にHレベルに活性化される制御信号WEとのAND論理演算結果を出力する。
同様の構成が、冗長コラム11Cに対応して設けられる。すなわち、スペアビット線SBLおよび/SBLの他端側の間には、トランジスタスイッチ62−sが設けられ、トランジスタスイッチ62−sのゲートには、制御ゲート66−sの出力が与えられる。制御ゲート66−sは、スペアコラム選択線SCSLおよび制御信号WEの電圧レベルのAND論理演算結果を出力する。
したがって、データ書込動作時には、コラムアドレスCAに対応する選択列もしくは冗長コラム11Cにおいて、ビット線BLおよび/BLまたは、スペアビット線SBLおよび/SBLの一端同士は、トランジスタスイッチ62によって電気的に結合される。
また、各ビット線BL,/BLおよび各スペアビット線SBL,/SBLは、図示しないプリチャージスイッチによって、MRAMデバイス1のアクティブ期間において、少なくともデータ読出実行前の所定期間において、接地電圧Vssにプリチャージされる。一方、MRAMデバイス1のアクティブ期間のうちのデータ読出動作時およびデータ書込動作時においては、当該プリチャージスイッチはオフされて、各ビット線BL,/BLおよび各スペアビット線SBL,/SBLは、接地電圧Vss(プリチャージ電圧)から切離される。
図4は、MRAMデバイスにおける置換救済を説明するためのデータ読出動作およびデータ書込動作時の動作波形図である。
まず、データ書込時の動作について説明する。ワード線ドライバ30は、行デコーダ20の行選択結果に応じて、選択行に対応するライトワード線WWLを活性化して、電源電圧Vcc2と接続する。これにより、選択行のライトワード線WWLには、ワード線ドライバ30から領域40に向かう方向にデータ書込電流Ipが流される。一方、非選択行においては、ライトワード線WWLは非活性状態(Lレベル:接地電圧Vss)に維持されるので、データ書込電流は流れない。
コラムアドレスCAが不良アドレスFADと一致しない場合には、選択列のコラム選択線CSLが選択状態(Hレベル)に活性化されて、選択列のビット線BLおよび/BLの一端ずつは、データバスDBおよび/DBとそれぞれ結合される。さらに、対応するトランジスタスイッチ62がターンオンして、選択列のビット線BLおよび/BLの他端(コラム選択ゲートCSGの反対側)同士を短絡する。
一方、コラムアドレスCAが不良アドレスFADと一致した場合には、スペアコラム選択線SCSLが選択状態(Hレベル)に活性化されて、選択列のビット線BLおよび/BLに代えて、対応するスペアビット線SBLおよび/SBLの一端ずつが、データバスDBおよび/DBとそれぞれ結合される。さらに、トランジスタスイッチ62−sがターンオンして、対応するスペアビット線SBLおよび/SBLの他端(スペアコラム選択ゲートSCSGの反対側)同士を短絡する。
データ書込回路51Wは、データバスDBおよび/DBを、電源電圧Vcc2(Hレベル)および接地電圧Vss(Lレベル)のいずれか一方ずつに設定する。たとえば、書込データDINのデータレベルがLレベルである場合には、データバスDBにLレベルデータを書込むためのデータ書込電流−Iwが流される。データ書込電流−Iwは、コラム選択ゲートCSGまたはスペアコラム選択ゲートSCSGを介して、選択列のビット線BLまたは対応するスペアビット線SBLに供給される。
選択列のビット線BLまたは対応するスペアビット線SBLに流されるデータ書込電流−Iwは、ターンオンしたトランジスタスイッチ62によって折返される。これにより、他方のビット線/BLまたはスペアビット線/SBLにおいては、反対方向のデータ書込電流+Iwが流される。ビット線/BLまたはスペアビット線/SBLを流れるデータ書込電流+Iwは、コラム選択ゲートCSGまたはスペアコラム選択ゲートSCSGを介してデータバス/DBに伝達される。
書込データDINのデータレベルがHレベルである場合には、データバスDBおよび/DBの電圧設定を入換えることによって、反対方向のデータ書込電流を、選択列のビット線BL,/BLまたは対応するスペアビット線SBL,/SBLに流すことができる。
これにより、コラムアドレスCAが不良アドレスFADと一致しない場合には、対応するライトワード線WWLおよびビット線BL(/BL)の両方にデータ書込電流が流された正規メモリセル(選択メモリセル)がアクセス対象とされて、当該選択メモリセルへのデータ書込が実行される。一方、コラムアドレスCAが不良アドレスFADと一致した場合には、上記選択メモリセルと同一メモリセル行に属するスペアメモリセルSMCがアクセス対象とされる。すなわち、対応するライトワード線WWLおよびスペアビット線SBL(/SBL)の両方にデータ書込電流を流すことによって、スペアメモリセルSMCへのデータ書込が実行される。
データ書込時においては、リードワード線RWLおよびダミーリードワード線DRWL0,DRWL1は非選択状態(Lレベル)に維持される。
次に、データ読出動作について説明する。
データ読出時において、ワード線ドライバ30は、行デコーダ20の行選択結果に応じて、選択行に対応するリードワード線RWLをHレベルに活性化する。非選択行においては、リードワード線RWLの電圧レベルは非活性状態(Lレベル)に維持される。さらに、既に説明したように、選択行が偶数行および奇数行のいずれであるかに応じて、ダミーリードワード線DRWL0,DRWL1の一方が、選択行のリードワード線RWLと同様のタイミングでHレベルへ活性化される。
データ読出が開始され、選択行のリードワード線RWLがHレベルに活性化されて、対応するアクセストランジスタATRがターンオンすると、選択行に対応する正規メモリセルMCおよびスペアメモリセルSMCは、アクセストランジスタATRを介して、ビット線BL,/BLおよびスペアビット線SBL,/SBLと、接地電圧Vssとの間に電気的に結合される。
データ読出回路51Rは、データバスDBおよび/DBの各々を、電源電圧Vcc1でプルアップして、一定のセンス電流Isを供給する。
さらに、データ書込時と同様に、コラムアドレスCAに応じて、選択列のコラム選択線CSLまたは、対応するスペアコラム選択線SCSLが選択的に活性化(Hレベル)される。
コラムアドレスCAが不良アドレスFADと一致しない場合には、選択列のコラム選択線CSLの活性化に応答して、選択メモリセル(正規メモリセル)および選択メモリセルと同一メモリセル列に属するダミーメモリセルDMCのうちの1個がアクセス対象として、選択列のビット線BLおよび/BLの一方ずつを介して、データバスDBおよび/DBの一方ずつと接続される。データ読出回路51Rからのセンス電流Isによって、選択列のビット線BLおよび/BLの一方およびデータバスDB,/DBの一方には、トンネル磁気抵抗素子TMRの電気抵抗(Rmax,Rmin)、すなわち選択メモリセル記憶データのレベルに応じた電圧変化が生じる。同様に、選択列のビット線BL,/BLの他方およびデータバスDB,/DBの他方には、選択メモリセルと同一のメモリセル列に属するダミーメモリセルDMCの中間的な電気抵抗に応じた電圧変化が生じる。
たとえば、選択メモリセルの記憶データが、電気抵抗Rmaxに対応するレベルである場合には、選択メモリセルと結合されたビット線BLおよび/BLの一方には、ダミーメモリセルDMCと結合されたビット線BLおよび/BLの他方に生じる電圧変化ΔVmよりも大きい電圧変化ΔV1(ΔV1>ΔVm)が生じる。同様に、データバスDB,/DBにおいても、電圧変化ΔVb1およびΔVbmが生じる(ΔVbm>ΔVb1)。このようにして生じたデータバスDBおよび/DBの間の電圧差をデータ読出回路51Rによって検知増幅して、選択メモリセルの記憶データを読出データDOUTとして出力することができる。
一方、コラムアドレスCAが不良アドレスFADと一致した場合には、選択列のコラム選択線CSLに代えてスペアコラム選択線SCSLが活性化される。この結果、選択メモリセル(正規メモリセル)に代えて、選択メモリセルと同一メモリセル行に属するスペアメモリセルSMCがアクセス対象として、スペアビット線SBLおよび/SBLの一方を介して、データバスDBおよび/DBの一方と接続される。
同様に、選択列のダミーメモリセルDMCに代えて、当該ダミーメモリセルと同一ダミーメモリセル行に属するスペアダミーメモリセルSDMCがアクセス対象とされる。当該スペアダミーメモリセルSDMCは、当該ダミーメモリセルと共通のダミーリードワード線DRWL0もしくはDRWL1の活性化に応答してスペアビット線SBLおよび/SBLの他方と接続されて、センス電流Isを受ける。
このように、スペアメモリセルSMCおよびスペアダミーメモリセルSDMCは、正規メモリセルMCおよびダミーメモリセルDMCとの間で、メモリセル行およびダミーメモリセル行をそれぞれ共有しているので、共通のリードワード線RWL,ライトワード線WWL、およびダミーリードワード線DRWL0,DRWL1を用いて、スペアメモリセルSMCおよびスペアダミーメモリセルSDMCの行選択をも実行できる。すなわち、冗長コラム11C中において、スペアメモリセルSMCおよびスペアダミーメモリセルSDMCを選択するための専用の構成は不要となっている。
データ読出回路51Rからセンス電流Isを同様に供給することによって、スペアビット線SBLおよび/SBLの一方およびデータバスDB,/DBの一方には、選択メモリセルに対応するスペアメモリセルの記憶データ(電気抵抗Rmax,Rmin)に応じた電圧変化が生じる。また、スペアビット線SBL,/SBLの当該他方およびデータバスDB,/DBの他方には、ダミーメモリセルDMCがアクセス対象であるときと同様の電圧変化(ΔVm,ΔVbm)が生じる。
このように、コラムアドレスCAによって不良コラムが選択された場合でも、冗長コラム11Cに配置された、スペアメモリセルSMCおよびスペアダミーメモリセルSDMCをアクセス対象として、データ書込およびデータ読出を正常に実行できる。すなわち、冗長コラム11Cによって、不良メモリセルをメモリセル列単位で置換救済することができる。
なお、図4において、ビット線BL,/BLおよびスペアビット線SBL,/SBLのプリチャージ電圧を接地電圧Vssとしているので、非選択列において、選択行のリードワード線RWLの活性化に応答してターンオンしたアクセストランジスタを介して、ビット線BL,/BLおよびスペアビット線SBL,/SBLから放電電流が生じることがない。この結果、プリチャージ動作時のビット線およびスペアビット線の充放電による消費電力を削減できる。
また、データ書込回路51Wの動作電源電圧であるVcc2は、データ読出回路51Rの動作電源電圧であるVcc1よりも高く設定される。データ書込時において、選択メモリセルのトンネル磁気抵抗素子TMRを磁化するために必要なデータ書込電流Ip、±Iwは、データ読出に必要なセンス電流Isよりも大きいからである。たとえば、電源電圧Vcc2には、MRAMデバイス1外部から供給される外部電源電圧をそのまま適用し、さらに、この外部電源電圧を図示しない電圧降下回路によって降下させて、電源電圧Vcc1を発生する構成とすれば、上記のこれらの電源電圧Vcc1およびVcc2を効率的に供給することができる。
以上説明したように、実施の形態1に従う構成においては、ダミーメモリセルDMCの配置方向(行方向)と、スペアメモリセルSMCおよびスペアダミーメモリセルSDMCの配置方向(列方向)とが異なっているので、スペアメモリセルSMCおよびスペアダミーメモリセルSDMCの両方を含む冗長コラム11Cによって、正規メモリセルMCのみならずダミーメモリセルDMCについても、メモリセル列単位で不良を置換救済できる。
言換えれば、ダミーメモリセル行が形成されるメモリアレイ配置において、メモリセル行単位で置換救済する構成とすれば、上述したスペアメモリセルSMCおよびスペアダミーメモリセルSDMCのそれぞれについて独立の冗長ロウおよび、当該冗長ロウをそれぞれ選択するための独立の信号配線を設ける必要が生じる。特に、図2に示したように折返し型ビット線構成を採用した場合には、ダミーメモリセル行を置換するための2個の冗長ロウが必要となってしまうが、冗長コラム11Cによって、正規メモリセルMCおよびダミーメモリセルDMCの両方を置換救済可能な構成とすることにより、スペアメモリセルSMCおよびスペアダミーメモリセルSDMCの配置面積を削減して、メモリアレイの小面積化を図ることができる。
[実施の形態1の変形例1]
図5は、実施の形態1の変形例1に従うメモリアレイの構成を示す回路図である。
図5を参照して、実施の形態1の変形例1に従う構成においては、図2に示した実施の形態1に従うメモリアレイ構成と比較して、ダミーメモリセルDMCが、各メモリセル列ごとに1個ずつ配置される点が異なる。各メモリセル列において、正規メモリセルMCは、ビット線BL1,BL2,…BLmに接続され、ダミーメモリセルDMCが、もう一方のビット線/BL1,/BL2,…/BLmと固定的に接続される。
さらに、ダミーリードワード線DRWL0およびDRWL1の配置が省略され、ダミーメモリセルDMCの選択もコラム選択線CSL1〜CSLmによって実行される。すなわち、各ダミーメモリセルDMCにおいて、ダミーアクセストランジスタATRdのゲートは、対応するコラム選択線CSLと接続される。
冗長コラム11Cにおいても、正規メモリセルMCを置換するためのスペアメモリセルSMCはスペアビット線SBLと接続され、ダミーメモリセルDMCを置換するためのスペアダミーメモリセルSDMCはスペアビット線/SBLと接続される。スペアダミーメモリセルSDMCは、スペアコラム選択線SCSLによって選択される。
実施の形態1の変形例1に従う構成においては、さらに、データ書込を実行するための、反転ライトデータバス/WDBが備えられるとともに、トランジスタスイッチ62−1〜62−m,62−sに代えて、トランジスタスイッチ63−1〜63−m,63−sがそれぞれ設けられる。ビット線BL1〜BLmの各々は、トランジスタスイッチ63−1〜63−mをそれぞれ介して、反転ライトデータバス/WDBと接続される。スペアビット線SBLは、トランジスタスイッチ63−sを介して反転ライトデータバス/WDBと接続される。
トランジスタスイッチ63−1〜63−m,63−sのオン・オフは、トランジスタスイッチ62−1〜62−m,62−sと同様に、制御ゲート66−1〜66−m,66−sによってそれぞれ制御される。以下においては、トランジスタスイッチ63−1〜63−mを総称して、単にトランジスタスイッチ63とも称する。その他の部分の構成および動作は、実施の形態1と同様であるので、詳細な説明は繰り返さない。
データ書込において、選択列が不良メモリセルを含むか否かに応じて、選択列のコラム選択線CSLおよびスペアコラム選択線SCSLの一方が選択的に活性化される。
これに応じて、選択列が不良メモリセルを含まない場合には、選択列において、対応するコラム選択ゲートCSGおよびトランジスタスイッチ63がターンオンする。この結果、選択列のビット線BLは、データバスDBおよび反転ライトデータバス/WDBの間に電気的に結合される。これに対して、選択列が不良メモリセルを含む場合には、活性化されたスペアイネーブル信号SEに応答して、スペアコラム選択線SCSLが活性化されて、トランジスタスイッチ63−sおよびスペアコラム選択ゲートSCSGがターンオンして、スペアビット線SBLは、データバスDBおよび反転ライトデータバス/WDBの間に接続される。
この状態で、データ書込回路51Wは、図4で説明したのと同様に、書込データDINに応じて、データバスDBおよび反転ライトデータバス/WDBを、電源電圧Vcc2(Hレベル)および接地電圧Vss(Lレベル)の一方ずつに設定する。
データ読出時においては、トランジスタスイッチ63−1〜63−m,63−sの各々がターンオフされる。さらに、選択列が不良メモリセルを含むか否かに応じて、選択列のコラム選択線CSLおよびスペアコラム選択線SCSLの一方が選択的に活性化される。
この結果、選択列が不良メモリセルを含まない場合には、選択列のビット線BLおよび/BLを介して、選択メモリセルおよび対応するダミーメモリセルが、データバスDBおよび/DBとそれぞれ接続される。これに対して、選択列が不良メモリセルを含む場合には、スペアビット線SBLおよび/SBLを介して、選択メモリセルと同一メモリセル行のスペアメモリセルSMCおよびスペアダミーメモリセルSDMCが、データバスDBおよび/DBとそれぞれ接続される。
この状態で、データ読出回路51Rは、図4で説明したのと同様に、データバスDBおよび/DBへセンス電流Isを供給するとともに、データバスDBおよび/DB間の電圧差に応じて読出データDOUTを生成する。
したがって、実施の形態1の変形例1に従う構成においても、正規メモリセルMCに対応するメモリセル列と同様の構成を有する冗長コラム11Cを用いて、正規メモリセルMCおよびダミーメモリセルDMCの両方について置換救済を実行できる。
特に、実施の形態1の変形例1に従う構成においては、ダミーメモリセルDMCおよびスペアダミーメモリセルSDMCを列選択結果に基づいて選択しているので、非選択メモリセル列および非使用時の冗長コラム11Cにおいて、ダミーメモリセルDMCおよびスペアダミーメモリセルSDMCへの無用な通過電流の発生を防止して、消費電力の低減および高速動作化を図ることができる。また、同一のメモリセル列に配置された各正規メモリセルMC(またはスペアメモリセルSMC)と比較して相対的にアクセス頻度の高いダミーメモリセルDMC(またはスペアダミーメモリセルSDMC)について、不要なアクセスを回避して動作信頼性の向上を図ることもできる。
[実施の形態1の変形例2]
図6は、実施の形態1の変形例2に従うメモリアレイ構成を示す回路図である。
図6を参照して、実施の形態1の変形例2に従う構成においては、図2に示した実施の形態1に従うメモリアレイ構成と比較して、ダミーリードワード線DRWL0およびDRWL1に代えて、ダミーセル選択ゲートDCG1,/DCG1〜DCGm,/DCGmおよびスペアダミーセル選択ゲートDCGs,/DCGsが配置される点で異なる。
ダミーセル選択ゲートDCG1〜DCGmは、ビット線/BL1〜/BLmに接続されるダミーメモリセルDMCにそれぞれ対応して設けられ、スペアダミーセル選択ゲートDCGsは、スペアビット線/SBLに接続されるスペアダミーメモリセルSDMCに対応して設けられる。同様に、ダミーセル選択ゲート/DCG1〜/DCGmは、ビット線BL1〜BLmに接続されるダミーメモリセルDMCにそれぞれ対応して設けられ、スペアダミーセル選択ゲート/DCGsは、スペアビット線SBLに接続されるスペアダミーメモリセルSDMCに対応して設けられる。
以下においては、ダミーセル選択ゲートDCG1〜DCGmを総称して単にダミーセル選択ゲートDCGとも称し、ダミーセル選択ゲート/DCG1〜/DCGmを総称して単にダミーセル選択ゲート/DCGとも称する。
ダミーセル選択ゲートDCGの各々は、奇数行の選択時にHレベルに設定される制御信号RA0と,対応するコラム選択線CSLとのAND論理演算結果を、対応するダミーメモリセルDMC中のダミーアクセストランジスタATRdのゲートに出力する。一方、ダミーセル選択ゲート/DCGは、偶数行の選択時にHレベルに設定される制御信号/RA0(RA0の反転信号)と,対応するコラム選択線CSLとのAND論理演算結果を、対応するダミーメモリセルDMC中のダミーアクセストランジスタATRdのゲートに出力する。その他の部分の構成および動作は、実施の形態1と同様であるので、詳細な説明は繰り返さない。
このような構成とすることにより、データ読出時には、ダミーメモリセルDMCおよびスペアダミーメモリセルSDMCを列選択結果に基づいて選択した上で、選択メモリセル(または対応するスペアメモリセル)およびダミーメモリセルDMC(またはスペアダミーメモリセルSDMC)に対して、冗長制御を反映したアクセスを実行することができる。
したがって、実施の形態1の変形例1に従う構成と同様に、非選択メモリセル列および非使用時の冗長コラム11Cにおける、ダミーメモリセルDMCおよびスペアダミーメモリセルSDMCへの無用な通過電流の発生を防止して、消費電力低減、高速動作化、ならびにダミーメモリセルDMCおよびスペアダミーメモリセルSDMCの動作信頼性向上を図ることもできる。
[実施の形態1の変形例3]
図7は、実施の形態1の変形例3に従うメモリアレイ構成を示す回路図である。
図7を参照して、実施の形態1の変形例3に従う構成においては、メモリアレイ10は、2つのメモリブロックMBaおよびMBbに分割される。メモリブロックMBaおよびMBbの各々は、m個の正規メモリセル列と、冗長コラム11Cとを有する。
メモリブロックMBaにおいて、m個の正規メモリセル列にそれぞれ対応してビット線BL1〜BLmがそれぞれ配置され、冗長コラム11Cに対応してスペアビット線SBLが配置される。ダミーメモリセルDMCは、メモリセル列ごとに配置され、ビット線BL1〜BLmとそれぞれ接続される。
冗長コラム11Cは、列方向に沿って配置された、正規メモリセルMCを置換救済するためのスペアメモリセルSMCおよびダミーメモリセルDMCを置換救済するためのスペアダミーメモリセルSDMCを有する。スペアメモリセルSMCは、正規メモリセルMCとメモリセル行を共有するように配置され、スペアダミーメモリセルSDMCは、ダミーメモリセルDMCと同一のダミーメモリセル行を形成するように配置される。冗長コラム11Cにおいて、スペアメモリセルSMCおよびスペアダミーメモリセルSDMCは、スペアビット線SBLと接続される。
ビット線BL1〜BLmおよびスペアビット線SBLは、コラム選択ゲートCSGa1〜CSGamおよびスペアコラム選択ゲートSCSGaをそれぞれ介して、データバスDBと接続される。
正規メモリセルMCとスペアメモリセルSMCとで共有されるメモリセル行にそれぞれ対応して、リードワード線RWLa1,RWLa2,…およびライトワード線WWLa1,WWLa2,…が配置される。一方、複数のダミーメモリセルDMCおよびスペアダミーメモリセルSDMCを選択する構成として、メモリセル列にそれぞれ対応するダミー選択ゲートDSGa1〜DSGamおよび、冗長コラム11Cに対応するスペアダミー選択ゲートDSGsaが設けられる。
メモリブロックMBbもメモリブロックMBaと同様の構成を有する。すなわち、メモリブロックMBbにおいては、m個の正規メモリセル列にそれぞれ対応してビット線/BL1〜/BLmがそれぞれ配置され、冗長コラム11Cに対応してスペアビット線/SBLが配置される。ダミーメモリセルDMCは、メモリセル列ごとに配置され、ビット線/BL1〜/BLmとそれぞれ接続される。冗長コラム11Cにおいて、スペアメモリセルSMCおよびスペアダミーメモリセルSDMCは、スペアビット線/SBLと接続される。ビット線/BL1〜/BLmおよびスペアビット線/SBLは、コラム選択ゲートCSGb1〜CSGbmおよびスペアコラム選択ゲートをそれぞれ介して、データバス/DBと接続される。
さらに、メモリブロックMBbには、正規メモリセルMCとスペアメモリセルSMCとで共有されるメモリセル行にそれぞれ対応して、リードワード線RWLb1,RWLb2,…およびライトワード線WWLb1,WWLb2,…が配置される。また、複数のダミーメモリセルDMCおよびスペアダミーメモリセルSDMCを選択するために、メモリセル列にそれぞれ対応するダミー選択ゲートDSG1b〜DSGmbおよび、冗長コラム11Cに対応するスペアダミー選択ゲートDSGsbが設けられる。
コラム選択線CSL1〜CSLmおよびスペアコラム選択線SCSLは、メモリブロックMBaおよびMBbで共有されるように、列方向に沿って配置される。コラム選択ゲートCSGa1〜CSGamおよびCSGb1〜CSGbmは、対応するコラム選択線CSL1〜CSLmに応答してオン・オフし、スペアコラム選択ゲートSCSGa,SCSGbは、スペアコラム選択線SCSLに応答してオン・オフする。
メモリブロックMBa中のダミー選択ゲートDSG1a〜DSGmaは、メモリブロックMBbの選択時にHレベルに活性化されるアドレスビットRAxと、対応するコラム選択線CSL1〜CSLmとのAND論理演算結果を、対応するダミーメモリセルDMC中のダミーアクセストランジスタATRdのゲートに入力する。同様に、メモリブロックMBa中のスペアダミー選択ゲートDSGsaは、アドレスビットRAxおよびスペアコラム選択線SCSLのAND論理演算結果を、対応するスペアダミーメモリセルSDMC中のダミーアクセストランジスタATRdのゲートに入力する。
同様に、メモリブロックMBb中のダミー選択ゲートDSG1b〜DSGmbは、メモリブロックMBaの選択時にHレベルに活性化されるアドレスビット/RAx(RAxの反転信号)と対応するコラム選択線CSL1〜CSLmとのAND論理演算結果を、対応するダミーメモリセルDMC中のダミーアクセストランジスタATRdのゲートに入力する。同様に、メモリブロックMBb中のスペアダミー選択ゲートDSGsbは、アドレスビット/RAxおよびスペアコラム選択線SCSLのAND論理演算結果を、対応するスペアダミーメモリセルSDMC中のダミーアクセストランジスタATRdのゲートに入力する。
なお、図7においては、ダミーメモリセルDMCおよびスペアダミーメモリセルSDMCの配置を主に説明するために、データ読出に関連する回路のみを記載しているが、データ書込関連回路についても、各メモリブロックにおいて図5と同様の構成が設けられているものとする。
次に、データ読出時における動作を説明する。ここでは、一例として、選択メモリセルがメモリブロックMBaに含まれる場合について説明する。
データ読出時において、選択メモリセル列が不良メモリセルを含まないときには、選択列のコラム選択線CSLの活性化に応答して、メモリブロックMBaでは、選択列のビット線BLを介して選択メモリセルがデータバスDBと接続される。一方、メモリブロックMBbにおいては、選択メモリセル列のビット線/BLを介して、ダミーメモリセルDMCがデータバス/DBと接続される。
これに対して、選択メモリセル列が不良メモリセルを含んでいる場合には、当該選択列に対応するコラム選択線CSLに代えて、スペアコラム選択線SCSLが活性化されるので、メモリブロックMBaでは、スペアビット線SBLを介してスペアメモリセルSMCがデータバスDBと接続され、メモリブロックMBbでは、スペアビット線/SBLを介して、スペアダミーメモリセルSDMCがデータバス/DBと接続される。
この状態で、データバスDBおよび/DBにデータ読出回路51Rからセンス電流を供給し、データバスDBおよび/DB間の電圧差を検知することによって、選択メモリセルからのデータ読出を実行することができる。
なお、選択メモリセルがメモリブロックMBbに含まれる場合には、データバスDBおよび/DBへの接続関係が上記と入れ替わる。このようにして、メモリブロックに分割されたメモリアレイ構成においても、正規メモリセルMCおよびダミーメモリセルDMCの両方を各メモリブロックに配置された冗長コラム11Cによって置換救済して、実施の形態1およびその変形例1および2と同様の効果を享受することができる。
[実施の形態2]
実施の形態2においては、ダミーメモリセルが正規メモリセルと同様の構成および特性を有するように設計された場合における、ダミーメモリセルの効率的な置換方式について説明する。
図8は、実施の形態2に従うメモリアレイ構成および当該メモリアレイからのデータ読出構成を示す回路図である。
図8を参照して、実施の形態2に従う構成においては、図2に示したメモリアレイ構成と同様に、正規メモリセルMCおよびダミーメモリセルDMC#が折返し型ビット線構成に基づいて1行ごとに交互配置される。すなわち、図8に示した構成においては、図2に示された正規メモリセルMCおよびダミーメモリセルDMCの配置において、ダミーメモリセルDMCに代えてダミーメモリセルDMC#がダミーメモリセル行を形成するように配置されている。ダミーメモリセルDMC#は、正規メモリセルMCと同様の構成および形状を有するので、同一のメモリアレイ内に連続的に作製されたMTJメモリセルの一部を用いて構成できる。すなわち、ダミーメモリセルを作製するために特別の設計や製造工程を必要としないため、構造の複雑化によるチップ面積の増大およびメモリアレイの加工マージンの低下等といった問題を招くことがない。ダミーメモリセルDMC#は、所定の電気抵抗、たとえばRminを有するような方向に予め磁化される。
実施の形態2に従う構成においては、正規メモリセルMCと同様の特性を有するダミーメモリセルを参照してデータ読出を行なうために、データバスDBおよび/DBとデータ読出回路51Rとの間に抵抗調整部200がさらに設けられる。
抵抗調整部200は、接続切換回路210と、ダミー抵抗220とを有する。ダミー抵抗220は、センス入力ノード/Nsiに対して直列に接続される。ダミー抵抗220の電気抵抗は、実施の形態1およびその変形例におけるダミーメモリセルDMCの電気抵抗と、Rminとの差(好ましくはΔR/2)に相当する。たとえば、ダミー抵抗220を、ゲートに可変の制御電圧Vrdが与えられたMOSトランジスタで構成することにより、その電気抵抗を微調整可能となる。
接続切換回路210は、センス入力ノードNsiおよび/NsiとデータバスDBとの間に電気的にそれぞれ結合されるトランジスタスイッチ211および212と、センス入力ノードNsiおよび/Nsiとデータバス/DBとの間に電気的にそれぞれ結合されるトランジスタスイッチ213および214とを有する。トランジスタスイッチ211および214の各ゲートには、奇数行の選択時にHレベルに設定されるアドレス信号RA0が入力され、トランジスタスイッチ212および213の各ゲートには、偶数行の選択時にHレベルに設定されるアドレス信号/RA0が入力される。この結果、奇数行および偶数行選択時のいずれにおいても、センス入力ノードNsiに対して選択メモリセルが直列に接続され、センス入力ノード/Nsiに対してダミーメモリセルDMC♯が直列に接続される。
したがって、データ読出時には、行選択結果にかかわらず、ダミーメモリセルDMCと抵抗調整部200との合成電気抵抗は、“Rmin+ΔR/2(ダミー抵抗220)”に設定される。一方、選択メモリセルと抵抗調整部200との合成電気抵抗は、選択メモリセルの記憶データに応じて、RmaxおよびRminのいずれかであるので、データ読出回路51Rによって、センス入力ノードNsi,/Nsiにセンス電流を供給するとともに、センス入力ノードNsi,/Nsi間の電圧差を検知することによって、選択メモリセルおよびダミーメモリセル間の電気抵抗に応じたデータ読出を実行できる。
次に、実施の形態2に従う構成における冗長救済方式について説明する。
さらに、実施の形態2に従う構成においては、図2における冗長コラム11Cに代えて、正規メモリセル行およびダミーメモリセル行の置換救済に共用される冗長ロウ11Rが配置される。冗長ロウ11Rは、ビット線BL1〜BLmと接続されたスペアメモリセルSMCで構成されたもの(奇数行置換用)と、ビット線/BL1〜/BLmと接続されたスペアメモリセルSMCで構成されたもの(偶数行置換用)とを少なくとも1個ずつ設ける必要がある。
各スペアメモリセルSMCは、正規メモリセルMCと同様の構成および形状を有するので、同一のメモリアレイ内に連続的に作製されたMTJメモリセルの一部を用いて構成できる。各冗長ロウ11Rに対応して、スペアリードワード線SRWLおよびスペアライトワード線SWWLが配置される。図8には、奇数行置換用および偶数行置換用の1個ずつの冗長ロウ11Rと、対応するスペアリードワード線SRWL1、SRWL2およびスペアライトワード線SWWL1,SWWL2とが示される。その他の部分の構成は、実施の形態1と同様であるので詳細な説明は繰り返さない。なお、図8においても、ダミーメモリセルDMC#およびその置換救済方式を主に説明するために、データ読出に関連する回路のみを記載しているが、データ書込関連回路についても、図2と同様の構成が設けられているものとする。
実施の形態2に従う構成では、冗長ロウ11Rによって、正規メモリセルMCおよびダミーメモリセルDMC♯の両方を置換する必要があるので、冗長制御方式が実施の形態1とは異なってくる。
図9は、実施の形態2に従う冗長制御回路の構成を示す回路図である。
図9を参照して、実施の形態2に従う構成においては、プログラム回路100は、正規メモリセルMCの不良行を示す不良アドレスFAD(n)と、ダミーメモリセルDMCの不良行を示す不良アドレスFAD(d)の両方を記憶可能である。ただし、1つの冗長ロウ11Rによって、正規メモリセルMCおよびダミーメモリセルDMC♯の両方を置換することはできないため、プログラム回路100においては、不良アドレスFAD(n)およびFAD(d)のいずれか一方のみが記憶されているものとする。不良アドレスFAD(n)が記憶されている場合、すなわち正規メモリセルMCを置換救済する必要がある場合には、冗長ロウ活性化信号ACT(n)がHレベルへ活性化される。
これに対して、不良アドレスFAD(d)が記憶されている場合、すなわちダミーメモリセルDMCの不良を置換救済する必要がある場合には、冗長ロウ活性化信号ACT(d)がHレベルへ活性化される。なお、この場合には、各スペアメモリセルSMCに対して、ダミーメモリセルDMC#の所定の電気抵抗(Rmin)に対応した記憶データの書込を予め実行する必要がある。
不良アドレスFAD(n)は、正規メモリセルMCの不良が存在する不良ロウを示す(j+1)ビット(j:自然数)で構成されるものとする。一方、不良アドレスFAD(d)は、2個のダミーメモリセル行のいずれに不良が存在するかを示す1ビットで構成される。
実施の形態2に従う冗長制御回路105aは、アドレス一致比較回路120と、ダミーアドレス一致比較回路122と、論理ゲート124と、インバータ128とを含む。アドレス一致比較回路120は、図3に示した冗長制御回路105と同様の構成を有し、ロウアドレスRAおよび不良アドレスFAD(n)の間で(j+1)ビットのそれぞれにおいて一致比較を実行する。アドレス一致比較回路120は、冗長ロウ活性化信号ACT(n)が活性化(Hレベル)され、かつ、ロウアドレスRAおよび不良アドレスFAD(n)が一致したときに、スペアロウイネーブル信号SREをHレベルに活性化する。
ダミーアドレス一致比較回路122は、ロウアドレスRA中の偶数行/奇数行のいずれが選択されたかを示すアドレスビットRA<0>(たとえば、最下位ビット)と、不良アドレスFAD(d)との一致比較を実行する。ダミーアドレス一致比較回路122は、冗長ロウ活性化信号ACT(d)が活性化(Hレベル)され、かつ、アドレスビットRA<0>と不良アドレスFAD(d)が一致したときに、スペアダミーロウイネーブル信号SDREをHレベルに活性化する。
論理ゲート124は、スペアロウイネーブル信号SREおよびスペアダミーロウイネーブル信号SDREのOR演算結果をスペアイネーブル信号SEとして出力する。また、インバータ128は、スペアダミーロウイネーブル信号SDREを反転して、ノーマルダミーロウイネーブル信号NDREとして出力する。
行デコーダ20は、行アドレスプリデコーダ21と、論理ゲート22とを含む。行アドレスプリデコーダ21は、ロウアドレスRAを受けて、そのプリデコード結果(複数ビット)を出力する。論理ゲート22は、行アドレスプリデコーダ21から出力されたプリデコード結果のそれぞれとスペアロウイネーブル信号SREとの間のNOR演算結果をロウデコード信号RDとして出力する。ロウデコード信号RDは、ワード線ドライバ30へ伝達されて、リードワード線RWLおよびライトワード線WWLの選択に用いられる。一方、偶数行および奇数行の選択結果を示す制御信号RA0も、ダミーリードワード線DRWL0およびDRWL1の選択を実行するために、ワード線ドライバ30へ伝達される。
ロウデコード信号RDは、スペアロウイネーブル信号SREがHレベルに活性化されると、すなわちロウアドレスRAが不良アドレスFAD(n)と一致したときには、全ビットがLレベルに設定される。これに応じて、ワード線ドライバ30は、正規メモリセルに対応するリードワード線RWLおよびライトワード線WWLの各々を非活性化する。
これに対して、ロウアドレスRAと不良アドレスFAD(n)とが不一致のときには、ロウデコード信号RDは、行アドレスプリデコーダ21のプリデコード結果に応じて設定されて、ワード線ドライバ30は、選択行に対応するリードワード線RWL(データ読出時)もしくはライトワード線WWL(データ書込時)が活性化される。
ワード線ドライバ30は、さらに、スペアリードワード線SRWL1,SRWL2およびスペアライトワード線SWWL1,SWWL2の活性化を、制御信号RA0および冗長制御回路105aからのスペアロウイネーブル信号SREに基づいて制御する。具体的には、不良の正規メモリセル行を置換する場合、すなわちスペアロウイネーブル信号SREが活性化されたときには、制御信号RA0に基づいて、データ読出時にはスペアリードワード線SRWL1およびSRWL2の一方を選択的に活性化し、データ書込時にはスペアライトワード線SWWL1およびSWWL2の一方を選択的に活性化する。
これに対して、不良のダミーメモリセル行を置換する場合、すなわちスペアダミーロウイネーブル信号SDREが活性化された場合には、データ読出時には、ロウデコード信号RDに基づいて選択行のリードワード線RWLが活性化されるとともに、ダミーリードワード線DRWL0およびDRWL1に代えて、スペアリードワード線SRWL1およびSRWL2の一方が、制御信号RA0に応じて選択的に活性化される。これに対して、データ書込時には、ダミーメモリセルDMCへのアクセスが必要ないことから、スペアライトワード線SWWL1およびSWWL2の各々が非活性化(Lレベル)されたままで、ロウデコード信号RDに基づいて選択行のライトワード線WWLが活性化される。
このような冗長判定方式を採用することにより、正規メモリセルと同様の構成のダミーメモリセルがダミーメモリ行を形成するように配置されたメモリアレイ構成において、冗長ロウを構成するように効率的に配置されたスペアメモリセルSMCを共用して、不良の正規メモリセルMCおよびダミーメモリセルDMC#のいずれをも置換救済することができる。
[実施の形態2の変形例1]
図10は、実施の形態2の変形例1に従うメモリアレイ構成および当該メモリアレイからのデータ読出構成を示す回路図である。
図10を参照して、実施の形態2の変形例1に従う構成においては、図8に示した実施の形態2に従う構成と比較して、抵抗調整部200に代えて、抵抗調整部201が配置される点が異なる。抵抗調整部201は、抵抗調整部200と比較して、ダミー抵抗220がセンス入力ノードNsiに対してのみ並列に接続される点が異なる。ダミー抵抗220は、制御電圧Vrdに応じて電気抵抗Rddを有するものとする。その他の部分の構成および動作は実施の形態2と同様であるので詳細な説明は繰返さない。
既に説明したように、センス入力ノードNsiは、接続切換回路210によって、アドレス選択結果(奇数行/偶数行の選択)にかかわらず選択メモリセル(電気抵抗RmaxまたはRmin)と電気的に結合され、センス入力ノード/Nsiは、ダミーメモリセル(電気抵抗Rmin)と直列に接続される。したがって、ダミー抵抗220の電気抵抗Rddは、ダミーメモリセルDMC#の電気抵抗(すなわち、Rmin)が、選択メモリセルと抵抗調整部201との合成抵抗、すなわち、2種類の電気抵抗Rmax,Rminとダミー抵抗220(Rdd)との並列接続による合成抵抗である、(Rmin//Rdd)および(Rmax//Rdd)の中間レベルとなるように設定される。したがって、このような構成としても、実施の形態2と同様の効果を享受することができる。
[実施の形態2の変形例2]
図11は、実施の形態2の変形例2に従うメモリアレイ構成および当該メモリアレイからのデータ読出構成を示す回路図である。
図11を参照して、実施の形態2の変形例2に従う構成においては、図8に示した実施の形態2に従う構成と比較して、抵抗調整部200に代えて、抵抗調整部202が配置される点が異なる。抵抗調整部202は、抵抗調整部200と比較して、ダミー抵抗220に代えて、センス入力ノードNsiおよび/Nsiのそれぞれに対して直列に接続されるダミー抵抗221および222を有する点が異なる。
接続切換回路210によって、アドレス選択結果にかかわらず、ダミー抵抗221は選択メモリセルと直列に接続され、ダミー抵抗222はダミーメモリセルDMC#と直列に接続される。その他の部分の構成および動作は実施の形態2と同様であるので詳細な説明は繰返さない。
ダミー抵抗221,222の電気抵抗は、ダミーメモリセルDMC#と抵抗調整部202(ダミー抵抗222)との合成抵抗が、選択メモリセルの2種類の電気抵抗(Rmax,Rmin)と抵抗調整部202(ダミー抵抗221)との合成抵抗である2種類の電気抵抗の中間レベルとなるように設定される。たとえば、ダミーメモリセルの電気抵抗がRminに設定されているときには、ダミー抵抗221の電気抵抗をΔR/2とし、ダミー抵抗222の電気抵抗をΔRとすれば、下記(1)式のようにして、上記の条件を満足できる。
Rmin+ΔR/2<Rmin+ΔR<Rmax+ΔR/2 …(1)
図11には、このように設計されたダミー抵抗221および222の構成例が示される。ダミー抵抗221は、並列接続されたMOSトランジスタ223,224を有し、ダミー抵抗222は、ダミー抵抗221の半分の個数、すなわち1個の電界効果型トランジスタによって構成される。トランジスタ222〜224の各ゲートには、共通の制御電圧Vrdが入力される。これにより、ダミー抵抗221の電気抵抗をダミー抵抗222の電気抵抗の1/2に設定することができる。すなわち、ダミー抵抗222の電気抵抗がΔRとなるように制御電圧Vrdを調整すれば、これに追随して、ダミー抵抗221の電気抵抗をΔR/2に設定できる。したがって、このような構成としても、実施の形態2と同様の効果を享受することができる。
なお、実施の形態2およびその変形例(図8、9および11)においては、ダミーメモリセルの電気抵抗がRminに予め設定される場合について説明してきた。これは、MRAMデバイスの製造工程において、メモリアレイ10の作製後に実行される、図18に示した固定磁化層FLの磁化工程を終了時において、固定磁化層FLおよび自由磁化層VLの磁化方向が揃うため、ダミーメモリセルの電気抵抗がRminになるからである。したがって、ダミーメモリセルDMC#中の電気抵抗をRmaxに設定するためには、専用の磁化工程が新たに必要となってしまう。言換えれば、ダミーメモリセルDMC#の電気抵抗をRminとすることによって、ダミーメモリセル専用の新たな磁化工程が不要となる。
しかしながら、ダミーメモリセルDMC♯の電気抵抗をRmaxに予め設定する場合においても、実施の形態2およびその変形例に示す構成を適用することが可能である。このような場合には、図8および10の構成においては、ダミー抵抗220が接続されるセンス入力ノードを切換えればよく、図11の構成においては、ダミー抵抗221および222の配置を入換える構成とすれば、同様のデータ読出を実行することが可能である。
[実施の形態3]
実施の形態3においては、実施の形態1と同様のダミーメモリセルDMCが、ダミーメモリセル列を形成するように配置されたメモリアレイ構成における、ダミーメモリセルの効率的な置換方式について説明する。
図12は、実施の形態3に従うメモリアレイ構成を示す回路図である。
図12を参照して、実施の形態3に従う構成においては、m個の正規メモリセル列と、ダミーメモリセル列とが別々に配置される。m個の正規メモリセル列およびダミーメモリセル列にそれぞれ対応して、ビット線BL1〜BLmおよびダミービット線DBLがそれぞれ配置される。
正規メモリセルMCとダミーメモリセルDMCとはメモリセル行を共有するように配置される。すなわち、共通のリードワード線RWLおよびライトワード線WWLによって、正規メモリセルMCおよびダミーメモリセルDMCの行選択が実行される。
さらに、これらの正規メモリセルMCおよびダミーメモリセルDMC中の不良を置換救済するために、冗長ロウ11Rが配置される。冗長ロウ11Rは、行方向に沿って配置されたスペアメモリセルSMCおよびスペアダミーメモリセルSDMCを有する。スペアメモリセルSMCは、各メモリセル列においてビット線BLと接続され、ダミーメモリ列において、スペアダミーメモリセルSDMCは、ダミービット線DBLと配置される。冗長ロウ11Rに対しては、当該冗長ロウ11Rをデータ読出時およびデータ書込時にそれぞれ選択するためのスペアリードワード線SRWLおよびスペアライトワード線SWWLが配置される。スペアメモリセルSMCおよびスペアダミーメモリセルSDMCの各ゲートは、スペアリードワード線SRWLと接続される。
実施の形態3に従う構成においては、不良メモリセルまたは不良ダミーメモリセルの置換は、メモリセル行単位で実行される。すなわち、正規メモリセルMCおよびダミーメモリセルDMCの少なくとも一方に不良を有する不良ロウがアクセス対象に選択された場合は、当該選択行に代えて、冗長ロウ11Rがアクセス対象に指定される。すなわち、スペアリードワード線SRWL(データ読出時)またはスペアライトワード線SWWL(データ書込時)が不良ロウのリードワード線RWLまたはライトワード線WWLに代えて活性化される。この結果、不良ロウが選択されたデータ読出時には、選択列のビット線およびダミービット線DBLに対して、スペアメモリセルSMCおよびスペアダミーメモリセルSDMCをそれぞれ接続して、図2で説明したのと同様にデータ読出を実行することができる。
また、図5と同様の、反転ライトデータバス/WDB、トランジスタスイッチ63−1〜63−mおよび制御ゲート66−1〜66−mを配置することによって、不良ロウが選択されたデータ書込時には、選択列のビット線およびスペアライトワード線SWWLにデータ書込電流を流すことによって、選択メモリセルに変えてスペアメモリセルSMCへのデータ書込を実行できる。
以上説明したように、実施の形態3に従う構成においては、ダミーメモリセルDMCの配置方向(列方向)と、スペアメモリセルSMCおよびスペアダミーメモリセルSDMCの配置方向(行方向)とが異なっているので、スペアメモリセルSMCおよびスペアダミーメモリセルSDMCの両方を含む冗長ロウ11Rによって、正規メモリセルMCのみならずダミーメモリセルDMCについても、メモリセル行単位で不良を置換救済できる。
言換えれば、ダミーメモリセル列が形成されるメモリアレイ配置において、メモリセル列単位で置換救済する構成とすれば、上述したスペアメモリセルSMCおよびスペアダミーメモリセルSDMCのそれぞれについて独立の冗長コラムおよび、当該冗長コラムをそれぞれ選択するための独立の信号配線を設ける必要が生じるが、冗長ロウ11Rによって、正規メモリセルMCおよびダミーメモリセルDMCの両方を置換救済可能な構成とすることにより、スペアメモリセルSMCおよびスペアダミーメモリセルSDMCの配置面積を削減して、メモリアレイの小面積化を図ることができる。
[実施の形態4]
実施の形態4においては、正規メモリセルMCと同様の構成を有するダミーメモリセルDMC♯がダミーメモリセル列を形成するように配置されたメモリアレイ構成における、冗長救済構成について説明する。
図13は、実施の形態4に従うメモリアレイ構成を示す回路図である。
図13を参照して、実施の形態4に従う構成においては、図12に示されたメモリアレイ構成におけるダミーメモリセルDMCに代えて、ダミーメモリセルDMC#がダミーメモリセル列を形成するように配置されている。ダミーメモリセルDMC#については、図8で説明したのと同様であるので、詳細な説明は繰り返さない。すなわち、ダミーメモリセルDMC#中は、所定の電気抵抗、たとえばRminを有するような方向に予め磁化される。
m個の正規メモリセル列およびダミーメモリセル列にそれぞれ対応するビット線BL1〜BLmおよびダミービット線DBL、データバスDB,/DB、反転ライトデータバス/WDB、トランジスタスイッチ63−1〜63−mおよび制御ゲート66−1〜66−mについても、図12と同様に配置される。
また、正規メモリセルMCと同様の特性を有するダミーメモリセルを参照してデータ読出を行なうために、データバス/DBに対して直列に、図8に示したダミー抵抗220が接続される。図13に示すメモリアレイ構成においては、データ読出時に、データバスDBおよび/DBは、選択メモリセルおよびダミーメモリセルと、行選択結果にかかわらず固定的にそれぞれ接続されるので、接続切換回路210の配置は不要である。
次に、実施の形態4に従う構成における冗長救済方式について説明する。
さらに、実施の形態4に従う構成においては、図12における冗長ロウ11Rに代えて、正規メモリセル行およびダミーメモリセル行の置換救済に共用される冗長コラム11Cが配置される。冗長コラム11Cは、メモリセル行にそれぞれ対応して、列方向に沿って設けられた複数のスペアメモリセルSMCを有する。既に説明したように、各スペアメモリセルSMCは、正規メモリセルMCと同様の構成および形状を有している。
スペアメモリセルSMCは、正規メモリセルMCおよびダミーメモリセルDMCと共有されたリードワード線RWLおよびライトワード線WWLによって選択される。各スペアメモリセルSMCは、冗長コラム11Cに対応して設けられたスペアビット線SBLと接続される。
スペアビット線SBLは、スペアコラム選択ゲートSCSGを介してデータバスDBと接続され、スペアダミーコラム選択ゲートSDCGを介してデータバス/DBと接続される。スペアコラム選択ゲートSCSGは、スペアコラム選択線SCSLの活性化(Hレベル)に応答してオンする。スペアダミーコラム選択ゲートSDCGは、スペアダミーコラム選択線SDCSLの活性化(Hレベル)に応答してオンする。
実施の形態4に従う構成においても、実施の形態2に従う構成と同様に、正規メモリセルMCの不良有無(図9における冗長ロウ活性化信号ACT(n)に相当)、不良メモリセルを含むメモリセル列を示す不良アドレス(図9における不良アドレスFAD(n)に相当)、およびダミーメモリセル列の不良有無(図9における冗長ロウ活性化信号ACT(d))がプログラム回路100にプログラムされる。
そして、冗長制御回路は、図9に示したスペアロウイネーブル信号SREおよびスペアダミーロウイネーブル信号SDREに代えて、図示しないスペアコラムイネーブル信号SCEおよびスペアダミーコラムイネーブル信号SDCEを生成する。スペアコラムイネーブル信号SCEは、コラムアドレスCAが不良アドレスと一致したときにHレベルに設定され、その他ではLレベルへ非活性化される。スペアダミーコラムイネーブル信号SDCEは、ダミーメモリセルDMC#中に不良が存在し、ダミーメモリセル列を置換する必要がある場合にHレベルへ活性化される。また、スペアメモリセルSMCによるダミーメモリセルDMC#の置換救済がプログラムされる場合には、各スペアメモリセルSMCに対して、ダミーメモリセルDMC#の所定の電気抵抗(Rmin)に対応した記憶データの書込が予め実行される。
列デコーダ25は、コラムアドレスCAならびに、冗長制御回路からのスペアコラムイネーブル信号SCEおよびスペアダミーコラムイネーブル信号SDCE
に基いて、コラム選択線CSL1〜CSLm、ダミーコラム選択線DCSLおよびスペアダミーコラム選択線SCDSLを選択的に活性化(Hレベル)する。
具体的には、不良の正規メモリセル列を置換する場合、すなわちスペアコラムイネーブル信号SCEが活性化されたときには、データ読出およびデータ書込時のそれぞれにおいて、選択列のコラム選択線に代えてスペアコラム選択線SCSLを活性化する。
これに対して、不良のダミーメモリセル列を置換する場合、すなわちスペアダミーコラムイネーブル信号SDCEが活性化された場合には、データ読出時には、ダミーコラム選択線DCSLに代えてスペアダミーコラム選択線SDCSLが活性化される。一方、データ書込時には、ダミーメモリセルDMCへのアクセスが必要ないことから、スペアダミーコラム選択線SDCSLは非活性化(Lレベル)される。そして、正規メモリセル列へのデータ書込のためにコラムアドレスCAに基いて選択列のコラム選択線がそのまま活性化(Hレベル)される。
このような冗長判定方式を採用することにより、ダミーメモリセルDMC#に不良が発生しても、データ読出時に、当該不良ダミーメモリセルを置換するスペアメモリセルSMCをデータバス/DBへ接続できる。また、正規メモリセルMCに不良が発生しても、データ書込およびデータ読出時のそれぞれにおいて、不良コラムの正規メモリセルMCを置換するスペアメモリセルSMCをデータバスDBへ接続できる。
したがって、正規メモリセルと同様の構成のダミーメモリセルDMC#がダミーメモリ列を形成するように配置されたメモリアレイ構成において、冗長コラムを構成するように効率的に配置されたスペアメモリセルSMCを共用して、不良の正規メモリセルMCおよびダミーメモリセルDMC#のいずれをも置換救済することができる。
なお、データバス/DBに対して直列に接続されるダミー抵抗220に代えて、図10と同様にデータバスDBに対して並列にダミー抵抗220を接続する構成や、図11と同様にデータバスDBおよび/DBに対してダミー抵抗221および222をそれぞれ直列に接続する構成を用いても、同様の効果を得ることができる。あるいは、実施の形態2での説明で言及したように、上述のダミー抵抗とデータバスDB、/DBとの接続関係を反対にして、電気抵抗Rmaxを有するように各ダミーメモリセルDMC#を予め磁化してもよい。
[実施の形態5]
実施の形態5においては、シフトコラム冗長構成に基づく不良コラムの救済方式について説明する。
図14は、実施の形態5に従うメモリアレイ構成および当該メモリアレイからのデータ読出およびデータ書込構成を示す回路図である。
図14を参照して、実施の形態5に従う構成においては、並列にmビット(m:自然数)のデータが並列に読出または書込されるものとする。並列に入出力される書込データDIN(1)〜DIN(m)およびDOUT(1)〜DOUT(m)は、総括的に表記されたデータ端子4を構成するデータ入出力端子DP(1)〜DP(m)によって、MRAMデバイス外部と授受される。
全体の図示は省略するが、メモリアレイ10は、各々がmビットのデータ読出あるいはデータ書込を実行するための複数のブロックに分割される。これらのブロックの各々は、(m+1)個のメモリセル列を有する。(m+1)個のメモリセル列にそれぞれ対応してビット線対BLP1〜BLP(m+1)が設けられる。ビット線対BLP1〜BLP(m+1)の各々は、相補のビット線BLおよび/BLから構成される。
図2に示した構成と同様に、各メモリセル列において、正規メモリセルMCおよびダミーメモリセルDMCは、相補のビット線BL,/BLに対して、1行おきに交互に接続される。また、図示しないが、ビット線BLおよび/BLの一端側には、図2と同様のトランジスタスイッチ62および制御ゲート66が、各メモリセル列に対応して配置されているものとする。したがって、選択されたブロックの各メモリセル列において、データ読出時にはビット線BLおよび/BLは、選択メモリセルおよびダミーメモリセルDMCの一方ずつと接続され、データ書込時には、ビット線BLおよび/BLの当該一端同士が図示しないトランジスタスイッチによって接続される。
なお、図14においては、選択されたブロックのみを代表的に図示している。各ブロックに対して、選択時におけるデータ読出およびデータ書込は、以下の説明と同様に実行される。
メモリセル列単位でいわゆる「シフトリダンダンシ」を実行するために、選択ブロックの(m+1)個のメモリセル列にそれぞれ対応して、データノードNd(1)〜Nd(m+1)、リードアンプRAP(1)〜RAP(m+1)、およびライトドライバWRD(1)〜WRD(m+1)がそれぞれ設けられる。なお、以下においては、データノードNd(1)〜Nd(m+1)、リードアンプRAP(1)〜RAP(m+1)、およびライトドライバWRD(1)〜WRD(m+1)を総称して、データノードNd、リードアンプRAP、およびライトドライバWRDともそれぞれ表記する。
各リードアンプRAPは、選択されたブロック中の対応するビット線BLおよび/BLへセンス電流を供給するとともに、当該ビット線BLおよび/BL間の電圧差に応じた読出データを対応するデータノードNdへそれぞれ生成する。
各ライトドライバWRDは、シフトスイッチSSW(1)〜SSW(m)によって、対応するデータノードNdへ書込データが伝達された場合には、対応するビット線BLおよび/BLを書込データに応じてHレベル(電源電圧Vcc2)およびLレベル(接地電圧Vss)の一方ずつへ駆動する。この結果、対応するビット線BLおよび/BLに対して、伝達された記憶データに応じた方向のデータ書込電流を供給できる。これに対して、各ライトドライバWRDは、対応するデータノードNdへ書込データが伝達されない場合には、対応するビット線BLおよび/BLの各々をLレベル(接地電圧Vss)へ駆動する。この結果、対応するビット線BLおよび/BLに対してデータ書込電流は供給されない。
たとえば、各ブロックの(m+1)個のビット線対と、リードアンプRAP(1)〜RAP(m+1)およびライトドライバWRD(1)〜WRD(m+1)との間に、ブロック選択結果に応じてオン・オフする選択スイッチ(図示せず)を配置することによって、シフトリダンダンシに用いられる回路群を複数のブロック間で共有できる。
データ入出力端子DP(1)〜DP(m)にそれぞれ対応するシフトスイッチSSW(1)〜SSW(m)は、順番に配列されたデータノードNd(1)〜Nd(m+1)の隣接する2個ずつの間にそれぞれ配置される。シフトスイッチSSW(1)〜SSW(m)の各々は、対応する2個のデータノードの一方を、データ入出力端子DP(1)〜DP(m)の対応する1つと接続する。
シフトスイッチSSW(1)〜SSW(m)の接続方向は、冗長制御回路105bからの、冗長判定結果に基づいたシフト制御信号SF(1)〜SF(m)によってそれぞれ制御される。実施の形態5に従う構成においては、各ブロックにおいて1個余分に設けられた(m+1)個のメモリセル列を用いて、不良コラムをスキップするようにm個のメモリセル列を選択するシフトリダンダンシによって、メモリセル列を単位とする冗長救済が実行される。
たとえば、第1番目のシフトスイッチSSW(1)は、シフト制御信号SF(1)に応じて、データノードNd(1)およびNd(2)の一方をデータ入出力端子DP(1)と選択的に接続し、第m番目(最終)の、シフトスイッチSSW(m)は、シフト制御信号SF(m)に応じて、データノードNd(m+1)およびNd(m)の一方をデータ入出力端子DP(m)と選択的に接続する。以下においては、シフトスイッチSSW(1)〜SSW(m)を総称する場合には、単にシフトスイッチSSWとも表記する。
各シフトスイッチSSWは、不良が存在するメモリセル列に対応するデータノードNdを境に、その接続方向が変化する。たとえば、図14の構成において、第j番目(j:2〜(m+1)の自然数)のメモリセル列が不良メモリセルを含む場合には、シフトスイッチSSW(1)〜SSW(j−1)の接続方向は、ノーマル側(図14における上方向)に設定され、シフトスイッチSSW(j)〜SSW(m)の接続方向は、シフト側(図14における下方向)に設定される。また、第1番目のメモリセル列が不良メモリセル列を含む場合には、シフトスイッチSSW(1)〜SSW(m)の各々の接続方向は、シフト側(図14における下方向)に設定される。
これに対して、各メモリセル列に不良コラムが存在せず、シフトリダンダンシが不要である場合には、シフトスイッチSSW(1)〜SSW(m)の各々の接続方向はノーマル側(図14における上方向)に設定される。
図15は、実施の形態5に従う冗長制御回路の構成を示す回路図である。
図15を参照して、実施の形態5に従う構成においては、プログラム回路100は、不良コラムを含むブロックを示す不良アドレスFADと、当該ブロックの選択時に不良コラムをシフトリダンダンシによって救済するためのシフト制御信号SF(1)〜SF(m)の設定を不揮発的に記憶する。シフト制御信号SF(1)〜SF(m)は、上述したように不良コラムの位置に応じて設定される。
冗長制御回路105bは、プログラム回路100からの不良アドレスFAD(不良コラムを示す)と、アドレス端子2に入力されたアドレスADD(ブロック選択情報)との一致比較を実行するアドレス一致比較回路120と、セレクタ125とを含む。アドレス一致比較回路120は、不良アドレスFADおよびアドレス信号ADDが一致したとき、すなわち選択されたブロックが不良コラムを含むときには、スペアイネーブル信号SEをHレベルへ活性化し、それ以外のときにはLレベルへ非活性化する。
セレクタ125は、スペアイネーブル信号SEがHレベルに活性化されたときには、シフト制御信号SF(1)〜SF(m)をプログラム回路100でのプログラム値に基いて設定する。一方、スペアイネーブル信号SEがLレベルに活性化されているとき、すなわち選択されたブロックが不良コラムを含まないときには、各シフトスイッチSSWの接続方向がノーマル側になるように、シフト制御信号SF(1)〜SF(m)が設定される。
このような構成とすることにより、各ブロックにおいて、余分に設けられたメモリセル列を用いたシフトリダンダンシによって、正規メモリセルMCおよびダミーメモリセルDMCの両方を、メモリセル列単位で不良を置換救済できる。なお、図14においては、図2と同様のメモリセル配置に対してシフトリダンダンシを適用する冗長構成を示したが、図5〜7と同様のメモリセル配置に対しても、シフトリダンダンシを適用することが可能である。
[実施の形態6]
実施の形態6においては、実施の形態1〜実施の形態5において被置換対象として説明したダミーメモリセルDMC(DMC#)の不良検出を行なうためのテスト構成について説明する。
図16は、実施の形態6に従うダミーメモリセルのテスト回路を示す回路図である。
図16を参照して、メモリアレイ10は、図2と同様の構成を有する。したがって、通常のデータ読出時には、行選択および列選択結果に応じて、選択行のリードワード線RWL、ダミーリードワード線DRWL0またはDRWL1、および選択列のコラム選択線CSLを活性化することにより、データバスDBおよび/DBに対して、選択メモリセル(正規メモリセルMC)およびダミーメモリセルDMCの一方ずつが接続される。
実施の形態6に従う構成においては、データバスDBおよび/DBにそれぞれ対応してダミーメモリセルDMCの不良検出のためのダミー基準電位生成回路250aおよび250bが設けられる。
ダミー基準電位生成回路250aは、データバスDBおよび接地電圧Vssの間に直列に接続される、テストスイッチ260aおよびテスト抵抗265aを有する。テストスイッチ260aは、ゲートにテスト信号TSTaを受けるMOSトランジスタで構成される。テスト信号TSTaの活性化時において、テストスイッチ260aおよびテスト抵抗265aの電気抵抗の和が、ダミーメモリセルの不良検出テストに相応しいレベルとなるように、ダミー基準電位生成回路250aは設計される。
ダミー基準電位生成回路250bもダミー基準電位生成回路250aと同様に設計され、データバス/DBおよび接地電圧Vssの間に直列に接続される、テストスイッチ260bおよびテスト抵抗265bを有する。
ダミーメモリセルDMCの不良検出が実行されるテストモードにおいて、各リードワード線RWLおよびライトワード線WWLは非活性化され、ダミーリードワード線DRWL0,DRWL1の一方が活性化される。これに応答して、データバスDBおよび/DBの一方が、ダミーメモリセルDMCを介して接地電圧Vssでプルダウンされる。さらに、データバスDBおよび/DBの他方が、テスト抵抗265aまたは265bを介して接地電圧へプルダウンされるように、テスト信号TSTaおよびTSTbの一方が活性化される。
このような構成とすることにより、たとえば、テスト信号TSTaおよびTSTbの活性化時における、ダミー基準電位生成回路250a,250bの電気抵抗が、正規メモリセルの所定電気抵抗、すなわちRmaxまたはRminとなるように設計することにより、データバスDB,/DBの一方ずつに対して、被試験対象のダミーメモリセルの電気抵抗に応じた電圧、および、ダミー基準電位生成回路250a,250bによるテスト用基準電位をそれぞれ生じさせることができる。すなわち、当該テスト用基準電位は、設計値どおりの電気抵抗を有するダミーメモリセルDMCがデータバスDB,/DBに生じさせる電位とは異なるレベルに設計されている。
したがって、データ読出回路51RがデータバスDB,/DB間の電圧比較に基いて生成する読出データDOUTに基いて、ダミーメモリセルDMCの不良を検出できる。具体的には、ダミー基準電位生成回路250a,250bの電気抵抗と、ダミーメモリセルDMCの所定抵抗レベル(Rmin+ΔR/2)との大小関係に応じた極性を、当該読出データDOUTが有しているか否かによって、ダミーメモリセルDMCの不良を検出できる。
なお、実施の形態6に従うダミーメモリセルのテスト構成は、特にメモリアレイ10の構成に限定されず適用することができる。すなわち、テストモード時に、ダミーメモリセルDMCを接続可能なデータ線が存在すれば、当該データ線の比較対象として、図16に示したダミー基準電位生成回路250a,250bを設けることにより、同様の効果を享受することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1 MRAMデバイス、4 データ端子、10 メモリアレイ、11R 冗長ロウ、11C 冗長コラム、20 行デコーダ、25 列デコーダ、30 ワード線ドライバ、51W データ書込回路、51R データ読出回路、100 プログラム回路、105,105a,105b 冗長制御回路、200〜202 抵抗調整部、210 接続切換回路、220〜222 ダミー抵抗、250a,250b ダミー基準電位生成回路、260a,260b テストスイッチ、265a,265b テスト抵抗、BL,/BL ビット線、DB,/DB データバス、DCG,/DCG ダミーセル選択ゲート、DCGs,/DCGs スペアダミーセル選択ゲート、Nsi,/Nsi センス入力ノード、SBL,/SBL スペアビット線、/WDB 反転ライトデータバス、ADD アドレス信号、ATR アクセストランジスタ、ATRd ダミーアクセストランジスタ、BLP1〜BLPm ビット線対、CA コラムアドレス、CSG,CSGa,CSGb コラム選択ゲート、CSL コラム選択線、DBL ダミービット線、DCSL ダミーコラム選択線、DIN 書込データ、DMC ダミーメモリセル、DOUT 読出データ、DP(1)〜DP(m) データ入出力端子、DRWL0,DRWL1 ダミーリードワード線、DSG1a,DSG1b ダミー選択ゲート、DSGsa,DSGsb スペアダミー選択ゲート、FAD 不良アドレス、Ip データ書込電流、Is センス電流、MBa,MBb メモリブロック、MC メモリセル(正規メモリセル)、RA ロウアドレス、RAP リードアンプ、RD ロウデコード信号、RWL リードワード線、SBL,/SBL スペアビット線、SCDSL スペアダミーコラム選択線、SCSL スペアコラム選択線、SDMC スペアダミーメモリセル、SE スペアイネーブル信号、SF(1)〜SF(m) シフト制御信号、SMC スペアメモリセル、SRWL,SRWL0,SRWL1 スペアリードワード線、SSW(1)〜SSW(m) シフトスイッチ、SWWL,SWWL0,SWWL1 スペアライトワード線、TB トンネルバリア、TMR トンネル磁気抵抗素子、TMRd ダミー抵抗素子、WRD 各ライトドライバ、WWL ライトワード線。