JP3158419B2 - マイクロコンピュータ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】

この発明はメロディ発生機能を有するマイクロコンピ
ュータ、特にそのメロディの演奏制御に関する。

【０００２】

【従来の技術】

従来のメロディ発生機能を有するマイクロコンピュー
タにおいては、メロディ発生装置としては主として音程
発生装置だけを有し、その制御はマイクロコンピュータ
を制御するプログラムを記憶した記憶装置に記憶され
た、メロディ発生用の制御プログラムにより行なわれて
いた。

【０００３】

【発明が解決しようとする課題】

このため、従来のこの種のマイクロコンピュータは次
のような課題を有する。 （１）メロディの発生には多量の制御プログラムを必要
とするため、マイクロコンピュータのそれ自体の制御も
含めると多量のプログラムを格納することができる大容
量の記憶装置を必要とする。このことは、システムのコ
ストアップにつながる。

【０００４】 （２）メロディ演奏中は他の制御を行なうことは難し
く、そのため、システム外部からの要求に対し、即座に
応答することができない。即ち、長いメロディを演奏す
ることはできない。

【０００５】 この発明の目的は、このような課題を解決するために
なされたものであり、低価格でかつ、メロディ演奏中で
も外部からの要求に即座に応答することのできるマイク
ロコンピュータを提供することにある。

【０００６】

【課題を解決するための手段】

（１）この発明に係るマイクロコンピュータは、CPU
と、メロディ信号を出力するメロディ発生装置と、前記
CPUに入出力されるデータを転送するデータバスとを有
し、前記メロディ発生装置は、次の（ａ）〜（ｆ）を備
えている。 （ａ）少なくとも音階データ、音符長データ及びメロデ
ィ終了の有無を示すエンドデータを含むメロディデータ
を記憶するメロディデータ記憶装置。 （ｂ）メロディデータの音階データに基づいて音程信号
を出力する音程発生装置。 （ｃ）メロディデータの音符長データに基づいて音符長
信号を発生する音符長発生装置。 （ｄ）前記CPUからの初期アドレス信号を入力してその
初期アドレス信号をメロディデータ記憶装置の読み出し
アドレスとして供給すると共に、その初期アドレス信号
に続くアドレスを前記音符長信号に基づいたタイミング
でメロディデータ記憶装置のアドレス信号として出力す
るアドレス指定装置。 （ｅ）前記メロディデータ記憶装置からのメロディデー
タと前記データバスからのメロディデータとを入力して
前記CPUの指令に基づいていずれか一方を選択し出力す
るデータ選択装置。 （ｆ）前記データ選択装置からのメロディデータを入力
し、一時記憶した後に音程発生装置に音階データを出力
し、音符長発生装置に音符長データを出力する一時記憶
装置。

【０００７】 （２）また、アドレス指定装置は、CPUから初期アドレ
ス信号が設定されるアドレスレジスタと、このアドレス
レジスタの初期アドレス信号をプリセット値としてセッ
トし、音符長信号に基づいた信号が入力する度にカウン
トアップ（又はカウントダウン）していくアドレスカウ
ンタとから構成されている。

【０００８】 （３）また、制御装置は、CPUからメロディ発生装置の
演奏開始又は停止を指示するメロディ制御信号を少なく
とも入力して設定するメロディ制御レジスタと、メロデ
ィ終了信号を入力し、演奏開始指令信号の入力によりメ
ロディ発生装置を構成する各装置の作動を開始させ、演
奏停止指令信号及びメロディ終了信号によりその作動を
停止させるオン／オフ制御回路とを有する。

【０００９】 （４）また、この発明のマイクロコンピュータは、CP
U、データバス及びメロディ発生装置の上述の全ての装
置が、ワンチップ上に構成される。

【００１０】 （５）ところで、前記のメロディ制御レジスタに代え
て、メロディ制御レジスタをCPUの制御する記憶装置と
同一のアドレス空間内にある記憶装置により構成しても
よい。

【００１１】 （６）また、アドレスレジスタに代えて、アドレスレジ
スタをCPUの制御する記憶装置と同一のアドレス空間内
にある記憶装置により構成してもよい。

【００１２】 （７）また、アドレスレジスタは、メロディの演奏順序
に従ったメロディデータ記憶装置の複数のアドレスを格
納し、メロディ終了が入力する度にその順序に従ったア
ドレスをアドレスカウンタにプリセット値としてセット
させる演奏順序記憶装置を有する構成にしてもよい。

【００１３】

【作用】

（１）この発明においては、データ選択装置にはメロデ
ィデータ記憶装置からのメロディデータとデータバスか
らのメロディデータとが入力して、CPUの指令に基づい
ていずれか一方を選択し出力し、一時記憶装置は音階発
生装置に音階データを出力し、音符長発生装置に対して
音符長データを出力する。このようにメロディデータ記
憶装置からのメロディデータとデータバスからのメロデ
ィデータとを適宜利用することができるので、自由度の
高いメロディを演奏することができる。

【００１４】 （２）また、アドレス指定装置においては、アドレスレ
ジスタはCPUから初期アドレス信号が設定され、アドレ
スカウンタはこのアドレスレジスタの初期アドレス信号
をプリセット値としてセットし、音符長信号に基づいた
信号が入力する度にカウントアップ（カウントダウン）
してメロディデータ記憶装置の読み出しアドレスを更新
していく。

【００１５】 （３）また、制御装置において、メロディ制御レジスタ
はCPUからメロディ発生装置の演奏開始又は停止を指示
するメロディ制御信号を入力して設定し、オン／オフ制
御回路は演奏開始指令信号の入力によりメロディ発生装
置を構成する各装置の作動を開始させ、演奏停止指令信
号及びメロディ終了信号によりその作動を停止させる。

【００１６】 （４）また、CPU、データバス及びメロディ発生装置の
上述の全ての装置が、ワンチップ上に構成されるので、
小型化が可能になっている。

【００１７】 （５）また、メロディ制御レジスタをCPUの制御する記
憶装置と同一のアドレス空間内にある記憶装置により構
成した場合には、CPUによりそのメロディ制御レジスタ
を直接制御することができる。

【００１８】 （６）また、アドレスレジスタをCPUの制御する記憶装
置と同一のアドレス空間内にある記憶装置により構成し
た場合においても、CPUによりそのアドレスレジスタを
直接制御することができる。

【００１９】 （７） また、アドレスレジスタが演奏順序記憶装置を
有する場合には、メロディ終了信号が入力する度にその
順序に従ったアドレスをアドレスカウンタにプリセット
値としてセットさせる。従って、複数の曲目が順次連続
して演奏されることになるが、その間CPUが演奏曲目に
対応してアドレスの入力を必要とせず、CPUの負担が軽
くなる。

【００２０】

【実施例】

図１はこの発明の一実施例に係るマイクロコンピュー
タのハード構成を示すブロック図である。マイクロコン
ピュータ10は、CPU12、ROM14、発振回路16、システムリ
セット制御回路18、RAM20、メロディ発生装置22、割り
込み発生器24、入出力ポート26、出力ポート28、データ
バス30、アドレスバス32、割り込み制御線34、選択制御
線36等から構成されている。なお、このマイクロコンピ
ュータには他の構成、例えばLCDドライバ、計時タイ
マ、ストップウオッチタイマ、アナログコンパレータ等
を含んでいるが、この発明に直接関係がないので省略し
てある。

【００２１】 図２はメロディ発生装置22の詳細を示したブロック図
である。メロディアドレス設定レジスタ（以下アドレス
レジスタという）102はメロディデータ記憶装置（以下
メロディROMという）106に記憶されているメロディの開
始アドレスを設定する。つまり、CPU12の命令に基づい
てデータバス30を介してメロディの開始アドレスを書き
込み或いは読み出しをすることができる。

【００２２】 メロディアドレスカウンタ（以下アドレスカウンタと
いう）104はメロディROM106のアドレスバス105を介して
メロディROM106のアドレスを指定するカウンタであり、
アドレス増加信号117をカウントし、１カウント毎にメ
ロディROM106のアドレスを１番地ずつ進める機能をもっ
ている。また、アドレスレジスタ102に設定されたメロ
ディ開始アドレスは、必要に応じてメロディアドレスバ
ス103を介してアドレスカウンタ104に書き込まれる。メ
ロディROM106が、一つのアドレスに書き込まれるデータ
の形式が次に実行されるアドレスを含む記憶装置であれ
ば、このアドレスカウンタ104は必要ない。メロディROM
106は発生すべきメロディの情報の内、少なくとも音
階、音符長、メロディ終了の情報を記憶している。

【００２３】 図３はメロディROM106に格納されている１音符のデー
タフォーマットを示す説明図である。図示のように、エ
ンドデータ、音程アドレスデータ、音符長データ及びア
タックデータから構成されている。音符長データは音符
長データバス115に、また、音階アドレスデータは音階
データバス121に出力される。

【００２４】 曲終了信号発生回路108はメロディROM106からのエン
ドデータを入力した後音符長発生回路116からのアドレ
ス増加信号117を入力すると、そのメロディの演奏が終
了したものとしてメロディ終了信号を109を発生し、制
御回路110及びメロディ割込み発生回路118に出力する。

【００２５】 図４は制御回路110の構成を示したブロック図であ
る。この制御回路110は、各種の制御データ、例えばメ
ロディの開始、停止の情報等を格納するメロディ制御レ
ジスタ140と、メロディー終了信号に基づいてオン／オ
フ制御されるオン／オフ制御回路142とから構成されて
いる。メロディ制御レジスタ140はデータバス30に接続
されており、CPU12の命令により書き込み、読み出しが
制御される。メロディ制御レジスタ140のMELCレジスタ
の出力はメロディー終了信号と共にオン／オフ制御回路
142に入力し、そしてオン／オフ制御回路142からオン制
御信号又はオフ制御信号が出力する。また、TEMPレジス
タからはテンポ制御信号が出力し、CLKC0レジスタ及びC
LKC1レジスタからは演奏速度制御信号が出力される。

【００２６】 分周回路112は制御回路110からの演奏速度制御信号を
入力すると共に、ゲート回路120を介して入力されるク
ロック信号を入力して、このクロック信号を演奏速度制
御信号に基づいて分周して分周信号を出力する。ここ
で、ゲート回路120には制御回路110からのオン・オフ制
御信号がゲート制御信号として入力しており、ゲート信
号がオフの時には分周回路112にはクロック信号が供給
されず、従って演奏は行われないことになる。

【００２７】 テンポ発生回路114は、分周回路112からの分周出力と
制御回路110からのテンポ制御信号が入力して、テンポ
制御信号に対応した周波数のクロック信号を生成して音
符長発生回路116に出力する。

【００２８】 音符長発生回路116は、音符長データバス115からの音
符長データとクロック信号とを入力して音符長信号を発
生する。即ち、音符データに相当する時間を経過する度
にアドレス増加信号117をアドレスカウンタ104及び曲終
了信号発生回路108に出力する。この音符長発生回路116
は、音符長データバス115をセット信号とするカウント
値設定可能なカウンタ（プリセッタブルカウンタ）で構
成し、テンポ発生回路114からのクロック信号が入力す
る度にカウントアップしてプリセット値に達したらアド
レス増加信号117を出力する。

【００２９】 曲終了信号発生回路108はメロディデータのエンドデ
ータが“1"にセットされていることを検出した後、アド
レス増加信号117を入力したタイミングで上述の曲終了
信号109をメロディ割込み発生回路118及び制御回路110
に出力する。メロディ割込み発生回路118はメロディ終
了時に曲終了信号発生回路108から出力されるメロディ
終了信号109を受け、メロディ終了割り込み信号119を割
込み発生装置24に出力する。 音階ROM122にはメロディROM106に記憶された音階アド
レスデータが音階データバス121を介してアドレス信号
として入力してそのアドレス信号に対応した種々の音階
が読み出されて音程データバス125を介して音程発生回
路126に出力する。音程発生回路126は音程データバス12
5からの音程データを設定値とするカウント値設定可能
なカウンタ（プリセッタブルカウンタ）で構成される。
周波数逓倍回路124はゲート回路120を介してクロック信
号を入力してそれを逓倍して音程発生装置126に出力す
る。メロディ出力制御回路128は音程発生回路126の出力
即ち音程出力を増幅してメロディ出力129として出力す
る。そして、このメロディ出力129は演奏器具（図示せ
ず）に演奏動作をさせる。

【００３０】 この実施例のマイクロコンピュータは上述のように構
成されており、例えば次に示すようなメロディの制御を
CPU12の負荷を少なくして実行することができる。 （ａ）１曲演奏モード（一連のメロディを１回自動演
奏） （ｂ）連続演奏モード（一連のメロディを繰り返し自動
演奏又は複数の一連のメロディを組み合わせて１つのメ
ロディを演奏） （ｃ）強制演奏モード（演奏途中メロディの強制メロデ
ィ変更又は停止） それぞれの演奏方法について以下に詳細に示す。

【００３１】 （ａ）１曲演奏モード； 図５はこの演奏モードにおけるCPU12の動作を示すフ
ローチャートである。なお、メロディROM106の一部に
は、一連のメロディが構成されるように、連続したアド
レスにそのメロディを構成する音符の情報（図３参照）
が書き込まれているものとする（このことは後述する演
奏モードにおいても同様であるものとする）。

【００３２】 （１）CPU12の命令によりアドレスレジスタ102に演奏希
望メロディのメロディROM106におけるメロディ開始アド
レス（一連のメロディの最初の音符に関する情報が書き
込まれているアドレス）をセットする。

【００３３】 （２）CPU12の命令により制御回路110のMELCレジスタに
メロディ開始情報である“1"をセットする。このメロデ
ィ開始情報はオン／オフ制御回路142を介して演奏開始
信号として出力される。そして、例えばゲート回路120
を開いてクロック信号が分周回路112及び周波数逓倍回
路124に出力する。また、アドレスレジスタ102に設定さ
れたメロディ開始アドレスがアドレスカウンタ104に書
き込まれ、その結果メロディROM106のアドレスは演奏希
望メロディの開始アドレスに設定され、そのアドレスに
書き込まれているメロディデータに基づいてメロディ演
奏が開始される。指定されたアドレスの音階アドレスデ
ータが音階ROM122に出力してそのアドレスデータに応じ
たアドレスの音階信号が音階ROM122から読み出され、そ
して音階データバス125を介して音程発生回路126に入力
する。そして、音程発生回路126は音階信号を音程信号
とて出力し、その出力がメロディ出力制御回路128で増
幅されてメロディ出力129として出力し、演奏がなされ
る。

【００３４】 また、指定されたアドレスに記憶されている音符長デ
ータは音符長発生回路116に入力してセットされ、そし
てその音符長データをテンポ発生回路114からのクロッ
ク信号に基づいてカウントダウンして零になると（或い
はカウントアップしてその音符長データに相当する値に
達すると）アドレス増加信号117を出力する。アドレス
カウンタ104はそれを受けてメロディROM106のアドレス
を１番地進める。 この動作を繰り返してメロディROM106に記憶されてい
る一連のメロディがマイクロコンピュータの関与無しに
自動的に演奏される。

【００３５】 （３）一連のメロディが終了するまでに、CPU12の命令
により制御装置110のMELCレジスタに演奏停止情報であ
る“0"をセットしておく。

【００３６】 図６はこの時のタイミングチャートである。この“0"
をセットした時点では、オン／オフ制御回路142にまだ
メロディ終了信号109が入力されないため、演奏は停止
されない。

【００３７】 （４）アドレスカウンタ104により指定されたアドレス
のメロディROM106のメロディデータのエンドデータに
“1"がセットされていると、そのデータが一連のメロデ
ィの最終音符アドレスであるとして、曲終了信号発生回
路108は音符発生回路116からのアドレス増加信号117を
入力したタイミング、すなわち最終音符を演奏終了した
タイミングでメロディ終了信号109を出力する。

【００３８】 その結果、オン／オフ制御回路142はメロディ終了信
号109を入力して演奏を停止させる演奏停止信号を発生
させて、メロディ発生装置22に含まれる上述の各装置を
停止させる。また同時に、メロディ割り込み発生回路11
8ではメロディ終了信号109を受けてCPU12にメロディ終
了を知らせるメロディ終了割り込み信号119を発生す
る。

【００３９】 このメロディ終了割り込み信号119は割り込み発生回
路24を介してCPU12に入力し、割り込みが許可される
と、CPU12においてメロディサブルーチンにジャンプし
て割り込みフラグを読みだしてクリアし、次にイネーブ
ルにしてリターンする。

【００４０】 以上のようにCPU12の命令によりアドレスレジスタ102
に演奏希望メロディの開始アドレスを設定し、制御回路
110のMELCレジスタにメロディの開始情報又は停止情報
を書き込むだけで、演奏希望メロディが自動的に演奏さ
れ、終了するので、CPU12のメロディ演奏に対する負荷
は非常に小さいものとなる。 （ｂ）連続演奏モード；

【００４１】 図７はこの連続演奏モードにおけるCPU12の動作を示
すフローチャートである。 （ｂ−１）一連のメロディを繰り返し自動演奏する場合
（なお、この演奏モードにおいては第７図の破線で囲ん
だ部分の処理は省略される。） （１）CPU12の命令によりアドレスレジスタ102に繰り返
し演奏希望メロディのメロディROM106における開始アド
レス（繰り返しメロディの最初の音符に関する情報が書
き込まれているアドレス）を書き込む。

【００４２】 （２）CPU12の命令により制御装置110のMELCレジスタに
メロディ開始の情報である“1"をセットする。この操作
によりメロディ開始の情報がオン／オフ制御回路140か
ら出力される。そして、メロディ発生装置22の各装置が
演奏開始することのできる状態になり、アドレスレジス
タ102に設定されたメロディ開始アドレスがアドレスカ
ウンタ104に書き込まれ、その結果メロディROM106のア
ドレスは演奏希望メロディの開始アドレスに設定され、
メロディ演奏が開始される。このメロディ演奏における
動作は上述のモードにおける動作と同様である。

【００４３】 （３）メロディROM10のアドレスが自動的に進み、エン
ドデータに“1"がセットされている最終アドレスが指定
されると上述のモードの場合と同様にして曲終了信号多
発生回路108からメロディ終了信号109が出力され、制御
装置110とメロディ割り込み発生回路118に入力する。制
御装置110は、この時点では制御装置110のMELCレジスタ
にメロディ開始の情報である“1"がセットされたままで
あり、メロディ停止の情報である“0"がセットされてい
ないため、アドレスレジスタ102に設定されているアド
レスをアドレスカウンタ104に書き込むオン制御信号を
を出力する。

【００４４】 このとき、アドレスレジスタ102にはメロディ開始情
報を制御装置110のMELCレジスタにセットした時と同じ
アドレスが設定されているため、アドレスカウンタ104
を介して送り出されるアドレスバス105のアドレスデー
タは再び繰り返し希望メロディの開始アドレスとなる。
即ち、繰り返し希望メロディが繰り返し演奏されること
になる。

【００４５】 図８はこの時の動作を示すタイミングチャートであ
る。 また、繰り返し希望メロディが１回演奏、終了される
毎にメロディ終了割り込み信号119が発生するため、上
述のモードの場合と同様にしてCPU12に割り込みがかけ
られ、CPU12は演奏回数ｎをインクリメントする。

【００４６】 （４）CPU12において、演奏回数ｎが設定されている希
望演奏回数Ｎ−１に達すると、CPU12の命令により制御
装置110のMELCレジスタに演奏停止情報である“0"をセ
ットする。その結果、その現在演奏されている繰り返し
希望メロディが演奏された後、メロディ発生装置22はそ
の演奏動作を停止する。この場合の動作は、上述の１曲
演奏モードの（３），（４）に記載した動作と同じであ
る。

【００４７】 （ｂ−２）複数の一連のメロディを組み合わせて１つの
メロディを演奏する場合。 上述の（ｂ−１）の演奏動作において、アドレスレジ
スタ102に設定するアドレスをメロディ終了割り込み信
号119が発生した後変更すると、繰り返し演奏ではな
く、新たなメロディを続けて演奏することができる。

【００４８】 つまり、図７に示すようにMELCレジスタに“1"をセッ
トした後、CPU12は次の演奏曲目のアドレスをデータバ
ス30を介してアドレスレジスタ102に予めセットしてお
く。そして、最初のメロディーの演奏が終了して曲終了
信号発生回路108がメロディ終了信号109を出力すると、
その時にアドレスレジスタ102にセットされている次の
演奏曲目のアドレスがアドレスカウンタ104にセットさ
れて２番目の演奏曲目のメロディデータがROM106から読
み出されて２番目の演奏曲目のメロディが演奏される。

【００４９】 一方、メロディ割り込み発生回路108はメロディ終了
信号109を受けてCPU12にメロディ終了を知らせるメロデ
ィ終了割り込み信号119を発生する。 このメロディ終了割り込み信号119は割り込み発生回
路24を介してCPU12に入力し、割り込みが許可される
と、CPU12においてメロディサブルーチンにジャンプし
て、演奏回数ｎをインクリメントし、その演奏回数に応
じて例えばｎ＝１の場合には３番目に演奏する曲目のア
ドレスをデータバス30を介してアドレスレジスタ102に
セットし、更にテンポ制御信号を制御回路110のメロデ
ィ制御レジスタ140のTEMPレジスタにセットする。そし
て、割り込みフラグを読みだしてクリアし、次にイネー
ブルしてリターンする。

【００５０】 演奏回数ｎが所定の回数Ｎ−１に達すると、MELCレジ
スタに“0"をセットしておき、次にメロディ終了信号が
発生すると、制御回路110からオフ制御信号が発生し、
メロディ発生装置22の動作が停止して演奏は終了する。 つまり、メロディの演奏中に次に演奏するメロディの
アドレスをアドレスレジスタに予め記憶しておくことに
より、異なったメロディを組み合わせて一連の長いメロ
ディを演奏することができる。（ｃ）強制演奏モード；

【００５１】 図９はこの演奏モードにおけるCPU12の動作を示すフ
ローチャートである。システム外部の要求により演奏途
中でメロディを強制的に変更したり、停止したりする必
要が生じた時、次ぎの手順によりその要求を実行でき
る。 （１）システム外部の要求が生じた時点で、変更希望メ
ロディの情報が記憶されているメロディROM106における
その開始アドレスをアドレスレジスタ102に設定する。

【００５２】 （２）制御装置110のMELCレジスタにメロディ停止情報
“0"をセットした後直ぐに再びメロディ開始情報“1"を
書き込む。その結果、アドレスレジスタ102に設定され
ているアドレスが、メロディ開始情報を受けてメロディ
アドレスカウンタ106にセットされ、メロディROM106の
アドレスは変更希望メロディの開始アドレスにジャンプ
し、その後変更希望メロディが演奏される。第10図はそ
の時の動作を示すタイミングチャートである。

【００５３】 （３）強制停止を行ないたい時は、変更希望メロディを
休符等の無音メロディに設定すれば、メロディは強制停
止される。

【００５４】 図11はアドレスレジスタ102がメロディROM106の複数
のアドレスを格納する演奏順序記憶装置を有する場合の
ブロック図である。このアドレスレジスタ102は、デー
タバス30に接続され、CPU12の命令により書き込み、読
み出しができる演奏順序記憶装置144と、この演奏順序
記憶装置144のアドレスを指定するアドレスカウンタ146
とから構成されている。このアドレスカウンタ146はメ
ロディ終了信号109を入力し、その入力毎に演奏順序記
憶装置144のアドレスを１番地ずつ増加させる。演奏順
序記憶装置144が、１つのアドレスに書き込まれるデー
タが次に実行されるアドレスを含む型式の記憶装置であ
ればこのアドレスカウンタ146は必要ない。

【００５５】 このような構成により、CPU12におけるメロディ演奏
に対する負担をさらに軽減できる。つまり、前述の
「（ｂ−２）の複数の一連のメロディを組み合わせて１
つのメロディを演奏」において述べたメロディ終了割り
込み信号109の発生毎にアドレスレジスタ102に書き込ん
でいたメロディROM106のアドレスを、メロディ演奏の開
始前に演奏順序記憶装置144に書き込むことにより、一
連のメロディを自動演奏できる。その動作を次に説明す
る。

【００５６】 （１）一連のメロディ演奏開始前に、演奏に必要なメロ
ディROM106のアドレスを、演奏の順序通りに、演奏順序
記憶装置144に書き込む。 （２）上述の方法により、メロディの演奏を開始する。 （３）メロディアドレスバス103には最初に演奏される
べきアドレスが出力され、そしてアドレスカウンタ104
によりメロディROM106のそのアドレス及びそのアドレス
に連続したアドレスに書き込まれたメロディ情報が読み
出されてメロディが演奏される。

【００５７】 （４）その一連のメロディ演奏の終了時にはメロディ終
了信号109が出力され、その結果、順次記憶装置アドレ
スカウンタ146が演奏順序記憶装置142のアドレスバスを
１番地進める。 （５）メロディアドレスバス103には２番目に演奏され
るべきアドレスが出力される。 （６）上記（３），（４），（５）が繰り返され、一連
のメロディが演奏される。 （７）演奏の終了は、メロディ終了割り込み信号119の
発生回数を数えることにより知る事ができ、（ｂ−２）
の演奏モードにおいて述べた演奏終了方法で終了させる
ことができる。

【００５８】 図12はメロディ発生装置22の他の構成例を示すブロッ
ク図である。この実施例においては第２図の実施例に対
してデータ選択回路130及びデータ一時記憶装置132が追
加されている。このデータ選択回路130にはデータバス3
0及びメロディROM106のデータバス134が接続されてお
り、例えば２入力・１出力セレクタから構成されCPU12
からの制御線36を介して与えられる制御命令によりいず
れか一方のデータバスを選択してそのデータを取り込
む。データ一時記憶装置132は例えばレジスタから構成
され、データ選択回路130を介し入力されるデータを一
時保存した後にそのデータを音符発生回路116及び音階R
OM122にそれぞれ出力する。それ以降の動作は第２図の
実施例と同様である。

【００５９】 従って、CPU12のプログラムを記憶するROM14又はRAM2
0に記憶されたデータを、データバス30及びデータ選択
装置130を介してデータ一時記憶装置132に書き込むこと
によりメロディの演奏は可能である。その結果、ROM14
又はRAM20のメロディデータと、メロディROM106のメロ
ディデータの双方で制御できることになる。このこと
は、このマイクロコンピュータが応用される目的に応じ
て、メロディROM106だけではメロディ容量が少ないと
き、ROM14又はRAM20に不足分のメロディを記憶させて演
奏させることが可能であることを意味する。

【００６０】 また、データ一時記憶装置132のデータをデータバス3
0に出力できるように構成すると、メロディROM106の出
荷時におけるテスト時間が短縮される。

【００６１】 ところで、上述の実施例において、アドレスカウンタ
104はカウントアップする例を示したが、メロディROM10
6の記憶方法によってはカウントダウンする場合もある
ことはいうまでもない。また、データバス30に接続され
たアドレスレジスタ102及びメロディ制御レジスタ104の
双方又はいずれか一方を例えばRAM20にその機能を負担
させるように構成してもよい。

【００６２】 また、この実施例においてはメロディと言う用語を用
いているが、その中には勿論動物等の擬音、ゲームに於
ける効果音等を含むことはいうまでもない。

【００６３】

【発明の効果】

以上のようにこの発明によれば、メロディ演奏の開始
のときにのみCPUからの制御指令を必要とし、それ以外
はメロディ発生装置により信号処理をして演奏をするよ
うにしたので、マイクロコンピュータの負荷を少なくす
ることができ、その結果、マイクロコンピュータにおけ
る記憶容量を少なくし、システム外部からの要求に対し
素早く応答させることができる。

【００６４】 また、メロディの演奏を、マイクロコンピュータの命
令を記憶した記憶装置と、メロディデータを専用に記憶
したメロディデータ記憶装置との双方に記憶されたメロ
ディデータにより適宜制御できるようにしたので、メロ
ディ容量が大きなものとなり、自由度が高められてい
る。

【図面の簡単な説明】

【図１】 この発明の一実施例のマイクロコンピュータのハード構
成を示すブロック図である。

【図２】 図１のメロディ発生装置の詳細を示したブロック図であ
る。

【図３】 メロディデータのフォーマットを示す説明図である。

【図４】 制御回路の構成を示すブロック図である。

【図５】 １曲演奏モードの動作を示すフローチャート及びタイミ
ングチャートである。

【図６】 １曲演奏モードの動作を示すフローチャート及びタイミ
ングチャートである。

【図７】 連続演奏モードの動作を示すフローチャート及びタイミ
ングチャートである。

【図８】 連続演奏モードの動作を示すフローチャート及びタイミ
ングチャートである。

【図９】強制演奏モードの動作を示すフローチャート及
びタイミングチャートである。

【図１０】強制演奏モードの動作を示すフローチャート
及びタイミングチャートである。

【図１１】 アドレスレジスタの構成例を示すブロック図である。

【図１２】 メロディ発生装置の他の実施例を示したブロック図であ
る。

【符号の説明】

12……CPU、30……データバス、22……メロディ発生装
置、106……メロディROM、102……アドレスレジスタ、1
04……アドレスカウンタ、110……制御回路、116……音
符長発生回路、118……メロディ割り込み制御回路、126
……音階発生回路、128……メロディ出力制御回路。

フロントページの続き (56)参考文献 特開 昭56−146191（ＪＰ，Ａ) 特開 昭62−106498（ＪＰ，Ａ) 特開 昭59−189391（ＪＰ，Ａ) 特開 昭57−173893（ＪＰ，Ａ) 特開 昭56−68893（ＪＰ，Ａ) 特開 昭56−133674（ＪＰ，Ａ) 特開 平２−150783（ＪＰ，Ａ) 実開 昭58−159593（ＪＰ，Ｕ) 実開 昭58−178196（ＪＰ，Ｕ) 特公 平１−14597（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G10H 1/00 101 G10H 1/00 102 ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃ ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】中央演算処理装置（以下CPUという）と、
   メロディ信号を出力するメロディ発生装置と、前記CPU
   に入出力されるデータを転送するデータバスとを有し、
   前記メロディ発生装置は、 （ａ）少なくとも音階データ、音符長データ及びメロデ
   ィ終了の有無を示すエンドデータを含むメロディデータ
   を記憶するメロディデータ記憶装置と、 （ｂ）メロディデータの音階データに基づいて音程信号
   を出力する音程発生装置と、 （ｃ）メロディデータの音符長データに基づいて音符長
   信号を発生する音符長発生装置と、 （ｄ）前記CPUからの初期アドレス信号を入力してその
   初期アドレス信号をメロディデータ記憶装置の読み出し
   アドレスとして供給すると共に、その初期アドレス信号
   に続くアドレスを前記音符長信号に基づいたタイミング
   でメロディデータ記憶装置のアドレス信号として出力す
   るアドレス指定装置と、 （ｅ）前記メロディデータ記憶装置からのメロディデー
   タと前記データバスからのメロディデータとを入力して
   前記CPUの指令に基づいていずれか一方を選択し出力す
   るデータ選択装置と、 （ｆ）前記データ選択装置からのメロディデータを入力
   し、一時記憶した後に音程発生装置に音階データを出力
   し、音符長発生装置に音符長データを出力する一時記憶
   装置と を備えたことを特徴とするマイクロコンピュータ。
2. 【請求項２】前記アドレス指定装置は、前記CPUからデ
   ータバスを介して初期アドレス信号が設定されるアドレ
   スレジスタと、このアドレスレジスタの初期アドレス信
   号をプリセット値としてセットし、前記音符長信号に基
   づいた信号が入力する度にカウントアップ又はカウンタ
   ダウンしていくアドレスカウンタとから構成されている
   請求項１記載のマイクロコンピュータ。
3. 【請求項３】前記制御装置は、前記CPUから前記データ
   バスを介して前記メロディ発生装置の演奏開始又は停止
   を指示するメロディ制御信号を少なくとも入力して設定
   するメロディ制御レジスタと、前記メロディ終了信号を
   入力し、演奏開始指令信号の入力により前記メロディ発
   生装置を構成する各装置の作動を開始させ、演奏停止指
   令信号及び前記メロディ終了信号によりその作動を停止
   させるオン／オフ制御回路とを有する請求項１又は２記
   載のマイクロコンピュータ。
4. 【請求項４】前記CPU、前記データバス及び前記メロデ
   ィ発生装置がワンチップ上に構成されることを特徴とす
   る請求項１〜３の何れかに記載のマイクロコンピュー
   タ。
5. 【請求項５】前記メロディ制御レジスタに代えて、メロ
   ディ制御レジスタを前記CPUの制御する記憶装置と同一
   のアドレス空間内にある記憶装置により構成したことを
   特徴とする請求項３又は４記載のマイクロコンピュー
   タ。
6. 【請求項６】前記アドレスレジスタに代えて、アドレス
   レジスタを前記CPUの制御する記憶装置と同一のアドレ
   ス空間内にある記憶装置により構成したことを特徴とす
   る請求項２〜５の何れかに記載のマイクロコンピュー
   タ。
7. 【請求項７】前記アドレスレジスタは、メロディの演奏
   順序に従ったメロディデータ記憶装置の複数のアドレス
   を格納し、前記メロディ終了信号が入力する度にその順
   序に従ったアドレスをアドレスカウンタにプリセット値
   としてセットさせる演奏順序記憶装置を有することを特
   徴とする請求項２〜６の何れかに記載のマイクロコンピ
   ュータ。