JPH03263697A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体記憶装置に関し、特に、半導体記憶装置
に於ける冗長回路構成の改良に関する。

（従来の技術） ＤＲＡＭ、ＳＲＡＭ等の半導体記憶装置では、その製造
段階で多少の不良メモリセルが発生することを避けるの
は困難である。そこで一般に、不良メモリセルを代替す
るための冗長メモリセルを含む冗長回路が半導体記憶装
置内に設けられる。

他方、センスアンプの動作マージンの向上、半導体記憶
装置全体の低消費電力化等を目的として、シェアドセン
スアンプ方式や分割ビット線方式と称されるセンスアン
プとビット線との接続方式が実用化されている。これら
の方式によれば、１個のセンスアンプに複数のメモリセ
ルアレイが接続され、それらのメモリセルアレイの内の
、アクセスされているメモリセルを含むメモリセルアレ
イのみが動作させられる。シェアドセンスアンプ方式の
半導体記憶装置では、センスアンプを挾んで２個のメモ
リセルアレイが設けられる。分割ビット線方式の半導体
記憶装置では、３個以上のメモリセルアレイによって同
一のセンスアンプが共有される。

第２図に従来のシェアドセンスアンプ方式の半導体記憶
装置の要部を示す。センスアンプ１１．１２．１３、・
・・の両側に２個のメモリセルアレイ１ａ及び１ｂが配
置されている。メモリセルアレイ選択線の複数のビット
線対１２１．１２２．１２３、・・・が外部に引き出さ
れている。ビット線対１２１．１２２．１２３、・・・
は、メモリセルアレイ選択回路１３１．１３２．１３３
、・・・をそれぞれ介して対応するセンスアンプ１１．
１２．　１３、・・・に接続されている。他方のメモリ
セルアレイ１ｂの複数のビット線対１４１．１４２．１
４３、・・・は、メモリセルアレイ選択回路１５１．１
５２．１５３、・・・をそれぞれ介して対応するセンス
アンプに接続されている。動作時には、入力アドレス中
の１ビツトのデコード結果によってメモリセルアレイ選
択線１０３ａ又は１０３ｂが駆動され、そのことによっ
てメモリセルアレイ選択回路１３１．１３２．１３３、
・・・又は１５１．１５２．１５３、・・・内の２個の
トランジスタが導通し、メモリセルアレイ１ａ又は１ｂ
がセンスアンプ１１．１２．１３、・・・に電気的に接
続される。メモリセルアレイｌａ及び１ｂには、ワード
線デコーダ４ａ及び４ｂがそれぞれ接続されている。ワ
ード線デコーダ４ａ、４ｂは、入力アドレスをデコード
し、デコード結果に基づいて対応するメモリセルアレイ
’ａｓｌｂの駆動すべきワード線を選択する。

メモリセルアレイ１ａ及び１ｂにそれぞれ隣接して冗長
メモリセルアレイ１０２ａ及び１０２ｂが設けられてい
る。冗長メモリセルアレイ１０２ａ及び１０２ｂには、
冗長デコーダ１０５ａ及び１ｏｓｂがそれぞれ接続され
ている。メモリセルアレイＩａが不良メモリセルを有し
ていることが検査によって見いだされた場合には、冗長
デコーダ１０５ａを適切に設定することによって、該不
良メモリセルを冗長メモリセルアレイ１０２ａ内の冗長
メモリセルで代替させる。他方のメモリセルアレイ選択
線の不良メモリセルは、対応する冗長メモリセルアレイ
１０２ｂ内の冗長メモリセルによって代替される。

（発明が解決しようとする課Ｈ） 上述した従来のシェアドセンスアンプ方式の半導体記憶
装置では、冗長メモリセルアレイ１０２ａ及び１０２ｋ
）は対応するメモリセルアレイ１ａ又はｌｂ内の不良メ
モリセルのみを救済することができ、センスアンプ１１
，１２．１３、・・・の反対側に設けられているメモリ
セルアレイの不良を救済することはできない。従って、
一方のメモリセルアレイｌａ又は１ｂに不良メモリセル
が集中的に生じ、そのメモリセルアレイに隣接する冗長
メモリセルアレイでは全ての不良メモリセルを救済でき
ない事態が生じる。このような場合に、他方のメモリセ
ルアレイに隣接する冗長メモリセルアレイ内に使用して
いない冗長メモリセルが存在しても、救済できない不良
メモリセルが残り、その半導体記憶装置は不良品となっ
てしまう。

従来のシェアドセンスアンプ方式の半導体記憶装置の構
成でこのような欠点を解消しようとする場合には、メモ
リセルアレイ選択線等の複雑な制御を行うための複雑な
周辺回路が必要となるであろう。

本発明はこのような現状に鑑みてなされたものであり、
その目的とするところは、シェアドセンスアンプ方式の
半導体記憶装置等の複数のメモリセルアレイを有する半
導体記憶装置であって、冗長メモリセルによる不良の救
済を効率よく行うことができ、しかも簡単な構成を有す
る半導体記憶装置を提供することにある。

（課題を解決するための手段） 本発明の半導体記憶装置は、複数のビット線及び該ビッ
ト線に接続されたメモリセルを包含する複数のメモリセ
ルアレイ、複数のセンスアンプを包含する増幅手段、該
メモリセルアレイのそれぞれに対応して設けられ、対応
するメモリセルアレイの該ビット線を該増幅手段に電気
的に接続するか否かを定めるためのメモリセルアレイ選
択手段、各メモリセルアレイ選択手段と該増幅手段とを
接続する接続線に接続された冗長メモリセルを包含する
冗長メモリセルアレイ、並びに該冗長メモリセルアレイ
のそれぞれに対応して設けられ、該冗長メモリセルに任
意のメモリセルアレイ内のメモリセルを代替させるため
の冗長選択手段を備えており、そのことにより上記目的
が連成される。

（作用） 本発明の半導体装置では、各メモリセルアレイを増幅手
段に電気的に接続するか否かを定めるためのメモリセル
アレイ選択手段と該増幅手段との間に、冗長メモリセル
アレイが設けられている。

従って、複数のメモリセルアレイ中の何れが増幅手段に
接続されるかに関わりなく、全ての冗長メモリセルアレ
イを常に使用することができる。このため、各冗長メモ
リセルアレイは、任意のメモリセルアレイ中の不良の救
済に使用可能である。

（実施例） 本発明を実施例について以下に説明する。

第１図に本発明の一実施例の要部を示す。第２図と同様
の構成要素には同一の参照符号を付している。本実施例
はシェアドセンスアンプ方式の半導体記憶装置であって
、センスアンプＩＩ、１２．１３、・・・の両側に配置
された２個のメモリセルアレイ１ａ及び１ｂを有してい
る。メモリセルアレイ１ａ及び１ｂは、通常のメモリセ
ルアレイであって、複数のワード線と、該ワード線に交
差する複数のビット線と、該ワード線及び該ビット線に
接続されたメモリセルとを有している。メモリセルアレ
イ１ａ及びｌｂ内のワード線、ビット線及びメモリセル
の図示は省略する。メモリセルアレイ１ａのワード線は
、ワード線デコーダ４ａに接続されている。他方のメモ
リセルアレイｌｂのワード線は、ワード線デコーダ４ｂ
に接続されている。ワード線デコーダ４ａ及び４ｂは、
入力アドレスをデコードし、そのデコード結果に基づい
て、対応するメモリセルアレイ内の何れかのワード線を
選択する。

メモリセルアレイｌａのビット線はメモリセルアレイｌ
ａから外部に引き出されている。これらのビット線の内
の２本のビット線には参照符号２１．２２がそれぞれ付
されている。メモリセルアレイｌａのビット線は、公知
のように２本ずつで対をなしており、この対は「ビット
線対」と称される。第１図に於いては、例えばビット線
２１及び２２が１個のビット線対を構成している。メモ
リセルアレイＩａのビット線対はそれぞれが２個のトラ
ンジスタを有するメモリセルアレイ選択回路３Ｌ３２．
３３、・・・に接続されている。

他方のメモリセルアレイ１ｂからは、同様に複数のビッ
ト線対（それらの内の１個のビット線対はビット線４１
及び４２によって構成されている）が引き出され、それ
らのビット線対はメモリセルアレイ選択回路５１．５２
．５３、・・・に接続されている。

センスアンプ１１．　１２．１３、・・・とメモリセル
アレイ選択回路３１，３２．３３、・・・及びメモリセ
ルアレイ選択回路５１，５２．５３、・・・との間には
、冗長メモリセルアレイ２ａ及び２ｂがそれぞれ設けら
れている。センスアンプ１１．１２、工３、・・・とメ
モリセルアレイ選択回路３１．３２．３３、・・・とは
、冗長メモリセルアレイ２ａを貫くように配設された接
続線（それらの内の２本の接続線には参照符号６１，６
２が付されている）によって接続されている。メモリセ
ルアレイ１ａのビット線は、メモリセルアレイ選択回路
３１．３２．３３、・・・中のトランジスタに接続され
たメモリセルアレイ選択ｉａａ上の信号レベルがハイレ
ベルにされた場合に、センスアンプ１１，１２．１３、
・・・に電気的に接続される。冗長メモリセルアレイ２
ａ内の冗長メモリセル（図示せず）は、該接続線に接続
されている。接続線６１．６２は、実質的にビット線２
１．２２の延長部分であり、該ビット線の途中にメモリ
セルアレイ選択回路３１が設けられていると考えること
ができるが、ここでは説明の都合上ビｙ）線２１，２２
と接続線６１．６２とは別個のものとしている。

メモリセルアレイ２ｂの側に於いても、同様に、メモリ
セルアレイ選択回路４１．　４２．４３．・・・とセン
スアンプ１１．１２．１３、・・・とが接続線７１．７
２を含む接続線によって接続されている。

メモリセルアレイ１ｂは、メモリセルアレイ選択＄１３
ｂ上の信号レベルがハイレベルにされた場合にセンスア
ンプ１１．１２．１３、・・・に電気的に接続される。

冗長メモリセルアレイ２ｂは冗長メモリセルアレイ２ａ
と同様の構成を有している。

冗長メモリセルアレイ２ａ内のワード線（図示せず）は
、冗長ワード線デコーダ５ａに接続されている。冗長ワ
ード線デコーダ５ａは、メモリセルアレイ１ａ又はｉｂ
内の不良メモリセルを冗長メモリセルアレイ２ａ内の冗
長メモリセルで代替するために必要とされるものであり
、入力アドレスが、前もって行われた検査によって見い
だされた不良メモリセルのアドレスである場合に、冗長
メモリセルアレイ２ａの所定のワード線を選択するよう
に設定されている。冗長メモリセルアレイ２ｂには、冗
長ワード線デコーダ５ｂが接続されている。メモリセル
アレイｌａ又はｉｂ中の不良メモリセルに対応するワー
ド線は、例えば該ワード線と対応するワード線デコーダ
との間に設けられたフユーズを切断することによってワ
ード線デコーダ４ａ又は４ｂから切り離され、選択され
ることの無いようにされる。

本実施例に於いては、冗長メモリセルアレイ２ａがメモ
リセルアレイ選択回路３１．　３２．３３、・・・より
もセンスアンプ１１．１２．１３、・・・に近い側に設
けられているため、冗長メモリセルアレイ２ａによって
メモリセルアレイ１ａ及びｉｂの何れのメモリセルアレ
イ内の不良をも救済することが可能である。同様に、冗
長メモリセルアレイ２ｂによってメモリセルアレイｌａ
及び１ｂの何れのメモリセルアレイ内の不良をも救済す
ることができる。従って、例えばメモリセルアレイ１ａ
に多数の不良メモリセルが発生し、冗長メモリセルアレ
イ２ａでは全ての不良メモリセルを救済できない場合に
於いても、残りの不良メモリセルは他方の冗長メモリセ
ルアレイ２ｂを用いて救済される。このように、本実施
例では冗長メモリセルアレイ２ａ及び２ｂを無駄なく活
用することができる。

冗長メモリセルアレイ２ａ及び２ｂによってメモリセル
アレイ１ａ及び１ｂの両方のメモリセルアレイ内の不良
メモリセルを救済可能にするためには、冗長ワード線デ
コーダ５ａ及び５ｂは、従来のシェアドセンスアンプ方
式の半導体記憶装置に於ける冗長ワード線デコーダに比
べ、１ビツト分増加したビット数のアドレスをデコード
する必要があるが、これによる冗長ワード線デコーダ５
ａ及び５ｂの構成の複雑化は僅かである。

本実施例に於いては、冗長メモリセルアレイ５ａ又は５
ｂが選択されている場合にはメモリセルアレイ選択回路
３１．３２．３３、・・・　５１．５２．５３、・・・
を動作させる必要はないが、冗長メモリセルアレイ５ａ
及び５ｂが選択されていない場合と同様に、アドレス中
の１ビツトの解読結果に基づいてメモリセルアレイ遇択
線３ａ及び３ｂの何れか一方を駆動することによって該
メモリセルアレイ選択回路を動作させても、全く問題は
生じない。即ち、メモリセルアレイ選択回ｉ！Ｌ３１．
３２．３３、・・・　５１．５２．５３、・・・を複雑
に制御する必要は全くない。しかしながら、冗長メモリ
セルアレイ５ａ又は５ｂが選択されている場合に、メモ
リセルアレイ選択回路３１．３２．３３、・・・　５Ｌ
５２．５３、・・・を動作させず、メモリセルアレイ１
　ａ及ヒｌ　ｂの両方ヲセンスアンブ１１．１２．１３
、・・・から電気的に切り離すことにより、次に述べる
効果が生じる。メモリセルアレイＩａ及び１ｂをセンス
アンプ１１，１２．１３、・・・から電気的に切り離す
と、冗長メモリセルアレイ２ａ又は２ｂ内の冗長メモリ
セルとセンスアンプとを結ぶ線はセンスアンプ１１．１
２．１３、・・・の両側の２個のメモリセルアレイ選択
回路の開だけとなるので、ビット線容量ＣＢが小さくな
る。従って、冗長メモリセルアレイ２ａ及び２ｂに於い
てメモリセルアレイ１ａ及び１ｂのメモリセルと同じメ
モリセルを用いるならば、ビ。

ト線容量ＣＢとメモリセルの蓄積容量Ｃ８との比、即ち
ＣＢ／Ｃ３比が小さくなり、センススピードが増大する
。また、メモリセルアレイ１ａ又ｉ；！１ｂがセンスア
ンプ１１，１２．１３、・・・に電気的に接続されてい
る場合と接続されていない場合とのＣＢ／ＣＳ比を同一
にするならば、冗長メモリセルアレイ２ａ及び２ｂ内の
冗長メモリセルのセル面積を小さくすることができ、冗
長メモリセルアレイ２ａ及び２ｂの面積が小さくて済む
。

以上ではシェアドセンスアンプ方式の実施例について説
明を行ったが、本発明が適用された分割ビット線方式の
半導体記憶装置に於いては、冗長メモリセルアレイが、
各メモリセルアレイを選択的にセンスアンプに電気的に
接続するための選択回路よりもセンスアンプに近い側に
配置される。

（発明の効果） 本発明によれば、シェアドセンスアンプ方式の半導体記
憶装置等の複数のメモリセルアレイを有する半導体記憶
装置であって、冗長メモリセルによる不良救済を効率よ
く行うことができ、しかも簡単な構成を有する半導体記
憶装置が提供される。

更に、メモリセルアレイ道択手段を適切に制御すること
により、センス動作の高速化、又は冗長メモリセルアレ
イの面積の縮小化が達成される。

４、　　゛　　　の　　　　な！　Ｂ 第１図は本発明の一実施例の要部を示すブロック図、第
２図は従来例の要部を示すブロック図である。

ｌａ、ｌｂ・・・メモリセルアレイ、２ａ、２ｂ・・・
冗長メモリセルアレイ、３ａ、３ｂ・・・メモリセルア
レイ選択線、４ａ、４ｂ・・・ワード線デコーダ、５ａ
、５　ｂ−・・冗長ワード線デコーダ、１１，１２．１
３・・・センスアンプ、２１，２２．４１．４２・・・
ビット線、３１，３２．３３．５１．５２．５３・・・
メモリセルアレイ選択回路、６エ、６２．７Ｉ、７２・
・・接続線。

以上

Claims (1)

1. 【特許請求の範囲】 １）複数のビット線及び該ビット線に接続されたメモリ
   セルを包含する複数のメモリセルアレイ、複数のセンス
   アンプを包含する増幅手段、 該メモリセルアレイのそれぞれに対応して設けられ、対
   応するメモリセルアレイの該ビット線を該増幅手段に電
   気的に接続するか否かを定めるためのメモリセルアレイ
   選択手段、 各メモリセルアレイ選択手段と該増幅手段とを接続する
   接続線に接続された冗長メモリセルを包含する冗長メモ
   リセルアレイ、並びに 該冗長メモリセルアレイのそれぞれに対応して設けられ
   、該冗長メモリセルに任意のメモリセルアレイ内のメモ
   リセルを代替させるための冗長選択手段 を備えた半導体記憶装置。