JPH07272496A - 半導体メモリ装置のロー冗長回路 - Google Patents
半導体メモリ装置のロー冗長回路Info
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- JPH07272496A JPH07272496A JP5104443A JP10444393A JPH07272496A JP H07272496 A JPH07272496 A JP H07272496A JP 5104443 A JP5104443 A JP 5104443A JP 10444393 A JP10444393 A JP 10444393A JP H07272496 A JPH07272496 A JP H07272496A
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Abstract
(57)【要約】
【目的】冗長効率が向上し、チップのレイアウト性につ
いて改良がなされた冗長回路を備える半導体メモリ装置
を提供する。 【構成】サブメモリセルアレイのうち、サブメモリセル
アレイ２００に冗長メモリセルアレイ、スペアワード線
を設け、そのセンスアンプ２０３をセンスアンプ制御回
路２０１の出力信号ＲＥＤＢＬＳｉで制御する。センス
アンプ制御回路１０１〜４０１とローデコーダは冗長ブ
ロック選択信号発生回路２０２の出力信号ＲＥＤＢＬＫ
により制御される。ヒューズボックス２１１〜２１４の
出力信号ＲＥＤ０〜３によりスペアワード線駆動器・冗
長ブロック選択信号発生回路２０２は制御される。冗長
時には、信号ＲＥＤ０〜３に応じて信号ＲＥＤＢＬＫが
論理１となることにより、サブメモリセルアレイ２００
以外のセンスアンプとローデコーダの動作が抑制される
と共に、スペアワード線駆動器によりスペアワード線が
選択される。
いて改良がなされた冗長回路を備える半導体メモリ装置
を提供する。 【構成】サブメモリセルアレイのうち、サブメモリセル
アレイ２００に冗長メモリセルアレイ、スペアワード線
を設け、そのセンスアンプ２０３をセンスアンプ制御回
路２０１の出力信号ＲＥＤＢＬＳｉで制御する。センス
アンプ制御回路１０１〜４０１とローデコーダは冗長ブ
ロック選択信号発生回路２０２の出力信号ＲＥＤＢＬＫ
により制御される。ヒューズボックス２１１〜２１４の
出力信号ＲＥＤ０〜３によりスペアワード線駆動器・冗
長ブロック選択信号発生回路２０２は制御される。冗長
時には、信号ＲＥＤ０〜３に応じて信号ＲＥＤＢＬＫが
論理１となることにより、サブメモリセルアレイ２００
以外のセンスアンプとローデコーダの動作が抑制される
と共に、スペアワード線駆動器によりスペアワード線が
選択される。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置の冗長
回路に関し、特にメモリセルに発生したロー(row）欠陥
をスペアセルによって救済するロー冗長回路に関するも
のである。
回路に関し、特にメモリセルに発生したロー(row）欠陥
をスペアセルによって救済するロー冗長回路に関するも
のである。
【０００２】
【従来の技術】半導体メモリ装置において歩留り向上の
ために冗長回路を使用することは広く知られている。こ
こで“冗長（redundancy）”とは、所定のメモリセルに
欠陥が発生した時、欠陥のあるメモリセルを冗長メモリ
セル（この分野では、通常、スペアメモリセルといい、
その意味は相互に同一である）に置き替える過程をい
う。例えば、ロー冗長回路の場合には、欠陥が発生した
メモリセルに該当するローアドレスをデコーディングし
て冗長メモリセルにより正規メモリセルの欠陥を補完す
る。
ために冗長回路を使用することは広く知られている。こ
こで“冗長（redundancy）”とは、所定のメモリセルに
欠陥が発生した時、欠陥のあるメモリセルを冗長メモリ
セル（この分野では、通常、スペアメモリセルといい、
その意味は相互に同一である）に置き替える過程をい
う。例えば、ロー冗長回路の場合には、欠陥が発生した
メモリセルに該当するローアドレスをデコーディングし
て冗長メモリセルにより正規メモリセルの欠陥を補完す
る。
【０００３】一般に、半導体メモリ装置の高集積化によ
り１つのチップ内に集積されるメモリセルの数は非常に
増加する。メモリセルは多数のサブメモリセルアレイに
属するように構成されるが、高集積化に伴うメモリセル
の増加により１つのチップ内に配置されるサブメモリセ
ルアレイも増加するようになる。通常、冗長メモリセル
アレイは１つの正規サブメモリセルアレイごとにそれぞ
れ設けられるようになっており、正規サブメモリセルア
レイにセル欠陥が発生した場合、その正規サブメモリセ
ルアレイに対して設けられている冗長メモリセルアレイ
が救済動作を行うことになる。
り１つのチップ内に集積されるメモリセルの数は非常に
増加する。メモリセルは多数のサブメモリセルアレイに
属するように構成されるが、高集積化に伴うメモリセル
の増加により１つのチップ内に配置されるサブメモリセ
ルアレイも増加するようになる。通常、冗長メモリセル
アレイは１つの正規サブメモリセルアレイごとにそれぞ
れ設けられるようになっており、正規サブメモリセルア
レイにセル欠陥が発生した場合、その正規サブメモリセ
ルアレイに対して設けられている冗長メモリセルアレイ
が救済動作を行うことになる。
【０００４】このような従来の救済動作の例を説明する
ブロック図を図１２に示す。チップ内のメモリセルアレ
イは、４個のサブメモリセルアレイＭＡ０、ＭＡ１、Ｍ
Ａ２、ＭＡ３として配置されている。そして、各々のサ
ブメモリセルアレイＭＡ０、ＭＡ１、ＭＡ２、ＭＡ３は
ローデコーダＸ０、Ｘ１、Ｘ２、Ｘ３を１つずつ備え、
また、スペアワード線ＳＷ００、……（通常、これは冗
長ワード線という）をそれぞれ備えている。スペアデコ
ーダＳＤ０、ＳＤ１、ＳＤ２、ＳＤ３は冗長動作時にス
ペアワード線ＳＷ００、……を駆動する。このスペアデ
コーダＳＤ０〜ＳＤ３の数は各サブメモリセルアレイＭ
Ａ０〜ＭＡ３のスペアワード線の数と同じとされる。ま
た、スペアデコーダＳＤ０〜ＳＤ３は内部サブメモリセ
ルアレイアドレス信号であるａ0 −ａn-3 を入力とし、
この組み合わせによってスペアワード線ＳＷ００、……
を駆動する。
ブロック図を図１２に示す。チップ内のメモリセルアレ
イは、４個のサブメモリセルアレイＭＡ０、ＭＡ１、Ｍ
Ａ２、ＭＡ３として配置されている。そして、各々のサ
ブメモリセルアレイＭＡ０、ＭＡ１、ＭＡ２、ＭＡ３は
ローデコーダＸ０、Ｘ１、Ｘ２、Ｘ３を１つずつ備え、
また、スペアワード線ＳＷ００、……（通常、これは冗
長ワード線という）をそれぞれ備えている。スペアデコ
ーダＳＤ０、ＳＤ１、ＳＤ２、ＳＤ３は冗長動作時にス
ペアワード線ＳＷ００、……を駆動する。このスペアデ
コーダＳＤ０〜ＳＤ３の数は各サブメモリセルアレイＭ
Ａ０〜ＭＡ３のスペアワード線の数と同じとされる。ま
た、スペアデコーダＳＤ０〜ＳＤ３は内部サブメモリセ
ルアレイアドレス信号であるａ0 −ａn-3 を入力とし、
この組み合わせによってスペアワード線ＳＷ００、……
を駆動する。
【０００５】同図に示す構成から分るように、例えばサ
ブメモリセルアレイＭＡ０の正規ワード線に欠陥が発生
した場合、これがスペアデコーダＳＤ０〜ＳＤ３にプロ
グラムされてスペアワード線ＳＷ００、…、ＳＷ０３に
よって救済される。
ブメモリセルアレイＭＡ０の正規ワード線に欠陥が発生
した場合、これがスペアデコーダＳＤ０〜ＳＤ３にプロ
グラムされてスペアワード線ＳＷ００、…、ＳＷ０３に
よって救済される。
【０００６】しかし、この図１２の構成のような方式で
は、正規ワード線の中の１本又は２本だけに欠陥が生じ
たときでもスペアワード線４本に代えられてしまうの
で、欠陥の発生していない正規ワード線までも救済され
てしまうという非効率的な問題があり、また、救済先の
スペアワード線で欠陥が発生する可能性が大きくなると
いう問題もある。さらに、スペアワード線が１つのサブ
メモリセルアレイごとに所定の個数で備えられるので、
チップ面積の増加を招くようになる。
は、正規ワード線の中の１本又は２本だけに欠陥が生じ
たときでもスペアワード線４本に代えられてしまうの
で、欠陥の発生していない正規ワード線までも救済され
てしまうという非効率的な問題があり、また、救済先の
スペアワード線で欠陥が発生する可能性が大きくなると
いう問題もある。さらに、スペアワード線が１つのサブ
メモリセルアレイごとに所定の個数で備えられるので、
チップ面積の増加を招くようになる。
【０００７】このような問題点を解決するために提示さ
れた冗長回路の他の例を図１３に示す。すなわち、１つ
のサブメモリセルアレイに備えられるスペアワード線の
数を図１２の場合より減少させ、そして各スペアワード
線を駆動するためのスペアデコーダをそれぞれ備える方
式である。この方式によれば、１本の正規ワード線に欠
陥が発生した場合は１本のスペアワード線だけで救済さ
れ、また、２本の正規ワード線に欠陥が発生した場合は
２本のスペアワード線だけで救済される。このように
１：１方式での救済は、冗長動作時に任意のスペアワー
ド線を駆動する１つのスペアデコーダだけをエネーブル
させることによって可能になる。
れた冗長回路の他の例を図１３に示す。すなわち、１つ
のサブメモリセルアレイに備えられるスペアワード線の
数を図１２の場合より減少させ、そして各スペアワード
線を駆動するためのスペアデコーダをそれぞれ備える方
式である。この方式によれば、１本の正規ワード線に欠
陥が発生した場合は１本のスペアワード線だけで救済さ
れ、また、２本の正規ワード線に欠陥が発生した場合は
２本のスペアワード線だけで救済される。このように
１：１方式での救済は、冗長動作時に任意のスペアワー
ド線を駆動する１つのスペアデコーダだけをエネーブル
させることによって可能になる。
【０００８】この図１３のような方式は、冗長の効率と
いう面では図１２の方式より優れているが、次のような
問題をもっている。すなわち、１つのサブメモリセルア
レイに設けられるスペアワード線の数を減少させている
ので、１つのサブメモリセルアレイで欠陥の発生した正
規ワード線の数がサブメモリセルアレイのスペアワード
線の数より多い場合、それら欠陥をすべて救済すること
ができない。また、１つのサブメモリセルアレイのスペ
アワード線が、隣接した他のサブメモリセルアレイの正
規ワード線の欠陥を代置できないという問題点もある。
そして、各スペアワード線ごとに１つのスペアデコーダ
を備える必要があるので、スペアデコーダの増加をもた
らし、したがってチップ面積に占めるスペアデコーダの
面積が大きくなり、結果的に高集積化にあまり向いてい
ない。
いう面では図１２の方式より優れているが、次のような
問題をもっている。すなわち、１つのサブメモリセルア
レイに設けられるスペアワード線の数を減少させている
ので、１つのサブメモリセルアレイで欠陥の発生した正
規ワード線の数がサブメモリセルアレイのスペアワード
線の数より多い場合、それら欠陥をすべて救済すること
ができない。また、１つのサブメモリセルアレイのスペ
アワード線が、隣接した他のサブメモリセルアレイの正
規ワード線の欠陥を代置できないという問題点もある。
そして、各スペアワード線ごとに１つのスペアデコーダ
を備える必要があるので、スペアデコーダの増加をもた
らし、したがってチップ面積に占めるスペアデコーダの
面積が大きくなり、結果的に高集積化にあまり向いてい
ない。
【０００９】このような問題を解決するために提示され
た冗長回路のさらに他の例を図１４に示す。図１４に示
すのは、本出願人によって出願された韓国特許出願番号
第９０−２１５０２号「半導体メモリ装置の冗長装置お
よび方法」に詳細に開示されている。その特徴は次のよ
うなものである。
た冗長回路のさらに他の例を図１４に示す。図１４に示
すのは、本出願人によって出願された韓国特許出願番号
第９０−２１５０２号「半導体メモリ装置の冗長装置お
よび方法」に詳細に開示されている。その特徴は次のよ
うなものである。
【００１０】相互に隣接した２つの正規サブメモリセル
アレイ１０、１３に１つの冗長メモリセルアレイ１４を
対応させ、この２つの正規サブメモリセルアレイ１０、
１３の間に分離ゲート１２を設ける。そして、冗長動作
モードでは、１つの冗長メモリセルアレイ１４に連結さ
れた冗長センスアンプ１５のみを動作させて、２つの正
規サブメモリセルアレイ１０、１３のうちのいずれかに
発生した欠陥を１つの冗長メモリセルアレイ１４だけで
救済させることを可能としている。したがって、この方
式によれば、メモリ装置のサイズを小さくでき、また集
積度を向上させられるという効果がある。
アレイ１０、１３に１つの冗長メモリセルアレイ１４を
対応させ、この２つの正規サブメモリセルアレイ１０、
１３の間に分離ゲート１２を設ける。そして、冗長動作
モードでは、１つの冗長メモリセルアレイ１４に連結さ
れた冗長センスアンプ１５のみを動作させて、２つの正
規サブメモリセルアレイ１０、１３のうちのいずれかに
発生した欠陥を１つの冗長メモリセルアレイ１４だけで
救済させることを可能としている。したがって、この方
式によれば、メモリ装置のサイズを小さくでき、また集
積度を向上させられるという効果がある。
【００１１】しかし、この図１４のような構成でも、ス
ペアワード線とヒューズボックスが正規サブメモリセル
アレイ１０、１３に属しているので、このサブメモリセ
ルアレイ内のワード線欠陥だけが救済でき、その他のサ
ブメモリセルアレイのワード線欠陥は救済できないとい
う限界がある。また、チップのレイアウト的な面では図
１２及び図１３の場合より改善されたが、チップの高集
積化により負担が加重されて、チップの高集積化に影響
するおそれもある。さらに、工程ミス等によって発生さ
れるメモリセルの欠陥は、チップ内の多数の正規サブメ
モリセルアレイに対して均一に発生するとは限らないの
で、冗長効率の面で改善の余地が残されている。
ペアワード線とヒューズボックスが正規サブメモリセル
アレイ１０、１３に属しているので、このサブメモリセ
ルアレイ内のワード線欠陥だけが救済でき、その他のサ
ブメモリセルアレイのワード線欠陥は救済できないとい
う限界がある。また、チップのレイアウト的な面では図
１２及び図１３の場合より改善されたが、チップの高集
積化により負担が加重されて、チップの高集積化に影響
するおそれもある。さらに、工程ミス等によって発生さ
れるメモリセルの欠陥は、チップ内の多数の正規サブメ
モリセルアレイに対して均一に発生するとは限らないの
で、冗長効率の面で改善の余地が残されている。
【００１２】
【発明が解決しようとする課題】したがって本発明の目
的は、チップの集積度の向上に最適な冗長メモリセルア
レイを有する半導体メモリ装置を提供することにある。
また本発明の他の目的は、冗長効率の向上した半導体メ
モリ装置を提供することにある。さらに本発明の他の目
的は、チップのレイアウトを改良させられる冗長回路を
備える半導体メモリ装置を提供することにある。本発明
のまた他の目的は、相互に異なる正規サブメモリセルア
レイで発生したワード線の欠陥を同一の冗長メモリセル
アレイ内のスペアワード線によってそれぞれ救済できる
ような半導体メモリ装置を提供することにある。本発明
のさらに他の目的は、１つの正規メモリセルアレイで多
数のワード線に欠陥が発生してもこれらを十分に救済で
きるような半導体メモリ装置を提供することにある。
的は、チップの集積度の向上に最適な冗長メモリセルア
レイを有する半導体メモリ装置を提供することにある。
また本発明の他の目的は、冗長効率の向上した半導体メ
モリ装置を提供することにある。さらに本発明の他の目
的は、チップのレイアウトを改良させられる冗長回路を
備える半導体メモリ装置を提供することにある。本発明
のまた他の目的は、相互に異なる正規サブメモリセルア
レイで発生したワード線の欠陥を同一の冗長メモリセル
アレイ内のスペアワード線によってそれぞれ救済できる
ような半導体メモリ装置を提供することにある。本発明
のさらに他の目的は、１つの正規メモリセルアレイで多
数のワード線に欠陥が発生してもこれらを十分に救済で
きるような半導体メモリ装置を提供することにある。
【００１３】
【課題を解決するための手段】このような目的を達成す
るために本発明は、メモリセルアレイを分割配置して形
成された多数のサブメモリセルアレイと、これらサブメ
モリセルアレイにそれぞれ属し、各メモリセルのローア
ドレスをデコーディングする多数のローデコーダと、サ
ブメモリセルアレイにそれぞれ備えられる多数のセンス
アンプと、これらセンスアンプをそれぞれ動作させるた
めのセンスアンプ制御回路とを有する半導体メモリ装置
において、多数のサブメモリセルアレイの中の１つのサ
ブメモリセルアレイ内に存在するようにされた冗長メモ
リセルアレイと、冗長メモリセルアレイのメモリセルを
指定する多数のスペアワード線と、多数のサブメモリセ
ルアレイに対し独立的に配置されるヒューズボックス
と、ヒューズボックスの出力信号を入力とし、前記ロー
デコーダ及びセンスアンプに出力信号が連結される制御
手段とを備え、そして、ヒューズボックスのプログラム
により冗長動作すると共に、前記スペアワード線の属す
るサブメモリセルアレイで冗長が行われるようにされて
いることを特徴としている。
るために本発明は、メモリセルアレイを分割配置して形
成された多数のサブメモリセルアレイと、これらサブメ
モリセルアレイにそれぞれ属し、各メモリセルのローア
ドレスをデコーディングする多数のローデコーダと、サ
ブメモリセルアレイにそれぞれ備えられる多数のセンス
アンプと、これらセンスアンプをそれぞれ動作させるた
めのセンスアンプ制御回路とを有する半導体メモリ装置
において、多数のサブメモリセルアレイの中の１つのサ
ブメモリセルアレイ内に存在するようにされた冗長メモ
リセルアレイと、冗長メモリセルアレイのメモリセルを
指定する多数のスペアワード線と、多数のサブメモリセ
ルアレイに対し独立的に配置されるヒューズボックス
と、ヒューズボックスの出力信号を入力とし、前記ロー
デコーダ及びセンスアンプに出力信号が連結される制御
手段とを備え、そして、ヒューズボックスのプログラム
により冗長動作すると共に、前記スペアワード線の属す
るサブメモリセルアレイで冗長が行われるようにされて
いることを特徴としている。
【００１４】このような半導体メモリ装置では、ヒュー
ズボックスの数をチップのレイアウトの許す限り多く備
えることができるので、冗長回路の救済領域をより一層
広げることが可能で、効率を向上させることができる。
ズボックスの数をチップのレイアウトの許す限り多く備
えることができるので、冗長回路の救済領域をより一層
広げることが可能で、効率を向上させることができる。
【００１５】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。本発明による冗長回路のブロ
ック図を図１に示す。同図に示すように、多数のサブメ
モリセルアレイ（図示の構成では１００、２００、３０
０、４００の４個で実施される）の中のサブメモリセル
アレイ２００のみスペアワード線を備えるようにされ
（すなわち、サブメモリセルアレイ２００は正規メモリ
セルアレイと冗長メモリセルアレイとを有する）、他の
サブメモリセルアレイ１００、３００、４００にはスペ
アワード線が備えられていない。そしてヒューズボック
ス（この例では２１１、２１２、２１３、２１４）の数
はチップのレイアウトの許す限り多くされるような構成
とされている。これによって、サブメモリセルアレイの
中のいずれかにワード線の欠陥が発生した場合、１つの
サブメモリセルアレイのスペアワード線によって容易に
救済できるように制御する。
参照して詳細に説明する。本発明による冗長回路のブロ
ック図を図１に示す。同図に示すように、多数のサブメ
モリセルアレイ（図示の構成では１００、２００、３０
０、４００の４個で実施される）の中のサブメモリセル
アレイ２００のみスペアワード線を備えるようにされ
（すなわち、サブメモリセルアレイ２００は正規メモリ
セルアレイと冗長メモリセルアレイとを有する）、他の
サブメモリセルアレイ１００、３００、４００にはスペ
アワード線が備えられていない。そしてヒューズボック
ス（この例では２１１、２１２、２１３、２１４）の数
はチップのレイアウトの許す限り多くされるような構成
とされている。これによって、サブメモリセルアレイの
中のいずれかにワード線の欠陥が発生した場合、１つの
サブメモリセルアレイのスペアワード線によって容易に
救済できるように制御する。
【００１６】この図１のブロック構成における特徴は次
のようなものである。ヒューズボックス２１１、２１
２、２１３、２１４は冗長のための必須構成要素であ
る。このヒューズボックスは、特定のサブメモリセルア
レイに属する従来の技術とは異なり、チップのレイアウ
トを考慮して任意の場所に配置することができ、またそ
の個数もサブメモリセルアレイ数だけ、あるいはそれ以
上（又は、それ以下）等、自由に選択できる。
のようなものである。ヒューズボックス２１１、２１
２、２１３、２１４は冗長のための必須構成要素であ
る。このヒューズボックスは、特定のサブメモリセルア
レイに属する従来の技術とは異なり、チップのレイアウ
トを考慮して任意の場所に配置することができ、またそ
の個数もサブメモリセルアレイ数だけ、あるいはそれ以
上（又は、それ以下）等、自由に選択できる。
【００１７】スペアワード線を備える正規メモリセルア
レイ用のセンスアンプ制御回路２０１は、サブメモリセ
ルアレイ２００に備えられるセンスアンプ２０３を制御
し、正常動作時には正規メモリセルアレイで正規のデー
タアクセス動作が行なわれるようにし、冗長回路がエネ
ーブル（又はアクティベーション）とされる時に冗長動
作が行われるようにする装置である。この正規・冗長の
センスアンプ制御回路２０１は、正規及び冗長選択回路
の役割をし、ローアドレスと救済するブロックの選択信
号（これは後述のスペアワード線駆動器・冗長ブロック
選択信号発生回路２０２の出力信号である）を入力とし
てセンスアンプ２０３に所定の制御信号ＲＥＤＢＬＳｉ
を出力する。
レイ用のセンスアンプ制御回路２０１は、サブメモリセ
ルアレイ２００に備えられるセンスアンプ２０３を制御
し、正常動作時には正規メモリセルアレイで正規のデー
タアクセス動作が行なわれるようにし、冗長回路がエネ
ーブル（又はアクティベーション）とされる時に冗長動
作が行われるようにする装置である。この正規・冗長の
センスアンプ制御回路２０１は、正規及び冗長選択回路
の役割をし、ローアドレスと救済するブロックの選択信
号（これは後述のスペアワード線駆動器・冗長ブロック
選択信号発生回路２０２の出力信号である）を入力とし
てセンスアンプ２０３に所定の制御信号ＲＥＤＢＬＳｉ
を出力する。
【００１８】この例で制御手段として用いられるスペア
ワード線駆動器・冗長ブロック選択信号発生回路２０２
の構成において、スペアワード線駆動器はヒューズボッ
クス２１１〜２１４の出力信号によりスペアワード線Ｓ
Ｗ０、ＳＷ１、ＳＷ２、ＳＷ３を駆動し、冗長ブロック
選択信号発生回路は冗長がアクティベーションとされる
信号を発生する。スペアワード線駆動器・冗長ブロック
選択信号発生回路２０２は、それぞれヒューズボックス
２１１〜２１４の出力信号を入力として所定の信号を生
成する（尚、図１において、スペアワード線駆動器と冗
長ブロック選択信号発生回路を１つのブロックとして示
したのは、ヒューズボックス２１１〜２１４の出力信号
ＲＥＤ０〜ＲＥＤ３をそれぞれ入力し、また冗長動作を
エネーブルさせる１つの制御回路として機能するためで
ある）。
ワード線駆動器・冗長ブロック選択信号発生回路２０２
の構成において、スペアワード線駆動器はヒューズボッ
クス２１１〜２１４の出力信号によりスペアワード線Ｓ
Ｗ０、ＳＷ１、ＳＷ２、ＳＷ３を駆動し、冗長ブロック
選択信号発生回路は冗長がアクティベーションとされる
信号を発生する。スペアワード線駆動器・冗長ブロック
選択信号発生回路２０２は、それぞれヒューズボックス
２１１〜２１４の出力信号を入力として所定の信号を生
成する（尚、図１において、スペアワード線駆動器と冗
長ブロック選択信号発生回路を１つのブロックとして示
したのは、ヒューズボックス２１１〜２１４の出力信号
ＲＥＤ０〜ＲＥＤ３をそれぞれ入力し、また冗長動作を
エネーブルさせる１つの制御回路として機能するためで
ある）。
【００１９】正規メモリセルアレイ用センスアンプ制御
回路１０１、３０１、４０１は、冗長動作が行われると
き、選択されるサブメモリセルアレイをディスエーブル
させる装置である。この正規メモリセルアレイ用センス
アンプ制御回路１０１、３０１、４０１は、所定の選択
された冗長ブロック選択信号ＲＥＤＢＬＫを用いること
により、所定の選択されたサブメモリセルアレイをディ
スエーブルさせることを容易に行う。
回路１０１、３０１、４０１は、冗長動作が行われると
き、選択されるサブメモリセルアレイをディスエーブル
させる装置である。この正規メモリセルアレイ用センス
アンプ制御回路１０１、３０１、４０１は、所定の選択
された冗長ブロック選択信号ＲＥＤＢＬＫを用いること
により、所定の選択されたサブメモリセルアレイをディ
スエーブルさせることを容易に行う。
【００２０】尚、図１においては、４本のスペアワード
線ＳＷ０〜ＳＷ３の例を示しているが、これに限られる
ものではなく、チップのレイアウト面積に従ってより多
数備えることもできる。
線ＳＷ０〜ＳＷ３の例を示しているが、これに限られる
ものではなく、チップのレイアウト面積に従ってより多
数備えることもできる。
【００２１】このような構成による動作特性を次に説明
する。特定の正規メモリセルアレイで発生したワード線
の欠陥を救済するため、冗長セル及びスペアワード線を
使用することは容易に理解できる事項であるが、このた
めには先ず、欠陥のあるローアドレスに該当するヒュー
ズを切断して欠陥が生じたローアドレスをプログラムす
る（このような過程は、本出願人によって出願された韓
国特許出願番号第９１−１２９１９号及び第９０−２１
５０２号に詳細に開示されている）。このプログラムさ
れた信号がヒューズボックス２１１〜２１４の出力信号
である信号ＲＥＤｉ（ｉ＝０、１、２、３）で、この信
号ＲＥＤｉはスペアワード線駆動器２０２で待機するよ
うになっている。そして、信号ＲＥＤｉは信号ＲＥＤＢ
ＬＫを発生させ、センスアンプ制御回路１０１、３０
１、４０１と、それに属するローデコーダ及び正規ワー
ド線をディスエーブルさせて、サブメモリセルアレイ１
００、３００、４００が動作できないようにする。また
一方で、信号ＲＥＤＢＬＫはセンスアンプ制御回路２０
１をエネーブルさせ、サブメモリセルアレイ２００を動
作させる。一方、スペアワード線駆動器２０２に待機し
ている信号ＲＥＤｉ（ｉ＝０、１、２、３）は、ワード
線ブースティング信号（スペアワード線駆動器２０２に
入力され、ワード線に接続される信号）がエネーブルさ
れると、スペアワード線を駆動する。
する。特定の正規メモリセルアレイで発生したワード線
の欠陥を救済するため、冗長セル及びスペアワード線を
使用することは容易に理解できる事項であるが、このた
めには先ず、欠陥のあるローアドレスに該当するヒュー
ズを切断して欠陥が生じたローアドレスをプログラムす
る（このような過程は、本出願人によって出願された韓
国特許出願番号第９１−１２９１９号及び第９０−２１
５０２号に詳細に開示されている）。このプログラムさ
れた信号がヒューズボックス２１１〜２１４の出力信号
である信号ＲＥＤｉ（ｉ＝０、１、２、３）で、この信
号ＲＥＤｉはスペアワード線駆動器２０２で待機するよ
うになっている。そして、信号ＲＥＤｉは信号ＲＥＤＢ
ＬＫを発生させ、センスアンプ制御回路１０１、３０
１、４０１と、それに属するローデコーダ及び正規ワー
ド線をディスエーブルさせて、サブメモリセルアレイ１
００、３００、４００が動作できないようにする。また
一方で、信号ＲＥＤＢＬＫはセンスアンプ制御回路２０
１をエネーブルさせ、サブメモリセルアレイ２００を動
作させる。一方、スペアワード線駆動器２０２に待機し
ている信号ＲＥＤｉ（ｉ＝０、１、２、３）は、ワード
線ブースティング信号（スペアワード線駆動器２０２に
入力され、ワード線に接続される信号）がエネーブルさ
れると、スペアワード線を駆動する。
【００２２】その次のスペアワード線がエネーブルされ
冗長メモリセルが選択される過程についてはこの分野で
公知の事項なので、その説明は省略する。
冗長メモリセルが選択される過程についてはこの分野で
公知の事項なので、その説明は省略する。
【００２３】次に、図１の各ブロックについての具体的
な回路の実施例を説明する。ヒューズボックス２１１〜
２１４については図２に示すようにして容易に実施でき
る。欠陥が生じたアドレスを含むローアドレスを入力と
して、欠陥が生じたアドレスと接続するヒューズを（レ
ーザー投射のような方法によって簡単に）切断して信号
ＲＥＤｉを出力する。
な回路の実施例を説明する。ヒューズボックス２１１〜
２１４については図２に示すようにして容易に実施でき
る。欠陥が生じたアドレスを含むローアドレスを入力と
して、欠陥が生じたアドレスと接続するヒューズを（レ
ーザー投射のような方法によって簡単に）切断して信号
ＲＥＤｉを出力する。
【００２４】図１のスペアワード線駆動器・冗長ブロッ
ク選択信号発生回路２０２の構成において、冗長ブロッ
ク選択信号（ＲＥＤＢＬＫ）発生回路は図３に示すよう
な構成で容易に実施できる。すなわち、ヒューズボック
ス２１１〜２１４の各出力信号ＲＥＤ０〜ＲＥＤ３を入
力として冗長ブロック選択信号ＲＥＤＢＬＫを出力す
る。
ク選択信号発生回路２０２の構成において、冗長ブロッ
ク選択信号（ＲＥＤＢＬＫ）発生回路は図３に示すよう
な構成で容易に実施できる。すなわち、ヒューズボック
ス２１１〜２１４の各出力信号ＲＥＤ０〜ＲＥＤ３を入
力として冗長ブロック選択信号ＲＥＤＢＬＫを出力す
る。
【００２５】一方、スペアワード線駆動器・冗長ブロッ
ク選択信号発生回路２０２の構成において、スペアワー
ド線駆動器は図４に示すような構成で容易に実施でき
る。ワード線ブースティング信号φＸ０、φＸ１は、出
力トランジスタを通って出力信号ＳＷＡ、ＳＷＢとな
り、スペアワード線と接続する。
ク選択信号発生回路２０２の構成において、スペアワー
ド線駆動器は図４に示すような構成で容易に実施でき
る。ワード線ブースティング信号φＸ０、φＸ１は、出
力トランジスタを通って出力信号ＳＷＡ、ＳＷＢとな
り、スペアワード線と接続する。
【００２６】図１の正規・冗長メモリセルアレイ用セン
スアンプ制御回路２０１は図５に示すような構成で容易
に実施できる。このセンスアンプ制御回路２０１は、ロ
ーアドレスと冗長ブロック選択信号発生回路２０２の出
力信号ＲＥＤＢＬＫとを入力として図１のセンスアンプ
２０３を制御する。
スアンプ制御回路２０１は図５に示すような構成で容易
に実施できる。このセンスアンプ制御回路２０１は、ロ
ーアドレスと冗長ブロック選択信号発生回路２０２の出
力信号ＲＥＤＢＬＫとを入力として図１のセンスアンプ
２０３を制御する。
【００２７】図１の正規メモリセルアレイ用センスアン
プ制御回路１０１、３０１、４０１は図６に示すような
構成で容易に実施できる。これらセンスアンプ制御回路
１０１、３０１、４０１は、ローアドレスと冗長ブロッ
ク選択信号発生回路２０２の出力信号ＲＥＤＢＬＫとを
入力として図１の各サブメモリセルアレイ１００、３０
０、４００に属するセンスアンプを制御する。
プ制御回路１０１、３０１、４０１は図６に示すような
構成で容易に実施できる。これらセンスアンプ制御回路
１０１、３０１、４０１は、ローアドレスと冗長ブロッ
ク選択信号発生回路２０２の出力信号ＲＥＤＢＬＫとを
入力として図１の各サブメモリセルアレイ１００、３０
０、４００に属するセンスアンプを制御する。
【００２８】以上の図１〜図６中の各信号のエネーブル
時点が動作タイミング図である図７、図８に示されてい
る。図７に示すように、アドレス信号ＲＡが論理“ハ
イ”になると、正常動作時にはヒューズボックス２１１
〜２１４の出力信号ＲＥＤｉが論理“ロウ”となり、冗
長ブロック選択信号ＲＥＤＢＬＫも論理“ロウ”とな
る。したがって、正規・冗長メモリセルアレイ用センス
アンプ制御回路の出力信号ＲＥＤＢＬＳｉは論理“ロ
ウ”に遷移し、正規メモリセルアレイ用センスアンプ制
御回路の出力信号φＢＬＳｉは論理“ハイ”に遷移する
ので、ワード線のブースティング信号φＸｉが論理“ハ
イ”になって正規ワード線が選択される。
時点が動作タイミング図である図７、図８に示されてい
る。図７に示すように、アドレス信号ＲＡが論理“ハ
イ”になると、正常動作時にはヒューズボックス２１１
〜２１４の出力信号ＲＥＤｉが論理“ロウ”となり、冗
長ブロック選択信号ＲＥＤＢＬＫも論理“ロウ”とな
る。したがって、正規・冗長メモリセルアレイ用センス
アンプ制御回路の出力信号ＲＥＤＢＬＳｉは論理“ロ
ウ”に遷移し、正規メモリセルアレイ用センスアンプ制
御回路の出力信号φＢＬＳｉは論理“ハイ”に遷移する
ので、ワード線のブースティング信号φＸｉが論理“ハ
イ”になって正規ワード線が選択される。
【００２９】一方、冗長動作時には図８に示すように、
ヒューズボックス２１１〜２１４での欠陥アドレスと接
続するヒューズの切断により、アドレス信号ＲＡが論理
“ハイ”になっても出力信号ＲＥＤｉは論理“ハイ”と
なるので、冗長ブロック選択信号ＲＥＤＢＬＫが論理
“ハイ”となる。したがって、正規・冗長メモリセルア
レイ用センスアンプ制御回路の出力信号ＲＥＤＢＬＳｉ
が論理“ハイ”となり、正規メモリセルアレイ用センス
アンプ制御回路の出力信号φＢＬＳｉが論理“ロウ”と
なることで、スペアワード線が選択される。
ヒューズボックス２１１〜２１４での欠陥アドレスと接
続するヒューズの切断により、アドレス信号ＲＡが論理
“ハイ”になっても出力信号ＲＥＤｉは論理“ハイ”と
なるので、冗長ブロック選択信号ＲＥＤＢＬＫが論理
“ハイ”となる。したがって、正規・冗長メモリセルア
レイ用センスアンプ制御回路の出力信号ＲＥＤＢＬＳｉ
が論理“ハイ”となり、正規メモリセルアレイ用センス
アンプ制御回路の出力信号φＢＬＳｉが論理“ロウ”と
なることで、スペアワード線が選択される。
【００３０】本発明の容易な理解のため、図９〜図１１
に本発明による効果を説明するためのブロック図を示
す。図９は、１つのサブメモリセルアレイ１で同時に４
個のワード線ＷＬ０〜ＷＬ３に欠陥が生じた場合で、ヒ
ューズボックス０〜ヒューズボックス３のプログラムに
より、スペアワード線ＳＷ０〜ＳＷ３に置き換えられる
ことを示している。
に本発明による効果を説明するためのブロック図を示
す。図９は、１つのサブメモリセルアレイ１で同時に４
個のワード線ＷＬ０〜ＷＬ３に欠陥が生じた場合で、ヒ
ューズボックス０〜ヒューズボックス３のプログラムに
より、スペアワード線ＳＷ０〜ＳＷ３に置き換えられる
ことを示している。
【００３１】図１０は、各サブメモリセルアレイ１〜４
でそれぞれ１本のワード線に欠陥が発生した場合で、こ
のときも容易に救済できることを示す。
でそれぞれ１本のワード線に欠陥が発生した場合で、こ
のときも容易に救済できることを示す。
【００３２】図１１は、サブメモリセルアレイ１で１
本、サブメモリセルアレイ（正規・冗長）２で１本、サ
ブメモリセルアレイ３にはなく、サブメモリセルアレイ
４で２本のワード線に欠陥が発生した場合で、ヒューズ
ボックスのプログラムによって容易に救済できることを
示している。
本、サブメモリセルアレイ（正規・冗長）２で１本、サ
ブメモリセルアレイ３にはなく、サブメモリセルアレイ
４で２本のワード線に欠陥が発生した場合で、ヒューズ
ボックスのプログラムによって容易に救済できることを
示している。
【００３３】このように本発明は、ヒューズボックスを
すべて使用することも可能で、また、メモリセルアレイ
から独立した位置に備えることができるので、冗長回路
の効率及び歩留りを向上させられる。
すべて使用することも可能で、また、メモリセルアレイ
から独立した位置に備えることができるので、冗長回路
の効率及び歩留りを向上させられる。
【００３４】図１は本発明の思想に立脚して示したブロ
ック図であって、これを冗長の必要とされる既存の半導
体メモリ装置に容易に適用させられることはこの分野で
通常の知識を有する者なら容易に理解できるであろう。
ック図であって、これを冗長の必要とされる既存の半導
体メモリ装置に容易に適用させられることはこの分野で
通常の知識を有する者なら容易に理解できるであろう。
【００３５】
【発明の効果】以上述べてきたように本発明は、高集積
化されるチップのレイアウトに最適で、より効率のよい
冗長回路を実現可能とする。また、１つの正規のサブメ
モリセルアレイで発生したワード線の欠陥を別のサブメ
モリセルアレイに属するスペアメモリセルアレイのワー
ド線によって救済することができるようになり、正規メ
モリセルアレイで多数のワード線欠陥が発生しても、す
べてのスペアワード線を活用して、効率的で十分な救済
を施すことができるようになるという優れた効果があ
る。
化されるチップのレイアウトに最適で、より効率のよい
冗長回路を実現可能とする。また、１つの正規のサブメ
モリセルアレイで発生したワード線の欠陥を別のサブメ
モリセルアレイに属するスペアメモリセルアレイのワー
ド線によって救済することができるようになり、正規メ
モリセルアレイで多数のワード線欠陥が発生しても、す
べてのスペアワード線を活用して、効率的で十分な救済
を施すことができるようになるという優れた効果があ
る。
【図１】本発明による冗長回路を備えた半導体メモリ装
置の実施例を示すブロック図。
置の実施例を示すブロック図。
【図２】図１中ののヒューズボックスの実施例を示す回
路図。
路図。
【図３】図１中の冗長ブロック選択信号発生回路の実施
例を示す回路図。
例を示す回路図。
【図４】図１中のスペアワード線駆動器の実施例を示す
回路図。
回路図。
【図５】図１中の正規・冗長メモリセルアレイ用のセン
スアンプ制御回路の実施例を示す回路図。
スアンプ制御回路の実施例を示す回路図。
【図６】図１中の正規メモリセルアレイ用のセンスアン
プ制御回路の実施例を示す回路図。
プ制御回路の実施例を示す回路図。
【図７】本発明に係る各制御信号のタイミング図。
【図８】本発明に係る各制御信号のタイミング図。
【図９】図１の実施例による冗長動作を説明するための
概略ブロック図。
概略ブロック図。
【図１０】図１の実施例による冗長動作を説明するため
の概略ブロック図。
の概略ブロック図。
【図１１】図１の実施例による冗長動作を説明するため
の概略ブロック図。
の概略ブロック図。
【図１２】従来の冗長回路を備えた半導体メモリ装置の
一例を示すブロック図。
一例を示すブロック図。
【図１３】従来の冗長回路を備えた半導体メモリ装置の
他の例を示すブロック図。
他の例を示すブロック図。
【図１４】従来の冗長回路を備えた半導体メモリ装置の
さらに他の例を示すブロック図。
さらに他の例を示すブロック図。
ＲＥＤｉ ヒューズボックスの出力信号 ＲＡ ローアドレス信号 ＲＥＤＢＬＫ 冗長ブロック選択信号 φＤＰＸ プリチャージ信号 ＲＥＤＢＬＳｉ 正規・冗長メモリセルアレイ用のセン
スアンプ制御回路の出力信号 ＢＬＳｉ 正規メモリセルアレイ用のセンスアンプ制御
回路の出力信号 φＸＥ ワード線ブースティング信号のエネーブル信号 φＸ０ ローアドレス０の情報からブースティングされ
た信号 φＸ１ 反転されたローアドレス０の情報からブーステ
ィングされた信号 ＳＷ スペアワード線 ２００ サブメモリアレイ（正規・冗長用） ２０１ センスアンプ制御回路（正規・冗長用メモリセ
ルアレイ用） ２０２ スペアワード線駆動器・冗長ブロック選択信号
発生回路 ２０３ センスアンプ ２１１〜２１４ ヒューズボックス
スアンプ制御回路の出力信号 ＢＬＳｉ 正規メモリセルアレイ用のセンスアンプ制御
回路の出力信号 φＸＥ ワード線ブースティング信号のエネーブル信号 φＸ０ ローアドレス０の情報からブースティングされ
た信号 φＸ１ 反転されたローアドレス０の情報からブーステ
ィングされた信号 ＳＷ スペアワード線 ２００ サブメモリアレイ（正規・冗長用） ２０１ センスアンプ制御回路（正規・冗長用メモリセ
ルアレイ用） ２０２ スペアワード線駆動器・冗長ブロック選択信号
発生回路 ２０３ センスアンプ ２１１〜２１４ ヒューズボックス
Claims (6)
- 【請求項１】 メモリセルアレイを分割配置して形成さ
れた多数のサブメモリセルアレイと、これらサブメモリ
セルアレイにそれぞれ属し、各メモリセルのローアドレ
スをデコーディングする多数のローデコーダと、サブメ
モリセルアレイにそれぞれ備えられる多数のセンスアン
プと、これらセンスアンプをそれぞれ動作させるための
センスアンプ制御回路とを有する半導体メモリ装置にお
いて、 多数のサブメモリセルアレイの中の１つのサブメモリセ
ルアレイ内に存在するようにされた冗長メモリセルアレ
イと、冗長メモリセルアレイのメモリセルを指定する多
数のスペアワード線と、多数のサブメモリセルアレイに
対し独立的に配置されるヒューズボックスと、ヒューズ
ボックスの出力信号を入力とし、前記ローデコーダ及び
センスアンプに出力信号が連結される制御手段とを備
え、 ヒューズボックスのプログラムにより冗長動作すると共
に、前記スペアワード線の属するサブメモリセルアレイ
で冗長が行われるようにされていることを特徴とする半
導体メモリ装置。 - 【請求項２】 制御手段は、ヒューズボックスの出力信
号とローアドレスとを入力とし、スペアワード線をエネ
ーブルさせるスペアワード線駆動器と、ヒューズボック
スの出力信号を入力とし、冗長動作時にローデコーダを
ディスエーブルさせる冗長ブロック選択信号発生回路と
から構成される請求項１記載の半導体メモリ装置。 - 【請求項３】 冗長動作時、冗長ブロック選択信号発生
回路の出力信号により、センスアンプ制御回路のうちの
冗長メモリセルアレイを含むサブメモリセルアレイ用の
センスアンプ制御回路だけがエネーブルされるようにな
っている請求項２記載の半導体メモリ装置。 - 【請求項４】 半導体メモリ装置において、 メモリセルアレイを分割配置して形成されるサブメモリ
セルアレイと、 サブメモリセルアレイのそれぞれに備えられるセンスア
ンプと、 サブメモリセルアレイの中の１つのサブメモリセルアレ
イ内に存在するようにされた冗長メモリセルアレイと、 冗長メモリセルアレイのメモリセルを指定するスペアワ
ード線と、 サブメモリセルアレイに対し独立的に配置されるヒュー
ズボックスと、 ヒューズボックスの出力信号とローアドレスとを入力と
し、スペアワード線をエネーブルさせるスペアワード線
駆動器と、 ヒューズボックスの出力信号を入力とし、冗長動作時に
ローデコーダをディスエーブルさせる冗長ブロック選択
信号発生回路と、 冗長ブロック選択信号発生回路の出力信号を入力とし、
冗長メモリセルアレイを含むサブメモリセルアレイのセ
ンスアンプに出力信号が接続されるセンスアンプ制御回
路とを備えていることを特徴とする半導体メモリ装置。 - 【請求項５】 ヒューズボックスが多数設けられてお
り、サブメモリセルアレイ内で救済できるワード線の数
が、そのヒューズボックスの数によって決定される請求
項４記載の半導体メモリ装置。 - 【請求項６】 分割配置され、それぞれにセンスアンプ
が備えられた多数のサブメモリセルアレイで構成される
メモリセルアレイと、これらサブメモリセルアレイにそ
れぞれ属し、各メモリセルのローアドレスをデコーディ
ングする多数のローデコーダと、多数のサブメモリセル
アレイの中の１つのサブメモリセルアレイ内に存在する
冗長メモリセルアレイと、該冗長メモリセルアレイ内に
存在し、冗長メモリセルアレイのメモリセルを指定する
多数のスペアワード線とを有する半導体メモリ装置であ
って、 多数のサブメモリセルアレイに対し独立的に配置され、
欠陥の生じたアドレスの入力時にヒューズの切断によっ
て救済動作をエネーブルさせるヒューズボックスと、 ヒューズボックスの出力信号とローアドレスとを入力と
し、前記スペアワード線をエネーブルさせるスペアワー
ド線駆動器と、 ヒューズボックスの出力信号を入力とし、救済動作時に
前記ローデコーダをディスエーブルさせる冗長ブロック
選択信号発生回路と、 冗長ブロック選択信号発生回路の出力信号を入力とし、
冗長メモリセルアレイを含むサブメモリセルアレイのセ
ンスアンプに出力信号が接続されるセンスアンプ制御回
路とを有するロー冗長回路を備えていることを特徴とす
る半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992P12437 | 1992-07-13 | ||
| KR1019920012437A KR960002777B1 (ko) | 1992-07-13 | 1992-07-13 | 반도체 메모리 장치의 로우 리던던시 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07272496A true JPH07272496A (ja) | 1995-10-20 |
Family
ID=19336231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5104443A Pending JPH07272496A (ja) | 1992-07-13 | 1993-04-30 | 半導体メモリ装置のロー冗長回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5355339A (ja) |
| EP (1) | EP0578935B1 (ja) |
| JP (1) | JPH07272496A (ja) |
| KR (1) | KR960002777B1 (ja) |
| DE (1) | DE69329220T2 (ja) |
| TW (1) | TW225618B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2010080057A (ja) * | 1999-04-06 | 2010-04-08 | Thera Consultants Llc | 半導体メモリデバイス内のメモリアレイ間で冗長回路を共有するための方法及び装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5544113A (en) * | 1994-11-30 | 1996-08-06 | International Business Machines Corporation | Random access memory having a flexible array redundancy scheme |
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| KR100400307B1 (ko) | 2001-05-09 | 2003-10-01 | 주식회사 하이닉스반도체 | 로오 리페어회로를 가진 반도체 메모리 장치 |
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| US7856555B2 (en) | 2005-01-20 | 2010-12-21 | The Invention Science Fund I, Llc | Write accessibility for electronic paper |
| US7774606B2 (en) | 2005-01-20 | 2010-08-10 | The Invention Science Fund I, Inc | Write accessibility for electronic paper |
| US8640259B2 (en) | 2005-01-20 | 2014-01-28 | The Invention Science Fund I, Llc | Notarizable electronic paper |
| US7739510B2 (en) | 2005-05-12 | 2010-06-15 | The Invention Science Fund I, Inc | Alert options for electronic-paper verification |
| US8063878B2 (en) | 2005-01-20 | 2011-11-22 | The Invention Science Fund I, Llc | Permanent electronic paper |
| US7865734B2 (en) | 2005-05-12 | 2011-01-04 | The Invention Science Fund I, Llc | Write accessibility for electronic paper |
| JP4516852B2 (ja) | 2005-02-04 | 2010-08-04 | Ｎｅｃインフロンティア株式会社 | 電子機器 |
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