JPH0955095A - 集積半導体メモリ装置 - Google Patents

集積半導体メモリ装置

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JPH0955095A
JPH0955095A JP8219307A JP21930796A JPH0955095A JP H0955095 A JPH0955095 A JP H0955095A JP 8219307 A JP8219307 A JP 8219307A JP 21930796 A JP21930796 A JP 21930796A JP H0955095 A JPH0955095 A JP H0955095A
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JP
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redundant
memory cell
semiconductor memory
circuit
integrated semiconductor
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JP8219307A
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Johann Rieger
リーガー ヨハン
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Siemens AG
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    • G11CSTATIC STORES
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    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70Masking faults in memories by using spares or by reconfiguring
    • G11C29/78Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
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    • G11C29/78Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/846Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage

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  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
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Abstract

(57)【要約】 (修正有) 【課題】 冗長回路装置の一層良好な利用を可能にし、
メモリアクセス時間を減ずる。 【解決手段】 冗長メモリセル6が統一的に冗長回路装
置2からアドレス指定可能な冗長メモリセル領域7に一
括されて配置され、冗長回路装置が故障したメモリセル
5を置換するために、統一的な冗長メモリセル領域7か
ら冗長メモリセル6を選択するための冗長選択回路を有
する。冗長回路装置が、プログラムされた冗長選択信号
に関係して正常なメモリセルのデータ内容又は正常なメ
モリセルの故障の場合に、相応に置換される冗長メモリ
セル領域7の冗長メモリセル6のデータ内容をレリーズ
する冗長制御回路を有し、正常なメモリセルから読出す
べきデータに対する読出し増幅器回路の後にも、冗長メ
モリセルから読出すべき冗長データに対する読出し増幅
器回路の後にも接続されている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、集積半導体メモリ
装置の故障したメモリセルを、同じく半導体基板上に構
成されている冗長メモリセルの選択により置換するため
に、半導体メモリ装置の半導体基板上に構成されている
冗長回路装置を有し、集積半導体メモリ装置のメモリセ
ルがブロックごとに構成されアドレス指定可能である集
積半導体メモリ装置に関する。
【0002】
【従来の技術】最近の集積半導体メモリでは、メモリセ
ルが複数のメモリ領域ブロックユニット中に配置されて
いる。作動中、電流および時間を節減するためアドレス
信号に関係して一般にそれぞれただ1つのメモリ領域ブ
ロックユニットが能動化される。この半導体メモリの製
造の際の収率を高めるために、冗長メモリセルを有する
冗長導線を冗長導線に沿って設けることは知られてい
る。複数のメモリ領域ブロックユニットを有するメモリ
は、その結果として、メモリ領域ブロックユニットのな
かに正常なメモリセルを有する正常なビット線の数を越
えてもう1つないしたとえば8つまたは16の冗長メモ
リセルを有する冗長導線を有する。冗長導線は作動の際
に必要な場合には、すなわち、冗長メモリセルが故障し
た正常なメモリセルを置換すべきとき(“冗長な場
合”)には、正常な導線の代わりに制御される。この制
御は置換すべき故障したメモリセルを有するそのつどの
正常な導線のアドレス上でプログラミング可能ないわゆ
る冗長デコーダを介して行われる。その際にプログラミ
ングはそれ自体は公知の仕方で電流またはレーザービー
ムにより遮断可能ないわゆるヒューズ要素を介して行わ
れる。
【0003】
【発明が解決しようとする課題】本発明の課題は、冗長
回路装置を有する集積半導体メモリ装置であって、必要
な場合には、すなわち故障したメモリセルが存在する際
には、冗長回路装置の一層良好な利用を可能にし、さら
にまた最小の占有面積、ならびに冗長な場合にも非冗長
な場合にも減ぜられたメモリアクセス時間を可能にする
集積半導体メモリ装置を提供することにある。
【0004】
【課題を解決するための手段】この課題を解決するた
め、本発明によれば、冗長回路装置が、プログラムされ
た冗長選択信号に関係して正常なメモリセルのデータ内
容もしくは正常なメモリセルの故障の場合に相応に置換
される冗長メモリセル領域の冗長メモリセルのデータ内
容をレリーズする冗長制御回路を有し、冗長制御回路
が、正常なメモリセルから読出すべきデータに対する読
出し増幅器回路の後にも、冗長メモリセルから読出すべ
き冗長データに対する読出し増幅器回路の後にも接続さ
れている。
【0005】本発明による集積半導体メモリ装置は、冗
長メモリセルが統一的に冗長回路装置からアドレス指定
可能な冗長メモリセル領域に一括されて配置されてお
り、冗長回路装置が任意のメモリセルブロックからの故
障したメモリセルを置換するため統一的な冗長メモリセ
ル領域から冗長メモリセルを選択するための冗長選択回
路を有することにより優れている。好ましい仕方でその
際に、冗長選択回路は集積半導体メモリ装置の特定の個
所に、また各個々のメモリブロックまたは各正常なメモ
リセルから空間的に隔てられて配置または構成されてい
てよい。
【0006】本発明は先ず、冗長措置のために設けられ
ている回路を空間的にメモリセルブロックから脱結合
し、集積半導体メモリ装置の予め定められた個所に統一
的に一括するという認識から出発する。ブロックごとに
配置される冗長措置の代わりに、本発明によれば、こう
して冗長回路が(機能的に)中央に配置される。中央に
配置された列冗長の場合には確かに負荷のワードデコー
ダ回路が必要とされるが、ダイナミックメモリではこの
回路技術的な追加費用にもかかわらず面積利用率が特に
ほぼ16MのDRAMより大きい半導体メモリでは全体
として従来の技術で知られている分配された冗長措置の
場合よりも望ましい。本発明による冗長配置により冗長
メモリセルの一層良好な利用が可能にされる。なぜなら
ば、冗長メモリセルの数が変わらない場合、公知の冗長
装置に比較してはるかに多くの冗長メモリセルが使用さ
れ得るように、任意のメモリセルブロックおよびユニッ
トからのメモリセルが冗長メモリセルにより置換され得
るからである。
【0007】本発明の別の構成では、冗長回路装置が冗
長制御回路を有し、この制御回路は、プログラムされた
冗長選択信号に関係して正常なメモリセルのデータ内容
もしくは正常なメモリセルの故障の場合に相応に置換さ
れる冗長メモリセル領域の冗長メモリセルのデータ内容
をレリーズする。
【0008】この場合、冗長評価器回路は冗長メモリセ
ル領域の列アドレスの固定的なプログラミングのための
プログラミング装置を有する。このプログラミング装置
は冗長メモリセル領域の列アドレスの固定的なプログラ
ミングのために光または電流の作用により切断可能なそ
れ自体公知のヒューズ要素を有する。
【0009】本発明による装置の別の利点は、半導体メ
モリのアクセス時間に関するものである。一般に故障し
たメモリセルを置換すべき冗長セルの冗長データが冗長
デコーダにより正常な列デコーダのレリーズの後に初め
て行われ、このことがアクセスの時間的遅れと結び付い
ている従来の技術と対照的に、冗長回路の本発明による
中央配置は、正常なデータが出力されるか冗長データが
出力されるかの決定が本来のデータ出力の際に初めて行
われることを可能にする。それにより約2ns(2ナノ
秒)のオーダーのアクセス時間の顕著な短縮が可能にさ
れる。そのために、冗長制御回路が正常なメモリセルか
ら読出すべきデータに対する読出し増幅器回路の後に
も、冗長メモリセルから読出すべき冗長データに対する
読出し増幅器回路の後にも接続されている。その際に、
冗長制御回路は、プログラミング装置から出力された冗
長選択信号に関係して能動化可能な少なくとも多重化回
路を有する比較回路を有し得る。
【0010】本発明の好ましい構成では、場所的理由か
ら、冗長回路装置は集積半導体メモリ装置の縁範囲に配
置されている。この場合、有利に、多重化信号に対する
伝播時間を短くするため、冗長回路装置は集積半導体メ
モリ装置のデータ入力/出力回路のすぐ近くに配置され
ていてよい。
【0011】本発明の特に好ましい構成は列または行冗
長に関するものである。この場合、統一的に冗長回路装
置からアドレス指定可能な冗長メモリセル領域の冗長メ
モリセルが冗長列および冗長行の交点にマトリックス状
に配置されており、冗長回路装置が冗長行を選択するた
めのワード線デコーダに応答する。さらに冗長回路装置
は冗長行を選択するための一般に自由に選択可能な数の
冗長列デコーダを有する。たとえば本発明による中央列
冗長の際には各4つの列に組織されている32または6
4の列冗長デコーダが汎用的な使用のために設けられて
いてよい。このような配置は全体として128または2
56の列に相当するであろう。16MのDRAMではこ
のことは256kのメモリブロックあたり0.5ないし
1の列冗長デコーダまたは256kのメモリブロックあ
たり2ないし4の冗長列に相当するであろう。従来技術
の場合のような分配された冗長措置の際にはこのことは
非常にわずかな修理可能性に相当するであろう。4Mの
DRAMでは現在、チップあたり約1.8の列修理が想
定され、このことは16MのDRAMに換算して約7.
2の列修理を意味するであろう。本発明による中央の列
冗長の際の32または64の列冗長デコーダの数はこう
して通常の列修理頻度の4.5または9倍に相当し、従
って十分である。
【0012】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。
【0013】図面には、故障したメモリセルを同じく半
導体基板1の上に配置されている冗長メモリセルにより
置換するために半導体基板1の上に構成されている冗長
回路装置2を有する本発明による半導体メモリ装置の好
ましい実施例が示されている。能動化された信号または
能動化された状態の信号と呼ばれるかぎり、これらの信
号は論理“1”状態を有するものとし、さもなければこ
れらの信号は論理“0”状態を有する。これはいわゆる
正論理に相当し、単に表示の仕方を簡単にするために用
いられている。他の論理の取り決めももちろん可能であ
る。示されている半導体メモリはランダムアクセスを有
する16Mのダイナミック半導体メモリ(“DRA
M”)であり、メモリセルを含んでいる4つのメモリ領
域ブロックユニット3を有する。各メモリ領域ブロック
ユニット3は、それ自体公知の仕方で互いに無関係に能
動化可能かつ作動可能であるメモリセルのそれぞれ8つ
のアレイまたはメモリセルブロック4を有するユニット
として理解される。ブロック4中にそれぞれ512kの
数に配置されているメモリセル5は概念的に正常なメモ
リセルと呼ばれ、それらのアドレス指定および作動はな
んらの冗長回路手段の助けを借りずに公知の仕方で行わ
れ得る。正常なメモリセル5は詳細には示されていない
正常なワード線に沿って配置されており(従ってそれら
を介してアドレス指定可能であり)、また詳細には示さ
れていない正常なビット線に沿って配置されており、そ
の際に各正常なビット線は通常2つの半部を含んでい
る。正常なビット線には一般に公知の読出し増幅器が接
続されている。メモリセル5はその際にそれぞれ付属の
正常なビット線および正常なワード線を介して半導体メ
モリ1に与えられ得るアドレス信号を用いて、典型的に
は一般に公知のアドレス多重化法でアドレス指定可能で
ある。その際に第1の時点で、ワード線アドレス指定を
司るワード線アドレス信号が、クロック信号/RASに
より制御されて、ワード線アドレスバッファに一時記憶
される。相応して第2の時点で、ビット線アドレス指定
を司るビット線アドレス信号が、クロック信号/CAS
により制御されて、ビット線アドレスバッファに一時記
憶される。アドレスバッファの出力端にこれらのアドレ
ス信号が真および相補性形態で現れる。
【0014】作動中にこのような半導体メモリでは全部
のメモリ領域ブロックユニットが同時に能動化されて作
動するのではなく、それぞれただ1つのメモリ領域ブロ
ックユニットが能動化されて作動する。この目的で各メ
モリ領域ブロックユニットはそのつどのメモリ領域ブロ
ックユニットに対応付けられているブロック選択信号に
より選択可能である。選択は、ワード線アドレス信号
(およびそれに対して相補性の信号)の第1の部分によ
り制御される詳細には示されていないブロックデコーダ
を用いて行われる。
【0015】本発明によれば、冗長メモリセル6はメモ
リセルブロック4の外側に、統一的に冗長回路装置2か
らアドレス指定可能な冗長メモリセル領域7に一括され
て配置されている。詳細には、図2に示すように冗長メ
モリセル6はマトリックス状に配置されており、ワード
線デコーダ8を介して、また32冗長列デコーダ11を
介してアドレス指定可能である。冗長メモリセル6は誤
りを有するメモリセルを置換するために使用可能であ
り、その際に誤りは置換すべきメモリセル自体のなかに
も生じ得るし、それらの作動と関係しても生じ得る(た
とえば対応付けられているビット線、読出し増幅器、ア
ドレスデコーダにおける誤り)。
【0016】図面に示されている例では、冗長メモリセ
ル領域7の冗長メモリセル6はマトリックス状に128
の冗長列9および256のワード線10に編成されてお
り、ワード線デコーダ8と、冗長回路装置2のなかに設
けられている冗長列選択回路12に対応付けられている
32の冗長列デコーダ11とを用いて選択される。32
の冗長列デコーダの各々は回路技術的に等しく構成され
ており、図3でさらに詳細に説明される構成部分を有す
る。冗長メモリセル6をアドレス指定するため、選択可
能な冗長メモリセル6の数に相応する数のレーザー遮断
可能なヒューズユニットを有するプログラム可能なヒュ
ーズバンク13が設けられている。これらのヒューズユ
ニットは与えられるアドレス信号A2CないしA11C
または/A2Cないし/A11Cに対応付けられてお
り、データ線DL0ないしDL3のなかのデータビット
が置換されるべきかデータ線DL4ないしDL7のなか
のデータビットが置換されるべきかを区別するための冗
長選択信号REDX11を発生する。信号REDX11
はその際に、アドレスA11Rに対応付けられているヒ
ューズユニットが能動化されているか否かに関係して出
力される。プログラム可能なヒューズバンク13の後
に、ヒューズバンク13によりプログラムされた冗長選
択信号に関係してそのつどの冗長列デコーダ11の駆動
のために必要とされる列選択信号CSL10、CSL0
0、CSL11、CSL01を発生する冗長デコーダ論
理回路14が接続されている。さらにここでブロック選
択アドレスA1Cおよびアドレスレリーズ信号ATD
(=アドレス過渡データ)に関係して、512kブロッ
クのRED1を有するそれぞれ左のブロック半部または
RED2を有するそれぞれ右のブロック半部が選択さ
れ、その際にRED1およびRED2は同時に与えられ
ていてよく、また選択された冗長デコーダのヒューズユ
ニットA9Rにより決定される。こうして2つまでの冗
長デコーダが同時に選択されていてよい。図4に示され
ている表にはヒューズユニットA9Rおよびアドレス信
号A1Cの論理状態に関係して列選択信号CSL10、
CSL00、CSL11、CSL01の例が示されてい
る。
【0017】図5には、32の冗長列デコーダ11およ
び冗長列選択回路12に対応付けられており、また4つ
の外部読出し増幅器16、17、18、19を有する評
価器回路15が一層詳細に示されている。これらの外部
読出し増幅器に、冗長列選択回路12から出力されたビ
ット線信号BE0ないしBE3および相応の相補性のビ
ット線信号/BE0ないし/BE3、および冗長列デコ
ーダ11から出力された信号RED1およびRED2、
ならびにATDが供給されており、また冗長データRD
L0ないしRDL3および相補性の冗長データ/RDL
0ないし/RDL3は冗長データ線31、32、33、
34および相補性の冗長データ線35、36、37、3
8上に出力される。冗長データ線35、36、37、3
8および正常なデータ線DL0ないしDL7は、マルチ
プレクサ(MUX)23ないし30を切換える論理信号
20により多重化される。マルチプレクサはRED1、
RED2に関係して冗長データ線または正常なデータ線
をデータ出力端(I/O)に接続する。
【0018】図7にはさらに、切換マトリックスの一例
として、列選択信号CSL10、CSL00、CSL1
1、CSL01に関係して、ビット線BL0ないしBL
3ならびに相補性のビット線/BL0ないし/BL3上
に生じている冗長メモリセル領域7のビット線信号を、
読出し増幅器回路15に供給される信号BE0ないしB
E3および相補性の信号/BE0ないし/BE3に変換
するために、冗長列選択回路12に対応付けられていて
よい切換マトリックス39が示されている。
【0019】図8および図9の概要図によりさらに、よ
り短いアクセス時間に関する本発明の利点を説明する。
図8および図9中に使用されている短縮記号は短縮され
た形態で以下の構成部分を表す。即ち、AIC=Adr
ess Input Column(入力 列アドレ
ス)、REDDEC=Redundanzdekode
r(冗長デコーダ)、BITDEC=Bitleitu
ngsdekoder(ビット線デコーダ)、CSL=
Columnselect(列選択)、EXTBEW=
Externer Bewerter(外部読出し増幅
器)、DL=(Datenleitung(データ
線)、I/O=In/Out‐Schaltung(入
力/出力回路)、RCSL=Redundanz Co
lumn Select(冗長列選択)、MUX=Mu
ltiplexer(マルチプレクサ)である。図8に
よる従来の解決策では正常な列デコーダがあらゆる場合
に冗長デコーダによりレリーズされなければならないの
に対して、図9による本発明による解決策では、正常な
データが出力されるか冗長データが出力されるかの決定
が本来のデータ出力の際に初めて行われるので、アクセ
ス時間が約2ns短縮されるという利点が得られる。
【図面の簡単な説明】
【図1】各512kのブロックに配置されたメモリセル
と、メモリ装置の周辺範囲に配置された冗長回路装置と
を有する16M‐DRAMの概要平面図である。
【図2】図1による半導体メモリ装置においてメモリセ
ルブロックの外側に一括されて配置された冗長回路装置
の詳細構成図である。
【図3】本発明による半導体メモリ装置における列冗長
デコーダの概要図である。
【図4】ヒューズ要素のプログラムされた状態に関係し
て列冗長デコーダから出力される信号の表図である。
【図5】本発明による半導体メモリ装置におけるデータ
管理を説明するための概要図である。
【図6】本発明による冗長回路装置における冗長評価回
路の概要図である。
【図7】冗長列の選択の概要図である。
【図8】従来技術による冗長措置の時間的順序の概要図
である。
【図9】本発明による冗長措置の時間的順序の概要図で
ある。
【符号の説明】
1 半導体基板 2 冗長回路装置 3 メモリ領域ブロックユニット 4 メモリセルブロック 5 メモリセル 6 冗長メモリセル 7 冗長メモリセル領域 8 ワード線デコーダ 9 冗長列 10 冗長行 11 冗長列デコーダ 12 冗長列選択回路 13 プログラミング装置(ヒューズバンク) 14 冗長デコーダ論理回路 15 評価器回路 16〜19 外部読出し増幅器 20 論理回路 23〜30 マルチプレクサ 31〜34 冗長データ線 35〜38 相補性冗長データ線

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】 集積半導体メモリ装置の故障したメモリ
    セル(5)を、同じく半導体基板(1)上に構成されて
    いる冗長メモリセル(6)の選択により置換するため
    に、半導体メモリ装置の半導体基板(1)上に構成され
    ている冗長回路装置(2)を有し、集積半導体メモリ装
    置のメモリセル(5)がブロックごとに構成されアドレ
    ス指定可能であり、冗長メモリセル(6)が統一的に冗
    長回路装置(2)からアドレス指定可能な冗長メモリセ
    ル領域(7)に一括されて配置されており、また冗長回
    路装置(2)が任意のメモリセルブロック(4)からの
    故障したメモリセル(5)を置換するために統一的な冗
    長メモリセル領域(7)から冗長メモリセル(6)を選
    択するための冗長選択回路(13、14、15、20)
    を有する集積半導体メモリ装置において、冗長回路装置
    (2)が、プログラムされた冗長選択信号(REDX)
    に関係して正常なメモリセル(5)のデータ内容もしく
    は正常なメモリセルの故障の場合に相応に置換される冗
    長メモリセル領域(7)の冗長メモリセル(6)のデー
    タ内容をレリーズする冗長制御回路(15、23ないし
    30)を有し、冗長制御回路(15、20、23ないし
    30)が、正常なメモリセルから読出すべきデータに対
    する読出し増幅器回路の後にも、冗長メモリセルから読
    出すべき冗長データに対する読出し増幅器回路(16、
    17、18、19)の後にも接続されていることを特徴
    とする集積半導体メモリ装置。
  2. 【請求項2】 冗長選択回路(13、14、15、2
    0)が集積半導体メモリ装置の特定の個所に、個々のメ
    モリセルブロック(4)または正常なメモリセル(5)
    から空間的に隔てられて配置または構成されていること
    を特徴とする請求項1記載の集積半導体メモリ装置。
  3. 【請求項3】 冗長回路装置(2)が集積半導体メモリ
    装置の縁範囲に配置されていることを特徴とする請求項
    1または2記載の集積半導体メモリ装置。
  4. 【請求項4】 冗長回路装置(2)が集積半導体メモリ
    装置のデータ入力/出力回路(21、22)のすぐ近く
    に配置されていることを特徴とする請求項1ないし3の
    いずれか1つに記載の集積半導体メモリ装置。
  5. 【請求項5】 統一的に冗長回路装置(2)からアドレ
    ス指定可能な冗長メモリセル領域(7)の冗長メモリセ
    ル(6)が冗長列(9)および冗長行(10)の交点に
    マトリックス状に配置され、冗長回路装置(2)が冗長
    行(10)を選択するためのワード線デコーダ(8)
    を、また冗長選択回路が冗長列(9)を選択するための
    ある数の冗長列デコーダ(11)を有することを特徴と
    する請求項1ないし4のいずれか1つに記載の集積半導
    体メモリ装置。
  6. 【請求項6】 冗長列デコーダ(11)が正常なメモリ
    セルに対するビット線の選択によるメモリセルブロック
    (4)の列へのアクセスと同時に、統一的に冗長回路装
    置からアドレス指定可能な冗長メモリセル領域(7)に
    アクセスすることを特徴とする請求項1ないし5のいず
    れか1つに記載の集積半導体メモリ装置。
  7. 【請求項7】 冗長制御回路(15、23ないし30)
    に冗長メモリセル領域(7)のアドレスの固定的なプロ
    グラミングのためのプログラミング装置(13)が対応
    付けられていることを特徴とする請求項1ないし6のい
    ずれか1つに記載の集積半導体メモリ装置。
  8. 【請求項8】 冗長メモリセル領域(7)の列アドレス
    の固定的なプログラミングのためのプログラミング装置
    (13)が光または電流の作用により切断可能なヒュー
    ズ要素を有することを特徴とする請求項7記載の集積半
    導体メモリ装置。
  9. 【請求項9】 冗長制御回路(15、20、23ないし
    30)が、プログラミング装置(13)から出力された
    冗長選択信号(REDX)に関係して能動化可能な少な
    くとも1つの多重化回路を有する論理回路(20)を備
    えることを特徴とする請求項7または8記載の集積半導
    体メモリ装置。
  10. 【請求項10】 半導体メモリ装置がランダムアクセス
    を有するダイナミック半導体メモリ(DRAM)である
    ことを特徴とする請求項1ないし9のいずれか1つに記
    載の集積半導体メモリ装置。
  11. 【請求項11】 ランダムアクセスを有するダイナミッ
    ク半導体メモリが16メガ、64メガ、256メガまた
    はそれ以上のメモリセル数であり、冗長メモリセル領域
    が好ましくは256のワード線および64−1kの冗長
    ビット線を有することを特徴とする請求項10記載の集
    積半導体メモリ装置。
JP8219307A 1995-08-09 1996-08-01 集積半導体メモリ装置 Pending JPH0955095A (ja)

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