JP4260247B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、一般の半導体記憶装置に関し、特にクロックに同期して動作する半導体記憶装置に関する。
近年、ＣＰＵの高速化に伴って、ＤＲＡＭ（dynamic random access memory）等の半導体記憶装置では、より高い信号周波数でデータ信号の入出力を行い、データ転送速度の高速化をはかることが要求されている。この要求に応える半導体記憶装置として、例えば、ＳＤＲＡＭ（synchronous dynamic random access memory）、及びＦＣＲＡＭ（fast cycle random access memory ）等は、外部からのクロック信号に同期して動作することにより高速な動作を実現している。
【０００２】
しかしながら、上記半導体記憶装置は、データ転送速度の高速化による回路の増大及び記憶容量の増大等に伴い、チップ面積が増加する傾向にある。そこで、記憶容量を減少させることなくチップ面積の縮小化が可能な半導体記憶装置が要求されている。
【０００３】
【従来の技術】
以下、従来の半導体記憶装置（例えば、ＤＲＡＭ等）について説明する。
図１は、従来の半導体記憶装置におけるメモリセル構造の一例を示す。
従来の半導体記憶装置は、図１に示すように、行方向及び列方向のマトリクス状（図１では２行×４列の例を示す）に配置された８個のメモリセルアレイ２０１〜２０８と、メインワードデコーダ（図示のＭＷＤに相当）及びサブワードデコーダ（図示のｓｗｄ列に相当）により選択された所定のメモリセルから読み出されるデータを受け取り保持するセンスアンプ列２０９〜２１２とを有するメモリセル構造を持つ。更に、各メモリセルアレイ２０１〜２０８の個々に対応する冗長セル２１３ａ〜２１３ｄ、２１４ａ〜２１４ｄを備え、データバスとしての欠陥（メモリセルの故障、コラム選択信号の欠陥等）を救済する。尚、図１に示すメモリセルアレイ２０１〜２０８の内部には、例えば、それぞれ１６行×４列のメモリセル（記憶セル）がマトリクス状に配置されているものとする。
【０００４】
このように構成される従来の半導体記憶装置は、メインワードデコーダからのメインワード線により選択された列方向のメモリセルアレイ（例えば、図示の斜線部）を一斉に活性化し、サブワードデコーダ列からのサブワード線により選択された全てのメモリセルのデータを各センスアンプに出力している。センスアンプに保持されたデータは、メモリセルアレイ上に配線されたコラム選択線（図示のＣＬに相当）により選択されたセンスアンプから読み出され、メモリセルアレイの横に配線されたデータバスを介して外部に出力される（図示の点線の円内参照）。尚、活性化中のメモリセルアレイ、例えば、メモリセルアレイ２０１に対応するデータバスに欠陥がある場合は、そのデータに対応する欠陥コラム選択線を、冗長セル２１３ａを選択するコラム選択線に置き換えることにより、その欠陥を救済している。
【０００５】
しかしながら、先に説明したようなメモリセルアレイ横のデータバスでは、配線領域が狭く、配線できる本数が制限され、多ビット出力による高速化の流れに対応できない。また、列方向の全メモリセルアレイを一度に活性化していたのでは、１本のメインワード線にかかる負荷が大きくなり、電源ドロップ等の要因で高速動作が難しくなる。
【０００６】
そこで、多ビット出力による高速化に対応した半導体記憶装置として、各メモリセルアレイを小型化し、更に一度に活性化するメモリセルアレイを分散させた、即ち、メインワード線を分散させた半導体記憶装置が考えられた。
図２は、多ビット出力による高速化に対応した従来の半導体記憶装置におけるメモリセル構造の一例を示す。
【０００７】
この半導体記憶装置は、図２に示すように、行方向及び列方向のマトリクス状（図２では４行×４列の例を示す）に配置された１６個のメモリセルアレイ２２１〜２３６と、メインワードデコーダ（図示のＭＷＤに相当）及びサブワードデコーダ（図示のｓｗｄ列に相当）により選択された所定のメモリセルから読み出されるデータを受け取り保持するセンスアンプ列２３７〜２４０とを有するメモリセル構造を持つ。更に、各メモリセルアレイ２２１〜２３６の個々に対応する冗長セル２４１ａ〜２４１ｄ、２４２ａ〜２４２ｄ、２４３ａ〜２４３ｄ、２４４ａ〜２４４ｄを備え、データバスとしての欠陥を救済する。尚、図１に示すメモリセルアレイ２２１〜２３６の内部には、例えば、それぞれ８行×４列のメモリセル（記憶セル）がマトリクス状に配置されているものとする。即ち、図１に示すメモリセルアレイの半分となっている。
【０００８】
このように構成される従来の半導体記憶装置は、メインワードデコーダからの４本のメインワード線により選択された行及び列の異なる４つのメモリセルアレイ２２１、２２６、２３１、２３６（図示の斜線部）を一斉に活性化し、サブワードデコーダ列からのサブワード線により選択された全てのメモリセルのデータを各センスアンプに出力している。センスアンプに保持されたデータは、メモリセルアレイの横に配線されたコラム選択線（図示のＣＬに相当）のデコードにより選択されたセンスアンプから読み出され、メモリセルアレイ上に配線されたデータバスを介して外部に出力される（図示の点線の円内参照）。尚、活性化中のメモリセルアレイ、例えば、メモリセルアレイ２２１に対応するデータバスに欠陥がある場合は、そのデータに対応する欠陥コラム選択線を、冗長セル２４１ａを選択するコラム選択線に置き換えることにより、その欠陥を救済している。
【０００９】
このように、図２に示す従来の半導体記憶装置は、各メモリセルアレイを細分化し、更に列毎にメインワード線を生成することにより一度に活性化するメモリセルアレイを分散させ、１本のメインワード線にかかる負荷を低減させている。また、各メモリセルアレイ毎に冗長用のメモリセルを備え、冗長効率を向上させている。
【００１０】
【発明が解決しようとする課題】
しかしながら、図２に示すような従来の半導体記憶装置は、多ビット出力による高速化の流れには対応可能であるが、冗長時にデータバスの置き換えを行う構成、即ち、欠陥のあるデータバスと冗長用のデータバスとを置き換える構成のため、必ず各メモリセルアレイ毎に冗長用のメモリセルが必要となり、伴って記憶容量が増加する度にチップ面積も急激に増大することになる。
【００１１】
本発明は、多ビット出力による高速化に対応すると共に、冗長効率を下げることなく、記憶容量の増加に伴うチップ面積の増大を最小限におさえることができる半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
そこで、上記課題を解決するため、本発明の半導体記憶装置は、請求項１に記載のように、行方向及び列方向のマトリクス状に配置された複数のメモリセルアレイ（後述する実施例のメモリセルアレイ１〜１６に相当）を有し、該メモリセルアレイの外部には、サブワードデコーダにより選択された所定のメモリセルから読み出されるデータを受け取り、保持するセンスアンプ（後述する実施例のセンスアンプ列１７〜２０に相当）が配置された半導体記憶装置において、該メモリセルアレイは、データバスの欠陥を救済するための冗長メモリセルを具備する第１のメモリセルアレイ（後述する実施例のメモリセルアレイ１〜４、９〜１２に相当）と、該冗長メモリセルを具備しない第２のメモリセルアレイ（後述する実施例のメモリセルアレイ５〜８、１３〜１６に相当）にて構成されることを特徴とする。ここでは、前記課題を解決するための、即ち、チップ面積の増大を最小限におさえるための具体的な構成例を規定する。
【００１３】
本発明の半導体記憶装置では、チップ面積の増大を最小限におさえるため、冗長効率を下げることなく、冗長メモリセルを削減している。即ち、冗長メモリセルを持たない第２のメモリセルアレイは、必ず第１のメモリセルアレイと共に活性化することで、その第１のメモリセルアレイの持つ冗長メモリセルにより、データバスの欠陥を救済する。この様にして、本発明の半導体記憶装置は、チップ面積の増大を最小限におさえている。
【００１４】
また、この発明において、半導体記憶装置は、メインワードデコーダにより選択された第１のメモリセルアレイと第２のメモリセルアレイとを一組として、同時に活性化することを特徴とする。ここでは、冗長効率を下げることなく、各メモリセルアレイの活性化を行うための具体的な方法を規定する。
【００１５】
また、実施形態において、前記同時に活性化される各メモリセルアレイが、行及び列のそれぞれ異なるメモリセルアレイとすることを特徴とする。ここでは、１本のメインワード線にかかる負荷を軽減するための具体的な方法を規定する。
また、実施形態において、同時に活性化された各メモリセルアレイ内のデータがセンスアンプに取り込まれ、バースト長に応じて、コラム選択線による選択順に、外部に読み出されることを特徴とする。ここでは、センスアンプにて保持されているデータを読み出す具体的な手順を規定する。
【００１６】
また、実施形態において、前記第２のメモリセルアレイのデータバスの欠陥は、同時に活性化される第１のメモリセルアレイに備えられた冗長メモリセルの冗長データバスにより救済されることを特徴とする。ここでは、従来よりも冗長メモリセルを削減したことによる、冗長効率の低下を防ぐための具体的な方法を規定する。
【００１７】
また、実施形態において、前記冗長メモリセルの冗長データバス（後述する実施例のデータバスＧＤＢに相当）は、同時に活性化された一組のメモリセルアレイの、いずれのデータとも置き換え可能とすることを特徴とする。ここでは、冗長メモリセルと接続するセンスアンプから読み出されたデータが、同時に活性化した第１及び第２のメモリセルアレイの全ビットを救済できることを規定する。
【００１８】
次に、上記課題を解決するための前記発明とは異なる構成例を示す。
半導体記憶装置は、行方向及び列方向のマトリクス状に配置された複数のメモリセルアレイ（後述する実施例のメモリセルアレイ１〜１６に相当）を有し、該メモリセルアレイの外部には、サブワードデコーダにより選択された所定のメモリセルから読み出されるデータを受け取り、保持するセンスアンプ（後述する実施例のセンスアンプ列１７〜２０に相当）が配置された半導体記憶装置において、前記行単位に、該メモリセルアレイのデータバスの欠陥を救済するための冗長メモリセルアレイ（後述する実施例の冗長セルアレイ４１〜４４に相当）を具備することを特徴とする。ここでは、チップ面積の増大を最小限におさえるための具体的な構成例を規定する。
【００１９】
本発明の半導体記憶装置では、チップ面積の増大を最小限におさえるため、冗長メモリセルを取り除き、冗長効率を下げないために、行単位に冗長メモリセルアレイを設けた。即ち、あるメモリセルアレイのデータバスに欠陥がある場合には、そのメモリセルアレイを冗長メモリセルアレイに置き換え、欠陥のあるメモリセルアレイを動作させないことにより、データバスの欠陥を救済する。この様な本発明の半導体記憶装置は、記憶容量の増加に伴ってメモリセルアレイが増大した場合でも、現状の冗長メモリセルアレイにて欠陥データバスの救済が可能となり、チップ面積の増大を最小限におさえられる。また、通常のメモリセルアレイと冗長メモリセルアレイにおける、データバスのワイヤードオア接続が可能なため、バスの切替え制御が容易となる。
【００２０】
また、この半導体記憶装置は、メインワードデコーダにより選択された前記行及び列のそれぞれ異なる複数のメモリセルアレイを、同時に活性化することを特徴とする。ここでは、冗長効率を下げることなく、各メモリセルアレイの活性化を行うための具体的な方法を規定する。
また、これらの半導体記憶装置は、同時に活性化された各メモリセルアレイ内のデータがセンスアンプに取り込まれ、バースト長に応じて、コラム選択線による選択順に外部に読み出されることを特徴とする。ここでは、センスアンプにて保持されているデータを読み出す具体的な手順を規定する。
【００２１】
また、これらの半導体記憶装置では、前記行単位に備えられた冗長メモリセルアレイが、対応する行のメモリセルアレイのデータバスに欠陥があるときに活性化されることを特徴とする。ここでは、冗長メモリセルアレイにより欠陥を救済する方法を規定する。
また、これらの半導体記憶装置は、データバスに欠陥のある特定のメモリセルアレイのアドレス情報を記憶するアドレス情報記憶回路（後述する実施例の冗長アドレス判定回路４７に相当）を有し、該アドレス情報に基づいて、該特定のメモリセルアレイに対応する冗長メモリセルアレイを選択的に活性化することを特徴とする。ここでは、データバスに欠陥のある特定のメモリセルアレイを救済する冗長メモリセルアレイを選択するための具体的な構成例を規定する。
【００２２】
また、この半導体記憶装置の前記アドレス情報記憶回路は、内部に、前記データバスに欠陥のある特定のメモリセルアレイのアドレス情報を記憶するためのレジスタを具備し、外部からのアドレス情報設定を可能とすることを特徴とする（後述する図１０（ｃ）に相当）。ここでは、冗長アドレスを設定するための第１の方法を規定する。
【００２３】
また、この半導体記憶装置の前記アドレス情報記憶回路は、内部に、前記データバスに欠陥のある特定のメモリセルアレイのアドレス情報を記憶するための回路として、フューズまたはスイッチを具備し、製造工程で該フューズまたはスイッチを接続または切断することにより、固定のアドレス情報を設定可能とすることを特徴とする（後述する図９、図１０（ａ）に相当）。ここでは、冗長アドレスを設定するための第２の方法を規定する。
【００２４】
また、この半導体記憶装置の前記アドレス情報記憶回路は、内部に、前記データバスに欠陥のある特定のメモリセルアレイのアドレス情報を記憶するための回路として、ワイヤボンディング用のパッドを具備し、製造工程でワイヤボンディングの切替えを行うことにより、固定のアドレス情報を設定可能とすることを特徴とする（後述する図１０（ｂ）に相当）。ここでは、冗長アドレスを設定するための第３の方法を規定する。
【００２５】
また、この構成において、前記冗長メモリセルアレイと、該冗長メモリセルアレイの行に対応する複数のメモリセルアレイが、データバス（後述する実施例のデータバスＧＤＢに相当）を共有することを特徴とする。ここでは、冗長メモリセルアレイにより救済されたデータバスの出力方法を規定する。
【００２６】
【発明の実施の形態】
以下、本発明の半導体記憶装置の実施例を図面に基づいて説明する。
図３は、第１の実施例として、多ビット出力による高速化に対応した本発明の半導体記憶装置のメモリセル構造を示す。
本発明の半導体記憶装置は、図３に示すように、行方向及び列方向のマトリクス状（図３では４行×４列の例を示す）に配置された１６個のメモリセルアレイ１〜１６と、メインワードデコーダ（図示のＭＷＤに相当）及びサブワードデコーダ（図示のｓｗｄ列に相当）により選択された所定のメモリセルから読み出されるデータを受け取り保持するセンスアンプ列１７〜２０（図示のＳＡ列に相当）とを有するメモリセル構造を持つ。
【００２７】
更に、メモリセルアレイ１〜４、９〜１２は、個々に対応する冗長セル２１〜２８を備え、メモリセルアレイ５〜８、１３〜１６は、冗長セルを持たない。本実施例では、８個の冗長セル２１〜２８によって、１６個のメモリセルアレイ１〜１６のデータバスの欠陥（メモリセルの故障、コラム選択信号の欠陥等）を救済する。図３に示すメモリセルアレイ１〜１６の内部には、例えば、それぞれ８行×４列のメモリセル（記憶セル）がマトリクス状に配置されているものとする。尚、本実施例におけるメモリセルアレイの数量、及びそのメモリセルアレイ内のメモリセル数は、説明の便宜上、上記のように定義したものであり、例えば、記憶容量及びメモリセル構造（本実施例では４行×４列）によって異なり、この限りではない。
【００２８】
次に上記のように構成される本発明の半導体記憶装置の動作を、図３、図４、図５に基づいて説明する。尚、図４は第１の実施例におけるメモリセルアレイ構造の詳細を、図５は第１の実施例におけるデータ出力の構成をそれぞれ示す。
本実施例では、例えば、メインワードデコーダからの４本のメインワード線により選択された行及び列の異なる４つのメモリセルアレイ１、６、１１、１６（図３の斜線部）を一斉に活性化する。この時、４つのメモリセルアレイ１、６、１１、１６の活性化は、メモリセルアレイ１（冗長メモリセルを備えている）とメモリセルアレイ６（冗長メモリセルを備えていない）とを一組とし、更にメモリセルアレイ１１（冗長メモリセルを備えている）とメモリセルアレイ１６（冗長メモリセルを備えていない）とを一組とし、この二組が同時に行われる。尚、本実施例において同時に活性化されるメモリセルアレイの組は、これに限らず、例えば、行及び列が異なり、冗長セルを備えるメモリセルアレイと備えていないメモリセルアレイの組であればどの組み合わせでもよい。
【００２９】
上記のように活性化された各メモリセルアレイでは、サブワードデコーダ列からのサブワード線により選択された全てのメモリセルのデータを各センスアンプに出力している。本実施例では、サブワード線に選択される８ビット×４（活性化されたメモリセルアレイの個数）のデータが各メモリセルから一度に読み出され、それぞれ各センスアンプに通知される。従って、例えば、バースト長＝４の時は、サブワード線によるメモリセルの選択順に、連続的（４回）に３２ビットのデータが読み出される。
【００３０】
各センスアンプ１７〜２０に保持されたデータは、図３に示すように、メモリセルアレイの横に配線されたコラム選択線（図３のＣＬに相当）のデコードにより選択されたセンスアンプから読み出され、メモリセルアレイ上に配線されたデータバスＧＤＢ（グローバル・データバス）を介して出力される。例えば、図４に示すように、メモリセルアレイ１及び６が活性化されている場合、コラム選択線により選択されたセンスアンプに保持されたデータは、信号線ＧＤＢ００〜ＧＤＢ１５上に読み出され、それぞれに対応するＧＤＢＡＭＰ列３１に通知される。
【００３１】
一方、活性化中のメモリセルアレイ１に対応するデータバスＧＤＢ００〜ＧＤＢ０７のいずれかに欠陥（メモリセルの故障、コラム選択信号の欠陥等）がある場合は、そのデータバスに対応する欠陥コラム選択線を、冗長セル２１を選択するコラム選択線に置き換えることにより、その欠陥を救済している。即ち、いずれかのデータバスに欠陥のある場合は、予め冗長セル２１を選択するように設定しておく。従って、例えば、メモリセルアレイ１及び６が活性化され、メモリセルアレイ１のデータバスに欠陥がある場合は、冗長用のセンスアンプに保持されたデータが、信号線ＲＧＤＢ００上に読み出され、冗長ＧＤＢＡＭＰに通知される（図４参照）。
【００３２】
また、活性化中のメモリセルアレイ６（冗長セルを備えていない）に対応するデータバスＧＤＢ０８〜ＧＤＢ１５のいずれかに欠陥がある場合も、そのデータバスに対応する欠陥コラム選択線を、冗長セル２１を選択するコラム選択線に置き換えることにより、その欠陥を救済する。従って、この場合もメモリセルアレイ１のデータバスに欠陥がある場合と同様に、冗長用のセンスアンプに保持されたデータが、信号線ＲＧＤＢ００上に読み出され、冗長ＧＤＢＡＭＰに通知される（図４参照）。
【００３３】
このようにしてＧＤＢＡＭＰ列３１にて受け取ったデータは、図５に示すように、データバスＭＤＢ（メイン・データバス）または冗長データバスＭＤＢを介して、各選択回路（３２ａ、３２ｂ、・・・）に通知される。
例えば、メモリセルアレイ１及び６のデータバスに欠陥がない場合、各選択回路では、図中Ａに示すように、データバスＭＤＢ上のデータが選択される。一方、メモリセルアレイ１または６のいずれかのデータバスに欠陥がある場合、例えば、データバスＧＤＢ００に欠陥がある場合、選択回路３２ａでは、図中Ｂに示すように、冗長データバスＭＤＢ上のデータ、即ち、ＲＧＤＢ００のデータが選択される。尚、冗長データバスＭＤＢは、全ての選択回路（３２ａ、３２ｂ、・・・）に接続され、いずれのデータバスＭＤＢとも置き換え可能である。
【００３４】
各選択回路にて選択されたデータは、一度各センスバッファ（３３ａ、３３ｂ、・・・）に格納される。この時、各センスバッファはバースト長に応じたビット数のデータを格納する。従って、例えば、バースト長＝４の場合は、４ビットのパラレルデータを格納することになる。
最後に、各センスバッファから出力されるパラレルデータは、バースト長に応じてパラシリ変換回路（３４ａ、３４ｂ、・・・）にてシリアルデータに変換され、更に出力バッファ（３５ａ、３５ｂ、・・・）を介して外部に出力される。
【００３５】
上記、第１の実施例における半導体記憶装置は、各メモリセルアレイを細分化し、更に列毎にメインワード線を生成することにより、一度に活性化するメモリセルアレイを分散させ、１本のメインワード線にかかる負荷を低減させている。更に、本実施例の半導体記憶装置は、チップ面積の増大を最小限におさえるため、冗長効率を下げることなく、従来より冗長セルの数を減らしている。即ち、冗長セルを持たないメモリセルアレイは、必ず冗長セルを持つメモリセルアレイと共に活性化することで、その冗長セルによりデータバスの欠陥を救済する。この様にして、本実施例の半導体記憶装置は、チップ面積の増大を最小限におさえている。
【００３６】
図６は、第２の実施例として、多ビット出力による高速化に対応した本発明の半導体記憶装置のメモリセル構造を示す。
本発明の半導体記憶装置は、図６に示すように、行方向及び列方向のマトリクス状（図３では４行×４列の例を示す）に配置された１６個のメモリセルアレイ１〜１６と、メインワードデコーダ（図示のＭＷＤに相当）及びサブワードデコーダ（図示のｓｗｄ列に相当）により選択された所定のメモリセルから読み出されるデータを受け取り保持するセンスアンプ列１７〜２０（図示のＳＡ列に相当）とを有するメモリセル構造を持つ。尚、この構成は第１の実施例と同様の構成であるため、同一の符号を付してある。
【００３７】
また、本発明の半導体記憶装置は、上記マトリクス状に配置された１６個のメモリセルアレイの各行単位に冗長セルアレイ４１〜４４を備え、更にその冗長セルアレイ４１〜４４から読み出されるデータを受け取り保持するセンスアンプ列４５を備える。本実施例では、４個の冗長セルアレイ４１〜４４によって、１６個のメモリセルアレイ１〜１６のデータバスの欠陥を救済する。図６に示すメモリセルアレイ１〜１６及び冗長セルアレイ４１〜４４の内部には、例えば、それぞれ８行×４列のメモリセル（記憶セル）がマトリクス状に配置されているものとする。尚、本実施例におけるメモリセルアレイの数量、及びそのメモリセルアレイ内のメモリセル数は、説明の便宜上、上記のように定義したものであり、例えば、記憶容量及びメモリセル構造（本実施例では４行×４列）によって異なり、この限りではない。また、冗長セルアレイの構造も、前記記憶容量及びメモリセル構造によって変化する。
【００３８】
次に上記のように構成される本発明の半導体記憶装置の動作を、図６、図７に基づいて説明する。尚、図７は第２の実施例におけるメモリセルアレイ構造の詳細及びデータ出力の構成を示す。
本実施例でも、第１の実施例と同様に、例えば、メインワードデコーダからの４本のメインワード線により選択された行及び列の異なる４つのメモリセルアレイ１、６、１１、１６（図６の斜線部）を一斉に活性化する。尚、本実施例において同時に活性化されるメモリセルアレイは、これに限らず、例えば、互いに行及び列が異なっていれば、どの組み合わせでもよい。
【００３９】
上記のように活性化された各メモリセルアレイでは、サブワードデコーダ列からのサブワード線により選択された全てのメモリセルのデータを各センスアンプに出力している。本実施例では、４本のサブワード線に選択される８ビット×４（活性化されたメモリセルアレイの個数）のデータが各メモリセルから一度に読み出され、それぞれ各センスアンプに通知される。従って、例えば、バースト長＝４の時は、サブワード線によるメモリセルの選択順に、連続的（４回）に３２ビットのデータが読み出される。
【００４０】
各センスアンプ１７〜２０に保持されたデータは、図６に示すように、メモリセルアレイの横に配線されたコラム選択線（図６のＣＬに相当）のデコードにより選択されたセンスアンプから読み出され、メモリセルアレイ上に配線されたデータバスＧＤＢ（グローバル・データバス、図７参照）を介して出力される。例えば、図７に示すように、メモリセルアレイ１が活性化された状態で、センスアンプ列１７に保持されているデータをデータバスＧＤＢに読み出す場合、コラム選択線生成回路４６では、センスアンプ列１７を選択するためのコラム選択線が生成される。そして、そのコラム選択線により選択されたセンスアンプに保持されているデータが、信号線ＧＤＢ００〜ＧＤＢ０７上に読み出され、それぞれに対応するＧＤＢＡＭＰ列３１に通知される。
【００４１】
一方、メモリセルアレイ１に対応するデータバスＧＤＢ００〜ＧＤＢ０７のいずれかに欠陥（メモリセルの故障、コラム選択信号の欠陥等）がある場合は、メモリセルアレイ１の代わりに、同一の行の冗長セルアレイ４１を活性化し、その欠陥を救済している。これは、第１の実施例のような欠陥のあるデータバスＧＤＢだけを冗長データバスＲＧＤＢに置き換える方法とは異なり、コラム選択線自体を冗長コラム選択線（図７の冗長ＣＬに相当）に置き換えることにより、データバスＧＤＢ全部を冗長データバスＲＧＤＢに置き換える方法である。
【００４２】
この時、通常のコラム選択線を冗長コラム選択線に置き換える判断は、冗長アドレス判定回路４７にて行われている。具体的にいうと、データバスＧＤＢのいずれかに欠陥のある場合、冗長アドレス判定回路４７では、予め欠陥のあるデータバスＧＤＢに対応するメモリセルアレイ１のアドレスを冗長アドレスとして記憶しておき、アクセス時の外部アドレスと比較することにより、コラム信号線の置き換えを判断する。例えば、冗長アドレスと外部アドレスが不一致の場合、冗長アドレス判定回路４７は、アクセスの対象となるメモリセルアレイのデータバスＧＤＢに欠陥がないと判断し、コラム選択線生成回路４６に欠陥のないことを通知する。一方、冗長アドレスと外部アドレスが一致する場合、冗長アドレス判定回路４７は、アクセスの対象となるメモリセルアレイのデータバスＧＤＢに欠陥があると判断し、コラム選択線生成回路４６に欠陥のあることを通知し、更に図６に示す４つの冗長セルアレイ４１〜４４のいずれか１つのアドレスを通知する。
【００４３】
この様な通知を受けて、コラム選択線生成回路４６では、所定のコラム選択線（ＣＬまたは冗長ＣＬ）を生成する。そして、そのコラム選択線により選択されたセンスアンプに保持されているデータが、信号線ＧＤＢ００〜ＧＤＢ０７上に読み出され、それぞれに対応するＧＤＢＡＭＰ列３１に通知される（図７参照）。尚、センスアンプ１７に接続される信号線ＧＤＢ００〜ＧＤＢ０７と、センスアンプ４５に接続される信号線ＧＤＢ００〜ＧＤＢ０７とはワイヤードオア接続され、特別な制御を必要としない。本実施例では、特にセンスアンプ１７のデータバスＧＤＢに欠陥がある場合について説明したが、他のセンスアンプのデータバスＧＤＢに欠陥がある場合も同様に救済する。
【００４４】
このようにしてＧＤＢＡＭＰ列３１にて受け取ったデータは、第１の実施例と同様に、一度各センスバッファ（図５の３３ａ、３３ｂ、・・・に相当）に格納される。この時、各センスバッファはバースト長に応じたビット数のデータを格納する。従って、例えば、バースト長＝４の場合は、４ビットのパラレルデータを格納することになる。
【００４５】
最後に、各センスバッファから出力されるパラレルデータは、バースト長に応じてパラシリ変換回路（図５の３４ａ、３４ｂ、・・・に相当）にてシリアルデータに変換され、更に出力バッファ（図５の３５ａ、３５ｂ、・・・に相当）を介して外部に出力される。
上記、第２の実施例における半導体記憶装置は、各メモリセルアレイを細分化し、更に列毎にメインワード線を生成することにより、一度に活性化するメモリセルアレイを分散させ、１本のメインワード線にかかる負荷を低減させている。更に、本実施例の半導体記憶装置は、チップ面積の増大を最小限におさえるため、従来及び第１の実施例の冗長セルを取り除き、冗長効率を下げないために、行単位に冗長セルアレイ４１〜４４を設けた。即ち、あるメモリセルアレイのデータバスに欠陥がある場合には、そのメモリセルアレイを冗長セルアレイに置き換え、欠陥のあるメモリセルアレイを動作させないことにより、データバスの欠陥を救済する。従って、本実施例の半導体記憶装置では、記憶容量の増加に伴ってメモリセルアレイが増大した場合でも、現状の冗長セルアレイにて欠陥データバスの救済が可能となり、チップ面積の増大を最小限におさえられる。
【００４６】
図８は、本実施例にて使用するＧＤＢＡＭＰの回路例を示す。
この回路は、トランジスタ５１〜６３、インバータ６４〜６６で構成されている。例えば、イネーブル信号がＬｏｗの時（ディセーブル状態）は、トランジスタ５９、６１がＯＮ、トランジスタ６２、６３がＯＦＦとなるため、データ信号ＭＤＢを出力しない（ハイインピータンス出力）。一方、イネーブル信号がＨｉｇｈの時（イネーブル状態）は、トランジスタ５１がＯＮであり、この時データ信号ＧＤＢがＨｉｇｈならば（即ち、ＧＤＢＺがＨｉｇｈ、ＧＤＢＸがＬｏｗの場合）、トランジスタ５２、５４、６２がＯＮとなり、データ信号ＭＤＢがＨｉｇｈを出力する。同様の状態（イネーブル状態）で逆にデータ信号ＧＤＢがＬｏｗならば（即ち、ＧＤＢＺがＬｏｗ、ＧＤＢＸがＨｉｇｈの場合）、トランジスタ５３、５６、６３がＯＮとなり、データ信号ＭＤＢがＬｏｗを出力する。
【００４７】
図９は、第２の実施例にて使用する冗長アドレス判定回路４７の回路例を示す。この回路は、冗長アドレス比較部７２とブロックアドレス記憶部７１で構成されている。本実施例の半導体記憶装置（図６参照）において、あるメモリセルアレイのデータバスに欠陥がある場合、この冗長アドレス判定回路４７では、予め欠陥のあるメモリセルアレイのアドレス（冗長アドレス）、及び置き換えるべき冗長セルアレイのアドレス（ブロックアドレス）記憶しておく。記憶方法としては、各回路内のヒューズの接続及び切断により行う。尚、ヒューズにより設定された冗長アドレス及びブロックアドレスは、冗長アドレス取込み信号の入力によりそれぞれの回路（７１、７２）に取り込まれる。
【００４８】
例えば、メモリセルアレイ１のデータバスに欠陥がある場合、冗長アドレスとしては、メモリセルアレイ１のアドレスを設定しておき（ヒューズによる設定）、メモリセルアレイのアクセス時に外部アドレスと冗長アドレスを比較する。ここで、一致する場合は、冗長アドレス一致信号を出力し（アクティブ状態）、メモリセルアレイ１を冗長セルアレイに置き換えることを通知する。一方、一致しない場合は、冗長アドレス一致信号を出力しない（非アクティブ状態）。
【００４９】
また、上記外部アドレスと冗長アドレスを比較において、一致する場合は、冗長アドレスと共に、４つの冗長セルアレイから１つを選択するためのブロックアドレス信号を通知する。そのため、例えば、冗長セルアレイ４１のブロックアドレスを’００’、冗長セルアレイ４２を’０１’、冗長セルアレイ４３を’１０’、冗長セルアレイ４４を’１１’とした場合、ブロックアドレス記憶部７１には、予め、メモリセルアレイ１に対応する冗長セルアレイのブロックアドレス’００’を記憶する（ヒューズによる設定）。
【００５０】
尚、図９では、冗長アドレス及びブロックアドレスの設定をヒューズの接続及び切断により行っているが、設定方法はこれに限らず、図１０に示す様な方法を用いてもよい。例えば、図１０（ａ）はスイッチによる設定例、（ｂ）はワイヤボンディングによる設定例、（ｃ）はレジスタによる設定例を示す。特にレジスタによる設定は書き換えが可能である。
【００５１】
図１１は、本実施例にて使用するコラム選択線生成回路４６の回路例を示す。この回路は、インバータ８１〜８７、ＮＡＮＤゲート８８、ＮＯＲゲート８９、９０で構成されている。例えば、イネーブル信号がＬｏｗの時（ディセーブル状態）は、ＮＯＲゲート８９、９０により他の入力信号がマスクされるため、この回路は動作しない。一方、イネーブル信号がＨｉｇｈの時（イネーブル状態）、この回路は、ブロックアドレスが’１１’、冗長アドレス一致信号がＨｉｇｈの入力で、冗長コラム選択線（冗長ＣＬ）をＨｉｇｈにする。それ以外の入力で、コラム信号線（ＣＬ）をＨｉｇｈにする。尚、この回路はブロックアドレス’１１’に対応する冗長セルアレイ４４（図６参照）の冗長コラム選択線を生成するための回路である。従って、他の冗長セルアレイに対する冗長コラム選択線を生成する場合は、ＮＡＮＤゲート８８を、他の冗長セルアレイのブロックアドレスに対応するゲートに置き換えればよい。
【００５２】
【発明の効果】
本発明の半導体記憶装置は、チップ面積の増大を最小限におさえるため、冗長メモリセルを具備する第１のメモリセルアレイと、該冗長メモリセルを具備しない第２のメモリセルアレイとを有するメモリセルアレイ構造を持つ。即ち、従来よりも冗長メモリセルを減らしている。そのため、冗長メモリセルを持たない第２のメモリセルアレイでは、必ず第１のメモリセルアレイと共に活性化することで、第１のメモリセルアレイの持つ冗長メモリセルにより、データバスの欠陥を救済する。
【００５３】
また、他の構成において、半導体記憶装置は、従来の冗長メモリセルを取り除き、冗長効率を下げないために、行単位に冗長メモリセルアレイを設けた。即ち、あるメモリセルアレイのデータバスに欠陥がある場合には、そのメモリセルアレイ全部を冗長メモリセルアレイに置き換え、欠陥のあるメモリセルアレイを動作させないことにより、データバスの欠陥を救済する。この半導体記憶装置は、記憶容量の増加に伴ってメモリセルアレイが増大した場合でも、現状の冗長メモリセルアレイにて欠陥データバスの救済が可能となり、チップ面積の増大を最小限におさえられる。
【００５４】
このように、本発明によれば、多ビット出力による高速化に対応すると共に、冗長効率を下げることなく、記憶容量の増加に伴うチップ面積の増大を最小限におさえることが可能な半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】従来の半導体記憶装置のメモリセルアレイ構造である。
【図２】高速多ビット出力に対応する従来の半導体記憶装置のメモリセルアレイ構造である。
【図３】第１の実施例におけるメモリセルアレイ構造である。
【図４】第１の実施例におけるメモリセルアレイ構造の詳細である。
【図５】第１の実施例におけるデータ出力例である。
【図６】第２の実施例におけるメモリセルアレイ構造である。
【図７】第２の実施例におけるメモリセルアレイ構造の詳細である。
【図８】ＧＤＢＡＭＰの回路例である。
【図９】冗長アドレス判定回路の回路例である。
【図１０】ヒューズによる切替え以外の冗長アドレス設定例である。
【図１１】コラム選択線生成回路の回路例である。
【符号の説明】
１〜１６ メモリセルアレイ
１７〜２０ センスアンプ列
２１〜２８ 冗長セル
３１ ＧＤＢＡＭＰ列
３２ａ，３２ｂ 選択回路
３３ａ，３３ｂ センスバッファ
３４ａ，３４ｂ パラシリ変換回路
３５ａ，３５ｂ 出力バッファ
４１〜４４ 冗長セルアレイ
４５ 冗長センスアンプ列
４６ コラム選択線生成回路
４７ 冗長アドレス判定回路
２０１〜２０８ メモリセルアレイ
２０９〜２１２ センスアンプ列
２１３ａ〜２１３ｄ 冗長セル
２１４ａ〜２１４ｄ 冗長セル
２２１〜２３６ メモリセルアレイ
２３７〜２４０ センスアンプ列
２４１ａ〜２４１ｄ 冗長セル
２４２ａ〜２４２ｄ 冗長セル
２４３ａ〜２４３ｄ 冗長セル
２４４ａ〜２４４ｄ 冗長セル
【発明の属する技術分野】
本発明は、一般の半導体記憶装置に関し、特にクロックに同期して動作する半導体記憶装置に関する。
近年、ＣＰＵの高速化に伴って、ＤＲＡＭ（dynamic random access memory）等の半導体記憶装置では、より高い信号周波数でデータ信号の入出力を行い、データ転送速度の高速化をはかることが要求されている。この要求に応える半導体記憶装置として、例えば、ＳＤＲＡＭ（synchronous dynamic random access memory）、及びＦＣＲＡＭ（fast cycle random access memory ）等は、外部からのクロック信号に同期して動作することにより高速な動作を実現している。
【０００２】
しかしながら、上記半導体記憶装置は、データ転送速度の高速化による回路の増大及び記憶容量の増大等に伴い、チップ面積が増加する傾向にある。そこで、記憶容量を減少させることなくチップ面積の縮小化が可能な半導体記憶装置が要求されている。
【０００３】
【従来の技術】
以下、従来の半導体記憶装置（例えば、ＤＲＡＭ等）について説明する。
図１は、従来の半導体記憶装置におけるメモリセル構造の一例を示す。
従来の半導体記憶装置は、図１に示すように、行方向及び列方向のマトリクス状（図１では２行×４列の例を示す）に配置された８個のメモリセルアレイ２０１〜２０８と、メインワードデコーダ（図示のＭＷＤに相当）及びサブワードデコーダ（図示のｓｗｄ列に相当）により選択された所定のメモリセルから読み出されるデータを受け取り保持するセンスアンプ列２０９〜２１２とを有するメモリセル構造を持つ。更に、各メモリセルアレイ２０１〜２０８の個々に対応する冗長セル２１３ａ〜２１３ｄ、２１４ａ〜２１４ｄを備え、データバスとしての欠陥（メモリセルの故障、コラム選択信号の欠陥等）を救済する。尚、図１に示すメモリセルアレイ２０１〜２０８の内部には、例えば、それぞれ１６行×４列のメモリセル（記憶セル）がマトリクス状に配置されているものとする。
【０００４】
このように構成される従来の半導体記憶装置は、メインワードデコーダからのメインワード線により選択された列方向のメモリセルアレイ（例えば、図示の斜線部）を一斉に活性化し、サブワードデコーダ列からのサブワード線により選択された全てのメモリセルのデータを各センスアンプに出力している。センスアンプに保持されたデータは、メモリセルアレイ上に配線されたコラム選択線（図示のＣＬに相当）により選択されたセンスアンプから読み出され、メモリセルアレイの横に配線されたデータバスを介して外部に出力される（図示の点線の円内参照）。尚、活性化中のメモリセルアレイ、例えば、メモリセルアレイ２０１に対応するデータバスに欠陥がある場合は、そのデータに対応する欠陥コラム選択線を、冗長セル２１３ａを選択するコラム選択線に置き換えることにより、その欠陥を救済している。
【０００５】
しかしながら、先に説明したようなメモリセルアレイ横のデータバスでは、配線領域が狭く、配線できる本数が制限され、多ビット出力による高速化の流れに対応できない。また、列方向の全メモリセルアレイを一度に活性化していたのでは、１本のメインワード線にかかる負荷が大きくなり、電源ドロップ等の要因で高速動作が難しくなる。
【０００６】
そこで、多ビット出力による高速化に対応した半導体記憶装置として、各メモリセルアレイを小型化し、更に一度に活性化するメモリセルアレイを分散させた、即ち、メインワード線を分散させた半導体記憶装置が考えられた。
図２は、多ビット出力による高速化に対応した従来の半導体記憶装置におけるメモリセル構造の一例を示す。
【０００７】
この半導体記憶装置は、図２に示すように、行方向及び列方向のマトリクス状（図２では４行×４列の例を示す）に配置された１６個のメモリセルアレイ２２１〜２３６と、メインワードデコーダ（図示のＭＷＤに相当）及びサブワードデコーダ（図示のｓｗｄ列に相当）により選択された所定のメモリセルから読み出されるデータを受け取り保持するセンスアンプ列２３７〜２４０とを有するメモリセル構造を持つ。更に、各メモリセルアレイ２２１〜２３６の個々に対応する冗長セル２４１ａ〜２４１ｄ、２４２ａ〜２４２ｄ、２４３ａ〜２４３ｄ、２４４ａ〜２４４ｄを備え、データバスとしての欠陥を救済する。尚、図１に示すメモリセルアレイ２２１〜２３６の内部には、例えば、それぞれ８行×４列のメモリセル（記憶セル）がマトリクス状に配置されているものとする。即ち、図１に示すメモリセルアレイの半分となっている。
【０００８】
このように構成される従来の半導体記憶装置は、メインワードデコーダからの４本のメインワード線により選択された行及び列の異なる４つのメモリセルアレイ２２１、２２６、２３１、２３６（図示の斜線部）を一斉に活性化し、サブワードデコーダ列からのサブワード線により選択された全てのメモリセルのデータを各センスアンプに出力している。センスアンプに保持されたデータは、メモリセルアレイの横に配線されたコラム選択線（図示のＣＬに相当）のデコードにより選択されたセンスアンプから読み出され、メモリセルアレイ上に配線されたデータバスを介して外部に出力される（図示の点線の円内参照）。尚、活性化中のメモリセルアレイ、例えば、メモリセルアレイ２２１に対応するデータバスに欠陥がある場合は、そのデータに対応する欠陥コラム選択線を、冗長セル２４１ａを選択するコラム選択線に置き換えることにより、その欠陥を救済している。
【０００９】
このように、図２に示す従来の半導体記憶装置は、各メモリセルアレイを細分化し、更に列毎にメインワード線を生成することにより一度に活性化するメモリセルアレイを分散させ、１本のメインワード線にかかる負荷を低減させている。また、各メモリセルアレイ毎に冗長用のメモリセルを備え、冗長効率を向上させている。
【００１０】
【発明が解決しようとする課題】
しかしながら、図２に示すような従来の半導体記憶装置は、多ビット出力による高速化の流れには対応可能であるが、冗長時にデータバスの置き換えを行う構成、即ち、欠陥のあるデータバスと冗長用のデータバスとを置き換える構成のため、必ず各メモリセルアレイ毎に冗長用のメモリセルが必要となり、伴って記憶容量が増加する度にチップ面積も急激に増大することになる。
【００１１】
本発明は、多ビット出力による高速化に対応すると共に、冗長効率を下げることなく、記憶容量の増加に伴うチップ面積の増大を最小限におさえることができる半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
そこで、上記課題を解決するため、本発明の半導体記憶装置は、請求項１に記載のように、行方向及び列方向のマトリクス状に配置された複数のメモリセルアレイ（後述する実施例のメモリセルアレイ１〜１６に相当）を有し、該メモリセルアレイの外部には、サブワードデコーダにより選択された所定のメモリセルから読み出されるデータを受け取り、保持するセンスアンプ（後述する実施例のセンスアンプ列１７〜２０に相当）が配置された半導体記憶装置において、該メモリセルアレイは、データバスの欠陥を救済するための冗長メモリセルを具備する第１のメモリセルアレイ（後述する実施例のメモリセルアレイ１〜４、９〜１２に相当）と、該冗長メモリセルを具備しない第２のメモリセルアレイ（後述する実施例のメモリセルアレイ５〜８、１３〜１６に相当）にて構成されることを特徴とする。ここでは、前記課題を解決するための、即ち、チップ面積の増大を最小限におさえるための具体的な構成例を規定する。
【００１３】
本発明の半導体記憶装置では、チップ面積の増大を最小限におさえるため、冗長効率を下げることなく、冗長メモリセルを削減している。即ち、冗長メモリセルを持たない第２のメモリセルアレイは、必ず第１のメモリセルアレイと共に活性化することで、その第１のメモリセルアレイの持つ冗長メモリセルにより、データバスの欠陥を救済する。この様にして、本発明の半導体記憶装置は、チップ面積の増大を最小限におさえている。
【００１４】
また、この発明において、半導体記憶装置は、メインワードデコーダにより選択された第１のメモリセルアレイと第２のメモリセルアレイとを一組として、同時に活性化することを特徴とする。ここでは、冗長効率を下げることなく、各メモリセルアレイの活性化を行うための具体的な方法を規定する。
【００１５】
また、実施形態において、前記同時に活性化される各メモリセルアレイが、行及び列のそれぞれ異なるメモリセルアレイとすることを特徴とする。ここでは、１本のメインワード線にかかる負荷を軽減するための具体的な方法を規定する。
また、実施形態において、同時に活性化された各メモリセルアレイ内のデータがセンスアンプに取り込まれ、バースト長に応じて、コラム選択線による選択順に、外部に読み出されることを特徴とする。ここでは、センスアンプにて保持されているデータを読み出す具体的な手順を規定する。
【００１６】
また、実施形態において、前記第２のメモリセルアレイのデータバスの欠陥は、同時に活性化される第１のメモリセルアレイに備えられた冗長メモリセルの冗長データバスにより救済されることを特徴とする。ここでは、従来よりも冗長メモリセルを削減したことによる、冗長効率の低下を防ぐための具体的な方法を規定する。
【００１７】
また、実施形態において、前記冗長メモリセルの冗長データバス（後述する実施例のデータバスＧＤＢに相当）は、同時に活性化された一組のメモリセルアレイの、いずれのデータとも置き換え可能とすることを特徴とする。ここでは、冗長メモリセルと接続するセンスアンプから読み出されたデータが、同時に活性化した第１及び第２のメモリセルアレイの全ビットを救済できることを規定する。
【００１８】
次に、上記課題を解決するための前記発明とは異なる構成例を示す。
半導体記憶装置は、行方向及び列方向のマトリクス状に配置された複数のメモリセルアレイ（後述する実施例のメモリセルアレイ１〜１６に相当）を有し、該メモリセルアレイの外部には、サブワードデコーダにより選択された所定のメモリセルから読み出されるデータを受け取り、保持するセンスアンプ（後述する実施例のセンスアンプ列１７〜２０に相当）が配置された半導体記憶装置において、前記行単位に、該メモリセルアレイのデータバスの欠陥を救済するための冗長メモリセルアレイ（後述する実施例の冗長セルアレイ４１〜４４に相当）を具備することを特徴とする。ここでは、チップ面積の増大を最小限におさえるための具体的な構成例を規定する。
【００１９】
本発明の半導体記憶装置では、チップ面積の増大を最小限におさえるため、冗長メモリセルを取り除き、冗長効率を下げないために、行単位に冗長メモリセルアレイを設けた。即ち、あるメモリセルアレイのデータバスに欠陥がある場合には、そのメモリセルアレイを冗長メモリセルアレイに置き換え、欠陥のあるメモリセルアレイを動作させないことにより、データバスの欠陥を救済する。この様な本発明の半導体記憶装置は、記憶容量の増加に伴ってメモリセルアレイが増大した場合でも、現状の冗長メモリセルアレイにて欠陥データバスの救済が可能となり、チップ面積の増大を最小限におさえられる。また、通常のメモリセルアレイと冗長メモリセルアレイにおける、データバスのワイヤードオア接続が可能なため、バスの切替え制御が容易となる。
【００２０】
また、この半導体記憶装置は、メインワードデコーダにより選択された前記行及び列のそれぞれ異なる複数のメモリセルアレイを、同時に活性化することを特徴とする。ここでは、冗長効率を下げることなく、各メモリセルアレイの活性化を行うための具体的な方法を規定する。
また、これらの半導体記憶装置は、同時に活性化された各メモリセルアレイ内のデータがセンスアンプに取り込まれ、バースト長に応じて、コラム選択線による選択順に外部に読み出されることを特徴とする。ここでは、センスアンプにて保持されているデータを読み出す具体的な手順を規定する。
【００２１】
また、これらの半導体記憶装置では、前記行単位に備えられた冗長メモリセルアレイが、対応する行のメモリセルアレイのデータバスに欠陥があるときに活性化されることを特徴とする。ここでは、冗長メモリセルアレイにより欠陥を救済する方法を規定する。
また、これらの半導体記憶装置は、データバスに欠陥のある特定のメモリセルアレイのアドレス情報を記憶するアドレス情報記憶回路（後述する実施例の冗長アドレス判定回路４７に相当）を有し、該アドレス情報に基づいて、該特定のメモリセルアレイに対応する冗長メモリセルアレイを選択的に活性化することを特徴とする。ここでは、データバスに欠陥のある特定のメモリセルアレイを救済する冗長メモリセルアレイを選択するための具体的な構成例を規定する。
【００２２】
また、この半導体記憶装置の前記アドレス情報記憶回路は、内部に、前記データバスに欠陥のある特定のメモリセルアレイのアドレス情報を記憶するためのレジスタを具備し、外部からのアドレス情報設定を可能とすることを特徴とする（後述する図１０（ｃ）に相当）。ここでは、冗長アドレスを設定するための第１の方法を規定する。
【００２３】
また、この半導体記憶装置の前記アドレス情報記憶回路は、内部に、前記データバスに欠陥のある特定のメモリセルアレイのアドレス情報を記憶するための回路として、フューズまたはスイッチを具備し、製造工程で該フューズまたはスイッチを接続または切断することにより、固定のアドレス情報を設定可能とすることを特徴とする（後述する図９、図１０（ａ）に相当）。ここでは、冗長アドレスを設定するための第２の方法を規定する。
【００２４】
また、この半導体記憶装置の前記アドレス情報記憶回路は、内部に、前記データバスに欠陥のある特定のメモリセルアレイのアドレス情報を記憶するための回路として、ワイヤボンディング用のパッドを具備し、製造工程でワイヤボンディングの切替えを行うことにより、固定のアドレス情報を設定可能とすることを特徴とする（後述する図１０（ｂ）に相当）。ここでは、冗長アドレスを設定するための第３の方法を規定する。
【００２５】
また、この構成において、前記冗長メモリセルアレイと、該冗長メモリセルアレイの行に対応する複数のメモリセルアレイが、データバス（後述する実施例のデータバスＧＤＢに相当）を共有することを特徴とする。ここでは、冗長メモリセルアレイにより救済されたデータバスの出力方法を規定する。
【００２６】
【発明の実施の形態】
以下、本発明の半導体記憶装置の実施例を図面に基づいて説明する。
図３は、第１の実施例として、多ビット出力による高速化に対応した本発明の半導体記憶装置のメモリセル構造を示す。
本発明の半導体記憶装置は、図３に示すように、行方向及び列方向のマトリクス状（図３では４行×４列の例を示す）に配置された１６個のメモリセルアレイ１〜１６と、メインワードデコーダ（図示のＭＷＤに相当）及びサブワードデコーダ（図示のｓｗｄ列に相当）により選択された所定のメモリセルから読み出されるデータを受け取り保持するセンスアンプ列１７〜２０（図示のＳＡ列に相当）とを有するメモリセル構造を持つ。
【００２７】
更に、メモリセルアレイ１〜４、９〜１２は、個々に対応する冗長セル２１〜２８を備え、メモリセルアレイ５〜８、１３〜１６は、冗長セルを持たない。本実施例では、８個の冗長セル２１〜２８によって、１６個のメモリセルアレイ１〜１６のデータバスの欠陥（メモリセルの故障、コラム選択信号の欠陥等）を救済する。図３に示すメモリセルアレイ１〜１６の内部には、例えば、それぞれ８行×４列のメモリセル（記憶セル）がマトリクス状に配置されているものとする。尚、本実施例におけるメモリセルアレイの数量、及びそのメモリセルアレイ内のメモリセル数は、説明の便宜上、上記のように定義したものであり、例えば、記憶容量及びメモリセル構造（本実施例では４行×４列）によって異なり、この限りではない。
【００２８】
次に上記のように構成される本発明の半導体記憶装置の動作を、図３、図４、図５に基づいて説明する。尚、図４は第１の実施例におけるメモリセルアレイ構造の詳細を、図５は第１の実施例におけるデータ出力の構成をそれぞれ示す。
本実施例では、例えば、メインワードデコーダからの４本のメインワード線により選択された行及び列の異なる４つのメモリセルアレイ１、６、１１、１６（図３の斜線部）を一斉に活性化する。この時、４つのメモリセルアレイ１、６、１１、１６の活性化は、メモリセルアレイ１（冗長メモリセルを備えている）とメモリセルアレイ６（冗長メモリセルを備えていない）とを一組とし、更にメモリセルアレイ１１（冗長メモリセルを備えている）とメモリセルアレイ１６（冗長メモリセルを備えていない）とを一組とし、この二組が同時に行われる。尚、本実施例において同時に活性化されるメモリセルアレイの組は、これに限らず、例えば、行及び列が異なり、冗長セルを備えるメモリセルアレイと備えていないメモリセルアレイの組であればどの組み合わせでもよい。
【００２９】
上記のように活性化された各メモリセルアレイでは、サブワードデコーダ列からのサブワード線により選択された全てのメモリセルのデータを各センスアンプに出力している。本実施例では、サブワード線に選択される８ビット×４（活性化されたメモリセルアレイの個数）のデータが各メモリセルから一度に読み出され、それぞれ各センスアンプに通知される。従って、例えば、バースト長＝４の時は、サブワード線によるメモリセルの選択順に、連続的（４回）に３２ビットのデータが読み出される。
【００３０】
各センスアンプ１７〜２０に保持されたデータは、図３に示すように、メモリセルアレイの横に配線されたコラム選択線（図３のＣＬに相当）のデコードにより選択されたセンスアンプから読み出され、メモリセルアレイ上に配線されたデータバスＧＤＢ（グローバル・データバス）を介して出力される。例えば、図４に示すように、メモリセルアレイ１及び６が活性化されている場合、コラム選択線により選択されたセンスアンプに保持されたデータは、信号線ＧＤＢ００〜ＧＤＢ１５上に読み出され、それぞれに対応するＧＤＢＡＭＰ列３１に通知される。
【００３１】
一方、活性化中のメモリセルアレイ１に対応するデータバスＧＤＢ００〜ＧＤＢ０７のいずれかに欠陥（メモリセルの故障、コラム選択信号の欠陥等）がある場合は、そのデータバスに対応する欠陥コラム選択線を、冗長セル２１を選択するコラム選択線に置き換えることにより、その欠陥を救済している。即ち、いずれかのデータバスに欠陥のある場合は、予め冗長セル２１を選択するように設定しておく。従って、例えば、メモリセルアレイ１及び６が活性化され、メモリセルアレイ１のデータバスに欠陥がある場合は、冗長用のセンスアンプに保持されたデータが、信号線ＲＧＤＢ００上に読み出され、冗長ＧＤＢＡＭＰに通知される（図４参照）。
【００３２】
また、活性化中のメモリセルアレイ６（冗長セルを備えていない）に対応するデータバスＧＤＢ０８〜ＧＤＢ１５のいずれかに欠陥がある場合も、そのデータバスに対応する欠陥コラム選択線を、冗長セル２１を選択するコラム選択線に置き換えることにより、その欠陥を救済する。従って、この場合もメモリセルアレイ１のデータバスに欠陥がある場合と同様に、冗長用のセンスアンプに保持されたデータが、信号線ＲＧＤＢ００上に読み出され、冗長ＧＤＢＡＭＰに通知される（図４参照）。
【００３３】
このようにしてＧＤＢＡＭＰ列３１にて受け取ったデータは、図５に示すように、データバスＭＤＢ（メイン・データバス）または冗長データバスＭＤＢを介して、各選択回路（３２ａ、３２ｂ、・・・）に通知される。
例えば、メモリセルアレイ１及び６のデータバスに欠陥がない場合、各選択回路では、図中Ａに示すように、データバスＭＤＢ上のデータが選択される。一方、メモリセルアレイ１または６のいずれかのデータバスに欠陥がある場合、例えば、データバスＧＤＢ００に欠陥がある場合、選択回路３２ａでは、図中Ｂに示すように、冗長データバスＭＤＢ上のデータ、即ち、ＲＧＤＢ００のデータが選択される。尚、冗長データバスＭＤＢは、全ての選択回路（３２ａ、３２ｂ、・・・）に接続され、いずれのデータバスＭＤＢとも置き換え可能である。
【００３４】
各選択回路にて選択されたデータは、一度各センスバッファ（３３ａ、３３ｂ、・・・）に格納される。この時、各センスバッファはバースト長に応じたビット数のデータを格納する。従って、例えば、バースト長＝４の場合は、４ビットのパラレルデータを格納することになる。
最後に、各センスバッファから出力されるパラレルデータは、バースト長に応じてパラシリ変換回路（３４ａ、３４ｂ、・・・）にてシリアルデータに変換され、更に出力バッファ（３５ａ、３５ｂ、・・・）を介して外部に出力される。
【００３５】
上記、第１の実施例における半導体記憶装置は、各メモリセルアレイを細分化し、更に列毎にメインワード線を生成することにより、一度に活性化するメモリセルアレイを分散させ、１本のメインワード線にかかる負荷を低減させている。更に、本実施例の半導体記憶装置は、チップ面積の増大を最小限におさえるため、冗長効率を下げることなく、従来より冗長セルの数を減らしている。即ち、冗長セルを持たないメモリセルアレイは、必ず冗長セルを持つメモリセルアレイと共に活性化することで、その冗長セルによりデータバスの欠陥を救済する。この様にして、本実施例の半導体記憶装置は、チップ面積の増大を最小限におさえている。
【００３６】
図６は、第２の実施例として、多ビット出力による高速化に対応した本発明の半導体記憶装置のメモリセル構造を示す。
本発明の半導体記憶装置は、図６に示すように、行方向及び列方向のマトリクス状（図３では４行×４列の例を示す）に配置された１６個のメモリセルアレイ１〜１６と、メインワードデコーダ（図示のＭＷＤに相当）及びサブワードデコーダ（図示のｓｗｄ列に相当）により選択された所定のメモリセルから読み出されるデータを受け取り保持するセンスアンプ列１７〜２０（図示のＳＡ列に相当）とを有するメモリセル構造を持つ。尚、この構成は第１の実施例と同様の構成であるため、同一の符号を付してある。
【００３７】
また、本発明の半導体記憶装置は、上記マトリクス状に配置された１６個のメモリセルアレイの各行単位に冗長セルアレイ４１〜４４を備え、更にその冗長セルアレイ４１〜４４から読み出されるデータを受け取り保持するセンスアンプ列４５を備える。本実施例では、４個の冗長セルアレイ４１〜４４によって、１６個のメモリセルアレイ１〜１６のデータバスの欠陥を救済する。図６に示すメモリセルアレイ１〜１６及び冗長セルアレイ４１〜４４の内部には、例えば、それぞれ８行×４列のメモリセル（記憶セル）がマトリクス状に配置されているものとする。尚、本実施例におけるメモリセルアレイの数量、及びそのメモリセルアレイ内のメモリセル数は、説明の便宜上、上記のように定義したものであり、例えば、記憶容量及びメモリセル構造（本実施例では４行×４列）によって異なり、この限りではない。また、冗長セルアレイの構造も、前記記憶容量及びメモリセル構造によって変化する。
【００３８】
次に上記のように構成される本発明の半導体記憶装置の動作を、図６、図７に基づいて説明する。尚、図７は第２の実施例におけるメモリセルアレイ構造の詳細及びデータ出力の構成を示す。
本実施例でも、第１の実施例と同様に、例えば、メインワードデコーダからの４本のメインワード線により選択された行及び列の異なる４つのメモリセルアレイ１、６、１１、１６（図６の斜線部）を一斉に活性化する。尚、本実施例において同時に活性化されるメモリセルアレイは、これに限らず、例えば、互いに行及び列が異なっていれば、どの組み合わせでもよい。
【００３９】
上記のように活性化された各メモリセルアレイでは、サブワードデコーダ列からのサブワード線により選択された全てのメモリセルのデータを各センスアンプに出力している。本実施例では、４本のサブワード線に選択される８ビット×４（活性化されたメモリセルアレイの個数）のデータが各メモリセルから一度に読み出され、それぞれ各センスアンプに通知される。従って、例えば、バースト長＝４の時は、サブワード線によるメモリセルの選択順に、連続的（４回）に３２ビットのデータが読み出される。
【００４０】
各センスアンプ１７〜２０に保持されたデータは、図６に示すように、メモリセルアレイの横に配線されたコラム選択線（図６のＣＬに相当）のデコードにより選択されたセンスアンプから読み出され、メモリセルアレイ上に配線されたデータバスＧＤＢ（グローバル・データバス、図７参照）を介して出力される。例えば、図７に示すように、メモリセルアレイ１が活性化された状態で、センスアンプ列１７に保持されているデータをデータバスＧＤＢに読み出す場合、コラム選択線生成回路４６では、センスアンプ列１７を選択するためのコラム選択線が生成される。そして、そのコラム選択線により選択されたセンスアンプに保持されているデータが、信号線ＧＤＢ００〜ＧＤＢ０７上に読み出され、それぞれに対応するＧＤＢＡＭＰ列３１に通知される。
【００４１】
一方、メモリセルアレイ１に対応するデータバスＧＤＢ００〜ＧＤＢ０７のいずれかに欠陥（メモリセルの故障、コラム選択信号の欠陥等）がある場合は、メモリセルアレイ１の代わりに、同一の行の冗長セルアレイ４１を活性化し、その欠陥を救済している。これは、第１の実施例のような欠陥のあるデータバスＧＤＢだけを冗長データバスＲＧＤＢに置き換える方法とは異なり、コラム選択線自体を冗長コラム選択線（図７の冗長ＣＬに相当）に置き換えることにより、データバスＧＤＢ全部を冗長データバスＲＧＤＢに置き換える方法である。
【００４２】
この時、通常のコラム選択線を冗長コラム選択線に置き換える判断は、冗長アドレス判定回路４７にて行われている。具体的にいうと、データバスＧＤＢのいずれかに欠陥のある場合、冗長アドレス判定回路４７では、予め欠陥のあるデータバスＧＤＢに対応するメモリセルアレイ１のアドレスを冗長アドレスとして記憶しておき、アクセス時の外部アドレスと比較することにより、コラム信号線の置き換えを判断する。例えば、冗長アドレスと外部アドレスが不一致の場合、冗長アドレス判定回路４７は、アクセスの対象となるメモリセルアレイのデータバスＧＤＢに欠陥がないと判断し、コラム選択線生成回路４６に欠陥のないことを通知する。一方、冗長アドレスと外部アドレスが一致する場合、冗長アドレス判定回路４７は、アクセスの対象となるメモリセルアレイのデータバスＧＤＢに欠陥があると判断し、コラム選択線生成回路４６に欠陥のあることを通知し、更に図６に示す４つの冗長セルアレイ４１〜４４のいずれか１つのアドレスを通知する。
【００４３】
この様な通知を受けて、コラム選択線生成回路４６では、所定のコラム選択線（ＣＬまたは冗長ＣＬ）を生成する。そして、そのコラム選択線により選択されたセンスアンプに保持されているデータが、信号線ＧＤＢ００〜ＧＤＢ０７上に読み出され、それぞれに対応するＧＤＢＡＭＰ列３１に通知される（図７参照）。尚、センスアンプ１７に接続される信号線ＧＤＢ００〜ＧＤＢ０７と、センスアンプ４５に接続される信号線ＧＤＢ００〜ＧＤＢ０７とはワイヤードオア接続され、特別な制御を必要としない。本実施例では、特にセンスアンプ１７のデータバスＧＤＢに欠陥がある場合について説明したが、他のセンスアンプのデータバスＧＤＢに欠陥がある場合も同様に救済する。
【００４４】
このようにしてＧＤＢＡＭＰ列３１にて受け取ったデータは、第１の実施例と同様に、一度各センスバッファ（図５の３３ａ、３３ｂ、・・・に相当）に格納される。この時、各センスバッファはバースト長に応じたビット数のデータを格納する。従って、例えば、バースト長＝４の場合は、４ビットのパラレルデータを格納することになる。
【００４５】
最後に、各センスバッファから出力されるパラレルデータは、バースト長に応じてパラシリ変換回路（図５の３４ａ、３４ｂ、・・・に相当）にてシリアルデータに変換され、更に出力バッファ（図５の３５ａ、３５ｂ、・・・に相当）を介して外部に出力される。
上記、第２の実施例における半導体記憶装置は、各メモリセルアレイを細分化し、更に列毎にメインワード線を生成することにより、一度に活性化するメモリセルアレイを分散させ、１本のメインワード線にかかる負荷を低減させている。更に、本実施例の半導体記憶装置は、チップ面積の増大を最小限におさえるため、従来及び第１の実施例の冗長セルを取り除き、冗長効率を下げないために、行単位に冗長セルアレイ４１〜４４を設けた。即ち、あるメモリセルアレイのデータバスに欠陥がある場合には、そのメモリセルアレイを冗長セルアレイに置き換え、欠陥のあるメモリセルアレイを動作させないことにより、データバスの欠陥を救済する。従って、本実施例の半導体記憶装置では、記憶容量の増加に伴ってメモリセルアレイが増大した場合でも、現状の冗長セルアレイにて欠陥データバスの救済が可能となり、チップ面積の増大を最小限におさえられる。
【００４６】
図８は、本実施例にて使用するＧＤＢＡＭＰの回路例を示す。
この回路は、トランジスタ５１〜６３、インバータ６４〜６６で構成されている。例えば、イネーブル信号がＬｏｗの時（ディセーブル状態）は、トランジスタ５９、６１がＯＮ、トランジスタ６２、６３がＯＦＦとなるため、データ信号ＭＤＢを出力しない（ハイインピータンス出力）。一方、イネーブル信号がＨｉｇｈの時（イネーブル状態）は、トランジスタ５１がＯＮであり、この時データ信号ＧＤＢがＨｉｇｈならば（即ち、ＧＤＢＺがＨｉｇｈ、ＧＤＢＸがＬｏｗの場合）、トランジスタ５２、５４、６２がＯＮとなり、データ信号ＭＤＢがＨｉｇｈを出力する。同様の状態（イネーブル状態）で逆にデータ信号ＧＤＢがＬｏｗならば（即ち、ＧＤＢＺがＬｏｗ、ＧＤＢＸがＨｉｇｈの場合）、トランジスタ５３、５６、６３がＯＮとなり、データ信号ＭＤＢがＬｏｗを出力する。
【００４７】
図９は、第２の実施例にて使用する冗長アドレス判定回路４７の回路例を示す。この回路は、冗長アドレス比較部７２とブロックアドレス記憶部７１で構成されている。本実施例の半導体記憶装置（図６参照）において、あるメモリセルアレイのデータバスに欠陥がある場合、この冗長アドレス判定回路４７では、予め欠陥のあるメモリセルアレイのアドレス（冗長アドレス）、及び置き換えるべき冗長セルアレイのアドレス（ブロックアドレス）記憶しておく。記憶方法としては、各回路内のヒューズの接続及び切断により行う。尚、ヒューズにより設定された冗長アドレス及びブロックアドレスは、冗長アドレス取込み信号の入力によりそれぞれの回路（７１、７２）に取り込まれる。
【００４８】
例えば、メモリセルアレイ１のデータバスに欠陥がある場合、冗長アドレスとしては、メモリセルアレイ１のアドレスを設定しておき（ヒューズによる設定）、メモリセルアレイのアクセス時に外部アドレスと冗長アドレスを比較する。ここで、一致する場合は、冗長アドレス一致信号を出力し（アクティブ状態）、メモリセルアレイ１を冗長セルアレイに置き換えることを通知する。一方、一致しない場合は、冗長アドレス一致信号を出力しない（非アクティブ状態）。
【００４９】
また、上記外部アドレスと冗長アドレスを比較において、一致する場合は、冗長アドレスと共に、４つの冗長セルアレイから１つを選択するためのブロックアドレス信号を通知する。そのため、例えば、冗長セルアレイ４１のブロックアドレスを’００’、冗長セルアレイ４２を’０１’、冗長セルアレイ４３を’１０’、冗長セルアレイ４４を’１１’とした場合、ブロックアドレス記憶部７１には、予め、メモリセルアレイ１に対応する冗長セルアレイのブロックアドレス’００’を記憶する（ヒューズによる設定）。
【００５０】
尚、図９では、冗長アドレス及びブロックアドレスの設定をヒューズの接続及び切断により行っているが、設定方法はこれに限らず、図１０に示す様な方法を用いてもよい。例えば、図１０（ａ）はスイッチによる設定例、（ｂ）はワイヤボンディングによる設定例、（ｃ）はレジスタによる設定例を示す。特にレジスタによる設定は書き換えが可能である。
【００５１】
図１１は、本実施例にて使用するコラム選択線生成回路４６の回路例を示す。この回路は、インバータ８１〜８７、ＮＡＮＤゲート８８、ＮＯＲゲート８９、９０で構成されている。例えば、イネーブル信号がＬｏｗの時（ディセーブル状態）は、ＮＯＲゲート８９、９０により他の入力信号がマスクされるため、この回路は動作しない。一方、イネーブル信号がＨｉｇｈの時（イネーブル状態）、この回路は、ブロックアドレスが’１１’、冗長アドレス一致信号がＨｉｇｈの入力で、冗長コラム選択線（冗長ＣＬ）をＨｉｇｈにする。それ以外の入力で、コラム信号線（ＣＬ）をＨｉｇｈにする。尚、この回路はブロックアドレス’１１’に対応する冗長セルアレイ４４（図６参照）の冗長コラム選択線を生成するための回路である。従って、他の冗長セルアレイに対する冗長コラム選択線を生成する場合は、ＮＡＮＤゲート８８を、他の冗長セルアレイのブロックアドレスに対応するゲートに置き換えればよい。
【００５２】
【発明の効果】
本発明の半導体記憶装置は、チップ面積の増大を最小限におさえるため、冗長メモリセルを具備する第１のメモリセルアレイと、該冗長メモリセルを具備しない第２のメモリセルアレイとを有するメモリセルアレイ構造を持つ。即ち、従来よりも冗長メモリセルを減らしている。そのため、冗長メモリセルを持たない第２のメモリセルアレイでは、必ず第１のメモリセルアレイと共に活性化することで、第１のメモリセルアレイの持つ冗長メモリセルにより、データバスの欠陥を救済する。
【００５３】
また、他の構成において、半導体記憶装置は、従来の冗長メモリセルを取り除き、冗長効率を下げないために、行単位に冗長メモリセルアレイを設けた。即ち、あるメモリセルアレイのデータバスに欠陥がある場合には、そのメモリセルアレイ全部を冗長メモリセルアレイに置き換え、欠陥のあるメモリセルアレイを動作させないことにより、データバスの欠陥を救済する。この半導体記憶装置は、記憶容量の増加に伴ってメモリセルアレイが増大した場合でも、現状の冗長メモリセルアレイにて欠陥データバスの救済が可能となり、チップ面積の増大を最小限におさえられる。
【００５４】
このように、本発明によれば、多ビット出力による高速化に対応すると共に、冗長効率を下げることなく、記憶容量の増加に伴うチップ面積の増大を最小限におさえることが可能な半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】従来の半導体記憶装置のメモリセルアレイ構造である。
【図２】高速多ビット出力に対応する従来の半導体記憶装置のメモリセルアレイ構造である。
【図３】第１の実施例におけるメモリセルアレイ構造である。
【図４】第１の実施例におけるメモリセルアレイ構造の詳細である。
【図５】第１の実施例におけるデータ出力例である。
【図６】第２の実施例におけるメモリセルアレイ構造である。
【図７】第２の実施例におけるメモリセルアレイ構造の詳細である。
【図８】ＧＤＢＡＭＰの回路例である。
【図９】冗長アドレス判定回路の回路例である。
【図１０】ヒューズによる切替え以外の冗長アドレス設定例である。
【図１１】コラム選択線生成回路の回路例である。
【符号の説明】
１〜１６ メモリセルアレイ
１７〜２０ センスアンプ列
２１〜２８ 冗長セル
３１ ＧＤＢＡＭＰ列
３２ａ，３２ｂ 選択回路
３３ａ，３３ｂ センスバッファ
３４ａ，３４ｂ パラシリ変換回路
３５ａ，３５ｂ 出力バッファ
４１〜４４ 冗長セルアレイ
４５ 冗長センスアンプ列
４６ コラム選択線生成回路
４７ 冗長アドレス判定回路
２０１〜２０８ メモリセルアレイ
２０９〜２１２ センスアンプ列
２１３ａ〜２１３ｄ 冗長セル
２１４ａ〜２１４ｄ 冗長セル
２２１〜２３６ メモリセルアレイ
２３７〜２４０ センスアンプ列
２４１ａ〜２４１ｄ 冗長セル
２４２ａ〜２４２ｄ 冗長セル
２４３ａ〜２４３ｄ 冗長セル
２４４ａ〜２４４ｄ 冗長セル
Claims (3)
- 行方向及び列方向のマトリクス状に配置された複数のメモリセルアレイを有し、該メモリセルアレイの外部には、サブワードデコーダにより選択された所定のメモリセルから読み出されるデータを受け取り、保持するセンスアンプが配置された半導体記憶装置において、
該メモリセルアレイは、データバスの欠陥を救済するための冗長メモリセルを具備する第１のメモリセルアレイと、冗長メモリセルを具備しない第２のメモリセルアレイにて構成され、
第１のメインワード線で選択された第１のメモリセルアレイと、前記第１のメインワード線とは異なる第２のメインワード線で選択された第２のメモリセルアレイとを同時に活性化し、
一組の第１のメモリセルアレイが第１の方向に配列され、前記第１の方向に直交する第２の方向に前記一組の第１のメモリセルアレイに隣接して、前記一組の第１のメモリセルアレイそれぞれの冗長メモリセルが設けられ、
一組の第２のメモリセルアレイが、前記冗長メモリセルを間に介して前記一組の第１のメモリセルアレイと平行に配置されるよう、前記第１の方向に配列されていること
を特徴とする半導体記憶装置。 - 前記第１のメモリセルアレイは、対応するデータバスの欠陥を救済するための冗長メモリセルを具備するメモリセルを有し、前記第２のメモリセルアレイは、対応する冗長メモリセルを具備しないメモリセルを有すること
を特徴とする請求項１記載の半導体記憶装置。 - 行方向及び列方向のマトリクス状に配置された複数のメモリセルアレイを有し、該メモリセルアレイの外部には、サブワードデコーダにより選択された所定のメモリセルから読み出されるデータを受け取り、保持するセンスアンプが配置された半導体記憶装置において、
該メモリセルアレイは、データバスの欠陥を救済するための冗長メモリセルを具備する第１のメモリセルアレイと、冗長メモリセルを具備しない第２のメモリセルアレイにて構成され、
第１のメインワード線で選択された第１のメモリセルアレイと、前記第１のメインワード線とは異なる第２のメインワード線で選択された第２のメモリセルアレイとを同時に活性化し、
一組の第１のメモリセルアレイが第１の方向に配列され、前記第１の方向に直交する第２の方向に前記一組の第１のメモリセルアレイに隣接して、前記一組の第１のメモリセルアレイそれぞれの冗長メモリセルが設けられ、
一組の第２のメモリセルアレイが前記第１の方向に配列され、
他の一組の第１のメモリセルアレイが前記第１の方向に配列され、前記第２の方向に前記他の一組の第１のメモリセルアレイに隣接して、前記他の一組の第１のメモリセルアレイそれぞれの冗長メモリセルが設けられ、
他の一組の第２のメモリセルアレイが前記第１の方向に配列され、
前記一組の第１のメモリセルアレイ、前記一組の第２のメモリセルアレイ、前記他の一組の第１のメモリセルアレイ、及び前記他の一組の第２のメモリセルアレイは前記第２の方向に並べて配置されていること
を特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24881998A JP4260247B2 (ja) | 1998-09-02 | 1998-09-02 | 半導体記憶装置 |
| US09/385,012 US6400617B1 (en) | 1998-09-02 | 1999-08-27 | Semiconductor memory circuit having selective redundant memory cells |
| TW088114850A TW440865B (en) | 1998-09-02 | 1999-08-30 | Semiconductor memory circuit |
| KR1019990036539A KR100614818B1 (ko) | 1998-09-02 | 1999-08-31 | 반도체 메모리 회로 |
| US10/131,221 US6496430B2 (en) | 1998-09-02 | 2002-04-25 | Semiconductor memory circuit having selective redundant memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24881998A JP4260247B2 (ja) | 1998-09-02 | 1998-09-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000076891A JP2000076891A (ja) | 2000-03-14 |
| JP4260247B2 true JP4260247B2 (ja) | 2009-04-30 |
Family
ID=17183891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24881998A Expired - Fee Related JP4260247B2 (ja) | 1998-09-02 | 1998-09-02 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6400617B1 (ja) |
| JP (1) | JP4260247B2 (ja) |
| KR (1) | KR100614818B1 (ja) |
| TW (1) | TW440865B (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6208569B1 (en) * | 1999-04-06 | 2001-03-27 | Genesis Semiconductor, Inc. | Method of and apparatus for sharing redundancy circuits between memory arrays within a semiconductor memory device |
| JP4034923B2 (ja) * | 1999-05-07 | 2008-01-16 | 富士通株式会社 | 半導体記憶装置の動作制御方法および半導体記憶装置 |
| WO2002005093A1 (en) * | 2000-07-07 | 2002-01-17 | Mosaid Technologies Incorporated | Method and circuit for accelerating redundant address matching |
| US6515914B2 (en) * | 2001-03-21 | 2003-02-04 | Micron Technology, Inc. | Memory device and method having data path with multiple prefetch I/O configurations |
| JP4768163B2 (ja) * | 2001-08-03 | 2011-09-07 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| JP2004186314A (ja) * | 2002-12-02 | 2004-07-02 | Rohm Co Ltd | 半導体集積回路装置 |
| JP4836487B2 (ja) * | 2005-04-28 | 2011-12-14 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| US7585097B2 (en) * | 2006-03-19 | 2009-09-08 | Tyco Electronics Canada Ulc | Light pipe providing wide illumination angle |
| JP2008108297A (ja) * | 2006-10-23 | 2008-05-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2010146665A (ja) * | 2008-12-19 | 2010-07-01 | Toshiba Corp | 抵抗変化型不揮発性半導体メモリ |
| JP5526634B2 (ja) * | 2009-07-21 | 2014-06-18 | 富士通株式会社 | 半導体記憶装置 |
| JP2011113620A (ja) * | 2009-11-27 | 2011-06-09 | Elpida Memory Inc | 半導体装置及びこれを備えるデータ処理システム |
| US8966310B2 (en) * | 2012-11-15 | 2015-02-24 | Elwha Llc | Redundancy for loss-tolerant data in non-volatile memory |
| US8996951B2 (en) | 2012-11-15 | 2015-03-31 | Elwha, Llc | Error correction with non-volatile memory on an integrated circuit |
| US9323499B2 (en) | 2012-11-15 | 2016-04-26 | Elwha Llc | Random number generator functions in memory |
| US9442854B2 (en) | 2012-11-15 | 2016-09-13 | Elwha Llc | Memory circuitry including computational circuitry for performing supplemental functions |
| US9026719B2 (en) | 2012-11-15 | 2015-05-05 | Elwha, Llc | Intelligent monitoring for computation in memory |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0670880B2 (ja) * | 1983-01-21 | 1994-09-07 | 株式会社日立マイコンシステム | 半導体記憶装置 |
| JP2629697B2 (ja) * | 1987-03-27 | 1997-07-09 | 日本電気株式会社 | 半導体記憶装置 |
| JP2776835B2 (ja) * | 1988-07-08 | 1998-07-16 | 株式会社日立製作所 | 欠陥救済用の冗長回路を有する半導体メモリ |
| JPH05166396A (ja) * | 1991-12-12 | 1993-07-02 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPH05242693A (ja) * | 1992-02-28 | 1993-09-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR960002777B1 (ko) * | 1992-07-13 | 1996-02-26 | 삼성전자주식회사 | 반도체 메모리 장치의 로우 리던던시 장치 |
| US5508963A (en) * | 1993-03-12 | 1996-04-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
| KR960001859B1 (ko) * | 1993-04-16 | 1996-02-06 | 삼성전자주식회사 | 반도체 메모리장치의 디코딩회로 및 그 방법 |
| KR0119888B1 (ko) * | 1994-04-11 | 1997-10-30 | 윤종용 | 반도체 메모리장치의 결함구제방법 및 그 회로 |
| JP3828222B2 (ja) * | 1996-02-08 | 2006-10-04 | 株式会社日立製作所 | 半導体記憶装置 |
| US5673227A (en) * | 1996-05-14 | 1997-09-30 | Motorola, Inc. | Integrated circuit memory with multiplexed redundant column data path |
| JP3512957B2 (ja) * | 1996-10-09 | 2004-03-31 | 株式会社東芝 | 半導体記憶装置 |
| US5859801A (en) * | 1997-03-28 | 1999-01-12 | Siemens Aktiengesellschaft | Flexible fuse placement in redundant semiconductor memory |
| JPH11219598A (ja) * | 1998-02-03 | 1999-08-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1998
- 1998-09-02 JP JP24881998A patent/JP4260247B2/ja not_active Expired - Fee Related
-
1999
- 1999-08-27 US US09/385,012 patent/US6400617B1/en not_active Expired - Lifetime
- 1999-08-30 TW TW088114850A patent/TW440865B/zh not_active IP Right Cessation
- 1999-08-31 KR KR1019990036539A patent/KR100614818B1/ko not_active IP Right Cessation
-
2002
- 2002-04-25 US US10/131,221 patent/US6496430B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100614818B1 (ko) | 2006-08-25 |
| US20020114201A1 (en) | 2002-08-22 |
| KR20000022818A (ko) | 2000-04-25 |
| US6400617B1 (en) | 2002-06-04 |
| US6496430B2 (en) | 2002-12-17 |
| JP2000076891A (ja) | 2000-03-14 |
| TW440865B (en) | 2001-06-16 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050516 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071129 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071204 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080304 |
|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080610 |
|
| A711 | Notification of change in applicant |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081118 |
|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090203 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090204 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140220 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
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