JP2001067892A5

JP2001067892A5 -

Info

Publication number: JP2001067892A5
Application number: JP1999242371A
Authority: JP
Filing date: 1999-08-30
Publication date: 2005-08-25

Claims

冗長回路をそれぞれが有する複数のメモリブロックと、
上記複数のメモリブロックのそれぞれに対応して設けられ、不良アドレス記憶素子に登録された不良アドレス信号と入力されたアドレス信号とを比較するアドレス比較回路と、
上記複数のメモリブロックのアドレス比較回路に共通に設けられた上記不良アドレス記憶素子とを有し、
上記複数のメモリブロックは、それぞれ異なるアドレスを与えることができる複数のアドレス供給部を有することを特徴とする半導体記憶装置。
請求項１において、
上記複数のメモリブロックは、奇数アドレスが割り当てられた第１メモリブロックと、偶数アドレスが割り当てられた第２メモリブロックからなり、
上記第１と第２のメモリブロックを同時に選択して複数ビットからなるメモリセルを選択し、
上記選択されたメモリセルに対応する複数ビットのデータは、読み出し動作のときには上記第１メモリブロックと第２メモリブロックにおいてパラレル／シリアル変換され、かつ、交互に共通の出力回路を通して出力され、書き込み動作のときには上記共通の入力回路を通して入力されたデータが交互に振り分けられてシリアル／パラレル変換されて、かつ、第１と第２のメモリブロックの選択されたメモリセルにパラレルに書き込まれることを特徴とする半導体記憶装置。
請求項２において、
上記第１と第２のメモリブロックは、
複数からなるダイナミック型メモリセルのアドレス選択端子がそれぞれに接続されてなる複数のワード線と、
複数からなるダイナミック型メモリセルがそれぞれに接続されてなる複数対の相補ビット線対と、
動作タイミング信号に対応して動作電圧が与えられ、上記相補ビット線対の信号をそれぞれ増幅する複数からなるラッチ回路からなるセンスアンプと、
上記ワード線と相補ビット線を選択し、センスアンプを動作させるアドレス選択回路を備え、
上記共通の入力及び出力回路を通して交互に入力又は出力されるデータは、外部端子から供給されたクロック信号の立ち上がりと立ち下がりに対応して入力又は出力されるものであることを特徴とする半導体記憶装置。
請求項１において、
上記不良アドレス記憶素子に記憶された不良アドレスは、上記複数のメモリブロックの上記アドレス比較回路に対して共通に供給されて、それぞれ対応する冗長回路に置き換えられることを特徴とする半導体記憶装置。
請求項１において、
上記不良アドレス記憶素子に記憶れた不良アドレスは、上記複数のメモリブロックの上記アドレス比較回路に対して共通に供給され、
上記各メモリブロックに設けられたアドレス比較回路には、上記不良アドレスを有効とするか無効とするかの情報ビットを記憶する記憶素子が割り当てられてなることを特徴とする半導体記憶装置。
請求項４ないし５のいずれかにおいて、
上記冗長回路は、ビット線不良を救済するものであることを特徴とする半導体記憶装置。
請求項１において、
複数のメモリブロックは、同時に並行したメモリアクセスが可能とされるメモリバンクを構成するものであることを特徴とする半導体記憶装置。
請求項７において、
上記不良アドレス記憶素子に記憶された不良アドレスは、上記複数のメモリバンクの上記アドレス比較回路に対して共通に供給されて、それぞれ対応する冗長回路に置き換えられることを特徴とする半導体記憶装置。
請求項７において、
上記不良アドレス記憶素子に記憶れた不良アドレスは、上記複数のメモリバンクの上記アドレス比較回路に対して共通に供給され、
上記各メモリバンクに設けられたアドレス比較回路には、上記不良アドレスを有効とするか無効とするかの情報ビットを記憶する記憶素子が割り当てられてなることを特徴とする半導体記憶装置。
請求項８又は９において、
上記冗長回路は、ワード線不良を救済するものを含むことを特徴とする半導体記憶装置。
請求項１０において、
上記複数のメモリバンクのそれぞれは、奇数アドレスが割り当てられた第１メモリブロックと、偶数アドレスが割り当てられた第２メモリブロックを備え、
上記第１と第２のメモリブロックは、それぞれがビット線不良を救済する冗長回路を備え、
上記複数のメモリバンクは、上記第１と第２のメモリブロックを同時に選択して複数ビットからなるメモリセルを選択し、
共通の入力回路及び出力回路でのメモリバンク間のデータの衝突が無いことを条件として、上記選択されたメモリセルに対応する複数ビットのデータを、読み出し動作のときには上記第１メモリブロックと第２メモリブロックにおいてパラレル／シリアル変換され、かつ、交互に共通の出力回路を通して出力し、書き込み動作のときには上記共通の入力回路を通して入力されたデータが交互に振り分けられてシリアル／パラレル変換されて、かつ、第１と第２のメモリブロックの選択されたメモリセルにパラレルに書き込まれることを特徴とする半導体記憶装置。
複数の第１線と、上記複数の第１線に結合された複数の第１メモリセルと、第１冗長線と、上記第１冗長線に結合された複数の第１冗長メモリセルとを含む第１メモリブロックと、
複数の第２線と、上記複数の第２線に結合された複数の第２メモリセルと、第２冗長線と、上記第２冗長線に結合された複数の第２冗長メモリセルとを含む第２メモリブロックと、
第１アドレス信号と第２アドレス信号とを受け、上記記第１アドレス信号と上記第２アドレス信号とが不一致の場合、上記第２アドレス信号に従つて上記複数の第１線のうちの１つを選択し、上記第１アドレス信号と上記第２アドレス信号とが一致した場合、上記第１冗長線を選択する第１回路と、
上記第１アドレス信号と第３アドレス信号とを受け、上記第１アドレス信号と上記第３アドレス信号とが不一致の場合、上記第３アドレス信号に従つて上記複数の第２線のうちの１つを選択し、上記第１アドレス信号と上記第３アドレス信号とが一致した場合、上記第２冗長線を選択する第２回路と、
上記第１及び第２回路に与えられる上記第１アドレス信号を保持する共通の記憶回路とを含むことを特徴とする半導体装置。
請求項１２において、
上記複数の第１線及び上記複数の第２線は、ビット線であり、
上記記憶回路は、不良アドレス信号記憶回路であり、
上記第１アドレス信号は、不良アドレス信号であり、
上記不良アドレス信号と上記第２アドレス信号とが不一致の場合、上記第１冗長線は非選択とされ、上記不良アドレス信号と上記第２アドレス信号とが一致した場合、上記複数の第１線は非選択とされ、
上記不良アドレス信号と上記第３アドレス信号とが不―致の場合、上記第２冗長線は非選択とされ、上記不良アドレス信号と上記第３アドレス信号とが―致した場合、上記複数の第２線は非選択とされることを特徴とする半導体装置。