KR20000011216A - 모드레지스터의설정값을관측하는회로를구비한반도체기억장치 - Google Patents
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Abstract
반도체 기억 장치(1000)에 있어서의 중앙 제어 회로(10)는 커맨드 디코더(20)와 MRS 출력 회로(22)를 구비한다. 커맨드 디코더(20)는 내부 제어 신호를 디코드한다. MRS 출력 회로(22)는 모드 레지스터(2)의 설정 값을 메모리 셀에 기록하기 위한 제어 신호를 발생한다. 제어 신호에 따라, 데이터 입출력선 BDQ0∼BDQ7에 모드 레지스터(2)의 설정 값이 전송된다. 데이터 입출력 버퍼(12)가 데이터 입출력선 BDQ0∼BDQ7에서 받는 데이터가 특정 메모리 셀에 기록된다. 통상의 판독 동작에 의해 기록된 데이터는 데이터 입출력 핀으로 출력된다.
Description
본 발명은 반도체 기억 장치에 관한 것으로, 특히 모드 레지스터를 구비하는 반도체 기억 장치에 관한 것이다.
싱크로너스 DRAM(동기형 반도체 기억 장치)은 모드 레지스터를 구비하고 있다. 모드 레지스터를 설정하는 것에 의해, 싱크로너스 DRAM의 동작 모드를 지정할 수 있다.
이와 같이, 종래 반도체 기억 장치는 모드 레지스터에 의해 동작 모드가 결정된다.
그러나, 종래 반도체 기억 장치에서는 동작 모드의 설정 후에 모드 레지스터의 설정 값을 확인할 수 없다. 또한, 모드 레지스터에 원하는 값이 설정되어 있는지의 여부를 판별할 수 없다. 이 때문에, 실사용에 있어서, 원하는 값이 설정되어 있는지의 여부를 판별하기 위해서는 반도체 기억 장치가 원하는대로 동작을 하는지의 여부를 테스트할 필요가 있어, 수고와 시간이 걸린다고 하는 문제가 있었다.
본 발명의 목적은 모드 레지스터의 설정 상황을 외부에서 용이하게 확인하는 것이 가능한 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명의 실시예 1에 있어서의 반도체 기억 장치(1000)의 주요부의 구성 일예를 도시한 개략 블록도.
도 2는 도 1에 도시한 모드 레지스터(2)의 회로 구성을 도시한 도면.
도 3은 도 1에 도시한 커맨드 디코더(20)의 회로 구성을 도시한 도면.
도 4는 도 1에 도시한 MRS 출력 회로(22)의 회로 구성 일예를 도시한 도면.
도 5는 모드 레지스터(2)의 설정 방법에 대하여 설명하기 위한 타이밍도.
도 6은 모드 레지스터(2)의 설정 값을 메모리 셀에 기록하기 위한 회로도.
도 7은 모드 레지스터(2)의 설정 값을 메모리 셀에 기록하는 방법에 대하여 설명하기 위한 타이밍도.
도 8은 본 발명의 실시예 2에 있어서의 반도체 기억 장치의 주요부의 구성 일예를 도시한 개략 블록도.
도 9a 및 도 9b는 본 발명의 실시예 3의 반도체 기억 장치에 있어서의 어드레스용 커맨드 디코더(300) 및 MRS 출력 회로(320)의 구성 일예를 도시한 개략 블록도.
도 10a 및 도 10b는 본 발명의 실시예 3의 반도체 기억 장치에 있어서의 어드레스 지정 회로의 구성 일예를 도시한 개략 블록도.
도 11은 본 발명의 실시예 4에 있어서의 반도체 기억 장치의 주요부의 구성 일예를 도시한 개략 블록도.
도 12는 본 발명의 실시예 5에 있어서의 반도체 기억 장치의 주요부의 구성 일예를 도시한 개략 블록도.
〈도면의 주요 부분에 대한 부호의 설명〉
1000 : 반도체 기억 장치
2 : 모드 레지스터
12 : 데이터 입출력 버퍼
20 : 커맨드 디코더
22 : MRS 출력 회로
본 발명에 관한 반도체 기억 장치는 행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이, 외부로부터 입력되는 모드 레지스터 세트 신호에 응답하여, 특정 동작 모드를 지정하는 값을 설정하는 모드 레지스터, 외부로부터 입력되는 특정 동작 신호에 응답하여 모드 레지스터의 설정 값을 외부에서 관측하기 위한 제어 신호를 출력하는 제어 회로, 기록 명령에 응답하여 제어 신호에 따라 복수의 메모리 셀중의 특정 메모리 셀에 모드 레지스터의 설정 값을 기록하는 기록 회로, 및 판독 명령에 응답하여 메모리 셀 어레이의 데이터를 판독하는 판독 회로를 구비한다.
이것에 의해, 모드 레지스터의 설정 값을 특정 메모리 셀에 기록할 수 있다. 이 기록한 설정 값은 통상의 판독 동작에 의해 외부로 출력할 수 있다. 이 결과, 외부에서 모드 레지스터의 설정 값을 확인하는 것이 가능하게 된다.
또한, 모드 레지스터의 설정 값을 데이터 입출력선에 전송하는 전송 회로를 마련한다. 이것에 의해, 메모리 셀로의 기록이 가능하게 된다.
또한, 고정 어드레스에 대응하는 메모리 셀에 모드 레지스터의 설정 값을 기록할 수 있다.
또한, 외부 어드레스 신호에 따라, 모드 레지스터의 설정 값을 기록하기 위한 특정 메모리 셀을 자유롭게 설정할 수 있다. 이것에 의해, 기록의 자유도가 증대한다.
또한, 모드 레지스터의 설정 값을 디코드하는 회로와 디코드 회로의 출력을 데이터 입출력선으로 전송하는 전송 회로를 마련한다. 이것에 의해, 디코드된 설정 값을 메모리 셀에 기록할 수 있게 된다. 이 결과, 설정 값을 구성하는 신호수보다 적은 핀수를 사용하여, 모드 레지스터의 설정 값을 확인하는 것이 가능하게 된다.
또한, 고정 어드레스에 대응하는 메모리 셀에 모드 레지스터의 설정 값을 디코드한 값을 기록할 수 있다.
또한, 외부 어드레스 신호에 따라, 모드 레지스터의 설정 값을 디코드한 값을 기록하기 위한 특정 메모리 셀을 자유롭게 지정할 수 있다. 이것에 의해, 기록의 자유도가 증대한다.
또한, 모드 레지스터의 설정 값과 외부 어드레스 신호를 비교하여, 일치/불일치를 판정하는 비교 판정 회로와 비교 판정 회로의 출력을 데이터 입출력선으로 전송하는 전송 회로를 마련한다. 이것에 의해, 실제 설정 값과 목표값의 일치/불일치를 메모리 셀에 기록할 수 있다. 또한, 비교 판정 결과는 통상의 판독 동작에 의해, 외부에서 확인하는 것이 가능하게 된다.
또한, 고정 어드레스에 대응하는 메모리 셀에 비교 판정 결과를 기록할 수 있다.
또한, 외부 어드레스 신호에 따라, 비교 판정 결과를 기록하기 위한 특정 메모리 셀을 자유롭게 지정할 수 있다. 이것에 의해, 기록의 자유도가 증대한다.
또한, 모드 레지스터에 설정하는 모드마다 설정 값과 외부 어드레스 신호를 비교하여 일치/불일치를 판정하는 모드별 비교 판정 회로와 비교 판정 회로 각각의 출력을 데이터 입출력선으로 전송하는 전송 회로를 마련한다. 이것에 의해, 모드별로 실제 설정 값과 목표값의 일치/불일치를 메모리 셀에 기록할 수 있게 된다. 또한, 비교 판정 결과는 통상의 판독 동작에 의해, 외부에서 확인하는 것이 가능하게 된다.
또한, 고정 어드레스에 대응하는 메모리 셀에 모드별의 비교 판정 결과를 기록할 수 있다.
또한, 모드별의 비교 판정 결과를 기록하기 위한 특정 메모리 셀을 외부 어드레스 신호에 따라 자유롭게 설정할 수 있다. 이것에 의해, 기록의 자유도가 증대한다.
또한, 모드 레지스터에 설정하는 모드마다 설정 값과 어드레스 신호를 비교하고, 비교 결과를 모아서 완전 일치인가 아닌가를 판정하는 비교 판정 회로와 비교 판정 회로의 출력을 데이터 입출력선으로 전송하는 전송 회로를 마련한다. 이것에 의해, 실제 설정 값과 목표값의 완전 일치/불일치를 나타내는 1개의 비교 판정 신호를 메모리 셀에 기록하는 것이 가능하게 된다. 또한, 비교 판정 결과는 통상의 판독 동작에 의해, 외부에서 확인하는 것이 가능하게 된다. 이것에 의해, 보다 적은 핀을 사용하여, 모드 레지스터의 설정 값을 외부에서 확인하는 것이 가능하게 된다.
또한, 고정 레지스터에 대응하는 메모리 셀에 비교 판정 결과를 기록할 수 있다.
또한, 비교 판정 결과를 기록하기 위한 특정 메모리 셀을 외부 어드레스 신호에 따라 자유롭게 설정할 수 있다. 이것에 의해, 기록의 자유도가 증대한다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에 의해 더욱 명확하게 될 것이다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
실시예 1
본 발명의 실시예 1에 있어서의 반도체 기억 장치에 대하여 설명한다. 본 발명의 실시예 1에 있어서의 반도체 기억 장치는 모드 레지스터의 설정 값을 외부에서 관측하는 것을 가능하게 하는 것이다.
본 발명의 실시예 1에 있어서의 반도체 기억 장치(1000)의 주요부 구성에 대하여 도 1을 사용하여 설명한다.
도 1에 도시한 반도체 기억 장치(1000)는 일예로서, 64Mbit×8의 싱크로너스 DRAM을 나타내고 있다. 반도체 기억 장치(1000)는 모드 레지스터(2), 클록 버퍼(4), 어드레스 버퍼(6), 제어 신호 버퍼(8), 중앙 제어 회로(10), 데이터 입출력 버퍼(12) 및 복수의 뱅크(1#A), (1#B), (1#C), (1#D)를 포함한다.
어드레스 버퍼(6)는 외부 어드레스 신호 A0∼A12와 뱅크 어드레스 신호 BA0 및 BA1을 입력한다. 어드레스 버퍼(6)는 외부 어드레스 신호 A0∼A12를 내부 어드레스 신호 INTA0∼INTA12로서 래치한다.
클록 버퍼(4)는 외부 클록 신호 CLK 및 클록 인에이블 신호 CKE를 입력한다. 클록 버퍼(4)는 내부 회로의 동작을 제어하는 내부 클록 신호를 출력한다.
제어 신호 버퍼(8)는 외부 제어 신호(외부 칩 셀렉트 신호 /CS, 외부 로우 어드레스 스트로브 신호 /RAS, 외부 컬럼 어드레스 스트로브 신호 /CAS, 외부 기록 인에이블 신호 /WE, 입출력 DQ 마스크 신호 DQM 등)을 입력한다.
메모리 셀 어레이(1)는 뱅크(1#A), (1#B), (1#C), 및 (1#D)의 합계 4개의 뱅크로 구성된다. 이들 뱅크는 서로 독립으로 동작할 수 있다. 데이터 입출력 버퍼(12)는 각 뱅크와 데이터 입출력 핀 DQ0∼DQ7 사이에서 데이터의 교환(授受)을 실행한다. 데이터 입출력 버퍼(12)는 다음에 기술하는 바와 같이, 데이터 입출력선 BDQ0∼7을 거쳐 모드 레지스터(2)의 설정 값을 받는다.
모드 레지스터(2)는 카스레이텐시(CAS latency) 등의 동작 모드를 외부에서 설정하는 것이 가능한 레지스터이다. 모드 레지스터(2)는 외부로부터 받은 신호에 응답하여 설정 값을 변화시킨다. 이 설정 값에 의해, 카스레이텐시 등이 지정된다.
중앙 제어 회로(10)는 칩 전체의 제어를 실행한다. 중앙 제어 회로(10)는 커맨드 디코더(20) 및 MRS 출력 회로(22)를 포함한다. 커맨드 디코더(20)는 제어 신호 버퍼(8)에 래치된 각 내부 제어 신호를 커맨드로 디코드하는 회로이다.
MRS 출력 회로(22)는 모드 레지스터(2)의 설정 값을 메모리 셀에 기록하기 위한 제어를 실행하는 회로이다. MRS 출력 회로(22)는 커맨드 디코더(20)에서 받는 커맨드에 응답하여 동작을 개시한다.
여기서, 모드 레지스터(2)에 대하여 도 2를 사용하여 설명한다. 도 2에서는 참고로, 주변 회로를 함께 기재하고 있다.
모드 레지스터(2)는 모드 레지스터 세트 신호 /MSET에 응답하여, 어드레스 버퍼(6)에서 받는 내부 어드레스 신호 INTA0∼INTA7에 따라, 신호 MA0∼MA7을 설정한다.
모드 레지스터(2)는 인버터 회로(120), 클록드 인버터 회로(121#0)∼(121#7) 및 래치 회로(122#0)∼(122#7)을 포함한다.
다음에 기술하는 바와 같이, 커맨드 디코더(20)는 제어 신호 버퍼(8)의 출력에 따라, 모드 레지스터 세트 신호 /MSET를 출력한다. 인버터 회로(120)는 모드 레지스터 세트 신호 /MSET를 반전하여, 신호 MSET를 출력한다.
클록드 인버터 회로(121#0)∼(121#7) 및 래치 회로(122#0)∼(122#7) 각각은 내부 어드레스 신호 INTA0∼INTA7 각각에 대응하여 배치된다. 클록드 인버터 회로(121#0)∼(121#7) 각각은 L 레벨의 모드 레지스터 세트 신호 /MSET 및 H 레벨의 신호 MSET에 따라 도통 상태로 되고, 대응하는 내부 어드레스 신호 INTA0∼INTA7을 각각 반전하여 출력한다.
래치 회로(122#0)∼(122#7) 각각은 대응하는 클록드 인버터 회로(121#0)∼(121#7)의 출력을 각각 래치한다. 래치 회로(122#0)∼(122#7) 각각에서, 신호 MA0∼MA7이 각각 출력된다. 신호 MA0∼MA7에 의해, 특정 동작 모드가 결정된다.
이어서, 도 3을 사용하여 커맨드 디코더(20)에 대하여 설명한다. 커맨드 디코더(20)는 NAND 회로(101), (106) 및 (109), NOR 회로(103) 및 (104), 인버터 회로(102), (107), (105#0), (105#1) 및 (105#2)와 지연 회로(108)를 포함한다.
NAND 회로(101)는 내부 로우 어드레스 스트로브 신호 INTRAS, 내부 컬럼 어드레스 스트로브 신호 ZINTCAS 및 내부 기록 인에이블 신호 INTWE를 입력에 받는다.
내부 로우 어드레스 스트로브 신호 INTRAS는 외부 로우 어드레스 스트로브 신호 /RAS와 역상의 신호이다. 내부 기록 인에이블 신호 INTWE는 외부 기록 인에이블 신호 /WE와 역상의 신호이다. 내부 컬럼 어드레스 스트로브 신호 ZINTCAS는 외부 컬럼 어드레스 스트로브 신호 /CAS와 동상의 신호이다.
NOR 회로(103)는 NAND 회로(101)의 출력과 내부 어드레스 신호 INTA7을 입력에 받는다. 인버터 회로(102)는 내부 어드레스 신호 INTA7을 반전한다. NOR 회로(104)는 NAND 회로(101)의 출력과 인버터 회로(102)의 출력을 입력에 받는다.
인버터 회로(105#0), (105#1) 및 (105#2)는 NOR 회로(103)의 출력 노드와 NAND 회로(106)의 입력 노드 사이에 직렬로 접속된다. NAND 회로(106)는 NOR 회로(103)의 출력과 인버터 회로(105#2)의 출력을 입력에 받고, 1슈트의 모드 레지스터 세트 신호 /MSET를 출력한다.
인버터 회로(107)는 NOR 회로(104)의 출력을 반전한다. 지연 회로(108)는 인버터 회로(107)의 출력을 소정의 시간(DELAY1이라 함)만큼 지연한다. NAND 회로(109)는 NOR 회로(104)의 출력과 지연 회로(108)의 출력을 입력에 받고, 제어 신호 /MRSOUT를 출력한다.
모드 레지스터 세트 신호 /MSET 및 제어 신호 /MRSOUT는 모두 로우 액티브 신호이다. 제어 신호 /MRSOUT는 모드 레지스터(2)의 설정 값을 메모리 셀에 기록하기 위한 신호이다.
이어서, 도 4를 사용하여 MRS 출력 회로(22)에 대하여 설명한다. MRS 출력 회로(22)는 NAND 회로(110, 111, 112), 인버터 회로(113, 114) 및 (115)와 지연 회로(116, 117)를 포함한다.
인버터 회로(113)는 로우 활성화 신호 NMLACT(A)를 받아서, 이것을 반전한다. 로우 활성화 신호 NMLACT(A)는 통상 모드에 있어서 뱅크(1#A)에서의 로우계를 활성화시키기 위한 신호이다.
NAND 회로(110)는 인버터 회로(113)의 출력과 제어 신호 /MRSOUT를 입력에 받고, 뱅크(1#A)를 활성화시키는 액트 신호 ACT(A)를 출력한다.
지연 회로(116)는 제어 신호 /MRSOUT를 소정의 시간(DELAY2라 함)만큼 지연연한다. 인버터 회로(114)는 지연 회로(116)의 출력을 반전한다. 지연 회로(117)는 지연 회로(116)의 출력을 소정의 시간(DELAY3이라 함)만큼 지연한다. NAND 회로(111)는 인버터회로(114)의 출력과 지연 회로(117)의 출력을 입력에 받는다.
인버터 회로(115)는 신호 NMLWRITE(A)를 받아서, 이것을 반전하여 출력한다. 신호 NMLWRITE(A)는 통상 모드에서의 뱅크(1#A)에 대한 기록 지시 신호이다.
NAND 회로(112)는 NAND 회로(111)의 출력과 인버터 회로(115)의 출력을 입력에 받고, 뱅크(1#A)에 대한 기록 지시 신호 WRITE(A)를 출력한다.
이어서, 모드 레지스터(2)의 설정 방법에 대하여, 도 1∼도 4 및 타이밍도인 도 5를 사용하여 설명한다. 도 5에 있어서, 기호 An은 외부 어드레스 신호(n=0∼7)를, INTAn은 내부 어드레스 신호(n=0∼7)을, MAn(n=0∼7)은 모드 레지스터(2)에 있어서의 신호 MA0∼MA7을 각각 나타낸다.
도 1∼도 5를 참조하여, 외부 클록 신호 CLK의 상승으로, L 레벨의 외부 칩 셀렉트 신호 /CS, 외부 로우 어드레스 스트로브 신호 /RAS, 외부 기록 인에이블 신호 /WE 및 외부 컬럼 어드레스 스트로브 신호 /CAS가 제어 신호 버퍼(8)에 입력되면, 어드레스 버퍼(6)가 외부 어드레스 신호 A0∼A7을 내부 어드레스 신호 INTA0∼INTA7로서 래치한다(도 5에 있어서의 시각 t0).
제어 신호 버퍼(8)는 외부 로우 어드레스 스트로브 신호 /RAS, 외부 기록 인에이블 신호 /WE 및 외부 컬럼 어드레스 스트로브 신호 /CAS를 각각 내부 로우 어드레스 스트로브 신호 INTRAS, 내부 기록 인에이블 신호 INTWE 및 내부 컬럼 어드레스 스트로브 신호 INTCAS로서 래치한다.
이 시점에서, 외부 어드레스 신호 A7이 L 레벨이면, 커맨드 디코더(20)는 모드 레지스터 세트 커맨드(MRS)가 입력되었음을 인식한다. 이것을 받아서, 1슈트(H 레벨에서 L 레벨로 하강, L 레벨에서 H 레벨로 상승)의 모드 레지스터 세트 신호 /MSET가 발생한다.
모드 레지스터(2)에 있어서의 클록드 인버터 회로(121#0)∼(121#7)가 도통 상태로 되고, 내부 어드레스 신호 INTA0∼INTA7이 래치된다. 이 결과, 모드 레지스터(2)에 특정 모드에 대응하는 값이 설정된다(신호 MA0, MA1, …).
신호 MA0 ~ MA2에 대응하는 어드레스는 예를 들면, 버스트 랭스를 나타낸다. 여기서, 버스트 랭스라 함은 하나의 기록 명령 또는 판독 명령에 대하여, 데이터의 입출력을 실행하는 회수를 나타낸 값이다. 예를 들면, 버스트 랭스가 2인 경우, 하나의 명령에 대하여, 2개의 데이터를 입력 또는 출력하는 것을 의미한다.
이어서, 이 모드 레지스터(2)의 설정 값을 메모리 셀에 기록하기 위한 구성에 대하여 도 6을 사용하여 설명한다.
도 6을 참조하여, 모드 레지스터(2)와 데이터 입출력선 BDQ0∼BDQ7 사이에 모드 레지스터 대응의 데이터 전송 회로(135)를 마련한다. 데이터 전송 회로(135)는 인버터 회로(130) 및 (131#0)∼(131#7)과 클록드 인버터 회로(132#0)∼(132#7)을 포함한다.
인버터 회로(131#0)∼(131#7) 각각은 모드 레지스터(2)의 출력 신호 MA0∼MA7을 각각 반전한다. 인버터 회로(130)는 커맨드 디코더(20)로부터 출력되는 제어 신호 /MRSOUT를 반전하여, 제어 신호 MRSOUT를 출력한다.
클록드 인버터 회로(132#0)∼(132#7) 각각은 제어 신호 /MRSOUT 및 MRSOUT에 응답하여, 인버터 회로(131#0)∼(131#7)의 출력을 각각 반전하여 출력한다. 클록드 인버터 회로(132#0)∼(132#7) 각각은 데이터 입출력선 BDQ0∼BDQ7 각각에 신호를 출력한다..
이어서, 이 모드 레지스터(2)의 설정 값을 메모리 셀에 기록하는 방법에 대하여, 도 1∼도 6 및 타이밍도인 도 7을 사용하여 설명한다.
도 1∼도 7을 참조하여, 예를 들면, 외부 어드레스 신호 A7이 H 레벨일 때에, 모드 레지스터 세트 커맨드가 입력되면(신호 /MSET가 활성화되면), 모드 레지스터(2)의 내용을 메모리 셀에 기록하는 모드 레지스터 대응의 기록 커맨드가 발생하는 것으로 한다(또한, 모드 레지스터 대응의 기록 커맨드를 구성하는 신호의 조합은 이것에 한정되지 않는다).
외부 어드레스 신호 A7이 H 레벨, 외부 로우 어드레스 스트로브 신호 /RAS가 L 레벨, 외부 컬럼 어드레스 스트로브 신호 /CAS가 L 레벨 및 외부 기록 인에이블 신호 /WE가 L 레벨일 때에 외부 클록 신호 CLK가 H 레벨로 상승하면, 커맨드 디코더(20)에서 L 레벨의 제어 신호 /MRSOUT가 출력된다. 제어 신호 /MRSOUT는 기간 DELAY1동안, L 레벨 상태를 유지한다. 기간 DELAY1은 지연 회로(108)에 의해 결정된다.
제어 신호 /MRSOUT를 받는 데이터 전송 회로(135)에 의해, 모드 레지스터(2)의 각 래치 회로에서 래치한 신호 MA0∼MA7이 대응하는 데이터 입출력선 BDQ0∼BDQ7로 전송된다. 데이터 입출력선 BDQ0∼BDQ7의 데이터는 데이터 입출력 버퍼(12)로 전송된다.
제어 신호 /MRSOUT가 L 레벨인 기간중, 뱅크(1#A)의 로우 활성화 신호 ACT(A)가 H 레벨로 되고, 대응하는 워드선이 선택된다. 또한, 활성화되는 뱅크는 뱅크(1#A)에 한정되지 않는다.
통상 동작에 있어서, 로우 활성화 신호 NMLACT(A)가 발생한 경우, 내부 어드레스 신호 INTA0∼INTA12가 로우 어드레스로서 전해진다. 한편, 제어 신호 /MRSOUT가 발생한 경우, 예를 들면, INTA0∼INTA12의 전송을 스톱한다. 이 경우, 로우 어드레스는 모두 L 레벨로 되어, 로우 어드레스 0번지의 워드선이 선택 상태로 된다.
제어 신호 /MRSOUT의 하강 타이밍에서 기간 DELAY2 경과후, 기록 지시 신호 WRITE(A)가 상승한다. 기간 DELAY2는 지연 회로(116)에 의해 결정된다. 기록 지시 신호 WRITE(A)는 기간 DELAY3 동안, H 레벨을 유지한다. 기간 DELAY3은 지연 회로(117)에 의해 결정된다.
기록 지시 신호 WRITE(A)가 H 레벨로 상승하면, 통상 동작 모드에 있어서의 기록시에 동작하는 기록 회로(도시하지 않음)에 의해, 데이터 입출력 버퍼(12)에 래치된 데이터(모드 레지스터(2)의 설정 값)이 메모리 셀에 기록된다.
컬럼계에 대해서도 로우계와 마찬가지로, 통상에서는 기록 지시 신호 NMLWRITE(A)가 H 레벨인 경우, 내부 어드레스 신호 INTA0∼INTA8이 컬럼 어드레스로서 전달된다. 한편, 제어 신호 /MRSOUT가 발생한 경우, 예를 들면, INTA0∼INTA8의 전송을 스톱한다. 이 경우, 컬럼 어드레스가 모두 L레벨로 되어, 컬럼 어드레스 0번지의 비트선이 선택 상태로 된다.
이후, 제어 신호 /MRSOUT가 H 레벨로 돌아가면, 로우 활성화 신호 ACT(A)가 L 레벨로 된다. 이것에 의해, 워드선이 비활성화된다. 기록이 종료한다.
따라서, 이 동작후, 통상의 리드 커맨드로 「로우 어드레스 0번지에서 컬럼 어드레스 0번지」의 메모리 셀의 데이터를 판독하면, 모드 레지스터(2)의 내용이 데이터 입출력 핀 DQ0∼DQ7로 출력된다. 이것에 의해, 모드 레지스터(2)의 내용을 관측할 수 있게 된다.
실시예 2
본 발명의 실시예 2에 있어서의 반도체 기억 장치에 대하여 설명한다. 본 발명의 실시예 1에서는 단지 모드 레지스터(2)의 설정 값을 확인하는 구성을 도시하였다. 이것에 대하여, 본 발명의 실시예 2에서는 모드 레지스터(2)의 설정 값을 디코드한 신호를 확인할 수 있는 구성을 나타낸다.
본 발명의 실시예 2에 있어서의 반도체 기억 장치의 주요부의 구성에 대하여 도 8을 사용하여 설명한다. 실시예 1에 있어서의 반도체 기억 장치(1000)와 같은 구성 요소에는 같은 기호 및 같은 부호를 붙이고 그 설명을 생략한다.
도 8에 도시한 반도체 기억 장치가 실시예 1에 있어서의 반도체 기억 장치(1000)와 다른 점은 모드 레지스터(2)와 데이터 입출력선 BDQ0∼BDQ7 사이에 디코더(200)를 구비하는 점이다.
도 8에 도시한 디코더(200)는 인버터 회로(202#0), (202#1), (202#2)를 포함한다. 인버터 회로(202#0)는 모드 레지스터(2)의 신호 MA0를 반전하여 신호 ZMA0를 출력한다. 인버터 회로(202#1)은 모드 레지스터(2)의 신호 MA1을 반전하여 신호 ZMA1을 출력한다. 인버터 회로(202#2)는 모드 레지스터(2)의 신호 MA2를 반전하여 신호 ZMA2를 출력한다.
디코더(200)는 또 NAND 회로(204#0), (204#1), (204#2) 및 (204#3)과 인버터 회로(206#0), (206#1), (206#2) 및 (206#3)을 포함한다.
NAND 회로(204#0)는 신호 ZMA0, 신호 ZMA1 및 신호 ZMA2를 입력에 받는다. NAND 회로(204#1)는 신호 MA0, 신호 ZMA1 및 신호 ZMA2를 입력에 받는다. NAND 회로(204#2)는 신호 ZMA0, 신호 MA1 및 신호 ZMA2를 입력에 받는다. NAND 회로(204#3)는 신호 MA0, 신호 MA1 및 신호 ZMA2를 입력에 받는다.
인버터 회로(206#0)는 NAND 회로(204#0)의 출력을 반전하여 신호 BL1을 출력한다. 인버터 회로(206#1)는 NAND 회로(204#1)의 출력을 반전하여 신호 BL2를 출력한다. 인버터 회로(206#2)는 NAND 회로(204#2)의 출력을 반전하여 신호 BL4를 출력한다. 인버터 회로(206#3)는 NAND 회로(204#3)의 출력을 반전하여 신호 BL8을 출력한다.
예를 들면, 신호 MA0∼MA2를 버스트 랭스를 나타내는 신호로 한다. 신호 MA0∼MA2는 디코더(200)를 거쳐 신호 BL1, BL2, BL4 및 BL8로 디코드된다. 신호 BL2는 예를 들면, 버스트 랭스2를 나타낸다.
도 8에 도시한 반도체 기억 장치는 또 디코더(200)에 대응하는 데이터 전송 회로(235)를 구비한다. 데이터 전송 회로(235)는 디코더(200)와 데이터 입출력선 BDQ0∼BDQ3 사이에 배치된다.
데이터 전송 회로(235)는 인버터 회로(230) 및 (231#1)∼(231#4)와 클록드 인버터 회로(232#1)∼(232#4)를 포함한다. 인버터 회로(230)는 커맨드 디코더(20)에서 출력되는 제어 신호 /MRSOUT를 반전하여, 제어 신호 MRSOUT를 출력한다. 인버터 회로(231#1)∼(231#4) 각각은 디코더(200)의 출력 신호 BL1, BL2, BL4, BL8을 각각 반전한다.
클록드 인버터 회로(232#1)∼(232#4) 각각은 제어 신호 /MRSOUT 및 MRSOUT에 응답하여, 인버터 회로(231#1)∼(231#4)의 출력을 각각 반전하여 출력한다. 클록드 인버터 회로(232#0)∼(232#4) 각각은 데이터 입출력선 BDQ0∼BDQ3 각각에 신호를 출력한다.
이어서, 본 발명의 실시예 2에 있어서의 반도체 집적 회로 장치의 동작에 대하여 설명한다. 실시예 1과 마찬가지로, 모드 레지스터 세트 커맨드가 입력되면(신호 /MSET가 활성화하면), 모드 레지스터(2)에 값이 설정된다. 모드 레지스터(2)에서 신호 MA0, …가 출력되고, 디코더(200)에서 디코드된다. 또한, 모드 레지스터(2)의 내용을 메모리 셀에 기록하는 모드 레지스터 대응의 기록 커맨드가 발생하면, 1슈트의 제어 신호 /MRSOUT가 발생(활성화)한다.
활성화된 제어 신호 /MRSOUT에 응답하여, 디코더(200)에서 출려되는 디코드 신호 BL1, BL2, BL4 및 BL8 각각이 대응하는 데이터 입출력선 BDQ0∼BDQ3 각각으로 전송된다. 데이터 입출력선 BDQ0∼BDQ3의 데이터는 데이터 입출력 버퍼(12)로 전송된다. 이것에 의해, 모드 레지스터(2)의 설정 값에 대응하는 디코드 신호가 특정 메모리 셀에 기록된다.
통상의 리드 커맨드로, 특정 메모리 셀의 데이터를 판독하면, 모드 레지스터(2)의 내용이 데이터 입출력 핀 DQ0∼DQ3으로 출력된다. 이것에 의해, 어느 데이터 입출력 핀 DQ0∼DQ3이 H 레벨인가에 따라, 모드 레지스터(2)에 설정된 모드를 관측할 수 있게 된다.
이와 같이 구성하는 것에 의해, 실시예 1에 있어서의 반도체 기억 장치(1000)에 비하여, 본 발명의 실시예 2에 있어서의 반도체 기억 장치에서는 보다 적은 핀을 사용하여, 버스트 랭스의 설정 값을 확인하는 것이 가능하게 된다.
실시예 3
본 발명의 실시예 3에 있어서의 반도체 기억 장치에 대하여 설명한다. 본 발명의 실시예 1에 있어서의 반도체 기억 장치(1000)에서는 모드 레지스터(2)의 설정 값을 기록하는 메모리 셀(어드레스)가 고정되어 있다. 이것에 대하여, 본 발명의 실시예 3에 있어서의 반도체 기억 장치는 모드 레지스터(2)의 설정 값을 기록하는 메모리 셀을 외부에서 지정하는 것을 가능하게 한다.
본 발명의 실시예 3에 있어서의 반도체 기억 장치의 주요부의 구성에 대하여, 도 9a, 도 9b 및 도 10을 사용하여 설명한다.
도 9a 및 도 9b는 각각 본 발명의 실시예3의 반도체 기억 장치에 있어서의 어드레스용 커맨드 디코더(300) 및 MRS 출력 회로(320)의 구성 일예를 도시한 개략 블록도이다. 실시예 3에서는 커맨드 디코더(20)와 함께 커맨드 디코더(300)를 사용한다. 또한, MRS 출력 회로(320)는 MRS 출력 회로(22)를 대신하여 사용한다.
커맨드 디코더(300)는 NAND 회로(301), (306) 및 (309), NOR 회로(303) 및 (304), 인버터 회로(302), (307#0), (307#1), (307#2), (305#0), (305#1) 및 (305#2)과 인버터 회로(310) 및 (311)을 포함한다.
NAND 회로(301)는 내부 로우 어드레스 스트로브 신호 INTRAS, 내부 컬럼 어드레스 스트로브 신호 ZINTCAS 및 내부 기록 인에이블 신호 INTWE를 입력에 받는다.
NOR 회로(303)는 NAND 회로(301)의 출력과 내부 어드레스 신호 INTA8을 입력에 받는다. 인버터 회로(302)는 내부 어드레스 신호 INTA8을 반전한다. NOR 회로(304)는 NAND 회로(301)의 출력과 인버터 회로(302)의 출력을 입력에 받는다.
인버터 회로(303#0), (305#1) 및 (305#2)는 NOR 회로(303)의 출력 노드와 NAND 회로(306)의 입력 노드 사이에 직렬로 접속된다. NAND 회로(306)는 NOR 회로(303)의 출력과 인버터 회로(305#2)의 출력을 입력에 받고, 1슈트의 로우 어드레스 대응 세트 신호 /MRASET를 출력한다.
인버터 회로(307#0), (307#1) 및 (307#2)는 NOR 회로(304)의 출력 노드와 NAND 회로(309)의 입력 노드 사이에 직렬로 접속된다. NAND 회로(309)는 NOR 회로(304)의 출력과 인버터 회로(307#2)의 출력을 입력에 받고, 1슈트의 컬럼 어드레스 대응 세트 신호 /MCASET를 출력한다.
인버터 회로(310)는 로우 어드레스 대응 세트 신호 /MRASET를 반전하여, 신호 MRASET를 출력한다. 인버터 회로(311)는 컬럼 어드레스 대응 세트 신호 /MCASET를 반전하여 신호 MCASET를 출력한다.
도 9b에 도시한 MRS 출력 회로(320)는 NAND 회로(110), (111) 및 (112), 인버터 회로(113), (114) 및 (115), 지연 회로(116) 및 (117)과 인버터 회로(332) 및 (334)를 포함한다. 인버터 회로(333) 및 (334)를 제외하는 구성에 대해서는 도 4에 도시한 MRS 출력 회로(22)에서 설명한 것과 같다.
인버터 회로(332)는 제어 신호 /MRSOUT를 반전하여, 제어 신호 MRSOUT를 출력한다. 인버터 회로(334)는 NAND 회로(111)의 출력인 신호 /MCAO를 반전하여 신호 MCAO를 출력한다.
도 10a 및 도 10b는 각각 본 발명의 실시예 3의 반도체 기억 장치에 있어서의 어드레스 지정 회로의 구성 일예를 도시한 개략 블록도이다.
도 10a에 도시한 어드레스 지정 회로(350)는 로우 어드레스 신호를 발생한다. 어드레스 지정 회로(350)는 클록드 인버터 회로(351) 및 (352)와 인버터 회로(353), (354), (355) 및 (356)을 포함한다.
클록드 인버터 회로(351)는 로우 어드레스 대응 세트 신호 /MRASET 및 MRASET에 응답하여, 내부 어드레스 신호 INTAn을 반전하여 출력한다. 인버터 회로(353) 및 (354)는 래치 회로(357)를 구성한다. 래치 회로(357)는 클록드 인버터 회로(351) 및 (352) 사이에 접속된다.
클록드 인버터 회로(352)는 제어 신호 /MRSOUT 및 MRSOUT에 응답하여, 래치 회로(357)의 출력을 반전하여 출력한다. 인버터 회로(355) 및 (356)는 래치 회로(358)를 구성한다. 래치 회로(358)는 클록드 인버터 회로(352)의 출력을 받고, 로우 어드레스 신호 RAn을 출력한다.
도 10b에 도시한 어드레스 지정 회로(360)는 컬럼 어드레스 신호를 발생한다. 어드레스 지정 회로(360)는 클록드 인버터 회로(361) 및 (362)와 인버터 회로(363), (364), (365) 및 (366)를 포함한다.
클록드 인버터 회로(361)는 컬럼 어드레스 대응 세트 신호 /MCASET 및 MCASET에 응답하여, 내부 어드레스 신호 INTAn을 반전하여 출력한다. 인버터 회로(363) 및 (364)는 래치 회로(367)를 구성한다. 래치 회로(367)는 클록드 인버터 회로(361) 및 (362) 사이에 접속된다.
클록드 인버터 회로(362)는 신호 /MCAO 및 MCAO에 응답하여 래치 회로(367)의 출력을 반전하여 출력한다. 인버터 회로(365) 및 (366)는 래치 회로(368)를 구성한다. 래치 회로(368)는 클록드 인버터 회로(362)의 출력을 받아 컬럼 어드레스 신호 CAm을 출력한다.
이어서, 실시예3에 있어서의 반도체 기억 장치의 동작에 대하여 설명한다. 예를 들면, 모드 레지스터 세트 커맨드가 입력된 시점에서, 외부 어드레스 신호 A8이 L 레벨이면, 1슈트의 로우 어드레스 대응 세트 신호 /MRASET가 발생한다. 이것을 받아서, 클록드 인버터 회로(351)가 활성화되어 내부 어드레스 신호 INTAn(n=0∼12)이 래치 회로(357)에 래치된다.
마찬가지로, 모드 레지스터 세트 커맨드가 입력된 시점에서, 외부 어드레스 신호 A8이 H 레벨이면, 1슈트의 컬럼 어드레스 대응 세트 신호 /MCASET가 발생한다. 이것을 받아서, 클록드 인버터 회로(361)가 활성화되어 내부 어드레스 신호 INTAn(n=0∼8)이 래치 회로(367)에 래치된다.
이어서, 실시예 1 및 2와 마찬가지로, 모드 레지스터(2)의 내용을 메모리 셀에 기록하는 모드 레지스터 대응의 기록 커맨드가 입력되면, 제어 신호 /MRSOUT가 L 레벨로 활성화된다. 이것에 의해, 신호 /MCAO 및 MCAO가 발생한다.
활성화된 제어 신호 /MRSOUT 및 MRSOUT에 따라, 클록드 인버터 회로(352)가 활성화되고, 래치 회로(357)의 신호가 래치 회로(358)에 래치된다. 래치 회로(358)에서 로우 어드레스 신호 RAn(n=0∼12)이 출력된다.
또한, 활성화된 신호 /MCAO 및 MCAO에 따라, 클록드 인버터 회로(362)가 활성화되고, 래치 회로(367)의 신호가 래치 회로(368)에 래치된다. 래치 회로(368)에서 컬럼 어드레스 신호 CAm(m=0∼8)가 출력된다.
이와 같은 구성에 의하면, 모드 레지스터(2)의 설정 값을 기록하는 어드레스를 원하는 어드레스로 바꿀 수 있다. 이 결과, 통상 동작에서 사용하지 않는 어드레스에 모드 레지스터(2)의 설정 값을 기록하는 것이 가능하게 된다.
실시예 4
본 발명의 실시예 4에 있어서의 반도체 기억 장치에 대하여 설명한다. 본 발명의 실시예 4에 있어서의 반도체 기억 장치는 모드마다 설정한 값(목표값)과 실제로 설정되어 있는 값의 일치/불일치를 비교 판정하여, 비교 판정 결과를 메모리 셀에 기록한다.
본 발명의 실시예 4에 있어서의 반도체 기억 장치의 주요부의 구성에 대하여 도 11을 사용하여 설명한다. 도 1에 도시한 반도체 기억 장치(1000)와 같은 구성 요소에는 같은 기호 및 같은 부호를 붙이고 그 설명을 생략한다.
도 11에 도시한 반도체 기억 장치는 비교 판정 회로(402)를 포함한다. 비교 판정 회로(402)는 EXOR 회로(404#0)∼(404#6), NAND 회로(406#0) 및 (406#1)과 인버터 회로(408)를 포함한다.
EXOR 회로(404#0)∼(404#6) 각각은 모드 레지스터(2)의 출력 신호 MA0∼MA6 각각에 대응하여 배치한다. 예를 들면, 신호 MA0∼MA2가 버스트 랭스, 신호 MA3이 버스트 타입, 그리고 신호 MA4∼MA6이 카스레이텐시를 나타낸다.
EXOR 회로(404#0)∼(404#6)각각은 내부 어드레스 신호 INTA0∼INTA6과 모드 레지스터(2)의 출력 신호를 각각 입력에 받는다.
EXOR 회로(404#0)∼(404#6) 각각은 입력한 신호가 서로 일치하는 경우에 L 레벨의 신호를 출력하고, 그 이외의 경우에는 H 레벨의 신호를 출력한다. EXOR 회로(404#0), …, (404#6) 각각으로부터 신호 CMP0, …, CMP6이 출력된다.
신호 CMP0는 신호 MA0과 신호 INTA0을 받는 EXOR 회로(404#0)의 출력이다. 신호 CMP1은 신호 MA1과 신호 INTA1을 받는 도시하지 않은 EXOR 회로의 출력이다. 신호 CMP2는 신호 MA2와 신호 INTA2를 받는 도시하지 않은 EXOR 회로의 출력이다. 신호 CMP3은 신호 MA3과 신호 INTA3을 받는 도시하지 않은 EXOR 회로의 출력이다. 신호 CMP4는 신호 MA4와 신호 INTA4를 받는 도시하지 않은 EXOR 회로의 출력이다. 신호 CMP5는 신호 MA5와 신호 INTA5를 받는 도시하지 않은 EXOR 회로의 출력이다. 신호 CMP6은 신호 MA6과 신호 INTA6을 받는 EXOR 회로(404#6)의 출력이다.
NAND 회로(406#0)는 신호 CMP0, CMP1 및 CMP2를 받는다. NAND 회로(406#1)는 신호 CMP4, CMP5 및 CMP6을 받는다. 인버터 회로(408)는 신호 CMP3을 받는다.
예를 들면, 버스트 랭스에 대응하는 어드레스 신호를 입력하면, 신호 MA0∼MA2와 내부 어드레스 신호 INTA0∼INTA2가 비교되고, 비교 판정 결과가 NAND 회로(406#0)에서 출력된다.
도 11에 도시한 구성에서는 비교 판정 회로(402)와 데이터 입출력선 BDQ0∼BDQ2 사이에 비교 판정 대응의 데이터 전송 회로(435)를 배치한다.
데이터 전송 회로(435)는 인버터 회로(430) 및 클록드 인버터 회로(432#0) ∼ (432#2)를 포함한다. 인버터 회로(430)는 커맨드 디코더(20)에서 출력되는 제어 신호 /MRSOUT를 반전하여 제어 신호 MRSOUT를 출력한다.
클록드 인버터 회로(432#0)는 제어 신호 /MRSOUT 및 MRSOUT에 응답하여, NAND 회로(406#0)의 출력을 반전하여 출력한다. 클록드 인버터 회로(432#1)은 제어 신호 /MRSOUT 및 MRSOUT에 응답하여, 인버터 회로(408)의 출력을 반전하여 출력한다. 클록드 인버터 회로(432#2)는 제어 신호 /MRSOUT 및 MRSOUT에 응답하여 NAND 회로(406#1)의 출력을 반전하여 출력한다.
데이터 입출력선 BDQ0는 클록드 인버터 회로(432#0)의 출력을 받는다. 데이터 입출력선 BDQ1은 클록드 인버터 회로(432#1)의 출력을 받는다. 데이터 입출력선 BDQ2는 클록드 인버터 회로(432#2)의 출력을 받는다. 모드 레지스터(2)의 설정 값과 입력한 어드레스가 일치하고 있는 경우는 데이터 입출력선은 H 레벨의 신호를 받고, 불일치할 경우는 L 레벨의 신호를 받는다.
예를 들면, 버스트 랭스에 대응하는 비교 판정 결과(NAND 회로(406#0)에서 출력)은 데이터 입력출력선 BDQ0을 거쳐 메모리 셀에 기록된다. 기록 어드레스는 상술한 바와 같이, 고정이라도, 가변이라도 좋다.
이와 같이 구성하는 것에 의해, 통상의 판독 동작을 실행함으로써, 버스트 랭스, 버스트 타입, 카스레이텐시 등에 대해서의 설정 내용(비교 판정 결과)을 외부에서 관측하는 것이 가능하게 된다.
실시예 5
본 발명의 실시예 5에 있어서의 반도체 기억 장치에 대하여 설명한다. 본 발명의 실시예 4에 있어서는 모드마다 일치/불일치를 판정하였다. 이것에 대하여, 본 발명의 실시예 5에 있어서의 반도체 기억 장치에서는 모든 모드에 대한 완전 일치/불일치를 메모리 셀에 기록한다.
본 발명의 실시예 5에 있어서의 반도체 기억 장치의 주요부의 구성에 대하여 도 12를 사용하여 설명한다. 도 11에 도시한 반도체 기억 장치와 같은 구성 요소에는 같은 기호 및 같은 부호를 붙이고 그 설명을 생략한다.
도 12에 도시한 반도체 기억 장치는 비교 판정 회로(502)를 포함한다. 비교 판정 회로(502)는 EXOR 회로(404#0)∼(404#6), NAND 회로(406#0) 및 (406#1), 인버터 회로(408) 및 NOR 회로(510)를 포함한다. 비교 판정 회로(502)가 비교 판정 회로(402)와 다른 것은 NOR 회로(510)을 포함하는 점이다.
NOR 회로(510)는 NAND 회로(406#0) 및 (406#1)과 인버터 회로(408) 각각의 출력을 받는다. 이것에 의해, 모든 모드에 있어서의 비교 판정 결과가 하나의 신호로 모아진다.
도 12에 도시한 구성에서는 비교 판정 회로(502)와 데이터 입출력선 BDQ0 사이에 비교 판정 대응의 데이터 전송 회로(535)를 배치한다.
데이터 전송 회로(535)는 인버터 회로(530) 및 클록드 인버터 회로(532)를 포힘한다. 인버터 회로(530)는 커맨드 디코더(20)에서 출력되는 제어 신호 /MRSOUT를 반전하여, 제어 신호 MRSOUT를 출력한다.
클록드 인버터 회로(532)는 제어 신호 /MRSOUT 및 MRSOUT에 응답하여, NOR 회로(510)의 출력 신호를 반전하여 출력한다. 데이터 입출력선 BDQ0는 클록드 인버터 회로(532)의 출력을 받는다.
예를 들면, 모드 레지스터(2)에 대하여 설정한 값(목표값)에 대응하는 어드레스 신호를 입력한다. 어드레스 신호와 실제로 설정되어 있는 값이 모든 모드에서 일치한 경우에는 H 레벨, 그 이외의 경우에는 L 레벨의 신호가 데이터 입출력선 BDQ0로 전송된다. 그 결과, 메모리 셀에 완전 일치/불일치를 나타내는 신호가 기록된다.
리드 커맨드를 사용하여, 모드 레지스터(2)에 원하는 값이 설정되었는지의 여부를 판독한다. 이 경우, 1개의 데이터 출력 핀 DQ0를 체크함으로써, 그 결과를 관측할 수 있다.
본 발명에 의하면, 모드 레지스터의 설정 값을 특정 메모리 셀에 기록할 수 있다. 이 기록한 설정 값은 통상의 판독 동작에 의해 외부로 출력할 수 있다. 이 결과, 외부에서 모드 레지스터의 설정 값을 확인하는 것이 가능하게 된다.
Claims (2)
- 반도체 기억 장치에 있어서,행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와;외부로부터 입력되는 모드 레지스터 세트 신호에 응답하여, 특정 동작 모드를 지정하는 값을 설정하는 모드 레지스터와;외부로부터 입력되는 특정 동작 신호에 응답하여, 상기 모드 레지스터의 설정 값을 외부로부터 관측하기 위한 제어 신호를 출력하는 제어 수단과;기록 명령에 응답하여, 상기 제어 신호에 따라, 상기 복수의 메모리 셀 중 특정 메모리 셀에 상기 모드 레지스터의 설정 값을 기록하는 기록 수단과;판독 명령에 응답하여, 상기 메모리 셀 어레이의 데이터를 판독하는 판독 수단을 포함하는 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서,데이터 입출력 핀과;상기 데이터 입출력 핀과 상기 메모리 셀 어레이 사이에서 데이터의 교환(授受;exchanging)을 행하기 위한 데이터 입출력 버퍼와;상기 데이터 입출력 버퍼와의 데이터 교환이 행해지는 데이터 입출력선을 더 포함하며,상기 기록 수단은상기 제어 신호에 응답하여, 상기 모드 레지스터의 설정 값을 상기 데이터 입출력선으로 전송하는 전송 수단과;상기 기록 명령에 응답하여, 상기 특정 메모리 셀에 상기 데이터 입출력 버퍼가 받는 데이터를 기록하는 기록 제어 수단을 포함하는 것을 특징으로 하는 반도체 기억 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| JP1998-200424 | 1998-07-15 | ||
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