JP2000030464A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2000030464A
JP2000030464A JP10200424A JP20042498A JP2000030464A JP 2000030464 A JP2000030464 A JP 2000030464A JP 10200424 A JP10200424 A JP 10200424A JP 20042498 A JP20042498 A JP 20042498A JP 2000030464 A JP2000030464 A JP 2000030464A
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output
signal
memory device
memory cell
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Yoshinori Nakahira
美紀 中平
Takashi Ito
孝 伊藤
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 モードレジスタの設定値が外部から観測可能
な半導体記憶装置を提供する。 【解決手段】 本発明の半導体記憶装置１０００におけ
る中央制御回路１０は、コマンドデコーダ２０とＭＲＳ
出力回路２２とを備える。コマンドデコーダ２０は、内
部制御信号をデコードする。ＭＲＳ出力回路２２は、モ
ードレジスタ２の設定値をメモリセルに書込むための制
御信号を発生する。制御信号に基づき、データ入出力線
ＢＤＱ０〜ＢＤＱ７に、モードレジスタ２の設定値が転
送される。データ入出力バッファ１２が、データ入出力
線ＢＤＱ０〜ＢＤＱ７から受けるデータが、特定のメモ
リセルに書込まれる。通常の読出動作により、書込まれ
たデータは、データ入出力ピンに出力される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にモードレジスタを備える半導体記憶装置に関
するものである。
【０００２】
【従来の技術】シンクロナスＤＲＡＭ（同期型半導体記
憶装置）は、モードレジスタを備えている。モードレジ
スタを設定することにより、シンクロナスＤＲＡＭの動
作モードを指定することができる。
【０００３】
【発明が解決しようとする課題】このように、従来の半
導体記憶装置は、モードレジスタにより動作モードが決
定される。
【０００４】しかしながら、従来の半導体記憶装置で
は、動作モードの設定後にモ−ドレジスタの設定値を確
認することができない。また、モードレジスタに所望の
値が設定されているか否かを判別することができない。
このため実使用にあたって、所望の値が設定されている
か否かを判別するためには、半導体記憶装置が希望どお
りの動作をするか否かのテストを行なう必要があり、手
間と時間がかかるという問題があった。
【０００５】そこで、本発明の目的は、かかる問題を解
決するためになされたものであり、その目的は、モード
レジスタの設定状況を外部から容易に確認することが可
能な半導体記憶装置を提供することである。
【０００６】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、行列状に配置される複数のメモリセルを含む
メモリセルアレイと、外部から入力されるモードレジス
タセット信号に応答して、特定の動作モードを指定する
値を設定するモードレジスタと、外部から入力される特
定動作信号に応答して、モードレジスタの設定値を外部
から観測するための制御信号を出力する制御手段と、書
込命令に応答して、制御信号に基づき、複数のメモリセ
ルのなかの特定のメモリセルにモードレジスタの設定値
を書込む書込手段と、読出命令に応答して、メモリセル
アレイのデータを読出す読出手段とを備える。
【０００７】請求項２に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、データ入出力ピン
と、データ入出力ピンとメモリセルアレイとの間でデー
タの授受を行なうためのデータ入出力バッファと、デー
タ入出力バッファとデータの授受を行なうデータ入出力
線とをさらに備え、書込手段は、制御信号に応答して、
モードレジスタの設定値をデータ入出力線に転送する転
送手段と、書込命令に応答して、特定のメモリセルに前
記データ入出力バッファが受けるデータを書込む書込制
御手段とを含む。
【０００８】請求項３に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、特定のメモリセルに
対応するアドレスは、固定である。
【０００９】請求項４に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、書込制御手段は、制
御信号に応答して、外部アドレス信号に基づき、特定の
メモリセルに対応するアドレスを指定するアドレス指定
手段を含む。
【００１０】請求項５に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、データ入出力ピン
と、データ入出力ピンとメモリセルアレイとの間でデー
タの授受を行なうためのデータ入出力バッファと、デー
タ入出力バッファとデータの授受を行なうデータ入出力
線とをさらに備え、書込手段は、モードレジスタの設定
値をデコードするデコード手段と、制御信号に応答し
て、デコーダ手段の出力をデータ入出力線に転送する転
送手段と、書込命令に応答して、特定のメモリセルにデ
ータ入出力バッファが受けるデータを書込む書込制御手
段とを含む。
【００１１】請求項６に係る半導体記憶装置は、請求項
５に係る半導体記憶装置であって、特定のメモリセルに
対応するアドレスは、固定である。
【００１２】請求項７に係る半導体記憶装置は、請求項
５に係る半導体記憶装置であって、書込制御手段は、制
御信号に応答して、外部アドレス信号に基づき、特定の
メモリセルに対応するアドレスを指定するアドレス指定
手段を含む。
【００１３】請求項８に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、データ入出力ピン
と、データ入出力ピンとメモリセルアレイとの間でデー
タの授受を行なうためのデータ入出力バッファと、デー
タ入出力バッファとデータの授受を行なうデータ入出力
線とをさらに備え、書込手段は、モードレジスタの設定
値と外部アドレス信号とを比較し、一致／不一致を判定
する比較判定手段と、制御信号に応答して、比較判定手
段の出力をデータ入出力線に転送する転送手段と、書込
命令に応答して、特定のメモリセルにデータ入出力バッ
ファが受けるデータを書込む書込制御手段とを含む。
【００１４】請求項９に係る半導体記憶装置は、請求項
８に係る半導体記憶装置であって、特定のメモリセルに
対応するアドレスは、固定である。
【００１５】請求項１０に係る半導体記憶装置は、請求
項８に係る半導体記憶装置であって、書込制御手段は、
制御信号に応答して、外部アドレス信号に基づき、特定
のメモリセルに対応するアドレスを指定するアドレス指
定手段を含む。
【００１６】請求項１１に係る半導体記憶装置は、請求
項１に係る半導体記憶装置であって、データ入出力ピン
と、データ入出力ピンとメモリセルアレイとの間でデー
タの授受を行なうためのデータ入出力バッファと、デー
タ入出力バッファとデータの授受を行なうデータ入出力
線とをさらに備え、モードレジスタは、複数の特定の動
作モードのそれぞれに対応する複数の設定値を出力し、
書込手段は、複数の設定値のそれぞれに対応して設けら
れ、複数の設定値のそれぞれと外部アドレス信号のそれ
ぞれとを比較し、一致／不一致をそれぞれ判定する複数
の比較判定手段と、制御信号に応答して、複数の比較判
定手段のそれぞれの出力をデータ入出力線に転送する転
送手段と、書込命令に応答して、特定のメモリセルにデ
ータ入出力バッファが受けるデータを書込む書込制御手
段とを含む。
【００１７】請求項１２に係る半導体記憶装置は、請求
項１１に係る半導体記憶装置であって、特定のメモリセ
ルに対応するアドレスは、固定である。
【００１８】請求項１３に係る半導体記憶装置は、請求
項１１に係る半導体記憶装置であって、書込制御手段
は、制御信号に応答して、外部アドレス信号に基づき、
特定のメモリセルに対応するアドレスを指定するアドレ
ス指定手段を含む。
【００１９】請求項１４に係る半導体記憶装置は、請求
項１に係る半導体記憶装置であって、データ入出力ピン
と、データ入出力ピンとメモリセルアレイとの間でデー
タの授受を行なうためのデータ入出力バッファと、デー
タ入出力バッファとデータの授受を行なうデータ入出力
線とをさらに備え、モードレジスタは、複数の特定の動
作モードのそれぞれに対応する複数の設定値を出力し、
書込手段は、複数の設定値のそれぞれと外部アドレス信
号のそれぞれとを比較し、一致／不一致のそれぞれの結
果をまとめて、すべてが一致するか否かを判定する比較
判定手段と、制御信号に応答して、比較判定手段の出力
をデータ入出力線に転送する転送手段と、書込命令に応
答して、特定のメモリセルにデータ入出力バッファが受
けるデータを書込む書込制御手段とを含む。
【００２０】請求項１５に係る半導体記憶装置は、請求
項１４に係る半導体記憶装置であって、特定のメモリセ
ルに対応するアドレスは、固定である。
【００２１】請求項１６に係る半導体記憶装置は、請求
項１４に係る半導体記憶装置であって、書込制御手段
は、制御信号に応答して、外部アドレス信号に基づき、
特定のメモリセルに対応するアドレスを指定するアドレ
ス指定手段を含む。
【００２２】
【発明の実施の形態】［実施の形態１］本発明の実施の
形態１における半導体記憶装置について説明する。本発
明の実施の形態１における半導体記憶装置は、モードレ
ジスタの設定値を外部から観測することを可能とするも
のである。
【００２３】本発明の実施の形態１における半導体記憶
装置１０００の主要部の構成について図１を用いて説明
する。図１は、本発明の実施の形態１における半導体記
憶装置１０００の主要部の構成の一例を示す概略ブロッ
ク図である。
【００２４】図１に示す半導体記憶装置１０００は、一
例として６４Ｍｂｉｔ×８のシンクロナスＤＲＡＭを示
している。半導体記憶装置１０００は、モードレジスタ
２、クロックバッファ４、アドレスバッファ６、制御信
号バッファ８、中央制御回路１０、データ入出力バッフ
ァ１２、ならびに複数のバンク１＃Ａ、１＃Ｂ、１＃
Ｃ、および１＃Ｄを含む。
【００２５】アドレスバッファ６は、外部アドレス信号
Ａ０〜Ａ１２、バンクアドレス信号ＢＡ０およびＢＡ１
を取込む。アドレスバッファ６は、外部アドレス信号Ａ
０〜Ａ１２を、内部アドレス信号ＩＮＴＡ０〜ＩＮＴＡ
１２としてラッチする。
【００２６】クロックバッファ４は、外部クロック信号
ＣＬＫ、およびクロックイネーブル信号ＣＫＥを取込
む。クロックバッファ４は、内部回路の動作を制御する
内部クロック信号を出力する。
【００２７】制御信号バッファ８は、外部制御信号（外
部チップセレクト信号／ＣＳ、外部ロウアドレスストロ
ーブ信号／ＲＡＳ、外部コラムアドレスストローブ信号
／ＣＡＳ、外部ライトイネーブル信号／ＷＥ、入出力Ｄ
Ｑマスク信号ＤＱＭ等）を取込む。
【００２８】メモリセルアレイ１は、バンク１＃Ａ、１
＃Ｂ、１＃Ｃ、および１＃Ｄの合計４つのバンクから構
成される。これらのバンクは、互いに独立に動作可能で
ある。データ入出力バッファ１２は、各バンクとデータ
入出力ピンＤＱ０〜ＤＱ７との間でデータのやり取りを
行なう。データ入出力バッファ１２は、後述するよう
に、データ入出力線ＢＤＱ０〜７を介して、モードレジ
スタ２の設定値を受ける。
【００２９】モードレジスタ２は、カスレイテンシ等の
動作モードを外部から設定することが可能なレジスタで
ある。モードレジスタ２は、外部から受ける信号に応答
して、設定値を変化させる。この設定値により、カスレ
イテンシ等が指定される。中央制御回路１０は、チップ
全体の制御を行なう。中央制御回路１０は、コマンドデ
コーダ２０およびＭＲＳ出力回路２２を含む。コマンド
デコーダ２０は、制御信号バッファ８にラッチされた各
内部制御信号をコマンドにデコードする回路である。
【００３０】ＭＲＳ出力回路２２は、モードレジスタ２
の設定値をメモリセルに書込むための制御を行なう回路
である。ＭＲＳ出力回路２２は、コマンドデコーダ２０
から受けるコマンドに応答して動作を開始する。
【００３１】ここで、モードレジスタ２について、図２
を用いて説明する。図２は、図１に示すモードレジスタ
２の回路構成を示す図であり、参考のため、周辺回路を
併せて記載している。
【００３２】モードレジスタ２は、モードレジスタセッ
ト信号／ＭＳＥＴに応答して、アドレスバッファ６から
受ける内部アドレス信号ＩＮＴＡ０〜ＩＮＴＡ７に基づ
き、信号ＭＡ０〜ＭＡ７を設定する。
【００３３】モードレジスタ２は、インバータ回路１２
０、クロックドインバータ回路１２１＃０〜１２１＃
７、およびラッチ回路１２２＃０〜１２２＃７を含む。
【００３４】後述するように、コマンドデコーダ２０
は、制御信号バッファ８の出力に基づき、モードレジス
タセット信号／ＭＳＥＴを出力する。インバータ回路１
２０は、モードレジスタセット信号／ＭＳＥＴを反転し
て、信号ＭＳＥＴを出力する。
【００３５】クロックドインバータ回路１２１＃０〜１
２１＃７、およびラッチ回路１２２＃０〜１２２＃７の
それぞれは、内部アドレス信号ＩＮＴＡ０〜ＩＮＴＡ７
のそれぞれ対応して配置する。クロックドインバータ回
路１２１＃０〜１２１＃７のそれぞれは、Ｌレベルのモ
ードレジスタセット信号／ＭＳＥＴおよびＨレベルの信
号ＭＳＥＴに基づき導通状態になり、対応する内部アド
レス信号ＩＮＴＡ０〜ＩＮＴＡ７をそれぞれ反転して出
力する。
【００３６】ラッチ回路１２２＃０〜１２２＃７のそれ
ぞれは、対応するクロックドインバータ回路１２１＃０
〜１２１＃７の出力をそれぞれラッチする。ラッチ回路
１２２＃０〜１２２＃７のそれぞれから、信号ＭＡ０〜
ＭＡ７が出力される。信号ＭＡ０〜ＭＡ７により、特定
の動作モードが決定される。
【００３７】次に、図３を用いてコマンドデコーダ２０
について説明する。図３は、図１に示すコマンドデコー
ダ２０の回路構成を示す図である。コマンドデコーダ２
０は、ＮＡＮＤ回路１０１、１０６および１０９、ＮＯ
Ｒ回路１０３および１０４、インバータ回路１０２、１
０７、１０５＃０、１０５＃１、および１０５＃２、な
らびに遅延回路１０８を含む。
【００３８】ＮＡＮＤ回路１０１は、内部ロウアドレス
ストローブ信号ＩＮＴＲＡＳ、内部コラムアドレススト
ローブ信号ＺＩＮＴＣＡＳ、および内部ライトイネーブ
ル信号ＩＮＴＷＥを入力に受ける。
【００３９】内部ロウアドレスストローブ信号ＩＮＴＲ
ＡＳは、外部ロウアドレスストローブ信号／ＲＡＳと逆
相の信号である。内部ライトイネーブル信号ＩＮＴＷＥ
は、外部ライトイネーブル信号／ＷＥと逆相の信号であ
る。内部コラムアドレスストローブ信号ＩＮＴＣＡＳ
は、外部コラムアドレスストローブ信号／ＣＡＳと同相
の信号である。
【００４０】ＮＯＲ回路１０３は、ＮＡＮＤ回路１０１
の出力と内部アドレス信号ＩＮＴＡ７とを入力に受け
る。インバータ回路１０２は、内部アドレス信号ＩＮＴ
Ａ７を反転する。ＮＯＲ回路１０４は、ＮＡＮＤ回路１
０１の出力とインバータ回路１０２の出力とを入力に受
ける。
【００４１】インバータ回路１０５＃０、１０５＃１、
および１０５＃２は、ＮＯＲ回路１０３の出力ノード
と、ＮＡＮＤ回路１０６の入力ノードとの間に直列に接
続される。ＮＡＮＤ回路１０６は、ＮＯＲ回路１０３の
出力とインバータ回路１０５＃２の出力とを入力に受
け、１ショットのモードレジスタセット信号／ＭＳＥＴ
を出力する。
【００４２】インバータ回路１０７は、ＮＯＲ回路１０
４の出力を反転する。遅延回路１０８は、インバータ回
路１０７の出力を所定の時間（ＤＥＬＡＹ１と記す）だ
け遅延する。ＮＡＮＤ回路１０９は、ＮＯＲ回路１０４
の出力と遅延回路１０８の出力とを入力に受け、制御信
号／ＭＲＳＯＵＴを出力する。
【００４３】モードレジスタセット信号／ＭＳＥＴおよ
び制御信号／ＭＲＳＯＵＴは、ともにロウアクィブの信
号である。制御信号／ＭＲＳＯＵＴは、モードレジスタ
２の設定値をメモリセルに書込むための信号である。
【００４４】次に、図４を用いてＭＲＳ出力回路２２に
ついて説明する。図４は、図１に示すＭＲＳ出力回路２
２の回路構成の一例を示す図である。ＭＲＳ出力回路２
２は、ＮＡＮＤ回路１１０、１１１および１１２、イン
バータ回路１１３、１１４、および１１５、ならびに遅
延回路１１６および１１７を含む。
【００４５】インバータ回路１１３は、ロウ活性化信号
ＮＭＬＡＣＴ（Ａ）を受けて、これを反転する。ロウ活
性化信号ＮＭＬＡＣＴ（Ａ）は、通常モードにおいてバ
ンク１＃Ａにおけるロウ系を活性化させるための信号で
ある。
【００４６】ＮＡＮＤ回路１１０は、インバータ回路１
１３の出力と制御信号／ＭＲＳＯＵＴとを入力に受け、
バンク１＃Ａを活性化させるアクト信号ＡＣＴ（Ａ）を
出力する。
【００４７】遅延回路１１６は、制御信号／ＭＲＳＯＵ
Ｔを所定の時間（ＤＥＬＡＹ２と記す）だけ遅延する。
インバータ回路１１４は、遅延回路１１６の出力を反転
する。遅延回路１１７は、遅延回路１１６の出力を所定
の時間（ＤＥＬＡＹ３と記す）だけ遅延する。ＮＡＮＤ
回路１１１は、インバータ回路１１４の出力と、遅延回
路１１７の出力とを入力に受ける。
【００４８】インバータ回路１１５は、信号ＮＭＬＷＲ
ＩＴＥ（Ａ）を受けて、これを反転して出力する。信号
ＮＭＬＷＲＩＴＥ（Ａ）は、通常モードでのバンク１＃
Ａに対する書込指示信号である。
【００４９】ＮＡＮＤ回路１１２は、ＮＡＮＤ回路１１
１の出力とインバータ回路１１５の出力とを入力に受
け、バンク１＃Ａに対する書込指示信号ＷＲＩＴＥ
（Ａ）を出力する。
【００５０】次に、モードレジスタ２の設定方法につい
て、図１〜図４およびタイミングチャートである図５を
用いて説明する。図５は、モードレジスタ２の設定方法
について説明するためのタイミングチャートである。図
５において、記号Ａｎは外部アドレス信号（ｎ＝０〜
７）を、ＩＮＴＡｎは内部アドレス信号（ｎ＝０〜７）
を、ＭＡｎはモードレジスタ２における信号ＭＡ０〜Ｍ
Ａ７をそれぞれ示す。
【００５１】図１〜５を参照して、外部クロック信号Ｃ
ＬＫの立上りで、Ｌレベルの外部チップセレクト信号／
ＣＳ、外部ロウアドレスストローブ信号／ＲＡＳ、外部
ライトイネーブル信号／ＷＥ、および外部コラムアドレ
スストローブ信号／ＣＡＳが制御信号バッファ８に取込
まれると、アドレスバッファ６が外部アドレス信号Ａ０
〜Ａ７を、内部アドレス信号ＩＮＴＡ０〜ＩＮＴＡ７と
してラッチする（図５における時刻ｔ０）。
【００５２】制御信号バッファ８は、外部ロウアドレス
ストローブ信号／ＲＡＳ、外部ライトイネーブル信号／
ＷＥ、および外部コラムアドレスストローブ信号／ＣＡ
Ｓを、それぞれ内部ロウアドレスストローブ信号ＩＮＴ
ＲＡＳ、内部ライトイネーブル信号ＩＮＴＷＥ、および
内部コラムアドレスストローブ信号ＩＮＴＣＡＳとして
ラッチする。
【００５３】この時点で、外部アドレス信号Ａ７がＬレ
ベルであると、コマンドデコーダ２０は、モードレジス
タセットコマンド（ＭＲＳ）が入力されたことを認識す
る。これを受けて、１ショット（ＨレベルからＬレベル
へ立下がり、ＬレベルからＨレベルへ立上がる）のモー
ドレジスタセット信号／ＭＳＥＴが発生する。
【００５４】モードレジスタ２におけるクロックドイン
バータ回路１２１＃０〜１２１＃７が導通状態になり、
内部アドレス信号ＩＮＴＡ０〜ＩＮＴＡ７がラッチされ
る。この結果、モードレジスタ２に特定のモードに対応
する値が設定される（信号ＭＡ０、ＭＡ１、…）。
【００５５】信号ＭＡ０〜ＭＡ２に対応するアドレス
は、たとえばバーストレングスを示す。ここで、バース
トレングスとは、１つの書込命令または読出命令に対し
て、データの入出力を行なう回数を示した値である。た
とえば、バーストレングスが２の場合、１の命令に対し
て、２のデータを入力または出力することを意味する。
【００５６】次に、このモードレジスタ２の設定値をメ
モリセルに書込むための構成について説明する。図６
は、モードレジスタ２の設定値をメモリセルに書込むた
めの回路図である。
【００５７】図６を参照して、モードレジスタ２とデー
タ入出力線ＢＤＱ０〜ＢＤＱ７との間に、モードレジス
タ対応のデータ転送回路１３５を設ける。データ転送回
路１３５は、インバータ回路１３０、および１３１＃０
〜１３１＃７、ならびにクロックドインバータ回路１３
２＃０〜１３２＃７を含む。
【００５８】インバータ回路１３１＃０〜１３１＃７の
それぞれは、モードレジスタ２の出力信号ＭＡ０〜ＭＡ
７をそれぞれ反転する。インバータ回路１３０は、コマ
ンドデコーダ２０から出力される制御信号／ＭＲＳＯＵ
Ｔを反転して、制御信号ＭＲＳＯＵＴを出力する。
【００５９】クロックドインバータ回路１３２＃０〜１
３２＃７のそれぞれは、制御信号／ＭＲＳＯＵＴおよび
ＭＲＳＯＵＴに応答して、インバータ回路１３１＃０〜
１３１＃７の出力をそれぞれ反転して出力する。クロッ
クドインバータ回路１３２＃０〜１３２＃７のそれぞれ
は、データ入出力線ＢＤＱ０〜ＢＤＱ７のそれぞれに信
号を出力する。
【００６０】次に、このモードレジスタ２の設定値をメ
モリセルに書込む方法について、図１〜図６およびタイ
ミングチャートである図７を用いて説明する。
【００６１】図７は、モードレジスタ２の設定値をメモ
リセルに書込む方法について説明するためのタイミング
チャートである。
【００６２】図１〜図７を参照して、たとえば、外部ア
ドレス信号Ａ７がＨレベルの際に、モードレジスタセッ
トコマンドが入力される（信号／ＭＳＥＴが活性化す
る）と、モードレジスタ２の内容をメモリセルに書込む
モードレジスタ対応の書込コマンドが発生するものとす
る（なお、モードレジスタ対応の書込コマンドを構成す
る信号の組合わせは、これに限定されない）。
【００６３】外部アドレス信号Ａ７がＨレベル、外部ロ
ウアドレスストローブ信号／ＲＡＳがＬレベル、外部コ
ラムアドレスストローブ信号／ＣＡＳがＬレベル、およ
び外部ライトイネーブル信号／ＷＥがＬレベルの時に、
外部クロック信号ＣＬＫがＨレベルに立上がると、コマ
ンドデコーダ２０から、Ｌレベルの制御信号／ＭＲＳＯ
ＵＴが出力される。制御信号／ＭＲＳＯＵＴは、期間Ｄ
ＥＬＡＹ１の間、Ｌレベルの状態を保持する。期間ＤＥ
ＬＡＹ１は、遅延回路１０８により決定される。
【００６４】制御信号／ＭＲＳＯＵＴを受けるデータ転
送回路１３５により、モードレジスタ２の各ラッチ回路
でラッチした信号ＭＡ０〜ＭＡ７が、対応するデータ入
出力線ＢＤＱ０〜ＢＤＱ７に転送される。データ入出力
線ＢＤＱ０〜ＢＤＱ７のデータは、データ入出力バッフ
ァ１２に転送される。
【００６５】制御信号／ＭＲＳＯＵＴがＬレベルの期間
中、バンク１＃Ａのロウ活性化信号ＡＣＴ（Ａ）がＨレ
ベルとなり、対応するワード線が選択される。なお、活
性化されるバンクは、バンク１＃Ａに限定されない。
【００６６】通常動作においてロウ活性化信号ＮＭＬＡ
ＣＴ（Ａ）が発生した場合、内部アドレス信号ＩＮＴＡ
０〜ＩＮＴＡ１２が、ロウアドレスとして伝えらる。一
方、制御信号／ＭＲＳＯＵＴが発生した場合、たとえ
ば、ＩＮＴＡ０〜ＩＮＴＡ１２の転送をストップする。
この場合、ロウアドレスは全てＬレベルになっており、
ロウアドレス０番地のワード線が選択状態になる。
【００６７】制御信号／ＭＲＳＯＵＴの立下がりタイミ
ングから期間ＤＥＬＡＹ２経過後、書込指示信号ＷＲＩ
ＴＥ（Ａ）が立上がる。期間ＤＥＬＡＹ２は、遅延回路
１１６によって決定される。書込指示信号ＷＲＩＴＥ
（Ａ）は、期間ＤＥＬＡＹ３の間、Ｈレベルを保持す
る。期間ＤＥＬＡＹ３は、遅延回路１１７によって決定
される。
【００６８】書込指示信号ＷＲＩＴＥ（Ａ）がＨレベル
に立上がると、通常動作モードにおける書込時に動作す
る書込回路（図示せず）によって、データ入出力バッフ
ァ１２にラッチされたデータ（モードレジスタ２の設定
値）が、メモリセルに書込まれる。
【００６９】コラム系についてもロウ系と同様に、通常
では、書込指示信号ＮＭＬＷＲＩＴＥ（Ａ）がＨレベル
の場合に、内部アドレス信号ＩＮＴＡ０〜ＩＮＴＡ８が
コラムアドレスとして伝達される。一方、制御信号／Ｍ
ＲＳＯＵＴが発生した場合、たとえば、ＩＮＴＡ０〜Ｉ
ＮＴＡ８の転送をストップする。この場合、コラムアド
レスが全てＬレベルになっており、コラムアドレス０番
地のビット線が選択状態になる。
【００７０】この後、制御信号／ＭＲＳＯＵＴがＨレベ
ル戻ると、ロウ活性化信号ＡＣＴ（Ａ）がＬレベルにな
る。これにより、ワード線が非活性化される。書込みが
終了する。
【００７１】したがって、この動作の後、通常のリード
コマンドで、ロウアドレス０番地、コラムアドレス０番
地のメモリセルのデータを読出せば、モードレジスタ２
の内容がデータ入出力ピンＤＱ０〜ＤＱ７に出力され
る。これにより、モードレジスタ２の内容が可観測とな
る。
【００７２】［実施の形態２］本発明の実施の形態２に
おける半導体記憶装置について説明する。本発明の実施
の形態１では、モードレジスタ２の設定値そのものを確
認する構成を示した。これに対して、本発明の実施の形
態２では、モードレジスタ２の設定値をデコードした信
号を確認することができる構成を示す。
【００７３】本発明の実施の形態２における半導体記憶
装置の主要部の構成について図８を用いて説明する。図
８は、本発明の実施の形態２における半導体記憶装置の
主要部の構成の一例を示す概略ブロック図である。実施
の形態１における半導体記憶装置１０００と同じ構成要
素には、同じ記号および同じ符合を付しその説明を省略
する。
【００７４】図８に示す半導体記憶装置が、実施の形態
１における半導体記憶装置１０００と異なる点は、モー
ドレジスタ２とデータ入出力線ＢＤＱ０〜ＢＤＱ７との
間に、デコーダ２００を備えることにある。
【００７５】図８に示すデコーダ２００は、インバータ
回路２０２＃０、２０２＃１、２０２＃２を含む。イン
バータ回路２０２＃０は、モードレジスタ２の信号ＭＡ
０を反転して、信号ＺＭＡ０を出力する。インバータ回
路２０２＃１は、モードレジスタ２の信号ＭＡ１を反転
して、信号ＺＭＡ１を出力する。インバータ回路２０２
＃２は、モードレジスタ２の信号ＭＡ２を反転して、信
号ＺＭＡ２を出力する。
【００７６】デコーダ２００はさらに、ＮＡＮＤ回路２
０４＃０、２０４＃１、２０４＃２、および２０４＃
３、ならびにインバータ回路２０６＃０、２０６＃１、
２０６＃２、および２０６＃３を含む。
【００７７】ＮＡＮＤ回路２０４＃０は、信号ＺＭＡ
０、信号ＺＭＡ１および信号ＺＭＡ２を入力に受ける。
ＮＡＮＤ回路２０４＃１は、信号ＭＡ０、信号ＺＭＡ１
および信号ＺＭＡ２を入力に受ける。ＮＡＮＤ回路２０
４＃２は、信号ＺＭＡ０、信号ＭＡ１および信号ＺＭＡ
２を入力に受ける。ＮＡＮＤ回路２０４＃３は、信号Ｍ
Ａ０、信号ＭＡ１および信号ＺＭＡ２を入力に受ける。
【００７８】インバータ回路２０６＃０は、ＮＡＮＤ回
路２０４＃０の出力を反転して、信号ＢＬ１を出力す
る。インバータ回路２０６＃１は、ＮＡＮＤ回路２０４
＃１の出力を反転して、信号ＢＬ２を出力する。インバ
ータ回路２０６＃２は、ＮＡＮＤ回路２０４＃２の出力
を反転して、信号ＢＬ４を出力する。インバータ回路２
０６＃３は、ＮＡＮＤ回路２０４＃３の出力を反転し
て、信号ＢＬ８を出力する。
【００７９】たとえば、信号ＭＡ０〜ＭＡ２をバースト
レングスを表す信号とする。信号ＭＡ０〜ＭＡ２は、デ
コーダ２００を介して、信号ＢＬ１、ＢＬ２、ＢＬ３、
およびＢＬ８にデコードされる。信号ＢＬ２は、たとえ
ば、バーストレングス２を表す。
【００８０】図８に示す半導体記憶装置はさらに、デコ
ーダ２００に対応するデータ転送回路２３５を備える。
データ転送回路２３５は、デコーダ２００とデータ入出
力線ＢＤＱ０〜ＢＤＱ３との間に配置する。
【００８１】データ転送回路２３５は、インバータ回路
２３０、および２３１＃１〜２３１＃４、ならびにクロ
ックドインバータ回路２３２＃１〜２３２＃４を含む。
インバータ回路２３０は、コマンドデコーダ２０から出
力される制御信号／ＭＲＳＯＵＴを反転して、制御信号
ＭＲＳＯＵＴを出力する。インバータ回路２３１＃１〜
２３１＃４のそれぞれは、デコーダ２００の出力信号Ｂ
Ｌ１、ＢＬ２、ＢＬ４、ＢＬ８をそれぞれ反転する。
【００８２】クロックドインバータ回路２３２＃１〜２
３２＃４のそれぞれは、制御信号／ＭＲＳＯＵＴおよび
ＭＲＳＯＵＴに応答して、インバータ回路２３１＃１〜
２３１＃４の出力をそれぞれ反転して出力する。クロッ
クドインバータ回路２３２＃０〜２３２＃４のそれぞれ
は、データ入出力線ＢＤＱ０〜ＢＤＱ３のそれぞれに信
号を出力する。
【００８３】次に、本発明の実施の形態２における半導
体集積回路装置の動作について説明する。実施の形態１
と同様、モードレジスタセットコマンドが入力される
（信号／ＭＳＥＴが活性化する）とモードレジスタ２に
値が設定される。モードレジスタ２から信号ＭＡ０、…
が出力され、デコーダ２００においてデコードされる。
さらに、モードレジスタ２の内容をメモリセルに書込む
モードレジスタ対応の書込コマンドが発生すると、１シ
ョットの制御信号／ＭＲＳＯＵＴが発生（活性化）す
る。
【００８４】活性化した制御信号／ＭＲＳＯＵＴに応答
して、デコーダ２００から出力されるデコード信号ＢＬ
１、ＢＬ２、ＢＬ４、およびＢＬ３のそれぞれが、対応
するデータ入出力線ＢＤＱ０〜ＢＤＱ３のそれぞれに転
送される。データ入出力線ＢＤＱ０〜ＢＤＱ３のデータ
は、データ入出力バッファ１２に伝送される。これによ
り、モードレジスタ２の設定値に対応するデコード信号
が、特定のメモリセルに書込まれる。
【００８５】通常のリードコマンドで、特定のメモリセ
ルのデータを読出せば、モードレジスタ２の内容がデー
タ入出力ピンＤＱ０〜ＤＱ３に出力される。これによ
り、いずれのデータ入出力ピンＤＱ０〜ＤＱ３がＨレベ
ルであるかをによって、モードレジスタ２に設定された
モードが観測可能となる。
【００８６】このように構成することにより、実施の形
態１における半導体記憶装置１０００に比べて、本発明
の実施の形態２における半導体記憶装置では、より少な
いピンを用いて、バーストレングスの設定値を確認する
ことが可能となる。
【００８７】［実施の形態３］本発明の実施の形態３に
おける半導体記憶装置について説明する。本発明の実施
の形態１における半導体記憶装置１０００では、モード
レジスタ２の設定値を書込むメモリセル（アドレス）が
固定されている。これに対して、本発明の実施の形態３
における半導体記憶装置は、モードレジスタ２の設定値
を書込むメモリセルを外部から指定することを可能とす
る。
【００８８】本発明の実施の形態３における半導体記憶
装置の主要部の構成について、図９および図１０を用い
て説明する。
【００８９】図９（ａ）および（ｂ）は、それぞれ、本
発明の実施の形態３の半導体記憶装置におけるアドレス
用コマンドデコーダ３００およびＭＲＳ出力回路３２０
の構成の一例を示す概略ブロック図である。実施の形態
３では、コマンドデコーダ２０とともにコマンドデコー
ダ３００を使用する。また、ＭＲＳ出力回路３２０は、
ＭＲＳ出力回路２２に代わって使用する。
【００９０】コマンドデコーダ３００は、ＮＡＮＤ回路
３０１、３０６および３０９、ＮＯＲ回路３０３および
３０４、インバータ回路３０２、３０７＃０、３０７＃
１、３０７＃２、３０５＃０、３０５＃１、および３０
５＃２、ならびインバータ回路３１０および３１１を含
む。
【００９１】ＮＡＮＤ回路３０１は、内部ロウアドレス
ストローブ信号ＩＮＴＲＡＳ、内部コラムアドレススト
ローブ信号ＺＩＮＴＣＡＳ、および内部ライトイネーブ
ル信号ＩＮＴＷＥを入力に受ける。
【００９２】ＮＯＲ回路３０３は、ＮＡＮＤ回路３０１
の出力と内部アドレス信号ＩＮＴＡ８とを入力に受け
る。インバータ回路３０２は、内部アドレス信号ＩＮＴ
Ａ８を反転する。ＮＯＲ回路３０４は、ＮＡＮＤ回路３
０１の出力とインバータ回路３０２の出力とを入力に受
ける。
【００９３】インバータ回路３０５＃０、３０５＃１、
および３０５＃２は、ＮＯＲ回路３０３の出力ノード
と、ＮＡＮＤ回路３０６の入力ノードとの間に直列に接
続される。ＮＡＮＤ回路３０６は、ＮＯＲ回路３０３の
出力とインバータ回路３０５＃２の出力とを入力に受
け、１ショットのロウアドレス対応セット信号／ＭＲＡ
ＳＥＴを出力する。
【００９４】インバータ回路３０７＃０、３０７＃１、
および３０７＃２は、ＮＯＲ回路３０４の出力ノード
と、ＮＡＮＤ回路３０９の入力ノードとの間に直列に接
続される。ＮＡＮＤ回路３０９は、ＮＯＲ回路３０４の
出力とインバータ回路３０７＃２の出力とを入力に受
け、１ショットのコラムアドレス対応セット信号／ＭＣ
ＡＳＥＴを出力する。
【００９５】インバータ回路３１０は、ロウアドレス対
応セット信号／ＭＲＡＳＥＴを反転して、信号ＭＲＡＳ
ＥＴを出力する。インバータ回路３１１は、コラムアド
レス対応セット信号／ＭＣＡＳＥＴを反転して、信号Ｍ
ＣＡＳＥＴを出力する。
【００９６】図９（ｂ）に示すＭＲＳ出力回路３２０
は、ＮＡＮＤ回路１１０、１１１および１１２、インバ
ータ回路１１３、１１４、および１１５、遅延回路１１
６および１１７、ならびにインバータ回路３３２および
３３４を含む。インバータ回路３３２および３３４を除
く構成については、図４に示すＭＲＳ出力回路２２で説
明したとおりである。
【００９７】インバータ回路３３２は、制御信号／ＭＲ
ＳＯＵＴを反転して、制御信号ＭＲＳＯＵＴを出力す
る。インバータ回路３３４は、ＮＡＮＤ回路１１１の出
力である信号／ＭＣＡＯを反転して、信号ＭＣＡＯを出
力する。
【００９８】図１０（ａ）および（ｂ）は、それぞれ、
本発明の実施の形態３の半導体記憶装置におけるアドレ
ス指定回路の構成の一例を示す概略ブロック図である。
【００９９】図１０（ａ）に示すアドレス指定回路３５
０は、ロウアドレス信号を発生する。アドレス指定回路
３５０は、クロックドインバータ回路３５１、および３
５２、ならびにインバータ回路３５３、３５４、３５
５、および３５６を含む。
【０１００】クロックドインバータ回路３５１は、ロウ
アドレス対応セット信号／ＭＲＡＳＥＴおよびＭＲＡＳ
ＥＴに応答して、内部アドレス信号ＩＮＴＡｎを反転し
て出力する。インバータ回路３５３および３５４は、ラ
ッチ回路３５７を構成する。ラッチ回路３５７は、クロ
ックドインバータ回路３５１および３５２の間に接続さ
れる。クロックドインバータ回路３５２は、制御信号／
ＭＲＳＯＵＴおよびＭＲＳＯＵＴに応答して、ラッチ回
路３５７の出力を反転して出力する。インバータ回路３
５５および３５６は、ラッチ回路３５８を構成する。ラ
ッチ回路３５８は、クロックドインバータ回路３５２の
出力を受け、ロウアドレス信号ＲＡｎを出力する。
【０１０１】図１０（ｂ）に示すアドレス指定回路３６
０は、コラムアドレス信号を発生する。アドレス指定回
路３６０は、クロックドインバータ回路３６１、および
３６２、ならびにインバータ回路３６３、３６４、３６
５、および３６６を含む。
【０１０２】クロックドインバータ回路３６１は、コラ
ムアドレス対応セット信号／ＭＣＡＳＥＴおよびＭＣＡ
ＳＥＴに応答して、内部アドレス信号ＩＮＴＡｎを反転
して出力する。インバータ回路３６３および３６４は、
ラッチ回路３６７を構成する。ラッチ回路３６７は、ク
ロックドインバータ回路３６１および３６２の間に接続
される。
【０１０３】クロックドインバータ回路３６２は、信号
／ＭＣＡＯおよびＭＣＡＯに応答して、ラッチ回路３６
７の出力を反転して出力する。インバータ回路３６５お
よび３６６は、ラッチ回路３６８を構成する。ラッチ回
路３６８は、クロックドインバータ回路３６２の出力を
受け、コラムアドレス信号ＣＡｍを出力する。
【０１０４】次に、実施の形態３における半導体記憶装
置の動作について説明する。たとえば、モードレジスタ
セットコマンドが入力された時点で、外部アドレス信号
Ａ８がＬレベルであると、１ショットのロウアドレス対
応セット信号／ＭＲＡＳＥＴが発生する。これを受け
て、クロックドインバータ回路３５１が活性化され、内
部アドレス信号ＩＮＴＡｎ（ｎ＝０〜１２）がラッチ回
路３５７にラッチされる。
【０１０５】同じく、モードレジスタセットコマンドが
入力された時点で、外部アドレス信号Ａ８がＨレベルで
あると、１ショットのコラムアドレス対応セット信号／
ＭＣＡＳＥＴが発生する。これを受けて、クロックドイ
ンバータ回路３６１が活性化され、内部アドレス信号Ｉ
ＮＴＡｎ（ｎ＝０〜８）がラッチ回路３６７にラッチさ
れる。
【０１０６】続いて、実施の形態１および２と同様に、
モードレジスタ２の内容をメモリセルに書込むモードレ
ジスタ対応の書込コマンドが入力されると、制御信号／
ＭＲＳＯＵＴがＬレベルに活性化する。これにより、信
号／ＭＣＡＯおよびＭＣＡＯが発生する。
【０１０７】活性化した制御信号／ＭＲＳＯＵＴおよび
ＭＲＳＯＵＴに応じて、クロックドインバータ回路３５
２が活性化し、ラッチ回路３５７の信号がラッチ回路３
５８にラッチされる。ラッチ回路３５８からロウアドレ
ス信号ＲＡｎ（ｎ＝０〜１２）が出力される。
【０１０８】また、活性化した信号／ＭＣＡＯおよびＭ
ＣＡＯに応じて、クロックドインバータ回路３６２が活
性化し、ラッチ回路３６７の信号がラッチ回路３６８に
ラッチされる。ラッチ回路３６８からコラムアドレス信
号ＣＡｍ（ｍ＝０〜８）が出力される。
【０１０９】このような構成によれば、モードレジスタ
２の設定値を書込むアドレスを所望のアドレスに変える
ことができる。この結果、通常動作で使用していないア
ドレスに、モードレジスタ２の設定値を書込むことが可
能となる。
【０１１０】［実施の形態４］本発明の実施の形態４に
おける半導体記憶装置について説明する。本発明の実施
の形態４における半導体記憶装置は、モード毎に設定し
た値（目標値）と実際に設定されている値との一致／不
一致を比較判定して、比較判定の結果をメモリセルに書
込む。
【０１１１】本発明の実施の形態４における半導体記憶
装置の主要部の構成について図１１を用いて説明する。
図１１は、本発明の実施の形態４における半導体記憶装
置の主要部の構成の一例を示す概略ブロック図である。
図１に示す半導体記憶装置１０００と同じ構成要素に
は、同じ記号および同じ符合を付しその説明を省略す
る。
【０１１２】図１１に示す半導体記憶装置は、比較判定
回路４０２を含む。比較判定回路４０２は、ＥＸＯＲ回
路４０４＃０〜４０４＃６、ＮＡＮＤ回路４０６＃０お
よび４０６＃１、およびインバータ回路４０８を含む。
【０１１３】ＥＸＯＲ回路４０４＃０〜４０４＃６のそ
れぞれは、モードレジスタ２の出力信号ＭＡ０〜ＭＡ６
のそれぞれに対応して配置する。たとえば、信号ＭＡ０
〜ＭＡ２が、バーストレングス、信号ＭＡ３がバースト
タイプ、そして信号ＭＡ４〜ＭＡ６が、カスレイテンシ
を表す。
【０１１４】ＥＸＯＲ回路４０４＃０〜４０４＃６のそ
れぞれは、内部アドレス信号ＩＮＴＡ０〜ＩＮＴＡ６と
モードレジスタ２の出力信号とをそれぞれ入力に受け
る。
【０１１５】ＥＸＯＲ回路４０４＃０〜４０４＃６のそ
れぞれは、入力した信号が互いに一致する場合にＬレベ
ルの信号を出力し、それ以外の場合にはＨレベルの信号
を出力する。ＥＸＯＲ回路４０４＃０、…、４０４＃６
のそれぞれから、信号ＣＭＰ０、…、ＣＭＰ６が出力さ
れる。
【０１１６】信号ＣＭＰ０は、信号ＭＡ０と信号ＩＮＴ
Ａ０とを受けるＥＸＯＲ回路４０４＃０の出力である。
信号ＣＭＰ１は、信号ＭＡ１と信号ＩＮＴＡ１とを受け
る図示しないＥＸＯＲ回路の出力である。信号ＣＭＰ２
は、信号ＭＡ２と信号ＩＮＴＡ２とを受ける図示しない
ＥＸＯＲ回路の出力である。信号ＣＭＰ４は、信号ＭＡ
４と信号ＩＮＴＡ４とを受ける図示しないＥＸＯＲ回路
の出力である。信号ＣＭＰ５は、信号ＭＡ５と信号ＩＮ
ＴＡ５とを受ける図示しないＥＸＯＲ回路の出力であ
る。信号ＣＭＰ６は、信号ＭＡ６と信号ＩＮＴＡ６とを
受けるＥＸＯＲ回路４０４＃６の出力である。
【０１１７】ＮＡＮＤ回路４０６＃０は、信号ＣＭＰ
０、ＣＭＰ１およびＣＭＰ２を受ける。ＮＡＮＤ回路４
０６＃１は、信号ＣＭＰ４、ＣＭＰ５およびＣＭＰ６を
受ける。インバータ回路４０８は、信号ＣＭＰ４を受け
る。
【０１１８】たとえば、バーストレングスに対応するア
ドレス信号を入力すると、信号ＭＡ０〜ＭＡ２と、内部
アドレス信号ＩＮＴＡ０〜ＩＮＴＡ２とが比較され、比
較判定結果がＮＡＮＤ回路４０６＃０から出力される。
【０１１９】図１１に示す構成では、比較判定回路４０
２とデータ入出力線ＢＤＱ０〜ＢＤＱ２との間に、比較
判定対応のデータ転送回路４３５を配置する。
【０１２０】データ転送回路４３５は、インバータ回路
４３０、およびクロックドインバータ回路４３２＃０〜
４３２＃２を含む。インバータ回路４３０は、コマンド
デコーダ２０から出力される制御信号／ＭＲＳＯＵＴを
反転して、制御信号ＭＲＳＯＵＴを出力する。
【０１２１】クロックドインバータ回路４３２＃０は、
制御信号／ＭＲＳＯＵＴおよびＭＲＳＯＵＴに応答し
て、ＮＡＮＤ回路４０６＃０の出力を反転して出力す
る。クロックドインバータ回路４３２＃１は、制御信号
／ＭＲＳＯＵＴおよびＭＲＳＯＵＴに応答して、インバ
ータ回路４０８の出力を反転して出力する。クロックド
インバータ回路４３２＃２は、制御信号／ＭＲＳＯＵＴ
およびＭＲＳＯＵＴに応答して、ＮＡＮＤ回路４０６＃
１の出力を反転して出力する。
【０１２２】データ入出力線ＢＤＱ０は、クロックドイ
ンバータ回路４３２＃０の出力を受ける。データ入出力
線ＢＤＱ１は、クロックドインバータ回路４３２＃１の
出力を受ける。データ入出力線ＢＤＱ２は、クロックド
インバータ回路４３２＃２の出力を受ける。モードレジ
スタ２の設定値と入力したアドレスとが一致している場
合は、データ入出力線は、Ｈレベルの信号を受け、不一
致の場合は、Ｌレベルの信号を受ける。
【０１２３】たとえば、バーストレングスに対応する比
較判定結果（ＮＡＮＤ回路４０６＃０から出力）は、デ
ータ入出力線ＢＤＱ０を介して、メモリセルに書込まれ
る。書込みアドレスは、上述したように、固定であって
も、可変であってもよい。
【０１２４】このように構成することにより、通常の読
出動作を行なうことで、バーストレングス、バーストタ
イプ、カスレイテンシ等についての設定内容（比較判定
結果）を外部から観測することが可能となる。
【０１２５】［実施の形態５］本発明の実施の形態５に
おける半導体記憶装置について説明する。本発明の実施
の形態４においては、モード毎に一致／不一致を判定し
た。これに対して、本発明の実施の形態５における半導
体記憶装置では、全てのモードついての完全一致／不一
致をメモリセルに書込む。
【０１２６】本発明の実施の形態５における半導体記憶
装置の主要部の構成について、図１２を用いて説明す
る。図１２は、本発明の実施の形態５における半導体記
憶装置の主要部の構成の一例を示す概略ブロック図であ
る。図１１に示す半導体記憶装置と同じ構成要素には、
同じ記号および同じ符合を付しその説明を省略する。
【０１２７】図１２に示す半導体記憶装置は、比較判定
回路５０２を含む。比較判定回路５０２は、ＥＸＯＲ回
路４０４＃０〜４０４＃６、ＮＡＮＤ回路４０６＃０お
よび４０６＃１、インバータ回路４０８およびＮＯＲ回
路５１０を含む。比較判定回路５０２が、比較判定回路
４０２と異なるのは、ＮＯＲ回路５１０を含む点にあ
る。
【０１２８】ＮＯＲ回路５１０は、ＮＡＮＤ回路４０６
＃０および４０６＃１、ならびにインバータ回路４０８
のそれぞれの出力を受ける。これにより、全モードにお
ける比較判定結果が１つの信号にまとめられる。
【０１２９】図１２に示す構成では、比較判定回路５０
２とデータ入出力線ＢＤＱ０〜ＢＤＱ２との間に、比較
判定対応のデータ転送回路５３５を配置する。
【０１３０】データ転送回路５３５は、インバータ回路
５３０、およびクロックドインバータ回路５３２を含
む。インバータ回路５３０は、コマンドデコーダ２０か
ら出力される制御信号／ＭＲＳＯＵＴを反転して、制御
信号ＭＲＳＯＵＴを出力する。
【０１３１】クロックドインバータ回路５３２は、制御
信号／ＭＲＳＯＵＴおよびＭＲＳＯＵＴに応答して、Ｎ
ＯＲ回路５１０の出力信号を反転して出力する。データ
入出力線ＢＤＱ０は、クロックドインバータ回路５３２
の出力を受ける。
【０１３２】たとえば、モードレジスタ２に対して設定
した値（目標値）に対応するアドレス信号を入力する。
アドレス信号と実際に設定されている値とが、すべての
モードで一致した場合にはＨレベル、それ以外の場合に
はＬレベルの信号が、データ入出力線ＢＤＱ０に転送さ
れる。この結果、メモリセルに、完全一致／不一致を示
す信号が書込まれる。
【０１３３】リードコマンドを用いて、モードレジスタ
２に所望の値が設定されたか否かを読出す。この場合、
１個のデータ入出力ピンＤＱ０をチェックすることで、
その結果を観測することができる。
【０１３４】
【発明の効果】以上のように、請求項１に係る半導体記
憶装置によれば、モードレジスタの設定値を特定のメモ
リセルに書込むことができる。この書込んだ設定値は、
通常の読出動作で外部に出力することができる。この結
果、外部からモードレジスタの設定値を確認することが
可能となる。
【０１３５】請求項２に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、モードレジスタの設
定値をデータ入出力線に転送する転送回路を設ける。こ
れにより、メモリセルへの書込みが可能となる。
【０１３６】請求項３に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、固定のアドレスに対
応するメモリセルにモードレジスタの設定値を書込むこ
とができる。
【０１３７】請求項４に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、外部アドレス信号に
基づき、モードレジスタの設定値を書込むための特定の
メモリセルを自由に指定することができる。これによ
り、書込みの自由度が増大する。
【０１３８】請求項５に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、モードレジスタの設
定値をデコードする回路と、デコード回路の出力をデー
タ入出力線に転送する転送回路を設ける。これにより、
デコードされた設定値をメモリセルへの書込みが可能と
なる。この結果、設定値を構成する信号数より少ないピ
ン数を用いて、モードレジスタの設定値を確認すること
が可能となる。
【０１３９】請求項６に係る半導体記憶装置は、請求項
５に係る半導体記憶装置であって、固定のアドレスに対
応するメモリセルに、モードレジスタの設定値をデコー
ドした値を書込むことができる。
【０１４０】請求項７に係る半導体記憶装置は、請求項
５に係る半導体記憶装置であって、外部アドレス信号に
基づき、モードレジスタの設定値をデコードした値を書
込むための特定のメモリセルを自由に指定することがで
きる。これにより、書込みの自由度が増大する。
【０１４１】請求項８に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、モードレジスタの設
定値と、外部アドレス信号と比較して、一致／不一致を
判定する比較判定回路と、比較判定回路の出力をデータ
入出力線に転送する転送回路を設ける。これにより、実
際の設定値と目標値との一致／不一致をメモリセルへの
書込みが可能となる。また比較判定結果は、通常の読出
動作で、外部から確認することが可能となる。
【０１４２】請求項９に係る半導体記憶装置は、請求項
８に係る半導体記憶装置であって、固定のアドレスに対
応するメモリセルに、比較判定結果を書込むことができ
る。
【０１４３】請求項１０に係る半導体記憶装置は、請求
項８に係る半導体記憶装置であって、外部アドレス信号
に基づき、比較判定結果を書込むための特定のメモリセ
ルを自由に指定することができる。これにより、書込み
の自由度が増大する。
【０１４４】請求項１１に係る半導体記憶装置は、請求
項１に係る半導体記憶装置であって、モードレジスタに
設定するモード毎に、設定値と外部アドレス信号と比較
して、一致／不一致を判定するモード別の比較判定回路
と、比較判定回路のそれぞれ出力をデータ入出力線に転
送する転送回路を設ける。これにより、モード別に実際
の設定値と目標値との一致／不一致をメモリセルへの書
込みが可能となる。また比較判定結果は、通常の読出動
作で、外部から確認することが可能となる。
【０１４５】請求項１２に係る半導体記憶装置は、請求
項１１に係る半導体記憶装置であって、固定のアドレス
に対応するメモリセルに、モード別の比較判定結果を書
込むことができる。
【０１４６】請求項１３に係る半導体記憶装置は、請求
項１１に係る半導体記憶装置であって、モード別の比較
判定結果を書込むための特定のメモリセルを、外部アド
レス信号に基づき自由に指定することができる。これに
より、書込みの自由度が増大する。
【０１４７】請求項１４に係る半導体記憶装置は、請求
項１に係る半導体記憶装置であって、モードレジスタに
設定するモード毎に設定値と外部アドレス信号と比較
し、比較結果をまとめて完全一致か否かを判定する比較
判定回路と、比較判定回路の出力をデータ入出力線に転
送する転送回路を設ける。これにより、実際の設定値と
目標値との完全一致／不一致を示す１個の比較判定信号
を、メモリセルに書込むことが可能となる。また比較判
定結果は、通常の読出動作で、外部から確認することが
可能となる。これにより、より少ないピンを用いて、モ
ードレジスタの設定値を外部から確認することが可能と
なる。
【０１４８】請求項１５に係る半導体記憶装置は、請求
項１４に係る半導体記憶装置であって、固定のアドレス
に対応するメモリセルに、比較判定結果を書込むことが
できる。
【０１４９】請求項１６に係る半導体記憶装置は、請求
項１４に係る半導体記憶装置であって、比較判定結果を
書込むための特定のメモリセルを、外部アドレス信号に
基づき自由に指定することができる。これにより、書込
みの自由度が増大する。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体記憶装
置１０００の主要部の構成の一例を示す概略ブロック図
である。
【図２】 図１に示すモードレジスタ２の回路構成を示
す図である。
【図３】 図１に示すコマンドデコーダ２０の回路構成
を示す図である。
【図４】 図１に示すＭＲＳ出力回路２２の回路構成の
一例を示す図である。
【図５】 モードレジスタ２の設定方法について説明す
るためのタイミングチャートである。
【図６】 モードレジスタ２の設定値をメモリセルに書
込むための回路図である。
【図７】 モードレジスタ２の設定値をメモリセルに書
込む方法について説明するためのタイミングチャートで
ある。
【図８】 本発明の実施の形態２における半導体記憶装
置の主要部の構成の一例を示す概略ブロック図である。
【図９】 本発明の実施の形態３の半導体記憶装置にお
けるアドレス用コマンドデコーダ３００およびＭＲＳ出
力回路３２０の構成の一例を示す概略ブロック図であ
る。
【図１０】 本発明の実施の形態３の半導体記憶装置に
おけるアドレス指定回路の構成の一例を示す概略ブロッ
ク図である。
【図１１】 本発明の実施の形態４における半導体記憶
装置の主要部の構成の一例を示す概略ブロック図であ
る。
【図１２】 本発明の実施の形態５における半導体記憶
装置の主要部の構成の一例を示す概略ブロック図であ
る。
【符号の説明】
２ モードレジスタ、４ クロックバッファ、６ アド
レスバッファ、８ 制御信号バッファ、１０ 中央制御
回路、１２ データ入出力バッファ、１＃Ａ，１＃Ｂ，
１＃Ｃ，１＃Ｄ バンク、２０, ３００ コマンドデコ
ーダ、２２，３２０ ＭＲＳ出力回路、１３５，２３
５, ４３５，５３５ データ転送回路、２００ デコー
ダ、３５０，３６０ アドレス指定回路、４０２，５０
２ 比較判定回路、ＢＤＱ０〜７ データ入出力線、１
０００ 半導体記憶装置。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH01 HH03 JJ11 KB44 KB85 KB89 KB92 MM09 NN03 PP01 PP07 5B024 AA11 BA18 BA21 BA25 CA07 CA16 CA27

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 行列状に配置される複数のメモリセルを
    含むメモリセルアレイと、 外部から入力されるモードレジスタセット信号に応答し
    て、特定の動作モードを指定する値を設定するモードレ
    ジスタと、 外部から入力される特定動作信号に応答して、前記モー
    ドレジスタの設定値を外部から観測するための制御信号
    を出力する制御手段と、 書込命令に応答して、前記制御信号に基づき、前記複数
    のメモリセルのなかの特定のメモリセルに前記モードレ
    ジスタの設定値を書込む書込手段と、 読出命令に応答して、前記メモリセルアレイのデータを
    読出す読出手段とを備える、半導体記憶装置。
  2. 【請求項２】 データ入出力ピンと、 前記データ入出力ピンと前記メモリセルアレイとの間で
    データの授受を行なうための前記データ入出力バッファ
    と、 前記データ入出力バッファとデータの授受を行なうデー
    タ入出力線とをさらに備え、 前記書込手段は、 前記制御信号に応答して、前記モードレジスタの設定値
    を前記データ入出力線に転送する転送手段と、 前記書込命令に応答して、前記特定のメモリセルに前記
    データ入出力バッファが受けるデータを書込む書込制御
    手段とを含む、請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記特定のメモリセルに対応するアドレ
    スは、固定である、請求項２記載の半導体記憶装置。
  4. 【請求項４】 前記書込制御手段は、 前記制御信号に応答して、外部アドレス信号に基づき、
    前記特定のメモリセルに対応するアドレスを指定するア
    ドレス指定手段を含む、請求項２記載の半導体記憶装
    置。
  5. 【請求項５】 データ入出力ピンと、 前記データ入出力ピンと前記メモリセルアレイとの間で
    データの授受を行なうためのデータ入出力バッファと、 前記データ入出力バッファとデータの授受を行なうデー
    タ入出力線とをさらに備え、 前記書込手段は、 前記モードレジスタの設定値をデコードするデコード手
    段と、 前記制御信号に応答して、前記デコーダ手段の出力を前
    記データ入出力線に転送する転送手段と、 前記書込命令に応答して、前記特定のメモリセルに前記
    データ入出力バッファが受けるデータを書込む書込制御
    手段とを含む、請求項１記載の半導体記憶装置。
  6. 【請求項６】 前記特定のメモリセルに対応するアドレ
    スは、固定である、請求項５記載の半導体記憶装置。
  7. 【請求項７】 前記書込制御手段は、 前記制御信号に応答して、外部アドレス信号に基づき、
    前記特定のメモリセルに対応するアドレスを指定するア
    ドレス指定手段を含む、請求項５記載の半導体記憶装
    置。
  8. 【請求項８】 データ入出力ピンと、 前記データ入出力ピンと前記メモリセルアレイとの間で
    データの授受を行なうためのデータ入出力バッファと、 前記データ入出力バッファとデータの授受を行なうデー
    タ入出力線とをさらに備え、 前記書込手段は、 前記モードレジスタの設定値と外部アドレス信号とを比
    較し、一致／不一致を判定する比較判定手段と、 前記制御信号に応答して、前記比較判定手段の出力を前
    記データ入出力線に転送する転送手段と、 前記書込命令に応答して、前記特定のメモリセルに前記
    データ入出力バッファが受けるデータを書込む書込制御
    手段とを含む、請求項１記載の半導体記憶装置。
  9. 【請求項９】 前記特定のメモリセルに対応するアドレ
    スは、固定である、請求項８記載の半導体記憶装置。
  10. 【請求項１０】 前記書込制御手段は、 前記制御信号に応答して、外部アドレス信号に基づき、
    前記特定のメモリセルに対応するアドレスを指定するア
    ドレス指定手段を含む、請求項８記載の半導体記憶装
    置。
  11. 【請求項１１】 データ入出力ピンと、 前記データ入出力ピンと前記メモリセルアレイとの間で
    データの授受を行なうためのデータ入出力バッファと、 前記データ入出力バッファとデータの授受を行なうデー
    タ入出力線とをさらに備え、 前記モードレジスタは、複数の前記特定の動作モードの
    それぞれに対応する複数の設定値を出力し、 前記書込手段は、 前記複数の設定値のそれぞれに対応して設けられ、前記
    複数の設定値のそれぞれと外部アドレス信号のそれぞれ
    とを比較し、一致／不一致をそれぞれ判定する複数の比
    較判定手段と、 前記制御信号に応答して、前記複数の比較判定手段のそ
    れぞれの出力を前記データ入出力線に転送する転送手段
    と、 前記書込命令に応答して、前記特定のメモリセルに前記
    データ入出力バッファが受けるデータを書込む書込制御
    手段とを含む、請求項１記載の半導体記憶装置。
  12. 【請求項１２】 前記特定のメモリセルに対応するアド
    レスは、固定である、請求項１１記載の半導体記憶装
    置。
  13. 【請求項１３】 前記書込制御手段は、 前記制御信号に応答して、外部アドレス信号に基づき、
    前記特定のメモリセルに対応するアドレスを指定するア
    ドレス指定手段を含む、請求項１１記載の半導体記憶装
    置。
  14. 【請求項１４】 データ入出力ピンと、 前記データ入出力ピンと前記メモリセルアレイとの間で
    データの授受を行なうためのデータ入出力バッファと、 前記データ入出力バッファとデータの授受を行なうデー
    タ入出力線とをさらに備え、 前記モードレジスタは、複数の前記特定の動作モードの
    それぞれに対応する複数の設定値を出力し、 前記書込手段は、 前記複数の設定値のそれぞれと外部アドレス信号のそれ
    ぞれとを比較し、一致／不一致のそれぞれの結果をまと
    めて、すべてが一致するか否かを判定する比較判定手段
    と、 前記制御信号に応答して、前記比較判定手段の出力を前
    記データ入出力線に転送する転送手段と、 前記書込命令に応答して、前記特定のメモリセルに前記
    データ入出力バッファが受けるデータを書込む書込制御
    手段とを含む、請求項１記載の半導体記憶装置。
  15. 【請求項１５】 前記特定のメモリセルに対応するアド
    レスは、固定である、請求項１４記載の半導体記憶装
    置。
  16. 【請求項１６】 前記書込制御手段は、 前記制御信号に応答して、外部アドレス信号に基づき、
    前記特定のメモリセルに対応するアドレスを指定するア
    ドレス指定手段を含む、請求項１４記載の半導体記憶装
    置。
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