JP2010182367A - 半導体記憶装置 - Google Patents

Abstract

【課題】データ入出力回路内でリードデータとモード信号との衝突が生じない半導体記憶装置を提供する。
【解決手段】モード信号が設定されるモードレジスタ５４と、メモリセルアレイ７０から読み出されたリードデータを増幅するデータアンプ６４と、データアンプによって増幅されたリードデータが伝送されるデータバス６５と、データバス６５上の信号を外部に出力するデータ入出力回路１００と、モードレジスタ６４に設定されたモード信号をデータバス６５に送出するモード信号出力回路２００とを備える。本発明によれば、モード信号をデータ入出力回路の途中に割り込ませるのではなく、データアンプとデータ入出力回路とを接続するデータバス上に供給していることから、データ入出力回路内でリードデータとモード信号とが衝突することがない。
【選択図】図１

Description

本発明は半導体記憶装置に関し、特に、モードレジスタに設定されたモード信号を外部に出力可能な半導体記憶装置に関する。

多くの半導体記憶装置には各種の動作モードが用意されている。用意された各種の動作モードは、モードレジスタに所定のモード信号を設定することによって選択することができる。

モードレジスタに設定されたモード信号は、外部からモードレジスタリードコマンド（ＭＲＲコマンド）を発行することによって読み出すことができる（特許文献１）。しかしながら、従来の半導体記憶装置では、モードレジスタから読み出されたモード信号は、通常のリードデータとは異なり、データ入出力回路の途中に割り込む形でデータ入出力回路内の信号経路に供給されることから、リードコマンドの直後にモードレジスタリードコマンドが発行されると、データ入出力回路内を流れているリードデータと、モードレジスタから読み出されたモード信号とが衝突してしまう。

このため、モードレジスタリードコマンドの発行に際しては、このようなデータの衝突が生じないよう、リードコマンドの発行から一定期間をおく必要があった。このことは、連続したコマンドの最小発行間隔（CAS to CAS delay）に関し、モードレジスタリードコマンドは例外的に扱う必要があることを意味する。したがって、コントローラ側の制御が複雑になるという問題があった。

特開平９−２５９５８２号公報

したがって、リードコマンドとモードレジスタリードコマンドを最小発行間隔で連続発行した場合であっても、データ入出力回路内でリードデータとモード信号との衝突が生じない半導体記憶装置が望まれている。

本発明による半導体記憶装置は、動作モードを示すモード信号が設定されるモードレジスタと、複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイから読み出されたリードデータを増幅するデータアンプと、前記データアンプによって増幅された前記リードデータが伝送されるデータバスと、前記データバス上の信号を前記外部に出力するデータ入出力回路と、前記モードレジスタに設定された前記モード信号を前記データバスに送出するモード信号出力回路と、を備えることを特徴とする。

本発明によれば、モードレジスタから読み出されたモード信号をデータ入出力回路の途中に割り込ませるのではなく、データアンプとデータ入出力回路とを接続するデータバス上に供給していることから、リードコマンドとモードレジスタリードコマンドを最小発行間隔で連続発行した場合であっても、データ入出力回路内でリードデータとモード信号とが衝突することがない。このため、本発明による半導体記憶装置を制御するコントローラは、モードレジスタリードコマンドを通常のリードコマンドと同様に取り扱うことが可能となることから、コントローラ側の制御が容易となる。

本発明の好ましい実施形態による半導体記憶装置１０の構成を示すブロック図である。 データ入出力回路１００の主要部の回路図である。 モード信号出力回路２００の回路図である。 通常のリードコマンドが発行された場合の動作を示すタイミング図である。 モードレジスタリードコマンドが発行された場合の動作を示すタイミング図である。 リードコマンドとモードレジスタリードコマンドが連続して発行された場合の動作を示すタイミング図である。 比較例によるタイミング図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体記憶装置１０の構成を示すブロック図である。

本実施形態による半導体記憶装置１０はシンクロナスＤＲＡＭであり、外部端子として、クロック端子１１、コマンド端子１２、アドレス端子１３、データ入出力端子１４を少なくとも備えている。

クロック端子１１は、クロック信号ＣＬＫが供給される端子であり、供給されたクロック信号ＣＬＫは、クロック入力回路２１に供給される。クロック入力回路２１の出力は、タイミング発生回路２２に供給される。タイミング発生回路２２は内部クロックＩＣＬＫを生成し、これを後述する各種内部回路に供給する役割を果たす。

コマンド端子１２は、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、チップセレクト信号ＣＳなどのコマンド信号が供給される端子である。これらのコマンド信号は、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２、リードライト制御回路５３、及びモードレジスタ５４に供給される。

モードレジスタ５４は、本実施形態による半導体記憶装置１０の動作モードが設定されるレジスタである。例えば、モードレジスタ５４に設定されたモード信号によって、通常動作時におけるレイテンシやクロック周波数などが規定される。また、モードレジスタ５４に設定されたモード信号によって、テストモードなどにエントリーすることも可能である。

アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２は、内部クロックＩＣＬＫに同期してアドレス信号ＡＤＤをラッチする回路である。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。さらに、モードレジスタセットにエントリーしている場合には、アドレス信号ＡＤＤはモードレジスタ５４に供給される。

ロウ系制御回路５１の出力は、ロウデコーダ６１に供給される。ロウデコーダ６１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、それぞれ対応するセンスアンプ６３に接続されている。また、カラム系制御回路５２の出力は、カラムデコーダ６２に供給される。カラムデコーダ６２は、メモリセルアレイ７０に含まれるいずれかのセンスアンプ６３を選択する回路である。

カラムデコーダ６２によって選択されたセンスアンプ６３は、データアンプ６４に接続される。データアンプ６４は、リード動作時においてはセンスアンプ６３によって増幅されたリードデータをさらに増幅し、これをデータバス６５に送出する。一方、ライト動作時においては、データバス６５を介して伝送されるライトデータを増幅し、これをセンスアンプ６３に供給する。データアンプ６４の動作は、リードライト制御回路５３によって制御される。

データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力回路１００に接続されている。図１に示すように、データ入出力回路１００とデータアンプ６４は、データバス６５を介して相互に接続されている。したがって、データバス６５を介してデータ入出力回路１００に供給されたリードデータは、データ入出力回路１００によってデータ入出力端子１４から出力される。一方、データ入出力端子１４を介してデータ入出力回路１００に供給されたライトデータは、データバス６５を介してデータアンプ６４に供給される。データ入出力回路１００の動作は、リードライト制御回路５３によって制御される。リードライト制御回路５３からデータ入出力回路１００に供給される制御信号には、少なくとも制御信号Ｓ１〜Ｓ７が含まれる。

データ入出力回路１００は、入出力データのパラレルシリアル変換及びシリアルパラレル変換を行う役割も果たす。つまり、データバス６５を介してデータアンプ６４より供給されるリードデータは、シリアル変換されていないパラレルな信号であり、データ入出力回路１００はデータバス６５上のパラレルなリードデータをシリアルに変換してデータ入出力端子１４に供給する。逆に、データ入出力端子１４より供給されるライトデータはシリアルな信号であり、データ入出力回路１００はこれをパラレル変換して、データバス６５に供給する。

さらに、本実施形態による半導体記憶装置１０は、モードレジスタ５４に設定されたモード信号をデータバス６５に送出するモード信号出力回路２００を備えている。モード信号出力回路２００は、イネーブル信号ＭＲＲＥが活性化している場合に、モードレジスタ５４に設定されたモード信号Ｍ１〜Ｍ４をデータバス６５に送出する回路である。イネーブル信号ＭＲＲＥは、内部コマンドＩＣＭＤがモードレジスタリードを示している場合に（つまり、コマンド端子１２を介して外部からモードレジスタリードコマンドが投入された場合に）、リードライト制御回路５３より供給される信号である。尚、イネーブル信号ＭＲＲＥが非活性化している場合には、モード信号出力回路２００の出力はハイインピーダンス状態となり、したがって、この場合はデータバス６５に対して何ら影響を与えない。

以上が本実施形態による半導体記憶装置１０の全体構成である。次に、データ入出力回路１００及びモード信号出力回路２００の回路構成について説明する。

図２は、データ入出力回路１００の主要部の回路図である。

図２に示すデータ入出力回路１００の主要部は、データバス６５を介して供給される４ビットのパラレル信号をシリアル変換する回路部分である。つまり本例は、１ビットのＩ／Ｏ当たり４本のデータバス６５−１〜６５−４が割り当てられている例を示している。但し、本発明がこれに限定されるものではなく、例えば、１ビットのＩ／Ｏ当たり８本のデータバス６５が割り当てられていても構わない。

図２に示すように、データ入出力回路１００は、４本のデータバス６５−１〜６５−４を介して供給される信号をそれぞれラッチする４つのラッチ回路１０１〜１０４を有している。ラッチ回路１０１〜１０４の前段には、制御信号Ｓ１によって制御されるスイッチ１０１ａ〜１０４ａが設けられている。したがって、制御信号Ｓ１が活性化すると、４本のデータバス６５−１〜６５−４を介して供給される信号は、それぞれ対応するラッチ回路１０１〜１０４に取り込まれる。また、ラッチ回路１０１〜１０４の後段には、制御信号Ｓ２によって制御されるスイッチ１０１ｂ〜１０４ｂが設けられている。したがって、制御信号Ｓ２が活性化すると、ラッチ回路１０１〜１０４に取り込まれた４ビットの信号が出力されることになる。

スイッチ１０１ｂ，１０３ｂの出力は、それぞれラッチ回路１２１，１２２にそのまま供給される。これに対し、スイッチ１０２ｂ，１０４ｂの出力は、それぞれラッチ回路１１２，１１４に供給され、インバータ１１２ａ，１１４ａ及びスイッチ１１２ｂ，１１４ｂを介してラッチ回路１２１，１２２に供給される。スイッチ１１２ｂ，１１４ｂは、制御信号Ｓ３によって制御される。したがって、制御信号Ｓ２，Ｓ３を交互に活性化させることにより、データバス６５−１〜６５−４を介して供給される４ビットの信号が２ビット＋２ビットの信号に変換される。

ラッチ回路１２１，１２２に取り込まれた信号は、それぞれインバータ１２１ａ，１２２ａ及びスイッチ１２１ｂ，１２２ｂを介して、ラッチ回路１３１，１３２に供給される。スイッチ１２１ｂ，１２２ｂは、制御信号Ｓ４によって制御される。したがって、制御信号Ｓ４が活性化するたびに、データバス６５−１〜６５−４を介して供給される４ビットの信号が２ビットずつ、ラッチ回路１３１，１３２に取り込まれることになる。

ラッチ回路１３１の出力は、インバータ１３１ａ及びスイッチ１５１ａを介して、配線Ｌ１に供給される。これに対し、ラッチ回路１３２の出力は、インバータ１３２ａ及びスイッチ１３２ｂを介してラッチ回路１４２に一旦取り込まれ、さらに、インバータ１４２ａ及びスイッチ１５２ａを介して、配線Ｌ２に供給される。スイッチ１３２ｂは制御信号Ｓ４の反転信号によって制御され、スイッチ１５１ａ，１５２ａは制御信号Ｓ５によって制御される。

配線Ｌ１，Ｌ２上のデータは、それぞれスイッチ１５１ｂ，１５２ｂを介して、ラッチ回路１６１，１６２に取り込まれる。ラッチ回路１６１，１６２に取り込まれた信号は、それぞれインバータ１６１ａ，１６２ａ及びスイッチ１６１ｂ，１６２ｂを介して、出力バッファ１７０に共通に供給される。スイッチ１５１ｂ，１６２ｂは制御信号Ｓ６によって制御され、スイッチ１５２ｂ，１６１ｂは制御信号Ｓ７によって制御される。ここで、制御信号Ｓ６と制御信号Ｓ７は相補の信号である。したがって、配線Ｌ１，Ｌ２上の２ビットの信号は、１ビット＋１ビットの信号に変換されて、出力バッファ１７０に供給されることになる。

このように、データ入出力回路１００は、４本のデータバス６５−１〜６５−４を介して供給される４ビットのパラレル信号をシリアルに変換して出力する機能を有している。

図３は、モード信号出力回路２００の回路図である。

図３に示すように、モード信号出力回路２００は、４本のデータバス６５−１〜６５−４にそれぞれ対応する単位回路２１０，２２０，２３０，２４０によって構成されている。単位回路２１０，２２０，２３０，２４０は、それぞれモード信号Ｍ１〜Ｍ４の対応するビットを受け、これを対応するデータバス６５−１〜６５−４に出力する回路であり、互いに同じ回路構成を有している。図３には、単位回路２１０の回路構成のみを代表して示している。以下、単位回路２１０の回路構成について説明する。

単位回路２１０は、いわゆるトライステートバッファの構成を有している。具体的には、モード信号Ｍ１とイネーブル信号ＭＲＲＥを受けるＮＡＮＤ回路２１１と、モード信号Ｍ１とイネーブル信号ＭＲＲＥの反転信号を受けるＮＯＲ回路２１２と、直列接続されたＰチャンネルＭＯＳトランジスタ２１３及びＮチャンネルＭＯＳトランジスタ２１４とを備えている。トランジスタ２１３のゲートにはＮＡＮＤ回路２１１の出力が供給され、トランジスタ２１４のゲートにはＮＯＲ回路２１４の出力が供給されている。

かかる構成により、イネーブル信号ＭＲＲＥがハイレベルに活性化している場合、トランジスタ２１３，２１４の接続点である出力ノードＯＵＴ１の論理レベルは、モード信号Ｍ１の論理レベルと一致する。これに対し、イネーブル信号ＭＲＲＥがローレベルに非活性化している場合には、モード信号Ｍ１の論理レベルにかかわらず、出力ノードＯＵＴ１はハイインピーダンス状態となる。

図４は、通常のリードコマンドが発行された場合の動作を示すタイミング図である。

図４に示すように、クロック信号ＣＬＫに同期してリードコマンド（ＲＥＡＤ）が発行されると、リードレイテンシ−１．５クロックサイクル後に制御信号Ｓ１が活性化し、その後、制御信号Ｓ２，Ｓ３が次々と活性化する。図４に示す例では、リードレイテンシは「３」に設定されている。また、制御信号Ｓ２，Ｓ３が活性状態から非活性状態へ遷移したことに応答して制御信号Ｓ４が活性化し、さらに、制御信号Ｓ４に同期して制御信号Ｓ６が活性化する。また、制御信号Ｓ４が２回に亘って活性化する期間中は、制御信号Ｓ５が活性状態を維持する。

これにより、４本のデータバス６５−１〜６５−４を介してパラレルに供給される４ビットのリードデータＤ１〜Ｄ４は、データ入出力回路１００によってシリアル変換されて、データ入出力端子１４からシリアルに出力される。

図４に示すように、通常のリードコマンドが発行された場合は、イネーブル信号ＭＲＲＥがローレベルを維持することから、モード信号出力回路２００はデータバス６５−１〜６５−４から完全に切り離される。このため、モード信号出力回路２００は、データバス６５−１〜６５−４に対して何らの影響も与えない。

図５は、モードレジスタリードコマンドが発行された場合の動作を示すタイミング図である。

図５に示すように、クロック信号ＣＬＫに同期してモードレジスタリードコマンド（ＭＲＲ）が発行されると、リードレイテンシ−１．５クロックサイクル後にイネーブル信号ＭＲＲＥが活性化される他は、図４に示した動作と同じ動作が行われる。イネーブル信号ＭＲＲＥは、少なくとも制御信号Ｓ１の活性化期間中にハイレベルとなる。

これにより、４本のデータバス６５−１〜６５−４を介してパラレルに供給される４ビットのモード信号Ｍ１〜Ｍ４は、データ入出力回路１００によってシリアル変換されて、データ入出力端子１４からシリアルに出力される。

このように、モードレジスタリードコマンド（ＭＲＲ）が発行された場合におけるデータ入出力回路１００の動作は、通常のリードコマンド（ＲＥＡＤ）が発行された場合の動作と同じである。

図６は、リードコマンドとモードレジスタリードコマンドが連続して発行された場合の動作を示すタイミング図である。リードコマンドとモードレジスタリードコマンドの発行間隔は２クロックサイクルであり、カラム系コマンドの最小発行間隔（CAS to CAS delay）に等しい。

図４及び図５を用いて説明したように、リードコマンド（ＲＥＡＤ）が発行された場合の動作と、モードレジスタリードコマンド（ＭＲＲ）が発行された場合の動作は基本的に同じであることから、図６に示すように、データ入出力回路１００は、通常のリードコマンド（ＲＥＡＤ）が連続して発行された場合と同じように動作する。つまり、データ入出力回路１００は、投入されたコマンドがリードコマンドであるかモードレジスタリードコマンドであるかを区別することなく、同じように動作すれば足りる。

したがって、図６に示すように、リードコマンドが発行されてからリードレイテンシ（３クロック）が経過した後、リードデータＤ１〜Ｄ４がバースト出力され、モードレジスタリードコマンドが発行されてからリードレイテンシ（３クロック）が経過した後、モード信号Ｍ１〜Ｍ４がバースト出力されることになる。このように、モードレジスタリードコマンドの投入からモード信号Ｍ１が出力されるまでのレイテンシは、リードレイテンシと等しい。

図７は比較例によるタイミング図であり、本実施形態とは異なり、モードレジスタ５４から読み出されたモード信号をデータ入出力回路１００内の配線Ｌ１，Ｌ２に供給する場合の動作を示している。

図７に示すように、データ入出力回路１００の途中にモード信号を割り込ませると、制御信号Ｓ５の活性化により配線Ｌ１，Ｌ２にリードデータが供給されている途中で、イネーブル信号ＭＲＲＥの活性化により配線Ｌ１，Ｌ２にモード信号が供給されてしまう。これにより、配線Ｌ１，Ｌ２においてリードデータとモード信号の衝突が生じ、リードデータ及びモード信号とも正しく出力されなくなってしまう。尚、図７においてリードデータＤ１〜Ｄ４及びモード信号Ｍ１〜Ｍ４を破線で示しているのは、データの衝突によって正しく出力されないことを意味する。

しかも、配線Ｌ１，Ｌ２は、４ビットのパラレル信号が２ビット＋２ビットにシリアル変換され、これら２ビットの信号が供給される配線であることから、ここにモード信号を供給しようとすると、１回のモードレジスタリードコマンド当たり、４ビットのモード信号Ｍ１〜Ｍ４のうち２ビットしか出力することができない。

これに対し、本実施形態ではこれらの問題が全て解決されている。これにより、半導体記憶装置１０を制御するコントローラは、モードレジスタリードコマンドを通常のリードコマンドと同様に取り扱うことができるとともに、１回のモードレジスタリードコマンドで４ビットのモード信号Ｍ１〜Ｍ４を読み出すことが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１０ 半導体記憶装置
１１ クロック端子
１２ コマンド端子
１３ アドレス端子
１４ データ入出力端子
２１ クロック入力回路
２２ タイミング発生回路
３１ コマンド入力回路
３２ コマンドデコーダ
４１ アドレス入力回路
４２ アドレスラッチ回路
５１ ロウ系制御回路
５２ カラム系制御回路
５３ リードライト制御回路
５４ モードレジスタ
６１ ロウデコーダ
６２ カラムデコーダ
６３ センスアンプ
６４ データアンプ
６５ データバス
７０ メモリセルアレイ
１００ データ入出力回路
２００ モード信号出力回路
２１０，２２０，２３０，２４０ 単位回路

Claims (5)

1. 動作モードを示すモード信号が設定されるモードレジスタと、
   複数のメモリセルを有するメモリセルアレイと、
   前記メモリセルアレイから読み出されたリードデータを増幅するデータアンプと、
   前記データアンプによって増幅された前記リードデータが伝送されるデータバスと、
   前記データバス上の信号を前記外部に出力するデータ入出力回路と、
   前記モードレジスタに設定された前記モード信号を前記データバスに送出するモード信号出力回路と、を備えることを特徴とする半導体記憶装置。
2. 前記データバス上の信号はシリアル変換されていないパラレルな信号であり、前記データ入出力回路は前記データバス上のパラレルな信号をシリアルに変換する機能を有していることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記モード信号出力回路は、イネーブル信号が活性化している場合に前記モード信号を前記データバスに送出し、前記イネーブル信号が非活性化している場合には出力をハイインピーダンス状態とすることを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記データ入出力回路は、前記イネーブル信号が活性化している場合と非活性化している場合とで同じ動作を行うことを特徴とする請求項３に記載の半導体記憶装置。
5. リードコマンドの投入に応答して前記メモリセルアレイから読み出された前記リードデータの出力を行い、
   モードレジスタリードコマンドの投入に応答して前記モードレジスタから読み出された前記モード信号の出力を行い、
   前記リードコマンドの投入から前記リードデータの出力までのレイテンシと、前記モードレジスタリードコマンドの投入から前記モード信号の出力までのレイテンシが等しいことを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。

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