KR102463924B1 - 반도체장치 및 반도체시스템 - Google Patents

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Abstract

반도체시스템은 커맨드를 출력하는 컨트롤러; 및 상기 커맨드를 입력받아 디코딩하여 기설정된 동작을 수행하기 위해 내부커맨드를 생성하고, 온도코드가 변하는 경우 상기 온도코드에 의해 동기화온도코드를 업데이트하며, 상기 동기화온도코드를 업데이트하는 구간동안 인에이블되는 동기화업데이트플래그를 생성하고, 상기 내부커맨드에 동기하여 상기 동기화온도코드 및 상기 동기화업데이트플래그를 상기 컨트롤러에 인가하는 반도체장치를 포함한다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 온도코드를 출력할 수 있는 반도체장치를 포함하는 반도체시스템에 관한 것이다.
디램과 같은 반도체장치는 전류소모량을 감소시키기 위해 TCSR(Temperature Compensated Self Refresh) 회로를 사용하고 있다. TCSR 회로는 셀프 리프레쉬에서 온도에 따라 셀프 리프레쉬 주기를 변화시켜 소모 전류를 감소시키는 회로이다. 즉, TCSR 회로는 디램의 데이터 보유 시간(Data Retension Time)을 이용하여 온도가 높을 때는 셀프 리프레쉬 주기를 짧게 하여 전류소모량을 늘리고, 온도가 낮을 때는 셀프 리프레쉬 주기를 길게 하여 전류소모량을 줄인다.
TCSR 회로 중 디지털 TCSR(Digital TCSR) 회로는 디지털 온도계를 반도체장치 내부에 장착하고, 디지털온도계로부터 생성된 온도코드를 코딩하여 셀프 리프레쉬 주기를 결정한다. 디지털 온도계의 성능은 반도체장치의 내부온도와 어느 정도 일치하는 온도코드를 출력하는 가에 의해 결정된다.
본 발명은 커맨드에 동기하여 온도코드를 출력할 수 있는 반도체장치를 포함하는 반도체시스템을 제공한다.
이를 위해 본 발명은 커맨드를 출력하는 컨트롤러; 및 상기 커맨드를 입력받아 디코딩하여 기설정된 동작을 수행하기 위해 내부커맨드를 생성하고, 온도코드가 변할 때 상기 온도코드에 의해 동기화온도코드를 업데이트하며, 상기 내부커맨드에 동기하여 상기 동기화온도코드를 상기 컨트롤러에 인가하는 반도체장치를 포함하는 반도체시스템을 제공한다.
또한, 본 발명은 컨트롤러; 온도코드가 변할 때 상기 온도코드에 의해 동기화온도코드를 업데이트하며, 내부커맨드에 동기하여 상기 동기화온도코드를 상기 컨트롤러에 인가하는 반도체장치; 및 상기 반도체장치 주변영역에 위치하고, 상기 반도체장치 주변영역의 온도에 대응되는 상기 온도코드를 생성하는 온도센서를 포함하는 반도체시스템을 제공한다.
또한, 본 발명은 온도코드가 변할 때 업데이트펄스를 발생시키는 업데이트펄스생성회로; 내부커맨드에 응답하여 상기 온도코드로부터 커맨드래치신호를 생성하는 커맨드래치신호생성회로; 상기 업데이트펄스에 응답하여 상기 온도코드로부터 업데이트래치신호를 생성하는 업데이트래치신호생성회로; 및 출력제어펄스에 응답하여 상기 커맨드래치신호로부터 동기화온도코드를 생성하는 온도코드출력회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 모드레지스터리드커맨드에 동기된 동기화온도코드를 컨트롤러에 인가함으로써, 컨트롤러가 동기화온도코드를 이용하여 안정적으로 제어동작을 수행할 수 있는 효과가 있다.
또한, 본 발명에 의하면 온도코드가 변하는 경우 동기화온도코드를 업데이트하는데 필요한 구간 동안 인에이블되는 동기화업데이트플래그를 생성하고, 모드레지스터리드커맨드에 동기하여 동기화업데이트플래그를 컨트롤러에 인가함으로써, 컨트롤러가 동기화업데이트플래그를 이용하여 안정적으로 제어동작을 수행할 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 온도코드동기화회로의 일 실시예에 따른 구성을 도시한 블록도이다.
도 3은 도 2에 도시된 온도코드동기화회로에 포함된 업데이트펄스생성회로의 일 실시예에 따른 회로도이다.
도 4는 도 2에 도시된 온도코드동기화회로에 포함된 커맨드래치신호생성회로의 일 실시예에 따른 회로도이다.
도 5는 도 2에 도시된 온도코드동기화회로에 포함된 업데이트래치신호생성회로의 일 실시예에 따른 회로도이다.
도 6은 도 2에 도시된 온도코드동기화회로에 포함된 출력제어펄스생성회로의 일 실시예에 따른 회로도이다.
도 7은 도 2에 도시된 온도코드동기화회로에 포함된 온도코드출력회로의 일 실시예에 따른 회로도이다.
도 8은 도 2에 도시된 온도코드동기화회로에 포함된 업데이트플래그생성회로의 일 실시예에 따른 회로도이다.
도 9는 도 2에 도시된 온도코드동기화회로에 포함된 업데이트플래그동기화회로의 일 실시예에 따른 회로도이다.
도 10은 도 1 내지 도 9에 도시된 반도체시스템의 동작을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 다른 실시예에 따른 반도체시스템의 구성을 도시한 블록도이다.
도 12는 도 1 및 도11에 도시된 반도체시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체시스템은 컨트롤러(1) 및 반도체장치(2)를 포함할 수 있다. 반도체장치(2)는 커맨드디코더(3), 온도센서(4) 및 온도코드동기화회로(5)를 포함할 수 있다.
컨트롤러(1)는 커맨드(CMD<1:L>)를 반도체장치(2)에 인가할 수 있다. 커맨드(CMD<1:L>)에 포함된 비트 수(L)는 실시예에 따라서 다양하게 설정될 수 있다. 컨트롤러(1)는 반도체장치(2)로부터 동기화업데이트플래그(SYNUPF) 및 동기화온도코드(SYNTC<1:M>)를 인가받을 수 있다. 동기화업데이트플래그(SYNUPF)는 동기화온도코드(SYNTC<1:M>)를 업데이트하는 구간동안 인에이블될 수 있다. 동기화온도코드(SYNTC<1:M>)는 업데이트된 온도정보를 포함하고 커맨드(CMD<1:L>)에 의해 진입하는 기설정된 동작에서 생성될 수 있다. 본 실시예에서 기설정된 동작은 모드레지스터(미도시)에 저장된 정보를 출력하기 위한 모드레지스터리드동작으로 설정될 수 있다.
커맨드디코더(3)는 커맨드(CMD<1:L>)를 디코딩하여 모드레지스터리드커맨드(MRR)를 생성할 수 있다. 커맨드디코더(1)는 커맨드(CMD<1:L>)에 포함된 비트들이 기설정된 로직레벨조합으로 입력되는 경우 모드레지스터리드커맨드(MRR)를 발생시킬 수 있다. 모드레지스터리드커맨드(MRR)는 모드레지스터리드동작을 수행하기 위해 발생될 수 있다. 모드레지스터리드커맨드(MRR)를 발생시킬 수 있는 커맨드(CMD<1:L>)에 포함된 비트들의 기설정된 로직레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.
온도센서(4)는 반도체장치(2)의 내부온도를 측정하고, 측정된 온도에 대응하는 로직레벨조합을 갖는 비트들을 포함하는 온도코드(TCD<1:M>)를 생성할 수 있다. 온도센서(4)는 TCSR(Temperature Compensated Self Refresh) 회로 및 디지털 TCSR(Digital TCSR) 회로와 같은 디지털온도계로 구현될 수 있다. 온도코드(TCD<1:M>)에 포함된 비트 수(M)는 실시예에 따라서 다양하게 설정될 수 있다.
온도코드동기화회로(5)는 모드레지스터리드커맨드(MRR)에 응답하여 온도코드(TCD<1:M>)로부터 동기화업데이트플래그(SYNUPF) 및 동기화온도코드(SYNTC<1:M>)를 생성할 수 있다. 온도코드동기화회로(5)는 반도체장치(2)의 내부온도가 변화함에 따라 온도코드(TCD<1:M>)의 논리레벨조합이 변하는 경우 동기화온도코드(SYNTC<1:M>)를 변화된 온도코드(TCD<1:M>)로 업데이트하기 위해 필요한 구간동안 인에이블되는 동기화업데이트플래그(SYNUPF)를 생성할 수 있다. 온도코드동기화회로(5)는 동기화온도코드(SYNTC<1:M>)가 변화된 온도코드(TCD<1:M>)로 업데이트된 후 디스에이블되는 동기화업데이트플래그(SYNUPF)를 생성할 수 있다. 온도코드동기화회로(5)의 보다 구체적인 구성 및 동작은 도 2 내지 도 9를 참고하여 설명한다.
도 2를 참고하면 온도코드동기화회로(5)는 업데이트펄스생성회로(51), 커맨드래치신호생성회로(52), 업데이트래치신호생성회로(53), 출력제어펄스생성회로(54), 온도코드출력회로(55), 업데이트플래그생성회로(56) 및 업데이트플래그동기화회로(57)를 포함할 수 있다.
업데이트펄스생성회로(51)는 온도코드(TCD<1:M>)에 응답하여 업데이트펄스(UPDP)를 발생시킬 수 있다. 업데이트펄스생성회로(51)는 반도체장치(2)의 내부온도가 변화하여 온도코드(TCD<1:M>)의 논리레벨조합이 변하는 경우 업데이트펄스(UPDP)를 발생시킬 수 있다. 업데이트펄스생성회로(51)의 보다 구체적인 구성 및 동작은 도 3을 참고하여 후술한다.
커맨드래치신호생성회로(52)는 모드레지스터리드커맨드(MRR)에 응답하여 온도코드(TCD<1:M>)로부터 커맨드래치신호(CLAT<1:M>)를 생성할 수 있다. 커맨드래치신호생성회로(52)는 모드레지스터리드동작을 수행하기 위해 모드레지스터리드커맨드(MRR)가 발생하는 경우 온도코드(TCD<1:M>)를 래치하고, 래치된 온도코드(TCD<1:M>)를 커맨드래치신호(CLAT<1:M>)로 출력할 수 있다. 커맨드래치신호생성회로(52)의 보다 구체적인 구성 및 동작은 도 4를 참고하여 후술한다.
업데이트래치신호생성회로(53)는 업데이트펄스(UPDP)에 응답하여 온도코드(TCD<1:M>)로부터 업데이트래치신호(ULAT<1:M>)를 생성할 수 있다. 업데이트래치신호생성회로(53)는 업데이트펄스(UPDP)가 발생하는 경우 온도코드(TCD<1:M>)를 래치하고, 래치된 온도코드(TCD<1:M>)를 업데이트래치신호(ULAT<1:M>)로 출력할 수 있다. 업데이트래치신호생성회로(53)의 보다 구체적인 구성 및 동작은 도 5를 참고하여 후술한다.
출력제어펄스생성회로(54)는 모드레지스터리드커맨드(MRR)에 응답하여 커맨드래치신호(CLAT<1:M>) 및 업데이트래치신호(ULAT<1:M>)로부터 출력제어펄스(OCNTP)를 생성할 수 있다. 출력제어펄스생성회로(54)는 모드레지스터리드동작을 수행하기 위해 모드레지스터리드커맨드(MRR)가 발생할 때 커맨드래치신호(CLAT<1:M>) 및 업데이트래치신호(ULAT<1:M>)가 동일한 경우 출력제어펄스(OCNTP)를 발생시킬 수 있다. 출력제어펄스생성회로(54)의 보다 구체적인 구성 및 동작은 도 6을 참고하여 후술한다.
온도코드출력회로(55)는 출력제어펄스(OCNTP)에 응답하여 커맨드래치신호(CLAT<1:M>)로부터 동기화온도코드(SYNTC<1:M>)를 생성할 수 있다. 온도코드출력회로(55)는 출력제어펄스(OCNTP)가 발생하는 경우 커맨드래치신호(CLAT<1:M>)를 래치하고, 래치된 커맨드래치신호(CLAT<1:M>)를 동기화온도코드(SYNTC<1:M>)로 출력할 수 있다. 온도코드출력회로(55)의 보다 구체적인 구성 및 동작은 도 7을 참고하여 후술한다.
업데이트플래그생성회로(56)는 업데이트펄스(UPDP), 동기화온도코드(SYNTC<1:M>) 및 온도코드(TCD<1:M>)에 응답하여 업데이트플래그(UPF)를 생성할 수 있다. 업데이트플래그생성회로(56)는 업데이트펄스(UPDP)가 발생하는 경우 인에이블된 업데이트플래그(UPF)를 생성할 수 있다. 업데이트플래그생성회로(56)는 동기화온도코드(SYNTC<1:M>) 및 온도코드(TCD<1:M>)가 동일한 경우 디스에이블된 업데이트플래그(UPF)를 생성할 수 있다. 업데이트플래그생성회로(56)의 보다 구체적인 구성 및 동작은 도 8을 참고하여 후술한다.
업데이트플래그동기화회로(57)는 모드레지스터리드커맨드(MRR)에 응답하여 업데이트플래그(UPF)로부터 동기화업데이트플래그(SYNUPF)를 생성할 수 있다. 업데이트플래그동기화회로(57)는 모드레지스터리드동작을 수행하기 위해 모드레지스터리드커맨드(MRR)가 발생할 때 업데이트플래그(UPF)를 래치하고, 래치된 업데이트플래그(UPF)를 동기화업데이트플래그(SYNUPF)로 출력할 수 있다. 업데이트플래그동기화회로(57)의 보다 구체적인 구성 및 동작은 도 9를 참고하여 후술한다.
도 3을 참고하면 업데이트펄스생성회로(51)는 온도코드지연기(511) 및 업데이트펄스출력회로(512)를 포함할 수 있다. 온도코드지연기(511)는 인버터들(IV51(1:I))을 포함할 수 있다. 온도코드지연기(511)는 온도코드(TCD<1:M>)를 인버터들(IV51(1:I))을 통해 지연시켜 출력할 수 있다. 온도코드지연기(511)에 포함된 인버터들(IV51(1:I))의 수(I)는 짝수인 자연수로 설정될 수 있다. 업데이트펄스출력회로(512)는 배타적논리합소자(XOR51)를 포함할 수 있다. 배타적논리합소자(XOR51)는 온도코드(TCD<1:M>)와 온도코드지연기(511)의 출력신호를 입력받아 배타적논리합 연산을 수행할 수 있다. 업데이트펄스출력회로(512)는 온도코드(TCD<1:M>)와 온도코드지연기(511)의 출력신호가 상이한 경우 업데이트펄스(UPDP)를 발생시킬 수 있다. 업데이트펄스생성회로(51)는 반도체장치(2)의 내부온도가 변화하여 온도코드(TCD<1:M>)의 논리레벨조합이 변하는 경우 인버터들(IV51(1:I))에 의해 설정되는 지연구간동안 업데이트펄스(UPDP)를 발생시킬 수 있다.
도 4를 참고하면 커맨드래치신호생성회로(52)는 D 플립플롭(DFF52)을 포함할 수 있다. D 플립플롭(DFF52)은 모드레지스터리드커맨드(MRR)의 라이징에지에 동기하여 온도코드(TCD<1:M>)를 래치하고, 래치된 온도코드(TCD<1:M>)를 커맨드래치신호(CLAT<1:M>)로 출력할 수 있다.
도 5를 참고하면 업데이트래치신호생성회로(53)는 D 플립플롭(DFF53)을 포함할 수 있다. D 플립플롭(DFF53)은 업데이트펄스(UPDP)의 라이징에지에 동기하여 온도코드(TCD<1:M>)를 래치하고, 래치된 온도코드(TCD<1:M>)를 업데이트래치신호(ULAT<1:M>)로 출력할 수 있다.
도 6을 참고하면 출력제어펄스생성회로(54)는 비교펄스생성회로(541), 고정펄스생성회로(542) 및 출력제어펄스출력회로(543)를 포함할 수 있다.
비교펄스생성회로(541)는 배타적논리합소자들(XOR54(1:M)) 및 부정논리합소자(NOR54)를 포함할 수 있다. 배타적논리합소자(XOR54(1))는 커맨드래치신호의 제1 비트(CLAT<1>) 및 업데이트래치신호의 제1 비트(ULAT<1>)를 입력받아 배타적논리합 연산을 수행할 수 있다. 배타적논리합소자(XOR54(1))는 커맨드래치신호의 제1 비트(CLAT<1>) 및 업데이트래치신호의 제1 비트(ULAT<1>)가 동일한 경우 로직로우레벨을 출력할 수 있다. 배타적논리합소자(XOR54(2))는 커맨드래치신호의 제2 비트(CLAT<2>) 및 업데이트래치신호의 제2 비트(ULAT<2>)를 입력받아 배타적논리합 연산을 수행할 수 있다. 배타적논리합소자(XOR54(2))는 커맨드래치신호의 제2 비트(CLAT<2>) 및 업데이트래치신호의 제2 비트(ULAT<2>)가 동일한 경우 로직로우레벨을 출력할 수 있다. 배타적논리합소자(XOR54(M))는 커맨드래치신호의 제M 비트(CLAT<M>) 및 업데이트래치신호의 제M 비트(ULAT<M>)를 입력받아 배타적논리합 연산을 수행할 수 있다. 배타적논리합소자(XOR54(M))는 커맨드래치신호의 제M 비트(CLAT<M>) 및 업데이트래치신호의 제M 비트(ULAT<M>)가 동일한 경우 로직로우레벨을 출력할 수 있다. 부정논리합소자(NOR54)는 배타적논리합소자들(XOR54(1:M))의 출력신호들이 모두 로직로우레벨인 경우 비교펄스(CP)를 로직하이레벨로 발생시킬 수 있다.
고정펄스생성회로(542)는 D 플립플롭(DFF541)을 포함할 수 있다. D 플립플롭(DFF541)은 모드레지스터리드커맨드(MRR)의 라이징에지에 동기하여 전원전압(VDD)을 래치하고, 래치된 전원전압(VDD)을 고정펄스(FP)로 출력할 수 있다.
출력제어펄스출력회로(543)는 셋펄스생성회로(545), 리셋펄스생성회로(546) 및 출력래치회로(547)를 포함할 수 있다.
셋펄스생성회로(545)는 낸드게이트(NAND541)를 포함할 수 있다. 낸드게이트(NAND541)는 비교펄스(CP) 및 고정펄스(FP)를 입력받아 부정논리곱 연산을 수행할 수 있다. 셋펄스생성회로(545)는 비교펄스(CP) 및 고정펄스(FP)가 모두 로직하이레벨로 발생된 상태에서 로직로우레벨로 인에이블된 셋펄스(SETPB)를 생성할 수 있다.
리셋펄스생성회로(546)는 인버터들(IV54(1:J))을 포함할 수 있다. 리셋펄스생성회로(546)는 셋펄스(SETPB)를 인버터들(IV54(1:J))을 통해 지연시켜 리셋펄스(RSTPB)로 출력할 수 있다. 리셋펄스생성회로(546)에 포함된 인버터들(IV54(1:J))의 수(J)는 짝수인 자연수로 설정될 수 있다.
출력래치회로(547)는 낸드게이트들(NAND542, NAND543)을 포함할 수 있다. 낸드게이트(NAND542)는 셋펄스(SETPB) 및 낸드게이트(NAND543)의 출력신호를 입력받아 부정논리곱 연산을 수행하여 출력제어펄스(OCNTP)를 출력할 수 있다. 출력래치회로(547)는 셋펄스(SETPB)가 로직로우레벨로 발생되는 경우 로직하이레벨로 인에이블되는 출력제어펄스(OCNTP)를 생성할 수 있다. 낸드게이트(NAND543)는 리셋펄스(RSTPB) 및 낸드게이트(NAND542)의 출력신호를 입력받아 부정논리곱 연산을 수행할 수 있다. 출력래치회로(547)는 리셋펄스(RSTPB)가 로직로우레벨로 발생되고, , 셋펄스(SETPB)가 로직하이레벨로 발생되는 경우 로직로우레벨로 디스에이블되는 출력제어펄스(OCNTP)를 생성할 수 있다. 출력제어펄스(OCNTP)는 인버터들(IV54(1:J))에 의해 설정되는 지연구간만큼 발생될 수 있다.
도 7을 참고하면 온도코드출력회로(55)는 D 플립플롭(DFF55)을 포함할 수 있다. D 플립플롭(DFF55)은 출력제어펄스(OCNTP)의 라이징에지에 동기하여 커맨드래치신호(CLAT<1:M>)를 래치하고, 래치된 커맨드래치신호(CLAT<1:M>)를 동기화온도코드(SYNTC<1:M>)로 출력할 수 있다.
도 8을 참고하면 업데이트플래그생성회로(56)는 배타적부정논리합소자(XNOR56), 부정논리합소자들(NOR561, NOR562) 및 인버터(IV56)를 포함할 수 있다. 부정논리합소자(NOR561)는 업데이트펄스(UPDP) 및 부정논리합소자(NOR562)의 출력신호를 입력받아 부정논리합 연산을 수행할 수 있다. 부정논리합소자(NOR561)는 업데이트펄스(UPDP)가 로직하이레벨로 발생되는 경우 로직로우레벨을 출력할 수 있다. 배타적부정논리합소자(XNOR56)는 동기화온도코드(SYNTC<1:M>) 및 온도코드(TCD<1:M>)를 입력받아 배타적부정논리합 연산을 수행할 수 있다. 배타적부정논리합소자(XNOR56)는 동기화온도코드(SYNTC<1:M>) 및 온도코드(TCD<1:M>)가 동일한 경우 로직하이레벨을 출력할 수 있다. 부정논리합소자(NOR562)는 배타적부정논리합소자(XNOR56)의 출력신호 및 부정논리합소자(NOR561)의 출력신호를 입력받아 부정논리합 연산을 수행할 수 있다. 부정논리합소자(NOR562)는 배타적부정논리합소자(XNOR56)의 출력신호가 로직하이레벨인 경우 로직로우레벨을 출력할 수 있다. 인버터(IV56)는 부정논리합소자(NOR561)의 출력신호를 반전버퍼링하여 업데이트플래그(UPF)로 출력할 수 있다.
도 9를 참고하면 업데이트플래그동기화회로(57)는 D 플립플롭(DFF57)을 포함할 수 있다. D 플립플롭(DFF57)은 모드레지스터리드커맨드(MRR)의 라이징에지에 동기하여 업데이트플래그(UPF)를 래치하고, 래치된 업데이트플래그(UPF)를 동기화업데이트플래그(SYNUPF)로 출력할 수 있다.
도 10을 참고하여 도 1 내지 도 9에서 도시된 반도체시스템의 동작을 살펴보면 다음과 같다.
도 10에 도시된 바와 같이, 반도체장치(2)의 내부온도가 변화하여 온도코드(TCD<1:M>)의 논리레벨조합이 'X'에서 'Y'로 변하는 경우 업데이트펄스(UPDP)가 발생된다. 업데이트펄스(UPDP)가 발생되는 시점에 동기하여 온도코드(TCD<1:M>)를 래치하고, 래치된 온도코드(TCD<1:M>)를 업데이트래치신호(ULAT<1:M>)로 출력할 수 있다. 모드레지스터리드동작을 수행하기 위해 모드레지스터리드커맨드(MRR)가 발생하는 시점에 동기하여 온도코드(TCD<1:M>)를 래치하고, 래치된 온도코드(TCD<1:M>)를 커맨드래치신호(CLAT<1:M>)로 출력할 수 있다. 업데이트래치신호(ULAT<1:M>)와 커맨드래치신호(CLAT<1:M>)가 모두 'Y' 로직레벨조합으로 설정되어 동일한 경우 출력제어펄스(OCNTP)가 발생된다. 출력제어펄스(OCNTP)가 발생되는 시점에 동기하여 커맨드래치신호(CLAT<1:M>)를 래치하고, 래치된 커맨드래치신호(CLAT<1:M>)를 동기화온도코드(SYNTC<1:M>)로 출력할 수 있다. 업데이트플래그(UPF)는 업데이트펄스(UPDP)가 발생하는 경우 로직하이레벨로 인에이블된다. 업데이트플래그(UPF)는 동기화온도코드(SYNTC<1:M>)와 온도코드(TCD<1:M>)가 모두 'Y' 로직레벨조합으로 설정되어 동일한 경우 로직로우레벨로 디스에이블된다. 업데이트플래그(UPF)는 모드레지스터리드커맨드(MRR)가 발생하는 시점에 동기하여 동기화업데이트플래그(SYNUPF)로 출력된다.
이상 살펴본 바와 같이 구성된 반도체시스템은 모드레지스터리드커맨드(MRR)에 동기된 동기화온도코드(SYNTC<1:M>)를 컨트롤러(1)에 인가함으로써, 컨트롤러(1)가 동기화온도코드(SYNTC<1:M>)를 이용하여 안정적으로 제어동작을 수행할 수 있다. 또한, 본 발명의 일 실시예에 따른 반도체시스템은 온도코드(TCD<1:M>)가 변하는 경우 동기화온도코드(SYNTC<1:M>)를 업데이트하는데 필요한 구간 동안 인에이블되는 동기화업데이트플래그(SYNUPF)를 생성하고, 모드레지스터리드커맨드(MRR)에 동기하여 동기화업데이트플래그(SYNUPF)를 컨트롤러(1)에 인가함으로써, 컨트롤러(1)가 동기화업데이트플래그(SYNUPF)를 이용하여 안정적으로 제어동작을 수행할 수 있다.
도 11에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 반도체시스템은 컨트롤러(61), 온도센서(62) 및 반도체장치(63)를 포함할 수 있다. 반도체장치(63)는 커맨드디코더(631) 및 온도코드동기화회로(632)를 포함할 수 있다.
컨트롤러(61)는 커맨드(CMD<1:L>)를 반도체장치(63)에 인가할 수 있다. 커맨드(CMD<1:L>)에 포함된 비트 수(L)는 실시예에 따라서 다양하게 설정될 수 있다. 컨트롤러(61)는 반도체장치(63)로부터 동기화업데이트플래그(SYNUPF) 및 동기화온도코드(SYNTC<1:M>)를 인가받을 수 있다. 동기화업데이트플래그(SYNUPF)는 동기화온도코드(SYNTC<1:M>)를 업데이트하는 구간동안 인에이블될 수 있다. 동기화온도코드(SYNTC<1:M>)는 업데이트된 온도정보를 포함하고 커맨드(CMD<1:L>)에 의해 진입하는 기설정된 동작에서 생성될 수 있다. 본 실시예에서 기설정된 동작은 모드레지스터리드동작으로 설정될 수 있다.
온도센서(62)는 반도체장치(63) 주변영역에 위치하고, 온도센서(62)는 온도센서(62)가 위치한 반도체장치(63) 주변영역의 온도를 측정하고, 측정된 온도에 대응하는 로직레벨조합을 갖는 비트들을 포함하는 온도코드(TCD<1:M>)를 생성할 수 있다. 온도센서(62)는 TCSR(Temperature Compensated Self Refresh) 회로 및 디지털 TCSR(Digital TCSR) 회로와 같은 디지털온도계로 구현될 수 있다. 온도코드(TCD<1:M>)에 포함된 비트 수(M)는 실시예에 따라서 다양하게 설정될 수 있다.
커맨드디코더(631)는 커맨드(CMD<1:L>)를 디코딩하여 모드레지스터리드커맨드(MRR)를 생성할 수 있다. 커맨드디코더(631)는 커맨드(CMD<1:L>)에 포함된 비트들이 기설정된 로직레벨조합으로 입력되는 경우 모드레지스터리드커맨드(MRR)를 발생시킬 수 있다. 모드레지스터리드커맨드(MRR)는 모드레지스터리드동작을 수행하기 위해 발생될 수 있다. 모드레지스터리드커맨드(MRR)를 발생시킬 수 있는 커맨드(CMD<1:L>)에 포함된 비트들의 기설정된 로직레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.
온도코드동기화회로(632)는 모드레지스터리드커맨드(MRR)에 응답하여 온도코드(TCD<1:M>)로부터 동기화업데이트플래그(SYNUPF) 및 동기화온도코드(SYNTC<1:M>)를 생성할 수 있다. 온도코드동기화회로(632)는 온도코드(TCD<1:M>)의 논리레벨조합이 변하는 경우 동기화온도코드(SYNTC<1:M>)를 변화된 온도코드(TCD<1:M>)로 업데이트하기 위해 필요한 구간동안 인에이블되는 동기화업데이트플래그(SYNUPF)를 생성할 수 있다. 온도코드동기화회로(632)는 동기화온도코드(SYNTC<1:M>)가 변화된 온도코드(TCD<1:M>)로 업데이트된 후 디스에이블되는 동기화업데이트플래그(SYNUPF)를 생성할 수 있다.
앞서, 도 1 내지 도 11에서 살펴본 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 12를 참고하면 본 발명의 일 실시 예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치(2) 및 도 11에 도시된 반도체장치(63)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 1에 도시된 컨트롤러(1) 및 도 11에 도시된 컨트롤러(61)를 포함할 수 있다. 도 12에서는 메모리컨트롤러(1002)가 하나의 블럭으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 컨트롤러 2: 반도체장치
3: 커맨드디코더 4: 온도센서
5: 온도코드동기화회로 51: 업데이트펄스생성회로
52: 커맨드래치신호생성회로 53: 업데이트래치신호생성회로
54: 출력제어펄스생성회로 55: 온도코드출력회로
56: 업데이트플래그생성회로 57: 업데이트플래그동기화회로
511: 온도코드지연기 512: 업데이트펄스출력회로
541: 비교펄스생성회로 542: 고정펄스생성회로
543: 출력제어펄스출력회로 545: 셋펄스생성회로
546: 리셋펄스생성회로 547: 출력래치회로

Claims (25)

  1. 커맨드를 출력하는 컨트롤러; 및
    상기 커맨드를 입력받아 디코딩하여 기설정된 동작을 수행하기 위해 내부커맨드를 생성하고, 온도코드가 변할 때 상기 온도코드에 의해 동기화온도코드를 업데이트하며, 상기 내부커맨드에 동기하여 상기 동기화온도코드를 상기 컨트롤러에 인가하는 반도체장치를 포함하는 반도체시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 기설정된 동작은 모드레지스터리드동작으로 설정되고, 상기 내부커맨드는 모드레지스터리드커맨드로 설정되는 반도체시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 온도코드는 상기 반도체장치의 내부온도에 대응하는 로직레벨조합을 갖는 반도체시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 반도체장치는 상기 동기화온도코드를 업데이트하는 구간동안 인에이블되는 동기화업데이트플래그를 생성하고, 상기 내부커맨드에 동기하여 상기 동기화업데이트플래그를 상기 컨트롤러에 인가하는 반도체시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서, 상기 반도체장치는 상기 온도코드가 변할 때 업데이트펄스를 발생시키는 업데이트펄스생성회로를 포함하는 반도체시스템.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서, 상기 반도체장치는
    상기 내부커맨드에 응답하여 상기 온도코드로부터 커맨드래치신호를 생성하는 커맨드래치신호생성회로;
    상기 업데이트펄스에 응답하여 상기 온도코드로부터 업데이트래치신호를 생성하는 업데이트래치신호생성회로; 및
    출력제어펄스에 응답하여 상기 커맨드래치신호로부터 상기 동기화온도코드를 생성하는 온도코드출력회로를 더 포함하는 반도체시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 상기 커맨드래치신호생성회로는 상기 내부커맨드가 발생할 때 상기 온도코드를 래치하고, 상기 래치된 온도코드를 상기 커맨드래치신호로 출력하는 반도체시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 상기 업데이트래치신호생성회로는 상기 업데이트펄스가 발생할 때 상기 온도코드를 래치하고, 상기 래치된 온도코드를 상기 업데이트래치신호로 출력하는 반도체시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 상기 온도코드출력회로는 상기 출력제어펄스가 발생할 때 상기 커맨드래치신호를 상기 동기화온도코드로 출력하는 반도체시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 상기 반도체장치는
    상기 커맨드래치신호 및 상기 업데이트래치신호의 비교 결과를 토대로 상기 출력제어펄스를 발생시키는 출력제어펄스생성회로를 더 포함하는 반도체시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 출력제어펄스생성회로는
    상기 커맨드래치신호 및 상기 업데이트래치신호가 동일할 때 상기 출력제어펄스를 발생시키는 반도체시스템.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 상기 반도체장치는
    상기 업데이트펄스, 상기 동기화온도코드 및 상기 온도코드에 응답하여 업데이트플래그를 생성하는 업데이트플래그생성회로를 더 포함하는 반도체시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 업데이트플래그생성회로는 상기 업데이트펄스가 발생할 때 인에이블되는 상기 업데이트플래그를 생성하고, 상기 동기화온도코드 및 상기 온도코드가 동일할 때 디스에이블되는 상기 업데이트플래그를 생성하는 반도체시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 반도체장치는
    상기 내부커맨드가 생성될 때 상기 업데이트플래그를 상기 동기화업데이트플래그로 출력하는 업데이트플래그동기화회로를 더 포함하는 반도체시스템.
  15. 컨트롤러;
    온도코드가 변할 때 상기 온도코드에 의해 동기화온도코드를 업데이트하며, 내부커맨드에 동기하여 상기 동기화온도코드를 상기 컨트롤러에 인가하는 반도체장치; 및
    상기 반도체장치 주변영역에 위치하고, 상기 반도체장치 주변영역의 온도에 대응되는 상기 온도코드를 생성하는 온도센서를 포함하는 반도체시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 반도체장치는
    상기 컨트롤러에서 출력되는 커맨드를 입력받아 디코딩하여 기설정된 동작을 수행하기 위해 발생되는 상기 내부커맨드를 생성하는 커맨드디코더를 포함하는 반도체시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 반도체장치는
    상기 온도코드가 변할 때 업데이트펄스를 발생시키는 업데이트펄스생성회로;
    상기 내부커맨드에 응답하여 상기 온도코드로부터 커맨드래치신호를 생성하는 커맨드래치신호생성회로;
    상기 업데이트펄스에 응답하여 상기 온도코드로부터 업데이트래치신호를 생성하는 업데이트래치신호생성회로; 및
    출력제어펄스에 응답하여 상기 커맨드래치신호로부터 상기 동기화온도코드를 생성하는 온도코드출력회로를 포함하는 반도체시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 반도체장치는
    상기 동기화온도코드를 업데이트하는 구간동안 인에이블되는 동기화업데이트플래그를 생성하고, 상기 내부커맨드에 동기하여 상기 동기화업데이트플래그를 상기 컨트롤러에 인가하는 반도체시스템.
  19. 온도코드가 변할 때 업데이트펄스를 발생시키는 업데이트펄스생성회로;
    내부커맨드에 응답하여 상기 온도코드로부터 커맨드래치신호를 생성하는 커맨드래치신호생성회로;
    상기 업데이트펄스에 응답하여 상기 온도코드로부터 업데이트래치신호를 생성하는 업데이트래치신호생성회로; 및
    출력제어펄스에 응답하여 상기 커맨드래치신호로부터 동기화온도코드를 생성하는 온도코드출력회로를 포함하는 반도체장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    커맨드를 입력받아 디코딩하여 기설정된 동작을 수행하기 위해 상기 내부커맨드를 생성하는 커맨드디코더를 더 포함하는 반도체장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20 항에 있어서, 상기 기설정된 동작은 모드레지스터리드동작으로 설정되고, 상기 내부커맨드는 모드레지스터리드커맨드로 설정되는 반도체장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 커맨드래치신호 및 상기 업데이트래치신호의 비교 결과를 토대로 상기 출력제어펄스를 발생시키는 출력제어펄스생성회로를 더 포함하는 반도체장치.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22 항에 있어서, 상기 출력제어펄스생성회로는
    상기 커맨드래치신호 및 상기 업데이트래치신호가 동일한 경우 상기 출력제어펄스를 발생시키는 반도체장치.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 업데이트펄스가 발생할 때 인에이블되는 업데이트플래그를 생성하고, 상기 동기화온도코드 및 상기 온도코드가 동일할 때 디스에이블되는 상기 업데이트플래그를 생성하는 업데이트플래그생성회로를 더 포함하는 반도체장치.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20 항에 있어서,
    상기 내부커맨드가 생성될 때 업데이트플래그를 동기화업데이트플래그로 출력하는 업데이트플래그동기화회로를 더 포함하는 반도체장치.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210032111A (ko) * 2019-09-16 2021-03-24 삼성전자주식회사 반도체 메모리 장치 및 이를 구비하는 메모리 시스템

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180061474A1 (en) 2016-08-23 2018-03-01 SK Hynix Inc. Semiconductor devices

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005222574A (ja) * 2004-02-03 2005-08-18 Renesas Technology Corp 半導体記憶装置
KR100807594B1 (ko) * 2006-09-28 2008-02-28 주식회사 하이닉스반도체 온도 정보 출력장치 및 그를 구비하는 반도체소자
US7984250B2 (en) * 2008-12-31 2011-07-19 Intel Corporation Dynamic updating of thresholds in accordance with operating conditons
JP2010182367A (ja) 2009-02-05 2010-08-19 Elpida Memory Inc 半導体記憶装置
WO2014123081A1 (ja) * 2013-02-08 2014-08-14 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
KR20150052631A (ko) * 2013-11-06 2015-05-14 에스케이하이닉스 주식회사 반도체 장치 및 반도체 시스템
JP2015219927A (ja) 2014-05-14 2015-12-07 マイクロン テクノロジー, インク. 半導体装置
KR20160121204A (ko) 2015-04-10 2016-10-19 에스케이하이닉스 주식회사 집적 회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180061474A1 (en) 2016-08-23 2018-03-01 SK Hynix Inc. Semiconductor devices

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