JP2015219927A - 半導体装置 - Google Patents

Abstract

【課題】物理量を示す検知信号を正しくラッチする。【解決手段】検知信号ＴＥＭＰＯＰを出力する温度センサ５２と、検知信号ＴＥＭＰＯＰを状態信号ＴＳＲＥＡＤＹの非活性化に応じてラッチする第１のラッチ回路６１と、制御信号ＭＭＲＲ１に応じて第１のラッチ回路６１に保持される検知信号Ｔ１'をラッチする第２のラッチ回路６２と、第１及び第２のラッチ回路６１，６２と接続される出力制御回路５３と備える。出力制御回路５３は、状態信号ＴＳＲＥＡＤＹの活性化期間に制御信号ＭＭＲＲ１を受けた時に第２のラッチ回路６２にラッチされる検知信号Ｔ２を出力し、状態信号ＴＳＲＥＡＤＹの非活性化期間に制御信号ＭＭＲＲ１を受けた時に第１のラッチ回路６１に保持される検知信号Ｔ１を出力する。これにより、出力制御回路５３から出力される検知信号Ｔ３を正しくラッチすることができる。【選択図】図５

Description

本発明は半導体装置に関し、特に、温度などの物理量を測定する物理量センサを備えた半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置は、チップ温度を測定する温度センサを備えていることがある（特許文献１参照）。温度センサによって得られた温度情報は、リフレッシュ制御部など各種回路の動作に利用される。

特開２００２−３４３０７９号公報

しかしながら、温度情報が変化するタイミングと温度情報をラッチするタイミングが重なると、正しい温度情報が出力されないことがあった。このような問題は、温度情報をラッチする場合のみならず、物理量センサによって測定された物理量を示す検知信号をラッチする場合において広く生じる問題である。このため、物理量を示す検知信号を正しくラッチする技術が望まれる。

本発明の一側面による半導体装置は、第１の制御信号の活性化期間において所定の物理量を検知し、検知信号を出力する物理量センサと、前記検知信号を前記第１の制御信号の非活性化に応じてラッチする第１のラッチ回路と、第２の制御信号に応じて前記第１のラッチ回路に保持される前記検知信号をラッチする第２のラッチ回路と、前記第１及び第２のラッチ回路と接続される出力制御回路と、備え、前記出力制御回路は、前記第１の制御信号の活性化期間に第２の制御信号を受けた時に前記第２のラッチ回路にラッチされる前記検知信号を出力し、前記第１の制御信号の非活性化期間に前記第２の制御信号を受けた時に前記第１のラッチ回路に保持される前記検知信号を出力する。

本発明の他の側面による半導体装置は、所定の物理量を検知することによって検知信号を出力する物理量センサと、第１の制御信号に同期して、前記物理量センサから出力される前記検知信号をラッチする第１のラッチ回路と、第２の制御信号に同期して、前記第１のラッチ回路から出力される前記検知信号をラッチする第２のラッチ回路と、第３の制御信号に同期して、前記第１又は第２のラッチ回路から出力される前記検知信号をラッチする第３のラッチ回路と、を備え、前記第３のラッチ回路は、前記第１の制御信号が活性化する前の所定期間内に前記第２の制御信号が活性化したことに応答して前記第２のラッチ回路から出力される前記検知信号をラッチし、前記所定期間外に前記第２の制御信号が活性化したことに応答して前記第１のラッチ回路から出力される前記検知信号をラッチする。

本発明による半導体装置は、物理量を示す検知信号を正しくラッチすることができる。

本発明の一実施形態による半導体装置１０を示すブロック図である。 制御信号ＭＭＲＲ１およびＭＭＲＲ４のタイミングを示す波形図である。 プロトタイプによる検知信号生成回路４０Ｘの構成を示すブロック図である。 プロトタイプによる検知信号生成回路４０Ｘの動作を説明するためのタイミング図である。 検知信号生成回路４０の構成を示すブロック図である。 温度センサ５２の動作を説明するためのタイミング図である。 検知信号生成回路４０の動作を説明するための第１のタイミング図である。 検知信号生成回路４０の動作を説明するための第２のタイミング図である。 検知信号生成回路４０の動作を説明するための第３のタイミング図である。 検知信号生成回路４０の動作を説明するための第４のタイミング図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

図１は、本発明の一実施形態による半導体装置１０を示すブロック図である。

本実施形態による半導体装置１０はＤＲＡＭである。但し、本発明による半導体装置がＤＲＡＭに限定されるものではない。したがって、ＳＲＡＭ、ＲｅＲＡＭ、フラッシュメモリなど他の半導体メモリデバイスに本発明を適用することも可能である。さらに、ＣＰＵ、ＤＳＰなどのロジック系半導体メモリデバイスに本発明を適用することも可能である。

半導体装置１０は、外部端子として、クロック端子群１１と、コマンド端子群１２と、アドレス端子群１３と、データ入出力端子群１４と、電源端子群１５と、を含む。これらの外部端子は、クロック入力回路２１、コマンド入力回路２２、アドレス入力回路２３、データ入出力回路２４及び内部電源発生回路２５にそれぞれ接続されている。また、半導体装置１０は、データ入出力回路２４に専用の電源端子群１６も備えている。

半導体装置１０は、さらに、タイミングジェネレータ３０と、内部クロック発生回路３１と、コマンドデコード回路３２と、アドレス制御回路３３と、モードレジスタ３４と、メモリセルアレイ３５と、ロウデコーダ３６と、カラムデコーダ３７と、メインアンプ３８と、論理回路３９と、検知信号生成回路４０と、を含む。

クロック端子群１１は、外部クロック信号ＣＫおよび／ＣＫを受け付ける。

クロック入力回路２１は、クロック端子群１１から外部クロック信号ＣＫおよび／ＣＫを受け付け、外部クロック信号ＣＫおよび／ＣＫに同期した内部クロック信号ＩＣＬＫを生成する。クロック入力回路２１は、内部クロック信号ＩＣＬＫを、タイミングジェネレータ３０及び内部クロック発生回路３１に出力する。

タイミングジェネレータ３０は、内部クロック信号ＩＣＬＫに基づいて、タイミング調整された各種内部クロックを生成する。タイミングジェネレータ３０によって生成される各種内部クロックは、半導体装置１０に含まれる各回路ブロックに供給される。

内部クロック発生回路３１は、例えばＤＬＬ回路である。内部クロック発生回路３１は、内部クロック信号ＩＣＬＫの位相を調整することによって、入出力用クロック信号ＬＣＬＫを生成する。内部クロック発生回路３１は、外部クロック信号ＣＫ，／ＣＢと入出力用クロック信号ＬＣＬＫとの位相差を所定値に設定する位相調整動作を実行する。内部クロック発生回路３１は、入出力用クロック信号ＬＣＬＫをデータ入出力回路２４に供給する。

コマンド端子群１２は、コマンド信号ＣＯＭを受け付ける。コマンド信号ＣＯＭは、例えば、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、チップセレクト信号／ＣＳ、および、クロックイネーブル信号ＣＫＥなどである。

コマンド入力回路２２は、コマンド端子群１２からコマンド信号ＣＯＭを受け付け、コマンド信号ＣＯＭをコマンドデコード回路３２に出力する。コマンド信号ＣＯＭのうち、クロックイネーブル信号ＣＫＥについては、内部クロック発生回路３１にも入力される。

コマンドデコード回路３２は、コマンド信号ＣＯＭを受け付ける。コマンドデコード回路３２は、コマンド信号の保持、コマンド信号のデコード、および、コマンド信号のカウントなどを行うことによって、内部コマンド信号を生成する。コマンドデコード回路３２は、内部コマンド信号として、例えば、アクティブコマンドＩＡＣＴ、リードコマンドＩＲＤ、ライトコマンドＩＷＲ、モードレジスタセットコマンドＭＲＳ、モードレジスタリードコマンドＭＭＲＲなどを生成する。

アドレス端子群１３は、アドレス信号ＡＤＤを受ける。

アドレス入力回路２３は、アドレス端子群１３からアドレス信号ＡＤＤを受け、アドレス信号ＡＤＤをアドレス制御回路３３に出力する。

アドレス制御回路３３は、アドレス入力回路２３からアドレス信号ＡＤＤを受ける。アドレス制御回路３３は、モードレジスタセットコマンドＭＲＳが活性化している場合には、アドレス信号ＡＤＤからなるモード信号ＭＡＤＤを、モードレジスタ３４に出力する。また、アドレス制御回路３３は、アドレス信号ＡＤＤのうちロウアドレスＸＡＤＤをロウデコーダ３６に出力し、アドレス信号ＡＤＤのうちカラムアドレスＹＡＤＤをカラムデコーダ３７に出力する。

モードレジスタ３４は、半導体装置１０の動作パラメータ（例えば、バースト長またはＣＡＳレイテンシ）が設定されるレジスタである。モードレジスタ３４は、コマンドデコード回路３２からのモードレジスタセットコマンドＭＲＳと、アドレス制御回路３３からのモード信号ＭＡＤＤと、を受け、モードレジスタセットコマンドＭＲＳとモード信号ＭＡＤＤとに基づいて特定される動作パラメータを設定する。

メモリセルアレイ３５は、複数のワード線ＷＬと、複数のビット線ＢＬおよび／ＢＬと、複数のメモリセルＭＣと、を含む。各メモリセルＭＣは、ワード線ＷＬとビット線ＢＬまたは／ＢＬにて特定される。

ロウデコーダ３６は、アドレス制御回路３３からのロウアドレスＸＡＤＤと、コマンドデコード回路３２からのアクティブコマンドＩＡＣＴと、を受け付ける。ロウデコーダ３６は、アクティブコマンドＩＡＣＴを受けると、メモリセルアレイ３５内の複数のワード線ＷＬの中から、ロウアドレスに応じたワード線ＷＬを選択する。

メモリセルアレイ３５内では、複数のワード線ＷＬと複数のビット線ＢＬおよび／ＢＬが交差しており、その交点には、メモリセルＭＣが配置されている。なお、図１では、説明の簡略化のため、１本のワード線ＷＬと、一対のビット線ＢＬおよび／ＢＬと、１個のメモリセルＭＣのみが示されている。ビット線ＢＬおよび／ＢＬは、それぞれ対応するセンスアンプＳＡＭＰに接続されている。

カラムデコーダ３７は、アドレス制御回路３３からのカラムアドレスＹＡＤＤと、コマンドデコード回路３２からのリードコマンドＩＲＤおよびライトコマンドＩＷＲと、を受ける。カラムデコーダ３７は、カラムアドレスＹＡＤＤと、リードコマンドＩＲＤまたはライトコマンドＩＷＲと、を受け付けると、カラムアドレスＹＡＤＤに応じたカラム選択信号ＹＳを活性化させる。

カラム選択信号ＹＳが活性化すると、対応するセンスアンプＳＡＭＰがローカルＩ／Ｏ線対ＬＩＯＴ，ＬＩＯＢに接続される。ローカルＩ／Ｏ線対ＬＩＯＴ，ＬＩＯＢは、接続回路ＴＧを介してメインＩ／Ｏ線対ＭＩＯＴ，ＭＩＯＢに接続される。メインＩ／Ｏ線対ＭＩＯＴ，ＭＩＯＢは、メインアンプ３８に接続される。

読出し動作時（リードコマンドＩＲＤ発生時）には、ワード線ＷＬによって選択されるメモリセルＭＣのデータは、対応するセンスアンプＳＡＭＰによって増幅される。そのうち、カラムデコーダ３７にて選択されたセンスアンプＳＡＭＰのデータが、ローカルＩ／Ｏ線対ＬＩＯＴ，ＬＩＯＢおよびメインＩ／Ｏ線対ＭＩＯＴ，ＭＩＯＢを介してメインアンプ３８に転送される。メインアンプ３８は、転送されたデータをさらに増幅する。メインアンプ３８から出力されるデータＤＱは、データ入出力回路２４を介してデータ入出力端子群１４から外部に出力される。

一方、書込み動作時（ライトコマンドＩＷＲ発生時）には、データ入出力端子群１４が受けるデータＤＱは、データ入出力回路２４、メインアンプ３８、メインＩ／Ｏ線対ＭＩＯＴ，ＭＩＯＢ、ローカルＩ／Ｏ線対ＬＩＯＴ，ＬＩＯＢに転送される。転送されたデータは、カラムデコーダ３７によって選択されるセンスアンプＳＡＭＰを其々介して、対応するメモリセルＭＣに書き込まれる。

データ入出力回路２４は、内部クロック発生回路３１から入出力用クロック信号ＬＣＬＫを受け付ける。データ入出力回路２４は、リード動作時において入出力用クロック信号ＬＣＬＫに同期して、データＤＱをデータ入出力端子群１４に出力する。

電源端子群１５は、電源電圧の高電位側の電圧ＶＤＤと、電源電圧の低電位側の電圧ＶＳＳと、を受け付ける。

内部電源発生回路２５は、電源端子群１５から電圧ＶＤＤおよび電圧ＶＳＳを受け付け、電圧ＶＰＰ、電圧ＶＯＤ、電圧ＶＡＲＹ、電圧ＶＰＥＲＩ等の内部電源電圧を発生する。

電圧ＶＰＰは、主にロウデコーダ３６にて用いられる。電圧ＶＯＤおよび電圧ＶＡＲＹは、主にセンスアンプＳＡＭＰにて用いられる。電圧ＶＰＥＲＩは、他の多くの周辺回路の動作電圧として用いられる。

電源端子群１６は、電源電圧の高電位側の電圧ＶＤＤＱと、電源電圧の低電位側の電圧ＶＳＳＱと、を受け付ける。電圧ＶＤＤＱおよび電圧ＶＳＳＱは、データ入出力回路２４の動作電源として用いられる。

なお、本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号またはローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫと外部クロック信号／ＣＫとは互いに相補の信号である。

論理回路３９は、モードレジスタリードコマンドＭＭＲＲを受け付ける。論理回路３９は、モードレジスタリードコマンドＭＭＲＲを受け付けると、制御信号ＭＭＲＲ１およびＭＭＲＲ４をこの順に活性化させる。制御信号ＭＭＲＲ１およびＭＭＲＲ４は、検知信号生成回路４０に入力される。

検知信号生成回路４０は、制御信号ＭＭＲＲ１およびＭＭＲＲ４に同期して、検知信号ＣＯＰをデータ入出力回路２４に供給する。データ入出力回路２４は、検知信号ＣＯＰをデータ入出力端子群１４から出力する。

図２は、制御信号ＭＭＲＲ１およびＭＭＲＲ４のタイミングを示す波形図である。

図２に示すように、モードレジスタリードコマンドＭＭＲＲは、４クロックサイクルで指定される。

チップセレクト信号ＣＳがハイレベルである時刻ｔ１では、制御信号ＭＭＲＲ１およびＭＭＲＲ４はローレベルである。チップセレクト信号ＣＳがローレベルである時刻ｔ２において、制御信号ＭＭＲＲ１がハイレベルに変化する。チップセレクト信号ＣＳがハイレベルである時刻ｔ３では、制御信号ＭＭＲＲ１およびＭＭＲＲ４は、それぞれハイレベルおよびローレベルである。チップセレクト信号ＣＳがローレベルである時刻ｔ４において、制御信号ＭＭＲＲ４がハイレベルに変化する。

このように、モードレジスタリードコマンドＭＭＲＲが発行されると、まず制御信号ＭＭＲＲ１がハイレベルに変化し、その後、２クロックサイクルが経過すると、制御信号ＭＭＲＲ４がハイレベルに変化する。

ここで、本実施形態による検知信号生成回路４０について説明する前に、本発明を完成する課程で検討したプロトタイプによる検知信号生成回路について説明する。

図３は、プロトタイプによる検知信号生成回路４０Ｘの構成を示すブロック図である。

プロトタイプによる検知信号生成回路４０Ｘは、温度センサ４１とラッチ回路４２からなる。温度センサ４１は、チップ温度を測定し、検知信号ＴＥＭＰＯＰを生成する。ＴＥＭＰＯＰは、ＴＥＭＰＯＰ０，ＴＥＭＰＯＰ１，ＴＥＭＰＯＰ２からなる３ビット構成であり、図３にはＴＥＭＰＯＰ＜２：０＞と表記している。他の信号についても、信号名の末尾に＜２：０＞と表記されている場合は、同様の意味である。但し、これらの信号が３ビット構成であることは必須でなく、適宜変更可能であることは言うまでもない。

検知信号ＴＥＭＰＯＰは、ラッチ回路４２にラッチされる。ラッチ回路４２は、制御信号ＭＭＲＲ４の立ち上がりエッジに同期して、検知信号ＴＥＭＰＯＰをラッチする。ラッチ回路４２から出力される検知信号ＣＯＰは、データ入出力回路２４に供給される。

図４は、プロトタイプによる検知信号生成回路４０Ｘの動作を説明するためのタイミング図である。

温度センサ４１から出力される検知信号ＴＥＭＰＯＰが変化するタイミングは、制御信号ＭＭＲＲ４が活性化するタイミングと非同期である。このため、図４に示すように、検知信号ＴＥＭＰＯＰが変化するタイミングと、制御信号ＭＭＲＲ４が活性化するタイミングが重なることがある。この場合、ラッチ回路４２は、検知信号ＴＥＭＰＯＰを正しくラッチすることができず、出力される検知信号ＣＯＰが誤った値となる可能性がある。図４において、ハッチングが付された部分は、検知信号ＣＯＰの値が不定であることを意味する。

図５は、本実施形態による検知信号生成回路４０の構成を示すブロック図である。

図５に示すように、検知信号生成回路４０は、オシレータ回路５１と、温度センサ５２を備えている。

オシレータ回路５１は、周期的なオシレータ信号ＴＳＥＮを自動的に生成する。オシレータ信号ＴＳＥＮは、外部クロック信号ＣＫおよび／ＣＫとは非同期である。

温度センサ５２は、オシレータ信号ＴＳＥＮに同期して温度計測を行う。計測されたチップ温度は、３ビットの検知信号ＴＥＭＰＯＰとして出力される。温度センサ５２は、温度計測が行われている期間において、状態信号ＴＳＲＥＡＤＹを活性化させる。そして、温度計測が完了し、検知信号ＴＥＭＰＯＰの値が確定すると、制御信号ＴＲＡＮが活性化する。

検知信号生成回路４０は、ラッチ回路６１〜６３と、出力制御回路５３と、ＳＲラッチ回路５４と、をさらに備える。

第１のラッチ回路６１は、制御信号ＴＲＡＮの立ち上がりエッジに同期して、検知信号ＴＥＭＰＯＰをラッチする。第１のラッチ回路６１から出力される３ビットの検知信号Ｔ１は、出力制御回路５３の第１の入力ノードに供給される。

第２のラッチ回路６２は、制御信号ＭＭＲＲ１の立ち上がりエッジに同期して、検知信号Ｔ１'をラッチする。検知信号Ｔ１'は、第１のラッチ回路６１の出力である検知信号Ｔ１を遅延回路５５によって遅延させた信号である。第２のラッチ回路６２から出力される３ビットの検知信号Ｔ２は、出力制御回路５３の第２の入力ノードに供給される。

第３のラッチ回路６３は、制御信号ＭＭＲＲ４の立ち上がりエッジに同期して、検知信号Ｔ３をラッチする。検知信号Ｔ３は、出力制御回路５３の出力信号である。第３のラッチ回路６３から出力される３ビットの検知信号ＣＯＰは、データ入出力回路２４に供給される。

出力制御回路５３は、選択信号ＭＭＲＲＦＡＳＴに基づいて、検知信号Ｔ１および検知信号Ｔ２のいずれか一方を選択し、検知信号Ｔ３として出力する。出力制御回路５３は、互いに排他的にオンする２つのトランスファゲートＧ１およびＧ２を含む。トランスファゲートＧ１およびＧ２を構成する各トランジスタのゲート電極には、選択信号ＭＭＲＲＦＡＳＴまたはその反転信号が入力される。

選択信号ＭＭＲＲＦＡＳＴがローレベルである場合は、トランスファゲートＧ１がオンし、第１のラッチ回路６１と第３のラッチ回路６３が接続される。この場合、検知信号Ｔ３は、検知信号Ｔ１と同じ信号となる。逆に、選択信号ＭＭＲＲＦＡＳＴがハイレベルである場合は、トランスファゲートＧ２がオンし、第２のラッチ回路６１と第３のラッチ回路６３が接続される。この場合、検知信号Ｔ３は、検知信号Ｔ２と同じ信号となる。

選択信号ＭＭＲＲＦＡＳＴは、選択信号生成回路であるＳＲラッチ回路５４によって生成される。ＳＲラッチ回路５４のセットノードは、制御信号ＭＭＲＲ１を受ける。ＳＲラッチ回路５４のリセットノードは、状態信号ＴＳＲＥＡＤＹを受ける。かかる構成により、状態信号ＴＳＲＥＡＤＹがローレベルである期間に、制御信号ＭＭＲＲ１がハイレベルに変化すると、選択信号ＭＭＲＲＦＡＳＴはハイレベルになる。その後、制御信号ＭＭＲＲ１がローレベルに変化すると、選択信号ＭＭＲＲＦＡＳＴはローレベルに戻る。

図６は、温度センサ５２の動作を説明するためのタイミング図である。

温度センサ５２は、周期的に活性化するオシレータ信号ＴＳＥＮに同期して動作する。図６に示す例では、オシレータ信号ＴＳＥＮの周期は１６ｍｓｅｃである。

オシレータ信号ＴＳＥＮが立ち上がると、温度センサ５２の内部信号であるアクティブ信号ＴＳＡＣＴＩＶＥが一時的にハイレベルに活性化する。アクティブ信号ＴＳＡＣＴＩＶＥがハイレベルである期間は、温度センサ５２の動作期間である。

アクティブ信号ＴＳＡＣＴＩＶＥがハイレベルになると、温度センサ５２はチップ温度を計測し、これに基づいて検知信号ＴＥＭＰＯＰの値を更新する。検知信号ＴＥＭＰＯＰの値が更新される期間においては、その値は一時的に不定となる。図６においてハッチングが付されている期間は、検知信号ＴＥＭＰＯＰの値が不定である期間である。この時、温度センサ５２は、検知信号ＴＥＭＰＯＰの値が不定であることを示す状態信号ＴＳＲＥＡＤＹをローレベルとする。

状態信号ＴＳＲＥＡＤＹがハイレベルに戻ると同時に、制御信号ＴＲＡＮがハイレベルに変化する。上述の通り、制御信号ＴＲＡＮがハイレベルに変化すると、検知信号ＴＥＭＰＯＰが第１のラッチ回路６１にラッチされる。これにより、第１のラッチ回路６１から出力される検知信号Ｔ１の値が更新される。

その後、オシレータ信号ＴＳＥＮが立ち下がると、温度センサ５２の内部で検知信号ＴＥＭＰＯＰがラッチされ、その値が固定される。但し、温度センサ５２による温度計測動作はすでに完了しているので、温度センサ５２から出力される検知信号ＴＥＭＰＯＰの値はこの時点では変化しない。

図７〜図１０は、検知信号生成回路４０の動作を説明するためのタイミング図である。

図７に示す例では、状態信号ＴＳＲＥＡＤＹがローレベルである期間と制御信号ＭＭＲＲ１がハイレベルである期間が重複していない。

具体的には、時刻ｔ１１に状態信号ＴＳＲＥＡＤＹがローレベルに変化し、時刻ｔ１２に状態信号ＴＳＲＥＡＤＹがハイレベルに戻る。その後、時刻ｔ１３に制御信号ＭＭＲＲ１がハイレベルに変化し、時刻ｔ１５に制御信号ＭＭＲＲ１がローレベルに戻る。

この場合、図５に示したＳＲラッチ回路５４は、リセット状態に維持される。このため、選択信号ＭＭＲＲＦＡＳＴはローレベルに固定されるので、出力制御回路５３は、常に検知信号Ｔ１を選択する。つまり、検知信号Ｔ３の値は、検知信号Ｔ１の値と常に一致する。

そして、時刻ｔ１４に制御信号ＭＭＲＲ４がハイレベルに変化すると、検知信号Ｔ３が第３のラッチ回路６３にラッチされ、検知信号ＣＯＰの値が更新される。

このように、図７に示す例では、検知信号Ｔ１が常に検知信号Ｔ３として用いられるため、最新の温度情報をデータ入出力回路２４に転送することができる。しかも、図７に示す条件下では、制御信号ＴＲＡＮと制御信号ＭＭＲＲ４がほぼ同時に活性化することがない。このため、不定な検知信号Ｔ３が第３のラッチ回路６３にラッチされることはない。

尚、時刻ｔ１３においては、制御信号ＭＭＲＲ１がハイレベルになるため、第２のラッチ回路６２には、遅延された検知信号Ｔ１'がラッチされる。これにより、第２のラッチ回路６２から出力される検知信号Ｔ２の値は、時刻ｔ１３において更新される。しかしながら、図７に示す条件では、選択信号ＭＭＲＲＦＡＳＴがローレベルに固定されるので、第２のラッチ回路６２から出力される検知信号Ｔ２が用いられることはない。

図８に示す例では、状態信号ＴＳＲＥＡＤＹがローレベルである期間と制御信号ＭＭＲＲ１がハイレベルである期間が重複している。

具体的には、時刻ｔ２１に状態信号ＴＳＲＥＡＤＹがローレベルに変化した後、時刻ｔ２３に状態信号ＴＳＲＥＡＤＹがハイレベルに戻る前に、時刻ｔ２２において制御信号ＭＭＲＲ１がハイレベルに変化している。その後、時刻ｔ２４に制御信号ＭＭＲＲ４がハイレベルに変化し、時刻ｔ２５に制御信号ＭＭＲＲ１，ＭＭＲＲ４がローレベルに戻る。

この場合、ＳＲラッチ回路５４は、時刻ｔ２２にてセット状態に遷移する。この状態は、時刻ｔ２５まで維持される。このため、時刻ｔ２２〜ｔ２５の期間は、選択信号ＭＭＲＲＦＡＳＴがハイレベルとなる。つまり、出力制御回路５３は、時刻ｔ２２〜ｔ２５の期間、検知信号Ｔ２を選択し、これを検知信号Ｔ３として出力する。

一方、時刻ｔ２２において制御信号ＭＭＲＲ１がハイレベルになると、第２のラッチ回路６２は、遅延された検知信号Ｔ１'をラッチする。このため、第２のラッチ回路６２から出力される検知信号Ｔ２の値は、時刻ｔ２２において更新される。

そして、時刻ｔ２４に制御信号ＭＭＲＲ４がハイレベルに変化すると、検知信号Ｔ３が第３のラッチ回路６３にラッチされ、検知信号ＣＯＰの値が更新される。

このように、図８に示す例では、検知信号Ｔ２が検知信号Ｔ３として用いられる。このため、制御信号ＴＲＡＮと制御信号ＭＭＲＲ４がほぼ同時に活性化する可能性がある条件下であっても、検知信号Ｔ１が使用されないため、不定な検知信号Ｔ３が第３のラッチ回路６３にラッチされることはない。

図９に示す例においても、状態信号ＴＳＲＥＡＤＹがローレベルである期間と制御信号ＭＭＲＲ１がハイレベルである期間が重複している。

具体的には、時刻ｔ３１に制御信号ＭＭＲＲ１がハイレベルに変化した後、時刻ｔ３５に制御信号ＭＭＲＲ１がローレベルに戻る前に、時刻ｔ３２において状態信号ＴＳＲＥＡＤＹがローレベルに変化している。その後、時刻ｔ３３に状態信号ＴＳＲＥＡＤＹがハイレベルに戻り、時刻ｔ３４に制御信号ＭＭＲＲ４がハイレベルに変化する。

この場合、ＳＲラッチ回路５４は、時刻ｔ３２にてセット状態に遷移する。この状態は、時刻ｔ３５まで維持される。このため、時刻ｔ３２〜ｔ３５の期間は、選択信号ＭＭＲＲＦＡＳＴがハイレベルとなる。つまり、出力制御回路５３は、時刻ｔ３２〜ｔ３５の期間、検知信号Ｔ２を選択し、これを検知信号Ｔ３として出力する。

一方、時刻ｔ３１において制御信号ＭＭＲＲ１がハイレベルになると、第２のラッチ回路６２は、遅延された検知信号Ｔ１'をラッチする。このため、第２のラッチ回路６２から出力される検知信号Ｔ２の値は、時刻ｔ３１において更新される。

そして、時刻ｔ３４に制御信号ＭＭＲＲ４がハイレベルに変化すると、検知信号Ｔ３が第３のラッチ回路６３にラッチされ、検知信号ＣＯＰの値が更新される。

このように、図９に示す例においても、検知信号Ｔ２が検知信号Ｔ３として用いられる。このため、制御信号ＴＲＡＮと制御信号ＭＭＲＲ４がほぼ同時に活性化する可能性がある条件下であっても、検知信号Ｔ１が使用されないため、不定な検知信号Ｔ３が第３のラッチ回路６３にラッチされることはない。

図１０に示す例においても、状態信号ＴＳＲＥＡＤＹがローレベルである期間と制御信号ＭＭＲＲ１がハイレベルである期間が重複している。

具体的には、時刻ｔ４１に制御信号ＭＭＲＲ１がハイレベルに変化した後、時刻ｔ４４に制御信号ＭＭＲＲ１がローレベルに戻る前に、時刻ｔ４３において状態信号ＴＳＲＥＡＤＹがローレベルに変化している。その後、時刻ｔ４５に状態信号ＴＳＲＥＡＤＹがハイレベルに戻る。また、時刻ｔ４２に制御信号ＭＭＲＲ４がハイレベルに変化する。

この場合、ＳＲラッチ回路５４は、時刻ｔ４４にてセット状態に遷移する。この状態は、時刻ｔ４５まで維持される。このため、時刻ｔ４４〜ｔ４５の期間は、選択信号ＭＭＲＲＦＡＳＴがハイレベルとなる。つまり、出力制御回路５３は、時刻ｔ４４〜ｔ４５の期間、検知信号Ｔ２を選択する。

しかしながら、この時点では、制御信号ＭＭＲＲ４がハイレベルに変化する時刻ｔ４２が経過している。このため、第３のラッチ回路６３には、第１のラッチ回路６１を経由した検知信号Ｔ３がラッチされることになる。つまり、第２のラッチ回路６２から出力される検知信号Ｔ２は用いられない。

このように、図１０に示す例では、検知信号Ｔ１が検知信号Ｔ３として用いられるため、最新の温度情報をデータ入出力回路２４に転送することができる。しかも、図１０に示す条件下では、制御信号ＴＲＡＮと制御信号ＭＭＲＲ４がほぼ同時に活性化することがない。このため、不定な検知信号Ｔ３が第３のラッチ回路６３にラッチされることはない。

以上説明したように、本実施形態による検知信号生成回路４０は、第１のラッチ回路６１と第３のラッチ回路６３のラッチ動作がほぼ同時となる可能性がある場合、第２のラッチ回路６２からの検知信号Ｔ２が選択される。これにより、ラッチ動作の重複によって不定な検知信号Ｔ３が第３のラッチ回路６３にラッチされることがない。

ここで、第１のラッチ回路６１と第３のラッチ回路６３のラッチ動作がほぼ同時となる可能性は、状態信号ＴＳＲＥＡＤＹおよび制御信号ＭＭＲＲ１を監視することで検出できる。つまり、状態信号ＴＳＲＥＡＤＹは、制御信号ＴＲＡＮが活性化する前の所定期間（例えば時刻ｔ１１〜ｔ１２）にローレベルとなることから、状態信号ＴＳＲＥＡＤＹがローレベルであれば、制御信号ＴＲＡＮの活性化が近いことが分かる。また、制御信号ＭＭＲＲ１は、制御信号ＭＭＲＲ４が活性化する前の所定期間（例えば時刻ｔ１３〜ｔ１４）にハイレベルとなることから、状態信号ＭＭＲＲ１がハイレベルであれば、制御信号ＭＭＲＲ４の活性化が近いことが分かる。

この点に着目し、本実施形態では、状態信号ＴＳＲＥＡＤＹがローレベルである期間に制御信号ＭＭＲＲ１がハイレベルに変化すると、出力制御回路５３が切り替えられ、検知信号Ｔ２が選択される。これにより、第１のラッチ回路６１と第３のラッチ回路６３のラッチ動作がほぼ同時となる可能性がある場合であっても、不定な検知信号Ｔ３が第３のラッチ回路６３にラッチされることはない。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、温度センサを備えた半導体装置を例に説明したが、これに限定されず、広く物理量センサを備えた半導体装置に本発明を適用することが可能である。

１０ 半導体装置
１１ クロック端子群
１２ コマンド端子群
１３ アドレス端子群
１４ データ入出力端子群
１５，１６ 電源端子群
２１ クロック入力回路
２２ コマンド入力回路
２３ アドレス入力回路
２４ データ入出力回路
２５ 内部電源発生回路
３０ タイミングジェネレータ
３１ 内部クロック発生回路
３２ コマンドデコード回路
３３ アドレス制御回路
３４ モードレジスタ
３５ メモリセルアレイ
３６ ロウデコーダ
３７ カラムデコーダ
３８ メインアンプ
３９ 論理回路
４０，４０Ｘ 検知信号生成回路
４１ 温度センサ
４２ ラッチ回路
５１ オシレータ回路
５２ 温度センサ
５３ 出力制御回路
５４ ＳＲラッチ回路
５５ 遅延回路
６１ 第１のラッチ回路
６２ 第２のラッチ回路
６３ 第３のラッチ回路
Ｇ１，Ｇ２ トランスファゲート

Claims (14)

1. 第１の制御信号の活性化期間において所定の物理量を検知し、検知信号を出力する物理量センサと、
   前記検知信号を前記第１の制御信号の非活性化に応じてラッチする第１のラッチ回路と、
   第２の制御信号に応じて前記第１のラッチ回路に保持される前記検知信号をラッチする第２のラッチ回路と、
   前記第１及び第２のラッチ回路と接続される出力制御回路と、
   を備え、
   前記出力制御回路は、前記第１の制御信号の活性化期間に第２の制御信号を受けた時に前記第２のラッチ回路にラッチされる前記検知信号を出力し、前記第１の制御信号の非活性化期間に前記第２の制御信号を受けた時に前記第１のラッチ回路に保持される前記検知信号を出力する、
   ことを特徴とする半導体装置。
2. 第３の制御信号に応じて前記出力制御回路から出力される前記検知信号をラッチする第３のラッチ回路をさらに備えることを特徴とする請求項１に記載の半導体装置。
3. 前記第３の制御信号は、前記第２の制御信号が活性化してから所定の期間が経過した後に活性化することを特徴とする請求項２に記載の半導体装置。
4. 前記第１の制御信号は、前記第２及び第３の制御信号とは非同期であることを特徴とする請求項３に記載の半導体装置。
5. オシレータ信号を生成するオシレータ回路をさらに備え、
   前記物理量センサは、前記オシレータ信号に同期して前記第１の制御信号を生成することを特徴とする請求項４に記載の半導体装置。
6. 外部から所定のコマンドが発行されたことに応答して前記第２及び第３の制御信号を生成する論理回路をさらに備えることを特徴とする請求項５に記載の半導体装置。
7. 前記物理量は温度であることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
8. 所定の物理量を検知することによって検知信号を出力する物理量センサと、
   第１の制御信号に同期して、前記物理量センサから出力される前記検知信号をラッチする第１のラッチ回路と、
   第２の制御信号に同期して、前記第１のラッチ回路から出力される前記検知信号をラッチする第２のラッチ回路と、
   第３の制御信号に同期して、前記第１又は第２のラッチ回路から出力される前記検知信号をラッチする第３のラッチ回路と、を備え、
   前記第３のラッチ回路は、前記第１の制御信号が活性化する前の所定期間内に前記第２の制御信号が活性化したことに応答して前記第２のラッチ回路から出力される前記検知信号をラッチし、前記所定期間外に前記第２の制御信号が活性化したことに応答して前記第１のラッチ回路から出力される前記検知信号をラッチすることを特徴とする半導体装置。
9. 外部から所定のコマンドが発行されたことに応答して前記第２及び第３の制御信号をこの順に活性化させる論理回路をさらに備えることを特徴とする請求項８に記載の半導体装置。
10. 前記物理量センサは、前記所定期間であることを示す状態信号を生成することを特徴とする請求項９に記載の半導体装置。
11. 前記第１の制御信号及び前記状態信号は、前記第２及び第３の制御信号とは非同期であることを特徴とする請求項１０に記載の半導体装置。
12. 前記状態信号及び前記第１の制御信号に基づき選択信号を生成する選択信号生成回路と、
    前記選択信号が第１の論理レベルである場合には前記第１のラッチ回路と前記第３のラッチ回路を接続し、前記選択信号が第２の論理レベルである場合には前記第２のラッチ回路と前記第３のラッチ回路を接続する出力制御回路と、をさらに備えることを特徴とする請求項１１に記載の半導体装置。
13. 前記選択信号生成回路は、前記第２の制御信号によってセットされ、前記状態信号によってリセットされるＳＲラッチ回路を含むことを特徴とする請求項１２に記載の半導体装置。
14. 前記物理量は温度であることを特徴とする請求項８乃至１３のいずれか一項に記載の半導体装置。

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