KR102533236B1 - 개선된 레이턴시를 갖는 메모리 장치 및 그것의 동작 방법 - Google Patents

개선된 레이턴시를 갖는 메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 발명은 메모리 장치의 동작 방법에 관한 것이다. 본 발명의 메모리 장치는 워드 라인 및 제 1 비트 라인에 연결되는 제 1 메모리 셀, 상기 워드 라인 및 제 2 비트 라인에 연결되는 제 2 메모리 셀, 그리고 상기 워드 라인을 선택하는 로우 디코더를 포함할 수 있다. 상기 로우 디코더와 상기 제 1 메모리 셀 사이의 제 1 거리는, 상기 로우 디코더와 상기 제 2 메모리 셀 사이의 제 2 거리보다 짧고, 상기 제 1 메모리 셀의 활성화 시점에 기초하여 상기 제 1 비트 라인이 선택될 수 있다. 본 발명에 따르면, 메모리 장치의 동작 속도를 향상시킬 수 있다.

Description

개선된 레이턴시를 갖는 메모리 장치 및 그것의 동작 방법{MEMORY DEVICE WITH IMPROVED LATENCY AND OPERATING METHOF THEREOF}
본 발명은 메모리 장치에 관한 것으로, 좀 더 상세하게는, 휘발성 메모리 장치의 동작 방법에 관한 것이다.
반도체 장치는 일반적으로 휘발성 메모리 장치(volatile memory device)와 불휘발성 메모리 장치(non-volatile memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 불휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용이 보존된다.
특히, DRAM (dynamic random access memory)과 같은 휘발성 메모리 장치는 빠른 리드(read) 속도 및 라이트(write) 속도를 갖는다. 따라서, DRAM 또는 DRAM 모듈은 SSD (Solid State Drive)와 같은 데이터 저장 장치 또는 컴퓨팅 시스템의 메인 메모리로 사용될 수 있다.
한편, 최근 DRAM의 대용량화 요구가 증가하고 있다.
본 발명은 앞서 설명된 기술적 과제를 해결하기 위한 것으로, 본 발명은 향상된 리드 속도 및 라이트 속도를 갖는 메모리 장치를 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 워드 라인 및 제 1 비트 라인에 연결되는 제 1 메모리 셀, 상기 워드 라인 및 제 2 비트 라인에 연결되는 제 2 메모리 셀, 그리고 상기 워드 라인을 선택하는 로우 디코더를 포함할 수 있다. 상기 로우 디코더와 상기 제 1 메모리 셀 사이의 제 1 거리는, 상기 로우 디코더와 상기 제 2 메모리 셀 사이의 제 2 거리보다 짧고, 상기 제 1 메모리 셀의 활성화 시점에 기초하여 상기 제 1 비트 라인이 선택될 수 있다.
본 발명의 실시 예에 따른 메모리 장치는, 워드 라인과 제 1 비트 라인에 연결되는 제 1 메모리 셀을 포함하는 제 1 메모리 블럭, 상기 워드 라인과 제 2 비트 라인에 연결되는 제 2 메모리 셀을 포함하는 제 2 메모리 블럭, 그리고 상기 워드 라인을 선택하는 로우 디코더를 포함할 수 있다. 상기 로우 디코더와 상기 제 1 메모리 셀 사이의 제 1 거리는, 상기 로우 디코더와 상기 제 2 메모리 셀 사이의 제 2 거리보다 짧고, 상기 제 1 메모리 셀의 활성화 시점에 기초하여 상기 제 1 비트 라인이 선택될 수 있다.
본 발명의 실시 예에 따른, 워드 라인을 통하여 로우 디코더에 연결되고, 각각 제 1 비트 라인 및 제 2 비트 라인을 통하여 컬럼 디코더에 연결되는 제 1 메모리 셀 및 제 2 메모리 셀을 포함하는 메모리 장치의 동작 방법은, 상기 로우 디코더에 의해 선택된 상기 워드 라인에 연결된 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀을 활성화하는 단계, 그리고 상기 제 1 메모리 셀의 활성화 시점에 기초하여, 상기 제 1 비트 라인 및 상기 제 2 비트 라인을 선택하는 단계를 포함할 수 있다. 상기 로우 디코더와 상기 제 1 메모리 셀 사이의 제 1 거리는, 상기 로우 디코더와 상기 제 2 메모리 셀 사이의 제 2 거리보다 짧을 수 있다.
본 발명의 실시 예에 따른 메모리 장치는 메모리 뱅크, 행 디코더, 및 열 디코더를 포함할 수 있다. 본 발명에 따르면, 향상된 리드 속도 및 라이트 속도를 갖는 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치의 일 예를 나타내는 블록도이다.
도 2는 도 1에 도시된 주변 회로를 좀 더 상세하게 나타내는 블록도이다.
도 3은 도 1에 도시된 주변 회로의 다른 예를 나타내는 블록도이다.
도 4는 도 2 및 도 3에 도시된 직렬화기의 일 예를 나타내는 블록도이다.
도 5는 도 4의 래치 회로의 일 예를 나타내는 블록도이다.
도 6은 도 1의 메모리 장치에서의 리드 동작을 설명하기 위한 타이밍도이다.
도 7은 도 2 및 도 3에 도시된 병렬화기의 일 예를 나타내는 블록도이다.
도 8은 도 1의 메모리 장치에서의 라이트 동작을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 실시 예에 따른 메모리 장치의 일 예를 나타내는 블록도이다.
도 10은 도 9의 메모리 장치에서의 리드 동작을 설명하기 위한 타이밍도이다.
도 11은 도 9의 메모리 장치에서의 리드 동작을 설명하기 위한 타이밍도이다.
도 12는 본 발명의 실시 예에 따른 메모리 장치의 일 예를 나타내는 블록도이다.
도 13은 도 12의 메모리 장치에서의 리드 동작을 설명하기 위한 타이밍도이다.
도 14는 본 발명의 실시 예에 따른 메모리 장치의 일 예를 나타내는 블록도이다.
도 15는 도 14의 메모리 장치에서의 리드 동작을 설명하기 위한 타이밍도이다.
도 16은 본 발명의 실시 예에 따른 메모리 장치의 일 예를 나타내는 블록도이다.
도 17은 도 16의 메모리 장치에서의 리드 동작을 설명하기 위한 타이밍도이다.
도 18은 본 발명의 실시 예에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 19는 본 발명의 실시 예에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 20은 본 발명의 실시 예에 따른 메모리 장치가 적용된 메모리 모듈의 일 예를 나타내는 도면이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 장치의 일 예를 나타내는 블록도이다. 도 1을 참조하면, 메모리 장치(100)는 메모리 뱅크(110), 로우 디코더(row decoder)(120), 센스 앰프(130), 컬럼 디코더(column decoder) (140), 및 주변 회로(150)를 포함할 수 있다.
메모리 뱅크(100)는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 복수의 워드 라인들(WLs) 및 복수의 비트 라인들(BLs)에 각각 연결될 수 있다. 예를 들어, 복수의 메모리 셀들은 DRAM 셀들일 수 있다. 예를 들어, 메모리 셀이 DRAM 셀인 경우, 복수의 메모리 셀들 각각은 액세스 트랜지스터와 셀 커패시터를 포함할 수 있다. 그러나, 이와 같은 메모리 셀의 구조는 예시적인 것이며, 메모리 셀의 구조는 이에 한정되지 않는다. 설명의 간략화를 위해 도면에는 제 1 메모리 셀(MC1) 및 제 2 메모리 셀(MC2)만 도시되었다. 도면에 도시된 바와 같이, 로우 디코더(120)와 제 1 메모리 셀(MC1) 사이의 거리는, 로우 디코더(120)와 제 2 메모리 셀(MC2) 사이의 거리보다 짧을 수 있다.
로우 디코더(120)는 복수의 워드 라인들(WLs)을 통하여 메모리 뱅크(110)에 연결될 수 있다. 로우 디코더(120)는 주변 회로(150)로부터 수신된 로우 어드레스(row address; RA)를 수신하여 복수의 워드 라인들(WLs) 중 적어도 하나의 워드 라인을 선택할 수 있다. 그리고, 로우 디코더(120)는 주변 회로(150)로부터 활성화 신호(ACT)를 수신하고, 선택된 적어도 하나의 워드 라인을 활성화시킬 수 있다.
센스 앰프(130)는 컬럼 디코더(140)에 의해 선택된 비트 라인의 전압을 감지하거나 증폭할 수 있다. 예를 들어, 메모리 뱅크(110)가 복수의 서브 어레이들로 구성된 경우, 센스 앰프(130)는 복수의 센스 앰프들(미도시)을 포함할 수 있다. 그리고, 복수의 센스 앰프들은 복수의 서브 어레이들을 위해 각각 제공될 수 있다.
컬럼 디코더(140)는 복수의 비트 라인들(BLs)을 통하여 메모리 뱅크(110)에 연결될 수 있다. 컬럼 디코더(140)는 주변 회로(150)로부터 컬럼 어드레스(column address)를 수신하여 복수의 비트 라인들(BLs) 중 적어도 하나의 비트 라인을 선택할 수 있다. 그리고, 컬럼 디코더(140)는 주변 회로(150)로부터 수신된 리드 명령(RD) 또는 라이트 명령(WR)에 응답하여 복수의 메모리 셀들 각각에 연결된 선택 트랜지스터(미도시)를 턴-온 시키거나 턴-오프 시킬 수 있다. 선택 트랜지스터의 턴-온 또는 턴-오프에 따라, 메모리 셀에 대한 리드 동작 또는 라이트 동작이 실행될 수 있다.
주변 회로(150)는 외부(예를 들어, 호스트 또는 메모리 컨트롤러)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있다. 주변 회로(150)는 외부로 리드 데이터(DQ)를 출력하거나, 외부로부터 라이트 데이터(DQ)를 입력 받을 수 있다. 주변 회로(150)는 수신된 커맨드(CMD) 및 어드레스(ADDR)를 이용하여 로우 어드레스(RA), 컬럼 어드레스(RA), 활성화 신호(ACT), 리드 명령(RD), 라이트 명령(WR)을 생성할 수 있다.
메모리 장치(100)에 대한 리드 동작이 실행되는 경우를 예로 들어 설명한다. 로우 어드레스(RA)에 의해 복수의 워드 라인들(WLs) 중 적어도 하나의 워드 라인이 선택되고, 선택된 워드 라인(예를 들어, WL1)은 활성화 신호(ACT)에 의해 활성화 된다. 그리고, 컬럼 어드레스(CA)에 의해 복수의 비트 라인들(BLs) 중 적어도 하나의 비트 라인(예를 들어, BL1 및 BL2)이 선택되고, 리드 명령(RD)에 의해 리드 동작이 실행된다. 다만, 도면에 도시된 바와 같이, 활성화 신호(ACT)가 제 1 메모리 셀(MC1)로 전달되는 경로(path1)와 활성화 신호(ACT)가 제 2 메모리 셀(MC2)로 전달되는 경로(path2)는 차이(d)가 있다. 이러한 경로의 차이(d)로 인하여, 워드 라인(WL1)에 연결된 메모리 셀들이 활성화되는 타이밍은 서로 다르다.
메모리 셀들이 활성화되는 타이밍의 차이로 인하여 메모리 장치(100)의 동작 속도는 더욱 느려질 수 있다. 일반적으로, 활성화 신호(ACT)의 입력에 따라 선택된 워드 라인(WL1)에 연결된 메모리 셀들이 활성화되고 기준 시간(예를 들어, ACT to internal read or write delay time; tRCD)이 경과한 후, 컬럼 디코더(140)로 컬럼 어드레스(CA) 및 리드 명령(RD)이 입력된다. 일반적으로, tRCD는 로우 디코더(120)로부터 가장 멀리 떨어진 메모리 셀(예를 들어, MC2)이 활성화된 시점을 기준으로 하여 계산된다. 즉, 로우 디코더(120)로부터 가장 멀리 떨어진 메모리 셀(예를 들어, MC2)이 활성화된 후로부터 기준 시간(즉, tRCD)이 경과한 후, 컬럼 디코더(140)로 컬럼 어드레스(CA) 및 리드 명령(RD)이 입력된다. 이는 라이트 동작의 경우에도 마찬가지이다.
그러나, 메모리 뱅크의 사이즈가 증가할수록 이러한 레이턴시가 더욱 증가하고, 이는 메모리 장치의 성능을 저하시키는 요인이 된다. 그러나 본 발명의 실시 예에 의하면, 컬럼 디코더(140)로 입력되는 컬럼 어드레스(CA), 리드 명령(RD) 또는 라이트 명령(WR)은, 로우 디코더(120)로부터 가장 멀리 떨어진 메모리 셀(예를 들어, MC2)이 활성화되는 시점을 기준으로 하지 않는다. 예를 들어, 본 발명에 따르면, 로우 디코더(120)로부터 가장 가까운 곳에 배치된 메모리 셀(예를 들어, MC1)이 활성화되는 시점으로부터 기준 시간이 경과한 후, 컬럼 디코더(140)로 컬럼 어드레스(CA), 리드 명령(RD) 또는 라이트 명령(WR)이 입력된다.
뿐만 아니라, 본 발명의 실시 예에 의하면, 리드 동작 시 메모리 뱅크(110)로부터 읽혀진 병렬화된 데이터를 직렬화 함에 있어, 선택된 워드 라인에 연결된 모든 메모리 셀로부터의 데이터 리드가 완료되기 전이라도, 리드 데이터들에 대한 직렬화가 실행될 수 있다. 유사하게, 라이트 동작 시 외부로부터 수신된 직렬화된 라이트 데이터의 수신이 완료되기 전이라도 라이트 데이터에 대한 병렬화가 실행될 수 있다. 이에 대해서는 상세하게 후술될 것이다.
도 2는 도 1에 도시된 주변 회로(150)를 좀 더 상세하게 나타내는 블록도이다. 도 2를 참조하면, 주변 회로(150)는 어드레스 버퍼(151), 액티브 컨트롤러(152), 커맨드 디코더(153), 직렬화기(154), 및 병렬화기(155)를 포함할 수 있다. 설명의 이해를 돕기 위해, 도 1 및 도 2를 참조하여 설명할 것이다.
어드레스 버퍼(151)는 외부(예를 들어, 호스트)로부터 액세스하고자 하는 메모리 셀의 어드레스(ADDR)를 수신할 수 있다. 어드레스 버퍼(151)는 수신된 어드레스(ADDR)에 기초하여 로우 어드레스(RA) 및 컬럼 어드레스(CA)를 생성할 수 있다. 생성된 로우 어드레스(RA)는 로우 디코더(120)로 전달되고, 컬럼 어드레스(CA)는 컬럼 디코더(140)로 전달될 것이다.
액티브 컨트롤러(152)는 어드레스 버퍼(151)로부터 수신된 어드레스(ADDR)와 커맨드 디코더(153)로부터 수신된 커맨드(CMD)에 기초하여 활성화 신호(ACT)를 생성할 수 있다. 활성화 신호(ACT)는 로우 디코더(120)로 전달될 것이다. 예를 들어, 본 발명에 의하면, 활성화 신호(ACT)가 제 1 워드 라인(WL1)으로 전달되어 로우 디코더(120)로부터 가장 멀리 떨어진 제 2 메모리 셀(MC2)이 활성화된 후로부터 기준 시간(즉, tRCD)이 경과한 후, 로우 어드레스(RA)가 메모리 뱅크(110)로 전달될 것이다.
커맨드 디코더(153)는 외부(예를 들어, 호스트)로부터 수신된 커맨드(CMD)를 디코딩 하여, 리드 명령(RD) 및 라이트 명령(WR) 등을 생성할 수 있다. 리드 명령(RD) 및 라이트 명령(WR)은 컬럼 디코더(140)로 전달될 것이다.
직렬화기(154)는 메모리 뱅크(110)로부터 읽혀진 리드 데이터(Read DADTA)를 직렬화할 수 있다. 직렬화된 데이터(DQ)는 DQ 패드(미도시)를 통하여 외부로 전달될 것이다.
병렬화기(155)는 외부(예를 들어, 호스트)로부터 수신된 라이트 데이터(DQ)를 병렬화할 수 있다. 병렬화된 라이트 데이터(Write DATA)는 비트 라인들을 통하여 메모리 셀들에 저장될 것이다.
비록 도면에 도시되지는 않았으나, 주변 회로(150)는 라이트 데이터를 메모리 뱅크(110)에 저장하기 위한 라이트 드라이버 회로(미도시)를 더 포함할 수 있다. 이 경우, 라이트 드라이버 회로(미도시)는 병렬화기(155)로부터 병렬화된 라이트 데이터(Write DATA)를 수신하고, 이를 메모리 뱅크(110)에 라이트 할 것이다.
본 실시 예에 따르면, 액티브 컨트롤러(152)는 활성화 신호(ACT)를 선택된 워드 라인(WL1)에 전달하고, 선택된 워드 라인(WL1)에 연결된 메모리 셀들이 활성화 될 것이다. 다만, 커맨드 디코더(153)는 로우 디코더(120)로부터 가장 멀리 떨어진 메모리 셀(예를 들어, MC2)이 활성화되는 시점에 기초하여 리드 명령(RD) 또는 라이트 명령(WR)을 컬럼 디코더(140)로 전달하지 않는다. 예를 들어, 커맨드 디코더(153)는 로우 디코더(120)로부터 가장 가까운 메모리 셀(예를 들어, MC1)이 활성화되는 시점에 기초하여 리드 명령(RD) 또는 라이트 명령(WR)을 컬럼 디코더(140)로 전달한다. 또는 커맨드 디코더(153)는 로우 디코더(120)로부터 가장 가까운 메모리 셀(예를 들어, MC1)과 로우 디코더로부터 가장 멀리 떨어진 메모리 셀(예를 들어, MC2) 사이에 배치된 어느 메모리 셀(미도시)이 활성화되는 시점에 기초하여 리드 명령(RD) 또는 라이트 명령(WR)을 컬럼 디코더(140)로 전달한다.
예를 들어, 활성화 신호(ACT)에 의해, 로우 디코더(120)로부터 가장 가까운 메모리 셀(예를 들어, MC1)이 활성화되는 시점은 메모리 제조자에 의해 미리 측정될 수 있다. 즉, 활성화 신호(ACT)가 선택된 워드 라인(예를 들어, WL1)으로 전달된 후, 리드 명령(RD) 또는 라이트 명령(WR)이 컬럼 디코더(140)로 전달되는 타이밍 역시 메모리 제조자에 의해 미리 설정될 수 있다. 일반적으로, 로우 디코더(120)로부터 가장 멀리 떨어진 메모리 셀(MC2)이 활성화된 시점부터 tRCD가 경과한 후에 컬럼 어드레스(CA) 및 리드 명령(RD)이 컬럼 디코더(140)로 전달된다. 그러나, 본 발명에 의하면, 로우 디코더(120)로부터 가장 가까운 메모리 셀(MC1)이 활성화된 시점부터 tRCD가 경과한 후에 컬럼 어드레스(CA) 및 리드 명령(RD)이 컬럼 디코더(140)로 전달된다. 따라서, 컬럼 어드레스(CA) 및 리드 명령(RD)이 전달되는 시점을 앞당길 수 있으므로, 메모리 장치(100)에 대한 리드 속도를 향상시킬 수 있다. 물론, 이는 메모리 장치(100)에 대한 라이트 동작의 경우에도 유사하게 적용된다.
본 실시 예에서는 외부로부터 수신된 커맨드(CMD)를 이용하여 주변 회로(150)에 의해 활성화 신호(ACT)가 생성되는 경우가 설명되었다. 그러나, 실시 예에 따라서, 메모리 장치(도 1 참조, 100) 외부로부터 직접 활성화 신호(ACT)가 수신될 수도 있다. 이러한 실시 예는 도 3을 통하여 설명될 것이다.
도 3은 도 1에 도시된 주변 회로(150)의 다른 예를 나타내는 블록도이다. 도 3을 참조하면, 주변 회로(150)는 어드레스 버퍼(151), 커맨드 디코더(159), 직렬화기(154) 및 병렬화기(155)를 포함할 수 있다. 어드레스 버퍼(151), 직렬화기(154), 및 병렬화기(155)의 기능은 도 2에서 설명된 것과 유사하므로, 중복되는 설명은 생략한다. 마찬가지로, 설명의 이해를 돕기 위해 도 1 및 도 3을 참조하여 설명할 것이다.
커맨드 디코더(159)는 외부(예를 들어, 호스트)로부터 커맨드(CMD) 및 활성화 신호(ACT)를 수신할 수 있다. 커맨드 디코더(159)는 수신된 활성화 신호(ACT)를 로우 디코더(도 1 참조, 120)로 전달할 수 있다. 커맨드 디코더(159)는 수신된 커맨드(CMD)를 디코딩 하여 리드 명령(RD) 및 라이트 명령(WR)을 생성할 수 있다.
도 2에서 설명된 실시 예와 유사하게, 커맨드 디코더(159)는 활성화 신호(ACT)에 의해 로우 디코더(120)로부터 가장 가까운 메모리 셀(예를 들어, MC1)이 활성화되고 tRCD가 경과한 후, 컬럼 어드레스(CA), 리드 명령(RD) 또는 라이트 명령(WR)을 컬럼 디코더(140)로 전달할 수 있다. 또는 커맨드 디코더(159)는 로우 디코더(120)로부터 가장 가까운 메모리 셀(예를 들어, MC1)과 로우 디코더(120)로부터 가장 멀리 떨어진 메모리 셀(MC2) 사이의 어느 메모리 셀(미도시)이 활성화되고 tRCD가 경과한 후, 컬럼 어드레스(CA), 리드 명령(RD) 또는 라이트 명령(WR)을 컬럼 디코더(140)로 전달할 수 있다.
이러한 구성에 의하면, 메모리 뱅크(110)의 사이즈가 커지더라도, 레이턴시의 증가에 따른 리드 동작 속도 또는 라이트 동작 속도의 감소를 방지할 수 있다.
도 4는 도 2 및 도 3에 도시된 직렬화기(154)의 일 예를 나타내는 블록도이다. 도 4를 참조하면, 직렬화기(154)는 래치 회로(156) 및 펄스 생성기(157)를 포함할 수 있다. 리드 동작 시, n개의 메모리 셀들로부터 병렬화된 데이터들(Read DATA<1:n>)이 읽혀질 것이다. 펄스 생성기(157)는 클럭(CLK)을 이용하여 n개의 펄스들을 생성할 수 있다. 클럭(CLK)은 외부로부터 수신된 클럭이거나 또는 변조된 클럭일 수 있다. 생성된 n개의 펄스들은 일정한 주기를 가지고 서로 지연되는 펄스들일 수 있다. 래치 회로(156)는 n개의 펄스들 각각과 리드 데이터(Read DATA<1:n>)를 이용하여 직렬화된 데이터(DQ)를 생성할 수 있다.
도 5는 도 4의 래치 회로를 예시적으로 나타내는 블록도이다. 도 4 및 도 5를 참조하면, 래치 회로(156)는 복수의 스위치들(SW1 내지 SWn) 및 복수의 래치들(Latch1 내지 Latchn)을 포함할 수 있다. 선택된 워드 라인의 메모리 셀들로부터 읽혀진 리드 데이터들(Read DATA1 내지 Read DATAn)은 래치들(Latch1 내지 Latchn)로 각각 입력될 수 있다. 복수의 스위치들(SW1 내지 SWn)은 펄스 생성기(157)에 의해 생성된 복수의 펄스들(Pulse<1:n>)에 의해 각각 턴-온 될 수 있다. 복수의 펄스들(Pulse<1:n>)은 일정한 주기를 가지고 순차적으로 지연되기 때문에, 복수의 스위치들(SW1 내지 SWn) 각각이 턴-온 되는 구간에 출력되는 리드 데이터들을 조합하면, 직렬화된 리드 데이터(DQ)가 생성될 수 있다. 본 도면에서는, 예시적으로 복수의 스위치들과 복수의 래치들로 구성된 래치 회로(156)가 도시되었으나, 래치 회로(156)의 구성은 이에 한정되지 않는다.
도 6은 도 1의 메모리 장치(100)에서의 리드 동작을 설명하기 위한 타이밍도이다. 설명의 간략화를 위해, 워드 라인(WL1)에는 제 1 메모리 셀(MC1)과 제 2 메모리 셀(MC2)만 연결되어 있다고 가정한다. 즉, 버스트 렝스(burst length)는 2라고 가정한다. 그리고, 설명의 이해를 돕기 위해, 도 1, 도 2, 도 4, 및 도 5를 함께 참조하여 설명한다.
호스트로부터 리드 요청이 수신되면, t0에서 로우 디코더(120)로부터 메모리 뱅크(110)로 전달된 로우 어드레스(RA)에 의해 워드 라인이 선택된다. 그리고, 선택된 워드 라인(예를 들어, WL1)으로 활성화 신호(ACT)가 전달된다. 이후, 로우 디코더(120)로부터 가장 가까운 메모리 셀(MC1)이 활성화되는 시점으로부터 기준 시간(예를 들어, tRCD)이 경과한 t1 시점에서, 컬럼 디코더(140)로 컬럼 어드레스(CA) 및 리드 명령(RD)이 전달된다. 이때, 로우 디코더(120)로부터 가장 가까운 메모리 셀(MC1)이 활성화된 시점부터 tRCD가 계산된다. 즉, 본 발명에 따르면, 리드 명령(RD) 및 컬럼 어드레스(CA)가 컬럼 디코더(140)로 입력되는 타이밍(t1)을 앞당길 수 있다. 그 결과, 메모리 장치(100)에 대한 리드 속도를 향상시킬 수 있다.
리드 명령(RD)이 컬럼 디코더(140)로 전달된 후로부터 기준 시간(internal read command to first data; tAA)이 경과한 t2 시점에서, 제 1 비트 라인(BL1)으로부터 제 1 리드 데이터(Read DATA1)가 출력된다. 제 1 메모리 셀(MC1)보다 제 2 메모리 셀(MC2)이 늦게 활성화되기 때문에, t3 시점에 제 2 비트 라인(BL2)으로부터 제 2 리드 데이터(Read DATA2)가 출력된다. 즉, 제 1 비트 라인(BL1)과 제 2 비트 라인(BL2) 사이의 거리(d)로 인하여 출력되는 타이밍의 차이(즉, skewed timing)이 존재한다. 따라서, 메모리 뱅크(110)의 사이즈가 증가할수록 스큐 타이밍은 더욱 증가할 것이고, 이는 리드 동작 속도의 감소를 초래한다.
그러나, 본 발명에 따르면 워드 라인(WL1)의 모든 메모리 셀들로부터 리드 데이터가 읽혀진 후에, 리드 데이터들이 직렬화 되지 않는다. 예를 들어, t2에서, 직렬화기(154)는 제 1 리드 데이터(Read DATA1)가 출력되자마자, 제 1 리드 데이터(Read DATA1)와 제 1 펄스(Pulse1)를 이용하여 제 1 리드 데이터(Read DATA1)를 직렬화할 수 있다. 그리고, t2에서, 직렬화기(154)는 제 2 리드 데이터(Read DATA2)가 출력되자마자, 제 2 리드 데이터(Read DATA2)와 제 2 펄스(Pulse2)를 이용하여 제 2 리드 데이터(Read DATA1)를 직렬화할 수 있다. 직렬화된 데이터들은 DQ1로써 직렬화기(154)로부터 출력될 것이다. 예를 들어, 직렬화된 데이터는 DQ 패드(미도시)를 통하여 메모리 장치(100) 외부로 출력될 것이다.
이러한 동작 방식에 따라, 매 리드 데이터가 출력되는 순간에 직렬화를 수행하여 직렬화된 리드 데이터(DQ1)를 생성함으로써, 스큐 타이밍의 증가에 따른 리드 속도의 감소를 방지할 수 있다.
도 7은 도 2 및 도 3에 도시된 병렬화기(155)의 구성을 나타내는 블록도이다. 도 7을 참조하면, 병렬화기(155)는 펄스 생성기(157) 및 데이터 정렬 회로(158)를 포함할 수 있다. 라이트 동작 시, 외부로부터 수신된 직렬화된 라이트 데이터(DQ)는 데이터 정렬 회로(158)로 입력될 수 있다. 펄스 생성기(157)는 클럭(CLK)을 이용하여 n개의 펄스들을 생성할 수 있다. 생성된 n개의 펄스들은 일정한 주기를 가지고 서로 지연되는 펄스들일 수 있다. 데이터 정렬 회로(158)는 n개의 펄스들과 라이트 데이터(DQ)를 이용하여 병렬화된 데이터(Write DATA<1:n>)를 생성할 수 있다. 예를 들어, 병렬화된 데이터(Write DATA<1:n>)는 선택된 워드 라인의 메모리 셀들에 저장될 수 있다.
도 8은 도 1의 메모리 장치(100)에서의 라이트 동작을 설명하기 위한 타이밍도이다. 설명의 간략화를 위해, 워드 라인(WL1)에는 제 1 메모리 셀(MC1)과 제 2 메모리 셀(MC2) 만 연결되어 있고, 버스트 렝스는 2라고 가정한다. 그리고, 설명의 이해를 돕기 위해, 도 1, 도 2, 및 도 7을 함께 참조하여 설명한다.
호스트로부터 라이트 요청이 수신되면, t0에서 로우 디코더(120)로부터 메모리 뱅크(110)로 전달된 로우 어드레스(RA)에 의해 워드 라인이 선택된다. 그리고, 선택된 워드 라인(WL1)으로 활성화 신호(ACT)가 전달된다. 이후, 로우 디코더(120)로부터 가장 가까운 메모리 셀(MC1)이 활성화되는 시점으로부터 기준 시간(예를 들어, tRCD이 경과한 t1에서, 컬럼 디코더(140)로 컬럼 어드레스(CA) 및 라이트 명령(WR)이 전달된다. 따라서, 로우 디코더(120)로부터 가장 가까운 메모리 셀(MC1)이 활성화된 시점부터 tRCD가 계산된다. 이에 따라, 라이트 명령(WR) 및 컬럼 어드레스(CA)가 컬럼 디코더(140)로 입력되는 타이밍을 앞당길 수 있다. 그 결과, 메모리 장치(100)에 대한 라이트 속도를 향상시킬 수 있다.
뿐만 아니라, 본 발명에 따르면, 외부로부터 라이트 데이터(DQ1)의 수신이 완료되기 전이라도 라이트 데이터(DQ1)에 대한 병렬화가 실행될 수 있다. 예를 들어, 라이트 명령(RD)이 로우 디코더(140)로 전달된 후로부터 기준 시간(예를 들어, CAS Write Latency; CWL)가 경과한 t2에서, 병렬화기(155)는 라이트 데이터(DQ1)와 펄스 생성기에 의해 생성된 제 1 펄스(Pulse1)를 이용하여 제 1 라이트 데이터(Write DATA1)를 생성할 수 있다. 그리고, t3에서, 병렬화기(155)는 라이트 데이터(DQ1)와 펄스 생성기에 의해 생성된 제 2 펄스(Pulse2)를 이용하여 제 2 라이트 데이터(Write DATA2)를 생성할 수 있다. 제 1 라이트 데이터(Write DATA1)와 제 2 라이트 데이터(Write DATA2)는 제 1 메모리 셀(MC1)과 제 2 메모리 셀(MC2)에 각각 저장될 수 있다.
도면을 참조하면, 제 1 비트 라인(BL1)과 제 2 비트 라인(BL2) 사이의 거리(d)에 기인하는 활성화 타이밍의 차이로 인하여, 라이트 데이터들이 메모리 셀들에 각각 저장되는 타이밍의 차이(즉, skewed timing)가 존재한다. 따라서, 메모리 뱅크(110)의 사이즈가 증가할수록 스큐 타이밍은 더욱 증가할 것이고, 이는 라이트 동작 속도의 감소를 초래한다. 그러나, 앞서 설명된 라이트 방법과 같이, 라이트 데이터(DQ1)가 수신되자마자 병렬화를 수행함으로써, 스큐 타이밍의 증가에 따른 라이트 속도의 감소를 방지할 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 장치를 나타내는 블록도이다. 도 9를 참조하면, 메모리 장치(200)는 메모리 뱅크(210), 로우 디코더(220), 센스 앰프(230), 컬럼 디코더 회로(240), 및 주변 회로(250)를 포함할 수 있다.
메모리 뱅크(210)는 제 1 메모리 블록(BLK1) 및 제 2 메모리 블록(BLK2)을 포함할 수 있다. 센스 앰프(220)는 제 1 센스 앰프(SA1) 및 제 2 센스 앰프(SA2)를 포함할 수 있다. 컬럼 디코더 회로(240)는 제 1 컬럼 디코더(CD1) 및 제 2 컬럼 디코더(CD2)를 포함할 수 있다. 메모리 뱅크(210)가 두 개의 블록으로 나누어지고, 각각의 블록을 위한 센스 앰프와 컬럼 디코더가 제공된다는 것을 제외하고는, 기본적인 구성은 도 1에서 설명된 것과 유사하므로, 중복되는 설명은 생략한다.
제 1 메모리 블록(BLK1)에 대한 리드 동작 및 라이트 동작을 위해 제 1 센스 앰프(SA1)는 제 1 메모리 블록(BLK1)에 연결될 수 있다. 제 1 컬럼 디코더(CD1)는 비트 라인들(BLs)을 통하여 제 1 메모리 블록(BLK1)에 연결될 수 있으며, 글로벌 입출력 라인들(GIOs)을 통하여 주변 회로(250)에 연결될 수 있다. 유사하게, 제 2 메모리 블록(BLK2)에 대한 리드 동작 및 라이트 동작을 위해 제 2 센스 앰프(SA2)는 제 2 메모리 블록(BLK2)에 연결될 수 있다. 제 2 컬럼 디코더(CD2)는 비트 라인들(BLs)을 통하여 제 2 메모리 블록(BLK2)에 연결될 수 있으며, 글로벌 입출력 라인들(GIOs)을 통하여 주변 회로(250)에 연결될 수 있다.
제 1 메모리 셀(MC1) 내지 제 4 메모리 셀(MC4)은 제 1 워드 라인(WL1)에 연결될 수 있다. 그리고, 제 1 메모리 셀(MC1) 내지 제 4 메모리 셀(MC4)은 제 1 비트 라인(BL1) 내지 제 4 비트 라인(BL4)에 각각 연결될 수 있다.
주변 회로(250)는, 도 2 또는 도 3에 도시된 것과 같이, 어드레스 버퍼, 액티브 컨트롤러, 커맨드 디코더, 직렬화기, 및 병렬화기를 포함할 수 있다. 주변 회로(250)의 구성은 도 2 또는 도 3에 도시된 것과 실질적으로 동일하거나 유사하므로 중복되는 설명은 생략한다.
도면에 표시된 음영 처리된(shaded) 화살표는 리드 동작에서의 커맨드 및 리드 데이터의 흐름을 나타낸다. 좀 더 상세하게 설명하면, 제 1 경로(path1) 및 제 2 경로(path2)는 활성화 신호(ACT)가 제 1 메모리 셀(MC1) 및 제 3 메모리 셀(MC3)로 전달되는 경로를 나타낸다. 그리고, 제 3 경로(path3)는 제 1 메모리 셀(MC1)로부터 읽혀진 데이터가 회부로 전달되는 경로를 나타내며, 제 4 경로(path4)는 제 3 메모리 셀(MC3)로부터 읽혀진 데이터가 회부로 전달되는 경로를 나타낸다. 도시의 간략화를 위해, 제 2 메모리 셀(MC2) 및 제 4 메모리 셀(MC4)에 대한 경로는 생략되었다.
메모리 장치(200)에 대한 리드 동작 시, 활성화 신호(ACT)에 의해 제 1 메모리 셀(MC1) 내지 제 4 메모리 셀(MC4)이 활성화되는 타이밍은 서로 다르다. 뿐만 아니라, 제 1 메모리 셀(MC1) 내지 제 4 메모리 셀(MC4) 각각으로부터 읽혀진 리드 데이터가 출력되는 경로의 길이도 서로 다르다. 따라서, 가장 빨리 활성화되는 메모리 셀을 기준으로 하여 리드 명령(RD)을 컬럼 디코더 회로(240)에 전달한다면, 리드 속도를 향상시킬 수 있다. 뿐만 아니라, 메모리 셀들로부터 읽혀진 리드 데이터를 직렬화할 때, 각각의 비트 라인으로부터 데이터가 읽혀질 때마다 데이터를 래치 한다면, 리드 속도를 더욱 향상시킬 수 있다. 도 9에 도시된 실시 예와 같이, 복수의 메모리 블록이 하나의 로우 디코더에 연결된 경우의 리드 동작에 대해서는 도 10 및 도 11을 통하여 상세하게 설명한다.
도 10은 도 9의 메모리 장치(200)에서의 리드 동작을 설명하기 위한 타이밍도이다. 설명의 간략화를 위해, 워드 라인(WL1)에는 제 1 메모리 셀(MC1) 내지 제 4 메모리 셀(MC4) 만 연결되어 있다고 가정한다. 본 실시 예에서는, 버스트 렝스(burst length)가 2인 경우의 리드 동작에 대해 설명될 것이다. 그리고, 설명의 이해를 돕기 위해, 도 2 및 도 9를 함께 참조하여 설명한다.
호스트로부터 리드 요청이 수신되면, t0에서 로우 어드레스(RA)에 의해 제 1 워드 라인(WL1)이 선택된다. 그리고, t0에서, 선택된 워드 라인(WL1)에 연결된 메모리 셀들을 활성화시키는 활성화 신호(ACT)가 제 1 워드 라인(WL1)으로 전달된다. 이때, 제 1 메모리 셀(MC1)은 가장 빨리 활성화될 것이며, 제 4 메모리 셀(MC4)은 가장 늦게 활성화될 것이다.
일반적인 메모리 장치에서와 같이, 모든 메모리 셀들이 활성화된 시점을 기준으로 하여 리드 명령(RA)을 컬럼 디코더(240)로 전달한다면, 메모리 뱅크(210)의 사이즈가 커질수록 리드 속도는 감소할 것이다. 따라서, 본 발명에 의하면, 커맨드 디코더(도 2 참조, 153)는 로우 디코더(220)로부터 가장 멀리 떨어진 메모리 셀(예를 들어, MC4)이 활성화되는 타이밍을 기준으로 리드 명령(RA)을 컬럼 디코더(240)로 전달하지 않는다. 예를 들어, 커맨드 디코더(153)는 로우 디코더(220)로부터 가장 가까운 메모리 셀(예를 들어, MC1)이 활성화될 때(t0)부터 기준 시간(예를 들어, tRCD)이 경과한 t1에, 리드 명령(RA)을 컬럼 디코더(240)로 전달한다. 따라서, 일반적인 경우보다 컬럼 어드레스(CA) 및 리드 명령(RD)이 입력되는 시점을 앞당김으로써, 메모리 장치(200)의 리드 속도를 향상시킬 수 있다.
리드 명령(RD)이 컬럼 디코더(240)로 전달된 시점(t1)으로부터 기준 시간(예를 들어, tAA)이 경과한 후, 메모리 셀들로부터 데이터가 읽혀질 수 있다. 가장 먼저 제 1 메모리 셀(MC1)로부터 제 1 리드 데이터(Read DATA1)가 읽혀질 것이며, 가장 늦게 제 4 메모리 셀(MC4)로부터 제 4 리드 데이터(Read DATA4)가 읽혀질 것이다.
이때, 제 1 리드 데이터(Read DATA1)와 제 3 리드 데이터(Read DATA3) 리드 데이터가 DQ1을 구성하도록 직렬화가 수행되고, 제 2 리드 데이터(Read DATA2)와 제 4 리드 데이터(Read DATA4)가 DQ2를 구성하도록 직렬화가 수행된다. 다만, 제 1 리드 데이터(Read DATA1)가 직렬화기(154)로 출력되는 경로의 길이 내지 제 4 리드 데이터(Read DATA4)가 직렬화기(154)로 출력되는 경로의 길이는 서로 다를 수 있기 때문에, 직렬화기(154)로부터 출력되는 DQ1과 DQ2의 싱크는 미세하게나마 일치하지 않을 수 있다. 이 경우, DQ1과 DQ2의 싱크를 일치시키기 위한 출력 버퍼(미도시)가 더 구비될 수 있다. 도시의 명확화를 위해, 도면에는 DQ1과 DQ2의 싱크가 일치하는 것으로 도시되었다.
직렬화기에 의해 직렬화가 수행되는 것은 앞선 실시 예에서 설명되었으므로, 상세한 설명은 생략한다. 이러한 방법에 의하여, 메모리 셀들로부터 모든 리드 데이터들이 읽혀지기 전이라 하더라도, 직렬화 동작이 실행될 수 있다. 그 결과, 메모리 장치(200)에 대한 리드 동작 속도는 더욱 향상될 수 있다.
도 11은 도 9의 메모리 장치(200)에서의 리드 동작을 설명하기 위한 타이밍도이다. 본 실시 예에서는, 도 10의 경우와 달리, 버스트 렝스(burst length)가 4인 경우의 리드 동작에 대해 설명될 것이다. 그리고, 설명의 이해를 돕기 위해, 도 2 및 도 9를 함께 참조하여 설명한다.
본 실시 예에서, 컬럼 어드레스(RA)와 리드 명령(RD)이 컬럼 디코더(240)로 전달되는 시점은, 컬럼 디코더(240)로부터 가장 멀리 떨어진 메모리 셀(MC4)이 활성화되는 시점이 아닌, 다른 메모리 셀이 활성화되는 시점을 기준으로 하여 설정된다. 예를 들어, 컬럼 어드레스(RA)와 리드 명령(RD)이 컬럼 디코더(240)로 전달되는 시점은 가장 가까운 메모리 셀(MC1)이 활성화되는 시점을 기준으로 하여 설정된다. 그 결과, 리드 명령(RD) 및 컬럼 어드레스(CA)가 컬럼 디코더(240)로 입력되는 타이밍(즉, t1)은 좀 더 앞당겨질 수 있다.
제 1 메모리 셀(MC1)이 활성화되는 시점(즉, t0)으로부터 기준 시간이 경과한 후, t1에서 컬럼 어드레스(RA)와 리드 명령(RD)이 컬럼 디코더(240)로 전달된다. 다만, 도 10의 실시 예와는 달리 본 실시 예에서는, 제 1 워드 라인(WL1)에 연결된 메모리 셀들로부터 읽혀진 데이터들이 하나의 DQ를 구성하기 때문에, 제 1 메모리 셀(MC1) 내지 제 4 메모리 셀(MC4)로부터 순차적으로 리드 데이터들(Read DATA1 내지 Read DATA4)이 읽혀진다. 즉, 제 1 리드 데이터(Read DATA1)가 읽혀지는 시점부터 제 4 리드 데이터(Read DATA4)가 읽혀지는 시점까지의 시간인 스큐 타이밍은 t3-t2이다.
주변 회로(250)의 직렬화기(도 2 참조, 154)는 병렬화된 리드 데이터들(Read DATA1 내지 Read DATA4)을 순차적으로 래치 하여 직렬화된 DQ1을 생성할 수 있다. 직렬화기에 의해 직렬화가 수행되는 것은 앞선 실시 예들에서 설명되었으므로, 상세한 설명은 생략한다.
도 10에서 설명된 실시 예와 도 11에서 설명된 실시 예는 도 9에 도시된 메모리 장치를 기초로 하고 있는바, 본 발명의 메모리 장치(200)는 버스트 렝스를 달리하여 다양한 형태의 리드 모드에서 동작할 수 있다. 본 발명의 메모리 장치는 메모리 뱅크의 사이즈, 배드 블록의 존재 유무, 시스템 리소스 등 다양한 요소를 고려하여 다양한 리드 모드에서 동작할 수 있으므로, 메모리 장치의 성능을 더욱 향상시킬 수 있다.
그리고, 도 10 및 도 11에서는 메모리 장치(200)에 대한 리드 동작이 설명되었다. 앞서 설명된 메모리 장치의 동작 방법은 라이트 동작의 경우에도 유사하게 적용될 수 있다. 예를 들어, 호스트로부터 라이트 요청이 수신된 경우, 주변 회로(250)의 커맨드 디코더(도 2 참조, 153)는 수신된 커맨드(CMD)와 어드레스(ADDR)를 이용하여 로우 어드레스(RA) 및 활성화 신호(ACT)를 생성하고, 이를 로우 디코더(220)로 전달할 수 있다. 커맨드 디코더는 로우 디코더(220)로부터 가장 가까운 메모리 셀(MC1)이 활성화되고 tRCD가 경과한 후, 컬럼 어드레스(CA) 및 라이트 명령(WR)을 컬럼 디코더(250)로 전달할 수 있다. 즉, 컬럼 어드레스(CA) 및 라이트 명령(WR)이 입력되는 시점을 앞당길 수 있기 때문에, 라이트 속도가 향상될 수 있다. 뿐만 아니라, 라이트 데이터가 수신되자마자 병렬화기(도 2 참조, 155)는 병렬화 동작을 실행하기 때문에, 스큐 타이밍의 증가에 따른 라이트 속도의 감소를 방지할 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 장치를 나타내는 블록도이다. 도 12를 참조하면, 메모리 장치(300)는 메모리 뱅크(310), 로우 디코더(320), 센스 앰프(330), 컬럼 디코더 회로(340), 및 주변 회로(350)를 포함할 수 있다.
메모리 뱅크(310)는 제 1 메모리 블록(BLK1) 및 제 2 메모리 블록(BLK2)을 포함할 수 있다. 예시적으로, 제 1 메모리 블록(BLK1)은 64개의 비트 라인들에 연결된 메모리 셀들을 포함하는 것으로 도시되었다. 그리고, 제 1 워드 라인(WL1)에 연결된 메모리 셀들 중 로우 디코더(320)로부터 가장 가까운 메모리 셀은 제 1 메모리 셀(MC1)이며, 가장 먼 메모리 셀은 제 64 메모리 셀(MC64)이다. 제 2 메모리 블록(BLK2)도 제 1 메모리 블록(BLK1)과 유사한 구조를 가지며, 도시의 간략화를 위해 메모리 셀들은 생략되었다.
센스 앰프(330)는 제 1 센스 앰프(SA1) 및 제 2 센스 앰프(SA2)를 포함할 수 있다. 제 1 센스 앰프(SA1)는 제 1 메모리 블록(BLK1)에 대한 리드 또는 라이트 동작을 위해 제공될 수 있으며, 제 2 센스 앰프(SA2)는 제 1 메모리 블록(BLK2)에 대한 리드 또는 라이트 동작을 위해 제공될 수 있다.
컬럼 디코더 회로(340)는 제 1 컬럼 디코더(CD1) 및 제 2 컬럼 디코더(CD2)를 포함할 수 있다. 제 1 컬럼 디코더(CD1)는 제 1 메모리 블록(BLK1)에 연결된 비트 라인들(BLs)을 선택하기 위해 제공될 수 있으며, 제 2 컬럼 디코더(CD2)는 제 2 메모리 블록(BLK2)에 연결된 비트 라인들(BLs)을 선택하기 위해 제공될 수 있다.
이상 설명된 것을 제외하고는, 기본적인 구성은 도 1에서 설명된 것과 유사하다. 그러므로, 중복되는 설명은 생략한다.
본 실시 예와 같이 하나의 로우 디코더(320) 양쪽에 메모리 블록들(BLK1, BLK2)이 배치되고, 메모리 블록들(BLK1, BLK2)이 하나의 메모리 뱅크(310)를 구성하는 경우, 커맨드(CMD) 및 어드레스(ADDR)가 입력되는 패드(미도시)와 DQ가 입출력되는 패드(미도시)는 대개 주변 회로(250)의 중앙 부근에 배치될 수 있다. 따라서, 활성화 신호(ACT)가 메모리 셀들로 전달되는 경로들(예를 들어, path1 및 path2) 뿐만 아니라, 메모리 셀들로부터 데이터가 출력되는 경로들(예를 들어, path3 및 path4)도 서로 다를 수 있다. 이는 라이트 동작의 경우도 마찬가지이다.
도 13은 도 12의 메모리 장치(300)에서의 리드 동작을 설명하기 위한 타이밍도이다. 본 실시 예에서는, 버스트 렝스(burst length)는 8인 경우의 리드 동작이 설명될 것이다. 예시적으로, 비트 라인들(BL1, BL9, BL17, BL25, BL33,BL41, BL49, BL57)에 연결된 메모리 셀들로부터 읽혀진 데이터를 이용하여 DQ1을 생성하는 것이 설명될 것이다. 설명의 이해를 돕기 위해, 도 2 및 도 12를 함께 참조하여 설명한다.
호스트로부터의 리드 요청에 따라, t0에서, 로우 어드레스(RA) 및 활성화 신호(ACT)가 제 1 메모리 블록(BLK1)으로 입력될 수 있다. 로우 어드레스(RA)에 제 1 의해 워드 라인(WL1)이 선택되고, 제 1 워드 라인(WL1)으로 활성화 신호(ACT1)가 입력될 것이다. 예를 들어, 로우 어드레스(RA)는 호스트로부터의 리드 요청에 따라 주변 회로(350)의 어드레스 버퍼(도 2 참조, 151)에 의해 생성될 수 있다. 예를 들어, 활성화 신호(ACT)는 호스트로부터의 리드 요청에 따라 주변 회로(350)의 액티브 컨트롤러(도 2 참조, 152)에 의해 생성되거나, 또는 도 3의 경우와 같이 호스트로부터 직접 수신될 수 있다.
활성화 신호(ACT)에 의해 제 1 메모리 셀(MC1)이 활성화된 시점(즉, t0)으로부터 기준 시간(즉, tRCD)이 경과한 후, 어드레스 버퍼(151)에 의해 생성된 컬럼 어드레스(CA)와 리드 명령(RD)이 제 1 컬럼 디코더(CD1)로 전달된다. 로우 디코더(320)로부터 가장 멀리 떨어진 제 64 메모리 셀(MC64)이 활성화된 시점이 아니라, 제 1 메모리 셀(MC1)이 활성화된 시점을 기준으로 하여 리드 명령(RD)을 제 1 컬럼 디코더(CD1)로 전달하기 때문에, 리드 명령(RD)이 전달되는 타이밍을 앞당길 수 있다. 즉, 메모리 장치(300)의 리드 속도가 향상될 수 있다.
t2에서, 각각의 메모리 셀들로부터 리드 데이터들이 읽혀질 수 있다. 제 1 메모리 셀(MC1)이 DQ 패드(미도시)로부터 가장 가깝기 때문에, 제 1 비트 라인(BL1)에 연결된 제 1 메모리 셀(MC1)로부터 제 1 리드 데이터(Read DATA1)가 가장 먼저 출력될 것이다. 반면, 제 57 비트 라인(BL57)에 연결된 제 57 메모리 셀(MC57)로부터 제 57 리드 데이터(Read DATA57)가 가장 나중에 출력될 것이다.
직렬화기(154)는 모든 리드 데이터들이 읽혀지기 전이라도 DQ1을 생성할 수 있다. 일반적인 리드 동작에 의하면, 메모리 셀들로부터 모든 리드 데이터들이 읽혀진 후에 직렬화가 실행된다. 즉, 스큐 타이밍만큼 리드 동작이 지연될 것이다. 그러나, 직렬화기(154)는 제 1 리드 데이터(Read DATA1)가 메모리 셀로부터 출력되자마자 직렬화를 수행한다. 리드 데이터들에 대한 직렬화는 앞선 실시 예들에서 설명되었으므로, 상세한 설명은 생략한다. 그 결과, 스큐 타이밍만큼 줄어든 리드 시간으로 인하여, 메모리 장치(300)에 대한 리드 속도가 더욱 향상될 수 있다.
도면에서는 DQ1과 관련된 리드 동작이 도시되었으나, 나머지 메모리 셀들로부터 읽혀진 리드 데이터들에 대해서도 유사한 동작이 실행될 수 있다. 예를 들어, DQ2는 비트 라인들(BL2, BL10, BL18, BL26, BL34, BL42, BL50, BL58)에 연결된 메모리 셀들로부터 읽혀진 리드 데이터들로부터 생성될 것이다. 유사하게, DQ8은 비트 라인들(BL8, BL16, BL24, BL32, BL40, BL48, BL56, BL64)에 연결된 메모리 셀들로부터 읽혀진 리드 데이터들로부터 생성될 것이다.
그리고, 본 도면에서는 메모리 장치(300)에 대한 리드 동작이 설명되었으나, 본 발명의 사상은 라이트 동작에도 유사하게 적용될 수 있다. 이는 앞서 라이트 동작과 관련된 실시 예들을 통해 설명된 것과 유사하므로, 상세한 설명은 생략한다.
도 14는 본 발명의 실시 예에 따른 메모리 장치를 나타내는 블록도이다. 메모리 장치(400)는 메모리 뱅크(410), 로우 디코더(420), 센스 앰프(430), 컬럼 디코더 회로(440), 및 주변 회로(450)를 포함할 수 있다.
메모리 뱅크(410)는 제 1 메모리 블록(BLK1) 내지 제 8 메모리 블록(BLK8)을 포함할 수 있다. 제 1 메모리 블록(BLK1) 내지 제 4 메모리 블록(BLK4)은 로우 디코더(420)의 한 편에 배치되며, 제 5 메모리 블록(BLK5) 내지 제 8 메모리 블록(BLK8)은 로우 디코더(420)의 다른 한 편에 배치될 수 있다. 제 1 메모리 블록(BLK1) 내지 제 8 메모리 블록(BLK8)의 용량은 서로 동일할 수 있다. 예를 들어, 각각의 블록의 비트 라인들의 개수를 서로 동일할 수 있다. 제 1 워드 라인(WL1)은 제 1 메모리 블록(BLK1) 내지 제 4 메모리 블록(BLK4)의 메모리 셀들에 연결될 수 있다. 도면에는 하나의 메모리 블록에 두 개의 비트 라인이 도시되었으나, 서로 인접한 두 비트 라인들 사이에는 복수의 비트 라인들이 더 배치될 수 있다. 설명의 편의를 위해 제 1 비트 라인(BL1) 내지 제 8 비트 라인(BL8)으로 도시되었다.
로우 디코더(420)는 복수의 워드 라인들(WLs)을 통하여 제 1 메모리 블록들(BLK1) 내지 제 8 메모리 블록(BLK8)에 연결될 수 있다. 도면에 도시된 바와 같이, 로우 디코더(420)는 메모리 블록들의 중앙에 배치될 수 있다. 센스 앰프(430)는 제 1 센스 앰프(SA1) 내지 제 8 센스 앰프(SA8)를 포함할 수 있다. 컬럼 디코더 회로(440)는 제 1 컬럼 디코더(CD1) 내지 제 8 컬럼 디코더(CD8)를 포함할 수 있다. 로우 디코더(420) 내지 주변 회로(450)의 동작 및 구성은 앞서 설명된 실시 예들과 유사하므로, 중복되는 설명은 생략한다.
도 14에 도시된 실시 예와 같이 메모리 뱅크(410)의 용량이 상대적으로 대용량인 경우에도 본 발명이 적용 가능하다. 예를 들어, 제 1 메모리 블록(BLK1) 내지 제 4 메모리 블록(BLK4)으로부터 읽혀진 리드 데이터들로부터 복수의 DQ들이 생성될 수 있다. 예를 들어, 복수의 DQ들 중, DQ1은 비트 라인들(BL1 내지 BL8)에 연결된 메모리 셀들로부터 읽혀진 데이터들로 구성될 수 있다. 예를 들어, 비트 라인들(BL1 내지 BL8)에 연결된 메모리 셀들로부터 읽혀진 데이터들이 서로 일정한 주기를 두고 순차적으로 지연될 수 있도록 하기 위해, 데이터가 읽혀지는 비트 라인들 중 서로 인접한 비트 라인들 사이의 거리는 대체로 비슷할 수 있다. 예를 들어, BL1과 BL2 사이의 거리는 BL4과 BL5 사이의 거리와 대체로 비슷할 수 있다.
도 15는 도 14의 메모리 장치(400)에서의 리드 동작을 설명하기 위한 타이밍도이다. 본 실시 예에서는, 버스트 렝스(burst length)가 8인 경우의 리드 동작이 설명될 것이다. 그리고, 비트 라인들(BL1 내지 BL8)에 연결된 메모리 셀들로부터 읽혀진 데이터를 이용하여 DQ1을 생성하는 것이 설명될 것이다. 설명의 이해를 돕기 위해, 도 14를 함께 참조하여 설명한다.
t0에서, 활성화 신호(ACT)에 의해 제 1 워드 라인(WL1)에 연결된 메모리 셀들이 활성화될 것이다. 일반적인 경우와 달리, 본 발명에 의하면 제 1 비트 라인에 연결된 메모리 셀들이 활성화되는 시점부터 tRCD가 계산된다. 따라서, 일반적인 경우보다 컬럼 디코더(440)로 컬럼 어드레스(CA)와 리드 명령(RD)이 입력되는 시점(t1)이 빨라진다.
그리고, t2에서 메모리 셀들로부터 리드 데이터들(Read DATA1 내지 Read DATA8)이 읽혀진다. 일반적인 경우와는 달리, 로우 디코더(420)로부터 가장 가까운 메모리 셀로부터 리드 데이터(Read DATA1)가 읽혀지자마자 직렬화가 실행된다. 도면에 도시된 바와 같이, 직렬화된 데이터(DQ1)는 메모리 블록들(BLK1 내지 BLK4)로부터 읽혀진 리드 데이터들로 구성될 수 있다. 일반적인 리드 동작에 의하면, 메모리 뱅크(410)의 용량이 증가할수록 스큐 타이밍이 길어지므로, 메모리 장치(400)에 대한 리드 동작 속도가 느려지는 문제가 있다. 그러나, 이러한 동작 방법에 의하면, 메모리 뱅크(410)의 용량에 관계없이 리드 동작 속도를 일정하게 유지시킬 수 있다. 비록 본 실시 예에서는 리드 동작에 대해서만 설명되었으나, 본 발명의 사상은 라이트 동작에 대해서도 유사하게 적용될 수 있다. 따라서 상세한 설명은 생략한다.
도 16은 본 발명의 실시 예에 따른 메모리 장치를 나타내는 블록도이다. 메모리 장치(500)는 메모리 뱅크(510), 로우 디코더(520), 센스 앰프(530), 컬럼 디코더 회로(540), 및 주변 회로(550)를 포함할 수 있다.
본 실시 예에서, 제 1 메모리 블록(BLK1)과 제 2 메모리 블록(BLK2)의 용량은 동일하다. 좀 더 구체적으로, 제 1 메모리 블록(BLK1)에 연결된 비트 라인들의 개수와 제 2 메모리 블록(BLK2)에 연결된 비트 라인들의 개수는 동일할 수 있다. 제 3 메모리 블록(BLK1)의 용량은 제 1 메모리 블록(BLK1)의 용량의 2배일 수 있다. 좀 더 구체적으로, 제 3 메모리 블록(BLK3)에 연결된 비트 라인들의 개수는 제 1 메모리 블록(BLK1)에 연결된 비트 라인들의 개수의 2배일 수 있다. 제 4 메모리 블록(BLK4)의 용량은 제 1 메모리 블록(BLK1)의 용량의 4배일 수 있다. 좀 더 구체적으로, 제 4 메모리 블록(BLK4)에 연결된 비트 라인들의 개수는 제 1 메모리 블록(BLK1)에 연결된 비트 라인들의 개수의 4배일 수 있다. 메모리 블록의 용량을 제외하고, 메모리 장치(500)의 구성 요소는 도 14에 도시된 메모리 장치(400)와 유사하므로, 중복되는 설명은 생략한다.
도 16에 도시된 실시 예와 같이, 메모리 뱅크(510)의 용량이 상대적으로 대용량이고, 로우 디코더(520)로부터 멀어질수록 메모리 블록의 용량이 2배씩 증가하는 경우에도 본 발명이 적용 가능하다. 예를 들어, 제 1 메모리 블록(BLK1) 내지 제 4 메모리 블록(BLK4)으로부터 읽혀진 리드 데이터들로부터 복수의 DQ들이 생성될 수 있다. 예를 들어, 복수의 DQ들 중, DQ1은 비트 라인들(BL1 내지 BL8)에 연결된 메모리 셀들로부터 읽혀진 데이터들로 구성될 수 있다. 예를 들어, 비트 라인들(BL1 내지 BL8)에 연결된 메모리 셀들로부터 읽혀진 데이터들이 서로 일정한 주기를 두고 순차적으로 지연될 수 있도록 하기 위해, 데이터가 읽혀지는 비트 라인들 중 서로 인접한 비트 라인들 사이의 거리는 대체로 비슷할 수 있다.
도 17은 도 16의 메모리 장치(500)에서의 리드 동작을 설명하기 위한 타이밍도이다. 본 타이밍도는 도 15에서 설명된 것과 유사하므로 중복되는 설명은 생략한다. 다만, 직렬화된 리드 데이터(DQ1)를 구성하는 비트들은 각각의 메모리 블록의 비트 라인들의 개수에 비례함을 알 수 있다. 즉, DQ1을 구성하는 비트들 중 제 1 메모리 블록(BLK1) 내지 제 4 메모리 블록(BLK4)으로부터 읽혀진 비트들의 비율은 1:1:2:4이다. 그리고, 비록 본 실시 예에서는 리드 동작에 대해서만 설명되었으나, 본 발명은 라이트 동작에 대해서도 유사하게 적용될 수 있다. 따라서 상세한 설명은 생략한다.
도 18은 본 발명의 실시 예에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다. 예를 들어, 메모리 장치에 대한 리드 동작이 설명될 것이다. 설명의 이해를 돕기 위해 도 1, 도 2, 및 도 6을 함께 참조하여 설명한다.
S110 단계에서, 선택된 워드 라인에 연결된 제 1 메모리 셀 및 제 2 메모리 셀이 활성화될 것이다. 예를 들어, 워드 라인은 로우 디코더에 의해 선택될 수 있다. 예를 들어, 로우 디코더와 제 1 메모리 셀 사이의 제 1 거리는, 로우 디코더와 제 2 메모리 셀 사이의 제 2 거리보다 짧을 수 있다.
S120 단계에서, 제 1 메모리 셀이 활성화되는 시점에 기초하여 제 1 메모리 셀에 연결된 제 1 비트 라인 및 제 2 메모리 셀에 연결된 제 2 비트 라인이 선택될 수 있다. 예를 들어, 제 1 비트 라인 및 제 2 비트 라인은 컬럼 디코더로 입력된 컬럼 어드레스에 의해 선택될 수 있다. 다만, 본 발명의 실시 예에 의하면, 제 1 메모리 셀이 활성화되고 기준 시간(즉, tRCD)이 경과한 후에, 제 1 비트 라인 및 제 2 비트 라인이 선택될 수 있다. 즉, 제 1 비트 라인 및 제 2 비트 라인이 선택되는 타이밍을 앞당김으로써, 메모리 장치에 대한 리드 속도를 향상시킬 수 있다.
S130 단계에서, 제 1 메모리 셀로부터 제 1 리드 데이터가 읽혀질 수 있으며, 제 2 메모리 셀로부터 제 2 리드 데이터가 읽혀질 수 있다. 예를 들어, 컬럼 디코더로 입력된 리드 명령(RD)에 의해, 제 1 비트 라인 및 제 2 비트 라인에 연결된 선택 트랜지스터들이 턴-되거나 턴-오프 될 수 있다.
S140 단계에서, 제 1 리드 데이터 및 제 2 리드 데이터가 직렬화될 수 있다. 다만, 직렬화기로 제 2 리드 데이터가 수신 완료되기 전에 직렬화가 실행될 수 있다. 모든 리드 데이터들의 수신이 완료되기 전에 직렬화가 실행되기 때문에 리드 속도가 향상될 수 있다.
도 19는 본 발명의 실시 예에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다. 예를 들어, 메모리 장치에 대한 라이트 동작이 설명될 것이다. 설명의 이해를 돕기 위해 도 1, 도 2, 및 도 8을 함께 참조하여 설명한다.
메모리 장치에 대한 리드 동작 또는 라이트 동작을 실행하기 위해서는, 일단 워드 라인을 선택하고, 선택된 워드 라인에 연결된 메모리 셀들이 활성화되어야 한다. 즉, 본 실시 예의 S210 단계 및 S220 단계는, 도 18에서 설명된 S110 단계 및 S120 단계와 실질적으로 동일하다. 따라서, 중복되는 설명은 생략한다.
S230 단계에서, 호스트로부터 라이트 데이터가 수신될 수 있다. 예를 들어, 직렬화된 라이트 데이터(DQ1)는 주변 회로의 병렬화기로 수신될 수 있다.
S240 단계에서, 라이트 데이터가 병렬화될 수 있다. 다만, 본 발명에 의하면, 라이트 데이터의 수신이 완료되기 전에 병렬화가 수행될 수 있다. 즉, 라이트 데이터가 수신되자마자, 병렬화 동작에 의해, 제 1 메모리 셀에 저장될 제 1 라이트 데이터가 생성될 수 있다. 이후, 순차적으로 제 2 메모리 셀에 저장될 제 2 라이트 데이터가 생성될 수 있다. 라이트 데이터의 수신이 완료되기 전에 병렬화가 수행되기 때문에 라이트 속도가 향상될 수 있다.
도 20은 본 발명의 실시 예에 따른 메모리 장치가 적용된 메모리 모듈의 일 예를 나타내는 도면이다. 메모리 모듈(1000)은 레지스터 클럭 드라이버(Register Clock Driver; RCD)(1100) 복수의 메모리 장치들(1200) 및 복수의 데이터 버퍼들(1300)을 포함할 수 있다. 예를 들어, 복수의 메모리 장치들(1200) 각각은 DRAM일 수 있다.
도 20을 참조하면, 메모리 모듈(1000)의 중앙 부근에 레지스터 클럭 드라이버(1100)가 배치될 수 있다. 레지스터 클럭 드라이버(1100)의 양측에 메모리 장치들(1200)이 배치될 수 있다. 그리고, 레지스터 클럭 드라이버(1100)의 양측에 데이터 버퍼들(1300)이 배치될 수 있다. 그러나, 메모리 모듈(1000)을 구성하는 구성요소들의 배치는 이에 한정되지 않는다.
레지스터 클럭 드라이버(1100)는 메모리 모듈(1000)의 전반적인 동작을 제어할 수 있다. 레지스터 클럭 드라이버(1100)는 호스트로부터 커맨드(CMD) 및 어드레스(ADDR)를 입력 받아 메모리 장치들(1200) 각각에 전달할 수 있다.
메모리 장치들(1200) 각각은 본 발명의 실시 예에 따라 동작하도록 구현될 수 있다. 예를 들어, 메모리 장치들 각각(1200)에서의 tRCD는, 호스트로부터의 리드 요청 또는 라이트 요청에 따라 로우 디코더로부터 가장 가까운 메모리 셀이 활성화되고 tRCD가 경과한 시점부터 계산될 수 있다. 그리고, 리드 동작 시 로우 디코더로부터 가장 가까운 메모리 셀로부터 데이터가 읽혀지자마자 직렬화가 수행될 수 있다. 유사하게, 호스트로부터 라이트 데이터가 수신되자마자 병렬화가 수행될 수 있다. 이러한 구성에 의하여 메모리 모듈(1000)에 대한 리드 속도 및 라이트 속도가 향상될 수 있다.
데이터 버퍼들(1300)은 메모리 장치들(1200)에 연결될 수 있다. 데이터 버퍼들(1300)은 메모리 모듈(1000)이 외부와 교환하는 데이터(DQ)를 임시로 저장할 수 있다. 예를 들어, 데이터 버퍼들(1300)은 호스트로부터 리드 데이터를 수신하고, 이를 메모리 장치들(1200)로 전달할 수 있다. 데이터 버퍼들(1300)은 메모리 장치들(1200)로부터 읽혀진 라이트 데이터를 호스트로 전달할 수 있다.
데이터 버퍼들(1300)은 DDR (Double Data Rate) 인터페이스 규격에 적합하도록 구현될 수 있다. 예를 들어, 데이터 버퍼들(1300) 각각은 8개의 데이터 신호들과 2개의 데이터 스트로브(Strobe) 신호들이 입출력 되도록 구현될 수 있다. 예를 들어, 데이터 버퍼들(1300) 각각은 듀얼 포트 SRAM (Static Random Access Memory)으로 구현될 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
100: 메모리 장치
110: 메모리 뱅크
120: 로우 디코더
130: 센스 앰프
140: 컬럼 디코더
150: 주변 회로
151: 어드레스 버퍼
152: 액티브 컨트롤러
153: 커맨드 디코더
154: 직렬화기
155: 병렬화기
156: 래치 회로
157: 펄스 생성기
158: 데이터 정렬 회로

Claims (20)

  1. 워드 라인 및 제 1 비트 라인에 연결되는 제 1 메모리 셀;
    상기 워드 라인 및 제 2 비트 라인에 연결되는 제 2 메모리 셀;
    상기 워드 라인을 선택하는 로우 디코더;
    외부로부터 수신된 어드레스에 기초하여 상기 워드 라인을 선택하기 위한 로우 어드레스, 및 상기 제 1 비트 라인과 상기 제 2 비트 라인을 선택하기 위한 컬럼 어드레스를 생성하는 어드레스 버퍼;
    상기 제 1 메모리 셀을 활성화시키는 활성화 신호를 생성하는 액티브 컨트롤러;
    외부로부터 수신된 커맨드에 기초하여 리드 명령 또는 라이트 명령을 생성하는 커맨드 디코더; 그리고
    상기 컬럼 어드레스를 이용하여 상기 제 1 비트 라인을 선택하는 컬럼 디코더를 포함하되,
    상기 로우 디코더와 상기 제 1 메모리 셀 사이의 제 1 거리는, 상기 로우 디코더와 상기 제 2 메모리 셀 사이의 제 2 거리보다 짧고,
    상기 제 1 메모리 셀의 활성화 시점에 기초하여 상기 제 1 비트 라인이 선택되는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 비트 라인은 상기 제 1 메모리 셀이 활성화되는 시점으로부터 기준 시간이 경과한 후에 선택되는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 메모리 셀은 외부로부터 수신되거나 또는 액티브 컨트롤러에 의해 생성된 활성화 신호에 의해 활성화되는 메모리 장치.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 1 메모리 셀로부터 읽혀진 제 1 리드 데이터 및 상기 제 2 메모리 셀로부터 읽혀진 제 2 리드 데이터를 직렬화하는 직렬화기를 더 포함하되,
    상기 직렬화기는 상기 제 2 리드 데이터의 수신이 완료되기 전에 상기 제 1 리드 데이터를 출력하는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 직렬화기는:
    상기 제 1 리드 데이터 및 상기 제 2 리드 데이터를 수신하는 래치; 그리고
    상기 직렬화기가 상기 제 1 리드 데이터 및 상기 제 2 리드 데이터를 이용하여 상기 직렬화된 리드 데이터를 생성하는데 사용되는 복수의 펄스들을 생성하는 펄스 생성기를 포함하는 메모리 장치.
  7. 제 1 항에 있어서,
    외부로부터 수신된 라이트 데이터를 병렬화하는 병렬화기를 더 포함하되,
    상기 병렬화기는, 상기 제 2 메모리 셀에 저장될 제 2 라이트 데이터가 생성되기 전에, 상기 라이트 데이터를 병렬화하여 상기 제 1 메모리 셀에 저장될 제 1 라이트 데이터를 생성하는 메모리 장치.
  8. 제 7 항에 있어서,
    상기 병렬화기는:
    상기 병렬화기가 상기 라이트 데이터를 이용하여 상기 제 1 라이트 데이터 및 상기 제 2 라이트 데이터를 생성하는데 사용되는 복수의 펄스들을 생성하는 펄스 생성기; 그리고
    상기 제 1 라이트 데이터 및 상기 제 2 라이트 데이터를 정렬하는 데이터 정렬 회로를 포함하는 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제 1 메모리 셀은 상기 워드 라인에 연결된 메모리 셀들 중 상기 로우 디코더로부터 가장 가까운 곳에 배치되는 메모리 장치.
  10. 제 1 항에 있어서,
    상기 제 1 메모리 셀 및 상기 제 2 메모리 셀은 DRAM (dynamic random access memory) 셀인 메모리 장치.
  11. 워드 라인과 제 1 비트 라인에 연결되는 제 1 메모리 셀을 포함하는 제 1 메모리 블록;
    상기 워드 라인과 제 2 비트 라인에 연결되는 제 2 메모리 셀을 포함하는 제 2 메모리 블록;
    상기 워드 라인을 선택하는 로우 디코더; 그리고
    상기 제 1 메모리 셀로부터 읽혀진 제 1 리드 데이터 및 상기 제 2 메모리 셀로부터 읽혀진 제 2 리드 데이터를 직렬화하는 직렬화기를 포함하되,
    상기 로우 디코더와 상기 제 1 메모리 셀 사이의 제 1 거리는, 상기 로우 디코더와 상기 제 2 메모리 셀 사이의 제 2 거리보다 짧고,
    상기 제 1 메모리 셀의 활성화 시점에 기초하여 상기 제 1 비트 라인이 선택되고,
    상기 직렬화기는 상기 제 2 리드 데이터의 수신이 완료되기 전에 상기 제 1 리드 데이터를 출력하는 메모리 장치.
  12. 제 11 항에 있어서
    상기 제 2 메모리 블록에 연결된 비트 라인들의 개수는 상기 제 1 메모리 블록에 연결된 비트 라인들의 개수의 보다 많은 메모리 장치.
  13. 제 11 항에 있어서,
    외부로부터 수신된 어드레스에 기초하여 상기 워드 라인을 선택하기 위한 로우 어드레스, 및 상기 제 1 비트 라인을 선택하기 위한 제 1 컬럼 어드레스 및 상기 제 2 비트 라인을 선택하기 위한 제 2 컬럼 어드레스를 생성하는 어드레스 버퍼;
    활성화 신호를 생성하는 액티브 컨트롤러;
    외부로부터 수신된 커맨드에 기초하여 리드 명령 또는 라이트 명령을 생성하는 커맨드 디코더;
    상기 제 1 컬럼 어드레스를 이용하여 상기 제 1 비트 라인을 선택하는 제 1 컬럼 디코더; 그리고
    상기 제 2 컬럼 어드레스를 이용하여 상기 제 2 비트 라인을 선택하는 제 2 컬럼 디코더를 더 포함하는 메모리 장치.
  14. 삭제
  15. 제 11 항에 있어서,
    외부로부터 수신된 라이트 데이터를 병렬화하는 병렬화기를 더 포함하되,
    상기 병렬화기는, 상기 제 2 메모리 셀에 저장될 제 2 라이트 데이터가 생성되기 전에, 상기 라이트 데이터를 병렬화하여 상기 제 1 메모리 셀에 저장될 제 1 라이트 데이터를 생성하는 메모리 장치.
  16. 워드 라인을 통하여 로우 디코더에 연결되고, 각각 제 1 비트 라인 및 제 2 비트 라인을 통하여 컬럼 디코더에 연결되는 제 1 메모리 셀 및 제 2 메모리 셀을 포함하는 메모리 장치의 동작 방법에 있어서:
    상기 로우 디코더에 의해 선택된 상기 워드 라인에 연결된 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀을 활성화하는 단계;
    상기 제 1 메모리 셀의 활성화 시점에 기초하여, 상기 제 1 비트 라인 및 상기 제 2 비트 라인을 선택하는 단계;
    상기 컬럼 디코더로 입력된 리드 명령에 따라 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀로부터 제 1 리드 데이터 및 제 2 리드 데이터를 읽는 단계; 그리고
    직렬화기를 이용하여 상기 제 1 리드 데이터 및 상기 제 2 리드 데이터를 직렬화하는 단계를 포함하되,
    상기 로우 디코더와 상기 제 1 메모리 셀 사이의 제 1 거리는, 상기 로우 디코더와 상기 제 2 메모리 셀 사이의 제 2 거리보다 짧고,
    상기 제 1 리드 데이터는 상기 제 2 리드 데이터의 수신이 완료되기 전에 상기 직렬화기로부터 출력되는 메모리 장치의 동작 방법.
  17. 삭제
  18. 제 16 항에 있어서,
    상기 컬럼 디코더로 입력된 라이트 명령에 따라 외부로부터 라이트 데이터를 수신하는 단계; 그리고
    병렬화기를 이용하여 상기 라이트 데이터를 병렬화하는 단계를 포함하되,
    상기 제 1 메모리 셀에 저장될 제 1 라이트 데이터는, 상기 제 2 메모리 셀에 저장될 제 2 라이트 데이터가 생성되기 전에, 상기 병렬화기로부터 출력되는 메모리 장치의 동작 방법.
  19. 제 16 항에 있어서,
    상기 제 1 메모리 셀은 상기 라인에 연결된 메모리 셀들 중 상기 로우 디코더로부터 가장 가까운 곳에 배치되는 메모리 장치의 동작 방법.
  20. 제 16 항에 있어서,
    상기 제 1 메모리 셀 및 상기 제 2 메모리 셀은 DRAM (dynamic random access memory) 셀인 메모리 장치의 동작 방법.
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