CN112712838A - 读操作电路、半导体存储器和读操作方法 - Google Patents

读操作电路、半导体存储器和读操作方法 Download PDF

Info

Publication number
CN112712838A
CN112712838A CN201911021459.9A CN201911021459A CN112712838A CN 112712838 A CN112712838 A CN 112712838A CN 201911021459 A CN201911021459 A CN 201911021459A CN 112712838 A CN112712838 A CN 112712838A
Authority
CN
China
Prior art keywords
data
global bus
read
identification
read data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911021459.9A
Other languages
English (en)
Other versions
CN112712838B (zh
Inventor
张良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Storage Technology Shanghai Co ltd
Original Assignee
Changxin Storage Technology Shanghai Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Storage Technology Shanghai Co ltd filed Critical Changxin Storage Technology Shanghai Co ltd
Priority to CN201911021459.9A priority Critical patent/CN112712838B/zh
Priority to EP20879148.3A priority patent/EP3886101A4/en
Priority to PCT/CN2020/097351 priority patent/WO2021077775A1/zh
Priority to US17/240,976 priority patent/US11875053B2/en
Publication of CN112712838A publication Critical patent/CN112712838A/zh
Application granted granted Critical
Publication of CN112712838B publication Critical patent/CN112712838B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本申请实施例至少提供一种读操作电路，包括：数据判断模块，从存储块中读出读取数据，并根据读取数据中为高的数据的位数，确定是否翻转读取数据，以输出供全局总线传输的全局总线数据和供翻转标识信号线传输的翻转标识数据；数据接收模块，根据翻转标识数据，确定是否翻转全局总线数据，以输出缓存数据；并串转换电路，对缓存数据进行并串转换，以生成DQ端口的输出数据；预充电模块，将全局总线的初始态设置为低。本申请实施例的技术方案可以实现在Precharg下拉架构的全局总线上传输“0”的数据较多，从而可以减少内部全局总线翻转次数，大幅压缩电流，降低功耗。

Description

读操作电路、半导体存储器和读操作方法
技术领域
本申请涉及半导体存储器技术领域，尤其涉及一种读操作电路、半导体存储器和读操作方法。
背景技术
本部分旨在为权利要求书中陈述的本申请的实施例提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。
半导体存储器包括静态随机存取存储器(Static Random-Access Memory，简称SRAM)、动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)、同步动态随机存取内存(Synchronous Dynamic Random Access Memory，简称SDRAM)、只读存储器(Read-Only Memory，简称ROM)、闪存等。
在固态技术协会(Joint Electron Device Engineering Council，JEDEC)的DRAM协议中，对DRAM的速度、省电都有具体要求。如何使DRAM更省电的同时，亦能保证信号的完整性以及数据传输和存储的可靠性，是行业内亟待解决的问题。
申请内容
本申请实施例提供一种读操作电路、半导体存储器和读操作方法，以解决或缓解现有技术中的一项或更多项技术问题。
第一方面，本申请实施例提供一种读操作电路，应用于半导体存储器，半导体存储器包括DQ端口和存储块，读操作电路包括：
数据判断模块，连接于存储块，用于从存储块中读出读取数据，并根据读取数据中为高的数据的位数，确定是否翻转读取数据，以输出供全局总线传输的全局总线数据和供翻转标识信号线传输的翻转标识数据；
数据接收模块，与全局总线和翻转标识信号线连接，用于根据翻转标识数据，确定是否翻转全局总线数据，以输出缓存数据；
并串转换电路，连接于数据接收模块和DQ端口之间，用于对缓存数据进行并串转换，以生成DQ端口的输出数据；
数据缓冲模块，通过全局总线连接于存储块；
预充电模块，连接于预充电信号线，用于将全局总线的初始态设置为低。
在一种实施方式中，数据判断模块用于在读取数据中为高的数据的位数大于预设值的情况下，将读取数据的翻转数据作为全局总线数据输出，并将翻转标识数据置为高；以及在读取数据中为高的数据的位数小于等于预设值的情况下，将原始的读取数据作为全局总线数据输出，并将翻转标识数据置为低。
在一种实施方式中，读取数据和全局总线数据均被划分为M组，翻转标识数据为M位，M位翻转标识数据与M组读取数据一一对应，并且M位翻转标识数据与M组全局总线数据一一对应，其中，M为大于1的整数。
在一种实施方式中，每组读取数据为N位，其中，N为大于1的整数，数据判断模块用于在输入的一组读取数据中为高的数据的位数大于N/2的情况下，将输入的一组读取数据的翻转数据作为对应的一组全局总线数据输出，并将输入的一组读取数据对应的一位翻转标识数据置为高；以及在输入的一组读取数据中为高的数据的位数小于等于N/2的情况下，将输入的一组读取数据作为对应的一组全局总线数据输出，并将输入的一组读取数据对应的一位翻转标识数据置为低。
在一种实施方式中，数据判断模块包括：
数据判断单元，数据判断单元的输入端连接于存储块，数据判断单元的输出端与翻转标识信号线连接，数据判断单元用于在读取数据中为高的数据的位数大于预设值的情况下，将翻转标识数据置为高；以及在读取数据中为高的数据的位数小于等于预设值的情况下，将翻转标识数据置为低；
数据选择器，数据选择器的输入端连接于数据判断单元，用于通过数据判断单元接收读取数据，数据选择器的输入端还通过翻转标识信号线接收翻转标识数据，数据选择器的输出端与全局总线连接，数据选择器用于在翻转标识数据为高的情况下，将读取数据的翻转数据作为全局总线数据输出；以及在翻转标识数据为低的情况下，将原始的读取数据作为全局总线数据输出。
在一种实施方式中，数据选择器包括多个数据选择单元，数据选择单元包括：
第一反相器，第一反相器的输入端通过翻转标识信号线接收翻转标识数据；
第二反相器，第二反相器的输入端连接于数据判断单元，用于从数据判断单元接收读取数据；
第一传输门，第一传输门的输入端连接于第二反相器的输出端，第一传输门的输出端与全局总线连接，用于输出全局总线数据，第一传输门的反控制端连接于第一反相器的输出端，第一传输门的正控制端通过翻转标识信号线接收翻转标识数据；
第二传输门，第二传输门的输入端连接于数据判断单元，用于从数据判断单元接收读取数据，第二传输门的输出端与全局总线连接，用于输出全局总线数据，第二传输门的反控制端通过翻转标识信号线接收翻转标识数据，第二传输门的正控制端连接于第一反相器的输出端。
在一种实施方式中，数据接收模块用于在翻转标识数据为高的情况下，将全局总线数据的翻转数据作为缓存数据输出；以及在翻转标识数据为低的情况下，将原始的全局总线数据作为缓存数据输出。
在一种实施方式中，数据接收模块包括多个数据接收单元，数据接收单元包括：
第三反相器，第三反相器的输入端通过翻转标识信号线接收翻转标识数据；
第四反相器，第四反相器的输入端通过全局总线接收全局总线数据；
第三传输门，第三传输门的输入端连接于第四反相器的输出端，第三传输门的输出端与并串转换电路连接，用于向并串转换电路输出缓存数据，第三传输门的反控制端连接于第三反相器的输出端，第三传输门的正控制端通过翻转标识信号线接收翻转标识数据；
第四传输门，第四传输门的输入端通过全局总线接收全局总线数据，第四传输门的输出端与并串转换电路连接，用于向并串转换电路输出缓存数据，第四传输门的反控制端通过翻转标识信号线接收翻转标识数据，第四传输门的正控制端连接于第三反相器的输出端。
在一种实施方式中，数据缓冲模块包括多个PMOS晶体管，PMOS晶体管的栅极连接于存储块，PMOS晶体管的漏极连接于全局总线；以及预充电模块包括多个NMOS晶体管和多个保持电路，NMOS晶体管的栅极连接于预充电信号线，NMOS晶体管的漏极连接于全局总线，保持电路的输入和输出端连接于全局总线。
第二方面，本申请实施例提供一种半导体存储器，包括DQ端口、存储块以及以上任一项的读操作电路。
第三方面，本申请实施例提供一种读操作方法，应用于半导体存储器，半导体存储器包括DQ端口和存储块，读操作方法包括：
将全局总线的初始态设置为低；
从存储块中读出读取数据；
根据读取数据中为高的数据的位数，确定是否翻转读取数据，以输出供全局总线传输的全局总线数据和供翻转标识信号线传输的翻转标识数据；
根据翻转标识数据，确定是否翻转全局总线数据，以输出缓存数据；
对缓存数据进行并串转换，以生成DQ端口的输出数据。
在一种实施方式中，根据读取数据中为高的数据的位数，确定是否翻转读取数据，以输出供全局总线传输的全局总线数据和供翻转标识信号线传输的翻转标识数据，包括：
在读取数据中为高的数据的位数大于预设值的情况下，将读取数据的翻转数据作为全局总线数据输出，并将翻转标识数据置为高；
在读取数据中为高的数据的位数小于等于预设值的情况下，将原始的读取数据作为全局总线数据输出，并将翻转标识数据置为低。
在一种实施方式中，根据读取数据中为高的数据的位数，确定是否翻转读取数据，以输出供全局总线传输的全局总线数据和供翻转标识信号线传输的翻转标识数据，包括：
将读取数据划分为M组，其中，每组读取数据为N位，M和N均为大于1的整数；
在输入的一组读取数据中为高的数据的位数大于N/2的情况下，将输入的一组读取数据的翻转数据作为对应的一组全局总线数据输出，并将输入的一组读取数据对应的一位翻转标识数据置为高；
在输入的一组读取数据中为高的数据的位数小于等于N/2的情况下，将输入的一组读取数据作为对应的一组全局总线数据输出，并将输入的一组读取数据对应的一位翻转标识数据置为低。
本申请实施例采用上述技术方案，可以实现在Precharge Low(下拉)架构的全局总线上传输为“0”的数据较多，从而可以减少内部全局总线翻转次数，大幅压缩电流，降低功耗。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本申请进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本申请公开的一些实施方式，而不应将其视为是对本申请范围的限制。
图1示意性地示出了本实施例一种实施方式的半导体存储器部分结构的框图；
图2示意性地示出了本实施例另一种实施方式的半导体存储器部分结构的框图；
图3示意性地示出了本实施例一种实施方式的数据缓冲模块和预充电模块的电路图(对应于一个存储块)；
图4示意性地示出了本实施例一种实施方式的数据缓冲模块和预充电模块的电路图(对应于多个存储块)；
图5示意性地示出了本实施例一种实施方式的数据判断模块的框图；
图6示意性地示出了本实施例一种实施方式的数据选择单元的框图；
图7示意性地示出了本实施例一种实施方式的数据接收模块的框图
图8示意性的实录了本实施例一种实施方式的数据接收单元的框图；
图9示意性地示出了本实施例一种实施方式的读操作方法的流程图。
附图标记说明：
20：半导体存储器；
21：并串转换电路；
22：数据缓冲模块；
23：数据判断模块；
24：DQ端口；
25：数据接收模块；
26：存储块；
27：预充电模块；
221：PMOS管；
222：NMOS管；
223：保持电路；
231：数据判断单元；
232：数据选择器；
232′：数据选择单元；
232A：第一反相器；
232B：第二反相器；
232C：第一传输门；
232D：第二传输门；
250：数据接收单元；
251：第三反相器；
252：第四反相器；
253：第三传输门；
254：第四传输门。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的实施例；相反，提供这些实施例使得本申请将全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。
图1示意性地示出了本实施例一种实施方式的半导体存储器部分结构的框图。如图1所示，半导体存储器20包括DQ端口24、存储块(Bank)26以及读操作电路。其中，读操作电路包括全局总线(Global Bus)、翻转标识(Flag)信号线、数据判断模块23、数据缓冲模块(Data Buffer)22、数据接收模块25以及并串转换电路21。在一种实施方式中，半导体存储器20为DRAM，如第四代双倍速率同步动态随机存储器(Double Data Rate SDRAM 4，简称DDR4)。
在一个示例中，如图1所示，一次激活(Active)命令打开唯一指定的存储块26，读操作也只能针对一个存储块26进行。也就是说，当八个存储块26(即Bank<7:0>)中有一个Bank工作的时候，其他Bank不工作。通过读操作电路，存储块26中的读取数据D<127:0>通过DQ端口24输出8位输出数据DQ<7:0>。需要说明的是，存储块26的数量、每个存储块26的数据位数以及DQ端口24的数据位数和数量，本实施例不作限定。例如：DQ端口24也可以为一个，用作输出16位输出数据；DQ端口24也可以为两个，即每个DQ端口24用作输出8位输出数据。
例如，如图2所示，输出数据DQ<7:0>通过上述的一个读操作电路对一组存储块Bank<7:0>执行读操作而得到；输出数据DQ<15:8>通过上述的另一个读操作电路对另一组存储块Bank<15:8>执行读操作而得到。相应地，与DQ<15:8>对应的八个存储块26(即Bank<15:8>)中，当有一个Bank工作的时候，其他Bank不工作。
半导体存储器20为阵列式结构，各单元结构可以相同，但因输入的数据不同，各单元输出的数据可能不同。下面以其中一个存储块为例，介绍本实施例的读操作电路。
数据判断模块23连接于存储块26，用于从存储块26中读出读取数据，如D<127:0>，并根据读取数据中为高的数据的位数，确定是否翻转读取数据，以输出供全局总线传输的全局总线数据和供Flag信号线传输的Flag数据。其中，数据为高可以是数据等于“1”，数据为“低”可以是数据等于“0”。数据的翻转可以理解为从“0”变为“1”，或者，从“1”变为“0”。数据线或信号线的翻转可以理解为高电平变为低电平，或低电平变为高电平。
在一种实施方式中，数据判断模块23用于在读取数据中为高的数据的位数大于预设值的情况下，将读取数据的翻转数据作为全局总线数据输出，并将Flag数据置为高；以及在读取数据中为高的数据的位数小于等于预设值的情况下，将原始的读取数据作为全局总线数据输出，并将Flag数据置为低。
在一个示例中，多位读取数据没有被分组，即Flag数据可以为一位。在一个示例中，多位读取数据可以被分组。例如：在一种实施方式中，读取数据和全局总线数据均被划分为M组，Flag数据为M位，M位Flag数据与M组读取数据一一对应，并且M位Flag数据与M组全局总线数据一一对应，其中，M为大于1的整数。
进一步地，每组读取数据可以为N位，其中，N为大于1的整数，数据判断模块23用于在输入的一组读取数据中为高的数据的位数大于N/2的情况下，将输入的一组读取数据的翻转数据作为对应的一组全局总线数据输出，并将输入的一组读取数据对应的一位Flag数据置为高；以及在输入的一组读取数据中为高的数据的位数小于等于N/2的情况下，将输入的一组读取数据作为对应的一组全局总线数据输出，并将输入的一组读取数据对应的一位Flag数据置为低。
例如：读取数据D<127:0>被划分为16组，每组读取数据为8位，每组读取数据与一位Flag数据对应。相应地，Flag数据为16位，如Flag<15:0>。全局总线数据D1′<127:0>相应也会被划分为16组。每一位Flag数据与一组全局总线数据对应。对于一组读取数据D<127:120>，如果D<127:120>中等于“1”的位数大于4位，则对应的Flag<15>＝1，输出的一组全局总线数据D1′<120:127>等于D<127:120>的翻转数据；如果读取数据中等于“1”的位数小于等于4位，则对应的Flag<15>＝0，输出的一组全局总线数据D1′<120:127>即为D<127:120>。
于是，当Flag<15>＝1时，从数据判断模块23输出的全局总线数据D1′<127：120>为存储块26(如Bank0)的读取数据D<127:120>的翻转数据；当Flag<15>＝0时，从数据判断模块23输出的全局总线数据D1′<127：120>即为存储块26(如Bank0)的读取数据D<127:120>，即读取数据D1′<127:120>＝D<127:120>。类似地，当Flag<1>＝1时，从数据判断模块23输出的全局总线数据D1′<15:8>为存储块26(如Bank0)的读取数据D<15:8>的翻转数据；当Flag<1>＝0时，从数据判断模块23输出的全局总线数据D1′<15:8>即为存储块26(如Bank0)的读取数据D<15:8>，即全局总线数据D1′<15:8>＝D<15:8>。当Flag<0>＝1时，从数据判断模块23输出的全局总线数据D1′<7:0>为存储块26(如Bank0)的读取数据D<7:0>的翻转数据；当Flag<0>＝0时，从数据判断模块23输出的全局总线数据D1′<7：0>即为存储块26(如Bank0)的读取数据D<7:0>，即全局总线数据D1′<7:0>＝D<7:0>。
在一个示例中，全局总线为多根且被划分为M(M为大于1的整数)组，每根全局总线传输一位全局总线数据。例如：全局总线为128根，128根全局总线分为16组。全局总线<0>传输全局总线数据D1′<0>；全局总线<1>传输全局总线数据D1′<1>；……；全局总线<127>传输全局总线数据D1′<127>。
在一个示例中，Flag信号线为16根，每根Flag信号线传输1位Flag数据，如Flag信号线<0>传输Flag数据Flag<0>，并且与全局总线数据D1′<7:0>对应，表征D1′<7:0>是否为翻转后的数据；Flag信号线<1>传输Flag数据Flag<1>，并且与全局总线数据D1′<15:8>对应，表征D1′<15:8>是否为翻转后的数据；……；Flag信号线<15>传输Flag数据Flag<15>，并且与全局总线数据D1′<127:120>对应，表征D1′<127:120>是否为翻转后的数据。
从而，在全局总线上传输的全局总线数据D1′<127:0>中，为“0”的数据较多。相应地，在图2所示的半导体存储器20中，256位的全局总线数据(包括与DQ<7:0>对应的128位全局总线数据和与DQ<15:8>对应的128位全局总线数据)中，为“0”的数据较多。
数据缓冲模块22通过全局总线连接于存储块26，预充电模块27连接于预充电信号线(Precharge)，用于将全局总线的初始态设置为低。也就是说，本实施例中，半导体存储器20采用的是Precharge下拉的全局总线传输结构。
图3示意性地示出了本实施例一种实施方式的数据缓冲模块22和预充电模块27的电路图(对应于一个存储块26)。图4示意性地示出了本实施例一种实施方式的数据缓冲模块22和预充电模块27的电路图(对应于8个存储块26)。
如图3和图4所示，数据缓冲模块22包括多个PMOS(Positive Channel MetalOxide Semiconductor)晶体管221，预充电模块27包括多个NMOS(Negative Channel MetalOxide Semiconductor)晶体管222和多个保持(hold)电路223。其中，PMOS晶体管221的栅极连接于存储块26，PMOS晶体管221的漏极连接于全局总线；NMOS晶体管222的栅极连接于预充电信号线，NMOS晶体管222的漏极连接于全局总线；保持电路223的输入和输出端连接于全局总线，从而形成正反馈电路。
Precharge的作用是将每根全局总线的初始态设置为低，具体过程为Precharge产生一个下拉脉冲(pulse，大约2ns左右)，将相应的某根全局总线下拉片刻，保持电路223形成正反馈并将这根全局总线锁在低电平，但是该保持电路223的上拉和下拉电流的能力比较弱；当某根全局总线需要变为高电平的时候，将这根全局总线对应的数据线(即与这根全局总线对应的PMOS晶体管221的栅极连接的数据线)拉低一下(也是一个pulse，大约2ns左右)，这样相应的PMOS晶体管221就会将这根全局总线上拉片刻(上拉能力大于保持电路223的下拉能力)，然后会通过正反馈将这根全局总线锁到高电平，完成数据线的翻转动作。由于全局总线数据D1′<127:0>中，为“0”的数据较多，因此需要的翻转动作就会较少。因此，半导体存储器的IDD4R(读出电流)将会被降低，从而可以降低半导体存储器的功耗。
在一种实施方式中，如图5所示，数据判断模块230包括数据判断单元231和数据选择器232。
数据判断单元231的输入端通过局部总线(local Bus)连接于存储块26，数据判断单元231的输出端与Flag信号线连接，并与数据选择器232的输入端连接。数据判断单元231用于在读取数据中为高的数据的位数大于预设值的情况下，将Flag数据置为高；以及在读取数据中为高的数据的位数小于等于预设值的情况下，将Flag数据置为低。
在一个示例中，数据判断单元231可以包括多个数据判断子单元，每个数据判断子单元用于处理一组读取数据，进而输出一位Flag数据。例如：数据选择单元子单元可以有16个，分别对应于16组读取数据，进而输出16位Flag数据，其中，每组读取数据可以有8位。
数据选择器232的输入端连接于数据判断单元231，用于通过数据判断单元231接收读取数据，数据选择器232的输入端还通过Flag信号线接收Flag数据，数据选择器232的输出端与全局总线连接。数据选择器232用于在Flag数据为高的情况下，将读取数据的翻转数据作为全局总线数据输出；以及在Flag数据为高的情况下，将原始的读取数据作为全局总线数据输出。
在一种实施方式中，数据选择器232包括多个数据选择单元232′，每个数据选择单元232′用于处理一位Flag数据和一组读取数据。例如：数据选择单元232′可以有16个，分别对应于16组读取数据和一位Flag数据，每组读取数据可以有8位。
图6示出了数据选择单元232′的一种实现方式。如图6所示，数据选择单元232′包括第一反相器232A、第二反相器232B、第一传输门232C和第二传输门232D。
第一反相器232A的输入端通过Flag信号线接收Flag数据；第二反相器232B的输入端连接于数据判断单元231，用于从数据判断单元231接收读取数据；第一传输门232C的输入端连接于第二反相器232B的输出端，第一传输门232C的输出端与全局总线连接，用于输出全局总线数据，第一传输门232C的反控制端(图6中的上方控制端)连接于第一反相器232A的输出端，第一传输门232C的正控制端(图6中的下方控制端)通过Flag信号线接收Flag数据；第二传输门232D的输入端连接于数据判断单元231，用于从数据判断单元231接收读取数据，第二传输门232D的输出端与全局总线连接，用于输出全局总线数据，第二传输门232D的反控制端通过Flag信号线接收Flag数据，第二传输门232D的正控制端连接于第一反相器232A的输出端。
以Flag<0>和读取数据D<7:0>为例，如图6所示，当Flag＝1时，全局总线数据D1′<7:0>为读取数据D<7:0>的翻转数据；当Flag＝0时，全局总线数据D1′<7:0>即为读取数据D<7:0>。
需要说明的是，一组第二反相器232B、第一传输门232C和第二传输门232D用于处理一位读取数据，输出一位对应的全局总线数据。也就说说，对应于8位的读取数据D<7:0>，第二反相器232A、第一传输门232C和第二传输门232D也应当有8组，进而输出8位的全局总线数据D1′<7:0>。
如图1、图2和图7所示，本实施例中的读操作电路还包括数据接收模块25，分别与全局总线和Flag信号连接，用于根据Flag数据，确定是否翻转全局总线数据，以输出缓存数据。例如：在Flag数据为高的情况下，将全局总线数据的翻转数据作为缓存数据输出；以及在Flag数据为低的情况下，将原始的全局总线数据作为缓存数据输出。
由此，缓存数据恢复为存储块26中的读取数据。进而，半导体存储器20的外部端口，如DQ端口24以及DBI端口(图中未示出)的数据和功能都不会被改变。
在一种实施方式中，数据接收模块25可以包括多个数据接收单元250，每个数据接收单元250用于处理一位Flag数据和一组全局总线数据。例如：数据接收单元250可以有16个，分别对应于16组全局总线数据和一位Flag数据。图8示出了数据接收单元250的一种实现方式。
如图8所示，数据接收单元250包括第三反相器251、第四反相器252、第三传输门253和第四传输门254。
第三反相器251的输入端通过Flag信号线接收Flag数据；第四反相器252的输入端通过全局总线接收全局总线数据；第三传输门253的输入端连接于第四反相器252的输出端，第三传输门253的输出端与并串转换电路21连接，用于向并串转换电路21输出缓存数据，第三传输门253的反控制端(图8中的上方控制端)连接于第三反相251器的输出端，第三传输门253的正控制端通过Flag信号线接收Flag数据；第四传输门254的输入端通过全局总线接收全局总线数据，第四传输门254的输出端与并串转换电路21连接，用于向并串转换电路21输出缓存数据，第四传输门254的反控制端(图8中的上方控制端)通过Flag信号线接收Flag数据，第四传输门254的正控制端(图8中的下方控制端)连接于第三反相器251的输出端。
以Flag<0>和全局总线数据D1′<7:0>为例，如图8所示，当Flag＝1时，缓存数据D2′<7:0>为全局总线数据D1′<7:0>的翻转数据；当Flag＝0时，缓存数据D2′<7:0>即为全局总线数据D1′<7:0>，即D2′<7:0>＝D1′<7:0>。
需要说明的是，一组第四反相器252、第三传输门253和第四传输门254用于处理一位全局总线数据，输出一位对应的缓存数据。也就说说，对应于8位的全局总线数据D1′<7:0>，第四反相器252、第三传输门253和第四传输门254也应当有8组，进而输出8位的缓存数据D2′<7:0>。
如图1和图2所示，本实施例的读操作电路还包括并串转换电路21。并串转换电路21连接于数据接收模块25，用于对缓存数据进行并串转换，以生成DQ端口24的输出数据。例如：并串转换电路21对Bank0对应的128位的缓存数据D2′<127:0>进行并串转换，进而生成8位的输出数据DQ<7:0>。
根据本实施例的半导体存储器20，在从半导体存储器20读出数据(DQ<7:0>＝<11111111>；DQ<15:8>＝<11111111>)的过程中，全局总线数据为256位，如果需要256位全局总线数据翻转，将变成只有32位Flag数据在翻转，IDD4R电流将会大幅压缩。
本实施例的半导体存储器20在实际应用中还包括灵敏放大器、预充电电路等其他结构，因其均为现有技术本实施例在此不复赘述。
图9示出示意性地示出了本实施例一种实施方式的读操作方法的流程图。该读操作方法可以应用上述的半导体存储器20中。如图9所示，该读操作方法可以包括：
步骤S901、将全局总线的初始态设置为低；
步骤S902、从存储块中读出读取数据；
步骤S903、根据读取数据中为高的数据的位数，确定是否翻转读取数据，以输出供全局总线传输的全局总线数据和供翻转标识信号线传输的翻转标识数据；
步骤S904、根据翻转标识数据，确定是否翻转全局总线数据，以输出缓存数据；
步骤S905、对缓存数据进行并串转换，以生成DQ端口的输出数据。
在一种实施方式中，在步骤S903中可以包括：在读取数据中为高的数据的位数大于预设值的情况下，将读取数据的翻转数据作为全局总线数据输出，并将Flag数据置为高；在读取数据中为高的数据的位数小于等于预设值的情况下，将原始的读取数据作为全局总线数据输出，并将Flag数据置为低。
在一种实施方式中，在步骤S903中可以包括：将读取数据划分为M组，其中，每组读取数据为N位，M和N均为大于1的整数；在输入的一组读取数据中为高的数据的位数大于N/2的情况下，将输入的一组读取数据的翻转数据作为对应的一组全局总线数据输出，并将输入的一组读取数据对应的一位翻转标识数据置为高；在输入的一组读取数据中为高的数据的位数小于等于N/2的情况下，将输入的一组读取数据作为对应的一组全局总线数据输出，并将输入的一组读取数据对应的一位翻转标识数据置为低。
本申请实施例提供的读操作电路，应用于全局总线传输结构为Precharge下拉的半导体存储器，通过数据判断模块对读取数据进行翻转，可以实现全局总线上传输为“0”的数据较多，从而减少内部全局总线翻转次数，可以大幅压缩电流，降低功耗。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。然而，本领域技术人员将意识到，可以实践本申请的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、材料、装置、步骤等。在其它情况下，不详细示出或描述公知结构、方法、装置、实现、材料或者操作以避免模糊本申请的各方面。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
需要说明的是，尽管在附图中以特定顺序描述了本申请中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。上述附图仅是根据本申请示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。
此外，虽然已经参考若干具体实施方式描述了本申请的精神和原理，但是应该理解，本申请并不限于所公开的具体实施方式，对各方面的划分也不意味着这些方面中的特征不能组合以进行受益，这种划分仅是为了表述的方便。本申请旨在涵盖所附权利要求的精神和范围内所包括的各种修改和等同布置。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (13)

1.一种读操作电路，应用于半导体存储器，其特征在于，所述半导体存储器包括DQ端口和存储块，所述读操作电路包括：
数据判断模块，连接于所述存储块，用于从所述存储块中读出读取数据，并根据所述读取数据中为高的数据的位数，确定是否翻转所述读取数据，以输出供全局总线传输的全局总线数据和供翻转标识信号线传输的翻转标识数据；
数据接收模块，与所述全局总线和所述翻转标识信号线连接，用于根据所述翻转标识数据，确定是否翻转所述全局总线数据，以输出缓存数据；
并串转换电路，连接于所述数据接收模块和所述DQ端口之间，用于对所述缓存数据进行并串转换，以生成所述DQ端口的输出数据；
数据缓冲模块，通过所述全局总线连接于所述存储块；
预充电模块，连接于预充电信号线，用于将所述全局总线的初始态设置为低。
2.根据权利要求1所述的读操作电路，其特征在于，所述数据判断模块用于在所述读取数据中为高的数据的位数大于预设值的情况下，将所述读取数据的翻转数据作为所述全局总线数据输出，并将所述翻转标识数据置为高；以及在所述读取数据中为高的数据的位数小于等于所述预设值的情况下，将原始的读取数据作为所述全局总线数据输出，并将所述翻转标识数据置为低。
3.根据权利要求1所述的读操作电路，其特征在于，所述读取数据和所述全局总线数据均被划分为M组，所述翻转标识数据为M位，M位翻转标识数据与M组读取数据一一对应，并且M位翻转标识数据与M组全局总线数据一一对应，其中，M为大于1的整数。
4.根据权利要求3所述的读操作电路，其特征在于，每组读取数据为N位，其中，N为大于1的整数，所述数据判断模块用于在输入的一组读取数据中为高的数据的位数大于N/2的情况下，将输入的一组读取数据的翻转数据作为对应的一组全局总线数据输出，并将输入的一组读取数据对应的一位翻转标识数据置为高；以及在输入的一组读取数据中为高的数据的位数小于等于N/2的情况下，将输入的一组读取数据作为对应的一组全局总线数据输出，并将输入的一组读取数据对应的一位翻转标识数据置为低。
5.根据权利要求1所述的读操作电路，其特征在于，所述数据判断模块包括：
数据判断单元，所述数据判断单元的输入端连接于所述存储块，所述数据判断单元的输出端与所述翻转标识信号线连接，所述数据判断单元用于在读取数据中为高的数据的位数大于预设值的情况下，将所述翻转标识数据置为高；以及在所述读取数据中为高的数据的位数小于等于所述预设值的情况下，将所述翻转标识数据置为低；
数据选择器，所述数据选择器的输入端连接于所述数据判断单元，用于通过所述数据判断单元接收所述读取数据，所述数据选择器的输入端还通过所述翻转标识信号线接收所述翻转标识数据，所述数据选择器的输出端与所述全局总线连接，所述数据选择器用于在所述翻转标识数据为高的情况下，将所述读取数据的翻转数据作为所述全局总线数据输出；以及在所述翻转标识数据为低的情况下，将原始的读取数据作为所述全局总线数据输出。
6.根据权利要求5所述的读操作电路，其特征在于，所述数据选择器包括多个数据选择单元，所述数据选择单元包括：
第一反相器，所述第一反相器的输入端通过所述翻转标识信号线接收所述翻转标识数据；
第二反相器，所述第二反相器的输入端连接于所述数据判断单元，用于从所述数据判断单元接收所述读取数据；
第一传输门，所述第一传输门的输入端连接于所述第二反相器的输出端，所述第一传输门的输出端与所述全局总线连接，用于输出所述全局总线数据，所述第一传输门的反控制端连接于所述第一反相器的输出端，所述第一传输门的正控制端通过所述翻转标识信号线接收所述翻转标识数据；
第二传输门，所述第二传输门的输入端连接于所述数据判断单元，用于从所述数据判断单元接收所述读取数据，所述第二传输门的输出端与所述全局总线连接，用于输出所述全局总线数据，所述第二传输门的反控制端通过所述翻转标识信号线接收所述翻转标识数据，所述第二传输门的正控制端连接于所述第一反相器的输出端。
7.根据权利要求1所述的读操作电路，其特征在于，所述数据接收模块用于在所述翻转标识数据为高的情况下，将所述全局总线数据的翻转数据作为所述缓存数据输出；以及在所述翻转标识数据为低的情况下，将原始的全局总线数据作为所述缓存数据输出。
8.根据权利要求1所述的读操作电路，其特征在于，所述数据接收模块包括多个数据接收单元，所述数据接收单元包括：
第三反相器，所述第三反相器的输入端通过所述翻转标识信号线接收所述翻转标识数据；
第四反相器，所述第四反相器的输入端通过所述全局总线接收所述全局总线数据；
第三传输门，所述第三传输门的输入端连接于所述第四反相器的输出端，所述第三传输门的输出端与所述并串转换电路连接，用于向所述并串转换电路输出所述缓存数据，所述第三传输门的反控制端连接于所述第三反相器的输出端，所述第三传输门的正控制端通过所述翻转标识信号线接收所述翻转标识数据；
第四传输门，所述第四传输门的输入端通过所述全局总线接收所述全局总线数据，所述第四传输门的输出端与所述并串转换电路连接，用于向所述并串转换电路输出所述缓存数据，所述第四传输门的反控制端通过所述翻转标识信号线接收所述翻转标识数据，所述第四传输门的正控制端连接于所述第三反相器的输出端。
9.根据权利要求1至8任一项所述的读操作电路，其特征在于，所述数据缓冲模块包括多个PMOS晶体管，所述PMOS晶体管的栅极连接于所述存储块，所述PMOS晶体管的漏极连接于所述全局总线；以及所述预充电模块包括多个NMOS晶体管和多个保持电路，所述NMOS晶体管的栅极连接于所述预充电信号线，所述NMOS晶体管的漏极连接于所述全局总线，所述保持电路的输入和输出端连接于所述全局总线。
10.一种半导体存储器，其特征在于，包括DQ端口、存储块以及权利要求1至9任一项所述的读操作电路。
11.一种读操作方法，应用于半导体存储器，其特征在于，所述半导体存储器包括DQ端口和存储块，所述读操作方法包括：
将全局总线的初始态设置为低；
从所述存储块中读出读取数据；
根据所述读取数据中为高的数据的位数，确定是否翻转所述读取数据，以输出供所述全局总线传输的全局总线数据和供翻转标识信号线传输的翻转标识数据；
根据所述翻转标识数据，确定是否翻转所述全局总线数据，以输出缓存数据；
对所述缓存数据进行并串转换，以生成所述DQ端口的输出数据。
12.根据权利要求11所述的读操作方法，其特征在于，根据所述读取数据中为高的数据的位数，确定是否翻转所述读取数据，以输出供全局总线传输的全局总线数据和供翻转标识信号线传输的翻转标识数据，包括：
在所述读取数据中为高的数据的位数大于预设值的情况下，将所述读取数据的翻转数据作为所述全局总线数据输出，并将所述翻转标识数据置为高；
在所述读取数据中为高的数据的位数小于等于所述预设值的情况下，将原始的读取数据作为所述全局总线数据输出，并将所述翻转标识数据置为低。
13.根据权利要求11所述的读操作方法，其特征在于，根据所述读取数据中为高的数据的位数，确定是否翻转所述读取数据，以输出供全局总线传输的全局总线数据和供翻转标识信号线传输的翻转标识数据，包括：
将所述读取数据划分为M组，其中，每组读取数据为N位，M和N均为大于1的整数；
在输入的一组读取数据中为高的数据的位数大于N/2的情况下，将输入的一组读取数据的翻转数据作为对应的一组全局总线数据输出，并将输入的一组读取数据对应的一位翻转标识数据置为高；
在输入的一组读取数据中为高的数据的位数小于等于N/2的情况下，将输入的一组读取数据作为对应的一组全局总线数据输出，并将输入的一组读取数据对应的一位翻转标识数据置为低。
CN201911021459.9A 2019-10-25 2019-10-25 读操作电路、半导体存储器和读操作方法 Active CN112712838B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201911021459.9A CN112712838B (zh) 2019-10-25 2019-10-25 读操作电路、半导体存储器和读操作方法
EP20879148.3A EP3886101A4 (en) 2019-10-25 2020-06-22 READ OPERATION CIRCUIT, SEMICONDUCTOR MEMORY AND READ OPERATION METHOD
PCT/CN2020/097351 WO2021077775A1 (zh) 2019-10-25 2020-06-22 读操作电路、半导体存储器和读操作方法
US17/240,976 US11875053B2 (en) 2019-10-25 2021-04-26 Read operation circuit, semiconductor memory, and read operation method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911021459.9A CN112712838B (zh) 2019-10-25 2019-10-25 读操作电路、半导体存储器和读操作方法

Publications (2)

Publication Number Publication Date
CN112712838A true CN112712838A (zh) 2021-04-27
CN112712838B CN112712838B (zh) 2024-07-26

Family

ID=75541384

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911021459.9A Active CN112712838B (zh) 2019-10-25 2019-10-25 读操作电路、半导体存储器和读操作方法

Country Status (4)

Country Link
US (1) US11875053B2 (zh)
EP (1) EP3886101A4 (zh)
CN (1) CN112712838B (zh)
WO (1) WO2021077775A1 (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020037977A (ko) * 2000-11-16 2002-05-23 박종섭 글로벌 판독 데이터 버스라인 프리챠지회로
JP2003208790A (ja) * 2002-01-10 2003-07-25 Nec Electronics Corp 半導体記憶装置
CN103426455A (zh) * 2012-05-21 2013-12-04 爱思开海力士有限公司 数据输出电路和半导体存储器件
US20140016404A1 (en) * 2012-07-11 2014-01-16 Chan-kyung Kim Magnetic random access memory
KR20150026225A (ko) * 2013-09-02 2015-03-11 에스케이하이닉스 주식회사 반도체 장치 및 그의 동작 방법
US20150095520A1 (en) * 2013-09-30 2015-04-02 SK Hynix Inc. Semiconductor memory apparatus and data input and output method thereof
CN105280222A (zh) * 2015-10-27 2016-01-27 中国科学院微电子研究所 一种提高阻变存储器可靠性的低功耗刷新系统及方法
CN211404066U (zh) * 2019-10-25 2020-09-01 长鑫存储技术(上海)有限公司 读操作电路和半导体存储器

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11110967A (ja) * 1997-10-01 1999-04-23 Nec Corp 半導体メモリ装置
KR100369360B1 (ko) * 1999-12-28 2003-01-30 주식회사 하이닉스반도체 강유전체 메모리 장치
JP4614650B2 (ja) * 2003-11-13 2011-01-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR20080032970A (ko) * 2006-10-12 2008-04-16 주식회사 하이닉스반도체 오프-커런트 축소회로를 갖는 글로벌 입출력 라인용드라이버
US8064269B2 (en) * 2008-05-02 2011-11-22 Micron Technology, Inc. Apparatus and methods having majority bit detection
CN102611951B (zh) * 2012-03-12 2015-01-28 东南大学 用于降低以太网无源光网络物理层集成电路系统功耗的方法
WO2017214425A1 (en) * 2016-06-10 2017-12-14 Dirtt Environmental Solutions, Inc. Wall system with electronic device mounting assembly
KR102533236B1 (ko) * 2016-06-20 2023-05-17 삼성전자주식회사 개선된 레이턴시를 갖는 메모리 장치 및 그것의 동작 방법
KR20180057028A (ko) * 2016-11-21 2018-05-30 에스케이하이닉스 주식회사 데이터 반전 회로
CN109979505B (zh) * 2017-12-28 2020-10-27 展讯通信（上海）有限公司 Sram写电路
US10951232B2 (en) * 2018-11-26 2021-03-16 Micron Technology, Inc. Error correction bit flipping scheme
CN112712834B (zh) * 2019-10-25 2024-09-06 长鑫存储技术(上海)有限公司 写操作电路、半导体存储器和写操作方法
CN112712839B (zh) * 2019-10-25 2024-07-26 长鑫存储技术(上海)有限公司 读操作电路、半导体存储器和读操作方法
CN112712833B (zh) * 2019-10-25 2024-10-01 长鑫存储技术(上海)有限公司 写操作电路、半导体存储器和写操作方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020037977A (ko) * 2000-11-16 2002-05-23 박종섭 글로벌 판독 데이터 버스라인 프리챠지회로
JP2003208790A (ja) * 2002-01-10 2003-07-25 Nec Electronics Corp 半導体記憶装置
CN103426455A (zh) * 2012-05-21 2013-12-04 爱思开海力士有限公司 数据输出电路和半导体存储器件
US20140016404A1 (en) * 2012-07-11 2014-01-16 Chan-kyung Kim Magnetic random access memory
CN103544984A (zh) * 2012-07-11 2014-01-29 三星电子株式会社 磁性随机存取存储器
KR20150026225A (ko) * 2013-09-02 2015-03-11 에스케이하이닉스 주식회사 반도체 장치 및 그의 동작 방법
US20150095520A1 (en) * 2013-09-30 2015-04-02 SK Hynix Inc. Semiconductor memory apparatus and data input and output method thereof
CN105280222A (zh) * 2015-10-27 2016-01-27 中国科学院微电子研究所 一种提高阻变存储器可靠性的低功耗刷新系统及方法
CN211404066U (zh) * 2019-10-25 2020-09-01 长鑫存储技术(上海)有限公司 读操作电路和半导体存储器

Also Published As

Publication number Publication date
EP3886101A4 (en) 2022-03-30
US11875053B2 (en) 2024-01-16
WO2021077775A1 (zh) 2021-04-29
US20210247925A1 (en) 2021-08-12
CN112712838B (zh) 2024-07-26
EP3886101A1 (en) 2021-09-29

Similar Documents

Publication Publication Date Title
CN210667806U (zh) 读操作电路和半导体存储器
CN211404066U (zh) 读操作电路和半导体存储器
CN112712839B (zh) 读操作电路、半导体存储器和读操作方法
CN210575117U (zh) 写操作电路和半导体存储器
CN211125039U (zh) 写操作电路和半导体存储器
CN211404065U (zh) 读操作电路和半导体存储器
CN211125038U (zh) 写操作电路和半导体存储器
CN210667805U (zh) 写操作电路和半导体存储器
CN112712836B (zh) 写操作电路、半导体存储器和写操作方法
CN112712840B (zh) 读操作电路、半导体存储器和读操作方法
CN210667808U (zh) 读操作电路和半导体存储器
CN211125037U (zh) 写操作电路和半导体存储器
CN112712834B (zh) 写操作电路、半导体存储器和写操作方法
CN210667807U (zh) 读操作电路和半导体存储器
CN112712842B (zh) 读操作电路、半导体存储器和读操作方法
CN112712832B (zh) 写操作电路、半导体存储器和写操作方法
CN112712833B (zh) 写操作电路、半导体存储器和写操作方法
CN112712838A (zh) 读操作电路、半导体存储器和读操作方法
CN112712835A (zh) 读操作电路、半导体存储器和读操作方法
CN112712841B (zh) 写操作电路、半导体存储器和写操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant