CN211125039U - 写操作电路和半导体存储器 - Google Patents

Abstract

本申请实施例提供一种写操作电路和半导体存储器，包括：数据判断模块，根据半导体存储器的输入数据中为高的数据的位数，确定是否翻转输入数据，以生成翻转标识数据和第一中间数据；数据缓冲模块，根据第二中间数据，确定是否翻转全局总线，其中，第二中间数据为第一中间数据的反相数据；数据接收模块，根据翻转标识数据，对全局总线数据进行解码，并将解码后的数据写入半导体存起的存储块，解码包括确定是否翻转全局总线数据；预充电模块，将全局总线的初始态设置为低。本申请实施例的技术方案可以实现在Precharge下拉架构下，减少内部全局总线的翻转次数，从而大幅压缩电流，降低功耗。

Description

写操作电路和半导体存储器

技术领域

本申请涉及半导体存储器技术领域，尤其涉及一种写操作电路和半导体存储器。

背景技术

本部分旨在为权利要求书中陈述的本申请的实施例提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。

半导体存储器包括静态随机存取存储器(Static Random-Access Memory，简称SRAM)、动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)、同步动态随机存取内存(Synchronous Dynamic Random Access Memory，简称SDRAM)、只读存储器(Read-Only Memory，简称ROM)、闪存等。

在固态技术协会(Joint Electron Device Engineering Council，JEDEC)的DRAM协议中，对DRAM的速度、省电都有具体要求。如何使DRAM更省电的同时，亦能保证信号的完整性以及数据传输和存储的可靠性，是行业内亟待解决的问题。

实用新型内容

本申请实施例提供一种写操作电路和半导体存储器，以解决或缓解现有技术中的一项或更多项技术问题。

第一方面，本申请实施例提供一种写操作电路，应用于半导体存储器，包括：

数据判断模块，用于根据半导体存储器的输入数据中为高的数据的位数，确定是否翻转输入数据，以生成翻转标识数据和第一中间数据；

数据缓冲模块，包括多个PMOS晶体管和多个第一反相器，PMOS晶体管的栅极通过第一反相器连接于数据判断模块，以接收第二中间数据，PMOS晶体管的漏极连接于全局总线，数据缓冲模块用于根据第二中间数据，确定是否翻转全局总线，其中，第二中间数据为第一中间数据的反相数据；

数据接收模块，连接于存储块，数据接收模块接收全局总线上的全局总线数据，并通过翻转标识信号线接收翻转标识数据，用于根据翻转标识数据，对全局总线数据进行解码，并将解码后的数据写入半导体存起的存储块，解码包括确定是否翻转全局总线数据；

预充电模块，连接于预充电信号线，用于将全局总线的初始态设置为低。

在一种实施方式中，还包括串并转换电路，连接于半导体存储器的DQ端口和数据判断模块之间，用于对DQ端口的第一输入数据进行串并转换，以生成第二输入数据；数据判断模块用于根据第二输入数据中为高的数据的位数，确定是否翻转第二输入数据，以生成翻转标识数据和第一中间数据。

在一种实施方式中，第二输入数据被划分为M组，翻转标识数据为M位，M位翻转标识数据与M组第二输入数据一一对应，每组第二输入数据为N位，其中，M和N为大于1的整数，数据判断模块用于在输入的一组第二输入数据中为高的数据的位数大于N/2的情况下，将输入的一组第二输入数据的翻转数据作为对应的一组第一中间数据输出，并将输入的一组第二输入数据对应的一位翻转标识数据置为高；以及在输入的一组第二输入数据中为高的数据的位数小于等于N/2的情况下，将输入的一组第二输入数据作为对应的一组第一中间数据输出，并将输入的一组第二输入数据对应的一位翻转标识数据置为低。

在一种实施方式中，数据判断模块包括：

数据判断单元，数据判断单元的输入端连接于串并转换电路，数据判断单元的输出端与翻转标识信号线连接，数据判断单元用于在第二输入数据中为高的数据的位数大于预设值的情况下，将翻转标识数据置为高；以及在第二输入数据中为高的数据的位数小于等于预设值的情况下，将翻转标识数据置为低；

数据选择器，数据选择器的输入端连接于数据判断单元，用于通过数据判断单元接收第二输入数据，数据选择器的输入端还通过翻转标识信号线接收翻转标识数据，数据选择器的输出端与第一反相器的输入端连接，数据选择器用于在翻转标识数据为高的情况下，将第二输入数据的翻转数据作为第一中间数据输出；以及在翻转标识数据为低的情况下，将原始的第二输入数据作为第一中间数据输出。

在一种实施方式中，数据选择器包括多个数据选择单元，数据选择单元包括：

第二反相器，第二反相器的输入端通过翻转标识信号线接收翻转标识数据；

第三反相器，第三反相器的输入端连接于数据判断单元，用于从数据判断单元接收第二输入数据；

第一传输门，第一传输门的输入端连接于第三反相器的输出端，第一传输门的输出端与第一反相器的输入端连接，用于输出第一中间数据，第一传输门的反控制端连接于第二反相器的输出端，第一传输门的正控制端通过翻转标识信号线接收翻转标识数据；

第二传输门，第二传输门的输入端连接于数据判断单元，用于从数据判断单元接收第二输入数据，第二传输门的输出端与第一反相器的输入端连接，用于输出第一中间数据，第二传输门的反控制端通过翻转标识信号线接收翻转标识数据，第二传输门的正控制端连接于第二反相器的输出端。

在一种实施方式中，全局总线数据为M组，M位翻转标识数据与M组全局总线数据一一对应，数据接收模块包括M个数据接收单元，数据接收单元连接于存储块，数据接收单元用于根据一位翻转标识数据，对对应组的全局总线数据进行解码。

在一种实施方式中，数据接收单元包括：

第四反相器，第四反相器的输入端通过翻转标识信号线接收翻转标识数据；

第五反相器，第五反相器的输入端通过全局总线接收全局总线数据；

第三传输门，第三传输门的输入端连接于第五反相器的输出端，第三传输门的输出端与存储块连接，用于向存储块输出解码后的数据，第三传输门的反控制端连接于第四反相器的输出端，第三传输门的正控制端通过翻转标识信号线接收翻转标识数据；

第四传输门，第四传输门的输入端通过全局总线接收全局总线数据，第四传输门的输出端与存储块连接，用于向存储块输出解码后的数据，第四传输门的反控制端通过翻转标识信号线接收翻转标识数据，第四传输门的正控制端连接于第四反相器的输出端。

在一种实施方式中，预充电模块包括多个NMOS晶体管和多个保持电路，NMOS晶体管的栅极连接于预充电信号线，NMOS晶体管的漏极连接于全局总线，保持电路的输入和输出端连接于全局总线。

第二方面，本申请实施例提供一种半导体存储器，包括以上任一实施方式的写操作电路。

本申请实施例采用上述技术方案，可以实现在Precharge下拉架构下，减少全局总线的翻转次数，从而可以大幅压缩电流，降低功耗。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本申请进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本申请公开的一些实施方式，而不应将其视为是对本申请范围的限制。

图1示意性地示出了本实施例一种实施方式的半导体存储器部分结构的框图；

图2示意性地示出了本实施例另一种实施方式的半导体存储器部分结构的框图；

图3示意性地示出了本实施例一种实施方式的数据缓冲模块和预充电模块的电路图(对应于一个存储块)；

图4示意性地示出了本实施例一种实施方式的数据缓冲模块和预充电模块的电路图(对应于多个存储块)；

图5示意性地示出了本实施例一种实施方式的数据判断模块的框图；

图6示意性地示出了本实施例一种实施方式的数据选择单元的框图；

图7示意性地示出了本实施例一种实施方式的数据接收模块的框图

图8示意性的实录了本实施例一种实施方式的数据接收单元的框图。

附图标记说明：

20：半导体存储器；

21：串并转换电路；

22：数据缓冲模块；

23：数据判断模块；

24：DQ端口；

25：数据接收模块；

26：存储块；

221：PMOS管；

222：NMOS管；

223：保持电路；

224：第一反相器；

231：数据判断单元；

232：数据选择器；

232′：数据选择单元；

232A：第二反相器；

232B：第三反相器；

232C：第一传输门；

232D：第二传输门；

250：数据接收单元；

251：第四反相器；

252：第五反相器；

253：第三传输门；

254：第四传输门。

具体实施方式

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的实施例；相反，提供这些实施例使得本申请将全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。

图1示意性地示出了本实施例一种实施方式的半导体存储器部分结构的框图。如图1所示，半导体存储器20包括DQ端口24、存储块(Bank)26以及写操作电路。其中，写操作电路包括全局总线(Global Bus)、翻转标识(Flag)信号线、串并转换电路21、数据判断模块23、数据缓冲模块(Data Bus Buffer)22、数据接收模块25和预充电模块27。在一种实施方式中，半导体存储器20为DRAM，如第四代双倍速率同步动态随机存储器(Double Data RateSDRAM4，简称DDR4)。

在一个示例中，如图1所示，从DQ端口24输入的8位第一输入数据DQ<7:0>通过写操作电路，将写入数据(即解码后的数据)D<127:0>写入存储块26。一次激活(Active)命令打开唯一指定的存储块26，写操作也只能针对一个存储块26进行。也就是说，当八个存储块26(即Bank<7:0>)中，有一个Bank工作的时候，其他Bank不工作。需要说明的是，存储块26的数量、每个存储块26的数据位数以及DQ端口24的数据位数和数量，本实施例不作限定。例如：DQ端口24也可以为一个，用作输入8位第一输入数据；DQ端口24也可以为两个，即每个DQ端口24用作输入8位第一输入数据DQ<7:0>或DQ<15:8>，进而输入16位第一输入数据DQ<15:0>。

例如，如图2所示，第一输入数据DQ<7:0>通过上述的一个写操作电路对一组存储块Bank<7:0>执行写操作；第一输入数据DQ<15:8>通过上述的另一个写操作电路对另一组存储块Bank<15:8>执行写操作。相应地，与DQ<15:8>对应的八个存储块26(即Bank<15:8>)中，只有一个Bank工作的时候，其他Bank不工作。

半导体存储器20为阵列式结构，各单元结构可以相同，但因输入的数据不同，各单元输出的数据可能不同。下面以其中一个存储块为例，介绍本实施例的写操作电路。

如图1和图2所示，本实施例的写操作电路包括数据判断模块23，用于根据半导体存储器20的输入数据中为高的数据的位数，确定是否翻转输入数据，以生成翻转标识数据和第一中间数据。

在一种实施方式中，数据判断模块23用于在输入数据中为高的数据的位数大于预设值的情况下，将输入数据的翻转数据作为第一中间数据输出，并将Flag数据置为高；以及在输入数据中为高的数据的位数小于等于预设值的情况下，将原始的输入数据作为第一中间数据输出，并将Flag数据置为低。

例如：输入数据为8位。如果输入数据中等于“1”的位数超过一半，即超过4位(如为5位)，则Flag＝1，输出的第一中间数据等于输入数据的翻转数据。如果写入数据中等于“1”的位数少于一半，如等于“1”的数据有3位，则Flag＝0，输出的第一中间数据等于原始的输入数据。

其中，数据为高可以是数据等于“1”，数据为“低”可以是数据等于“0”。数据的翻转可以理解为从“0”变为“1”，或者，从“1”变为“0”。数据线或信号线的翻转可以理解为高电平变为低电平，或低电平变化高电平。

在一种实施方式中，写操作电路包括串并转换电路21。串并转换电路21连接于DQ端口24和数据判断模块24之间，用于对DQ端口24的第一输入数据进行串并转换，以生成第二输入数据。例如：串并转换电路21对8位的第一输入数据DQ<7:0>进行串并转换，进而生成与Bank0对应的128位的第二输入数据D2′<127:0>。

在一种实施方式中，第二输入数据D2′<127:0>被划分为M组，Flag数据为M位，M位Flag数据与M组第二输入数据一一对应，每组第二输入数据为N位，其中，M和N为大于1的整数。数据判断模块23用于在输入的一组第二输入数据中为高的数据的位数大于N/2的情况下，将输入的一组第二输入数据的翻转数据作为对应的一组第一中间数据输出，并将输入的一组第二输入数据对应的一位翻转标识数据(置为高；以及在输入的一组第二输入数据中为高的数据的位数小于等于N/2的情况下，将输入的一组第二输入数据作为对应的一组第一中间数据输出，并将输入的一组第二输入数据对应的一位翻转标识数据置为低。

例如：第二输入数据D2′<127:0>被划分为16组，每组第二输入数据为8位，每组第二输入数据与一位Flag数据对应。相应地，Flag数据为16位，如Flag<15:0>。第一中间数据D1′<127:0>相应也会被划分为16组。每一位Flag数据与一组第一中间数据对应。对于一组第二输入数据D2′<127:120>，如果D2′<127:120>中等于“1”的位数大于4位，则对应的Flag<15>＝1，输出的一组第一中间数据D1′<120:127>等于D2′<127:120>的翻转数据；如果第二输入数据中等于“1”的位数小于等于4位，则对应的Flag<15>＝0，输出的一组第一中间数据D1′<120:127>即为D2′<127:120>。类似地，对于一组第二输入数据D2′<15:8>，如果D2′<15:8>中等于“1”的位数大于4位，则对应的Flag<1>＝1，输出的一组第一中间数据D1′<15:8>等于D2′<15:8>的翻转数据；如果第二输入数据中等于“1”的位数小于等于4位，则对应的Flag<1>＝0，输出的一组第一中间数据D1′<15:8>即为D2′<15:8>。对于一组第二输入数据D2′<7:0>，如果D2′<7:0>中等于“1”的位数大于4位，则对应的Flag<0>＝1，输出的一组第一中间数据D1′<7:0>等于D2′<7:0>的翻转数据；如果第二输入数据中等于“1”的位数小于等于4位，则对应的Flag<0>＝0，输出的一组第一中间数据D1′<7:0>即为D2′<7:0>。从而，第一中间数据D1′<127:0>中，为“0”的数据较多。

进一步地，本实施例的半导体存储器20还包括数据缓冲模块22和预充电模块27。图3示意性地示出了本实施例一种实施方式的数据缓冲模块22的电路图(对应于一个存储块26)。图4示意性地示出了本实施例一种实施方式的数据缓冲模块22的电路图(对应于8个存储块26)。

如图3和图4所示，数据缓冲模块22包括多个PMOS(Positive Channel MetalOxide Semiconductor)晶体管221和多个第一反相器24，。其中，PMOS晶体管221的栅极通过第一反相器24连接于数据判断模块23，PMOS晶体管221的漏极连接于全局总线。其中，第一反相器24用于对第一中间数据进行反相操作，进而生成第二中间数据，从而数据缓冲模块22将根据第二中间数据，确定是否翻转全局总线。由于第一中间数据中为“0”的数据较多，从而第二中间数据中为“1”的数据较多。

预充电模块27连接于预充电信号线(Precharge)，用于将全局总线的初始态设置为低。也就是说，本实施例中，半导体存储器20采用的是Precharge下拉(Low)的全局总线传输结构。具体地，预充电模块27包括多个NMOS(Negative Channel Metal OxideSemiconductor)晶体管222和多个保持(hold)电路223。其中，NMOS晶体管222的栅极连接于预充电信号线，NMOS晶体管222的漏极连接于全局总线；保持电路223的输入和输出端连接于全局总线，从而形成正反馈电路。

Precharge的作用是将每根全局总线的初始态设置为低，具体过程为Precharge信号产生一个下拉脉冲(pulse，大约2ns左右)，将相应的某根全局总线下拉片刻，保持电路223形成正反馈并将这根全局总线锁在低电平，但是该保持电路223的上拉和下拉电流的能力比较弱；当某根全局总线需要变为高电平的时候，将这根全局总线对应的数据线(即与这根全局总线对应的PMOS晶体管221的栅极连接的数据线)拉低一下(也是一个pulse，大约2ns左右)，这样相应的PMOS晶体管221就会将这根全局总线上拉片刻(上拉能力大于保持电路223的下拉能力)，然后会通过正反馈将这根全局总线锁到高电平，完成数据线的翻转动作。由于第二中间数据中为“0”的数据较多，因此需要的翻转动作就会较少。因此，半导体存储器的IDD4W(写入电流)将会被降低，从而可以降低半导体存储器的功耗。

在一个示例中，全局总线为多根，且被划分为M(M为大于1的整数)组，每根全局总线传输一位所述全局总线数据。例如：全局总线为128根，全局总线<0>传输全局总线数据D′<0>；全局总线<1>传输全局总线数据D′<1>；……；全局总线<127>传输全局总线数据D′<127>。128根全局总线分为16组。

在一个示例中，每一位Flag数据与一组全局总线数据对应。相应地，Flag信号线为16根，Flag数据为16位，如Flag<15:0>。每根Flag信号线传输1位Flag数据，如Flag信号线<0>传输Flag数据Flag<0>，并且与全局总线数据D′<0:7>对应，表征D′<0:7>是否为第二中间数据翻转后的数据；Flag信号线<1>传输Flag数据Flag<1>，并且与全局总线数据D′<8:15>对应，表征D′<8:15>是否为第二中间数据翻转后的数据；……；Flag信号线<15>传输Flag数据Flag<15>，并且与全局总线数据D′<120:127>对应，表征D′<120:127>是否为第二中间数据翻转后的数据。

由于第二中间数据为第一中间数据D1′<120:127>的反相数据，因此，当Flag<15>＝1时，全局总线数据D′<127：120>＝D1′<127:120>；当Flag<15>＝0时，全局总线数据D′<127:120>为D1′<127:120>的翻转数据。类似地，当Flag<1>＝1时，D′<15:8>＝D1′<15:8>；当Flag<1>＝0时，D′<15:8>为D1′<15:8>的翻转数据。当Flag<0>＝1时，D′<7:0>＝D1′<7:0>；当Flag<0>＝0时，D′<7:0>为D1′<7:0>的翻转数据。

从而，在全局总线上传输的全局总线数据D′<127:0>中，为“0”的数据较多。相应地，在图2所示的半导体存储器20中，256位的全局总线数据(包括与DQ<7:0>对应的128位全局总线数据和与DQ<15:8>对应的128位全局总线数据)中，为“0”的数据较多。

在一种实施方式中，如图5所示，数据判断模块230包括数据判断单元231和数据选择器232。

数据判断单元231的输入端连接于串并转换电路21，数据判断单元231的输出端与Flag信号线连接，并与数据选择器232的输入端连接。数据判断单元231用于在第二输入数据中为高的数据的位数大于预设值的情况下，将Flag数据置为高；以及在第二输入数据中为高的数据的位数小于等于预设值的情况下，将Flag数据置为低。

数据选择器232的输入端连接于数据判断单元231，用于通过数据判断单元231接收第二输入数据，数据选择器232的输入端还通过Flag信号线接收Flag数据，数据选择器232的输出端与第一反相器224的输入端连接。数据选择器232用于在Flag数据为高的情况下，将第二输入数据数据的翻转数据作为第一中间数据输出；以及在Flag数据为高的情况下，将原始的第二输入数据作为第一中间数据输出。

在一种实施方式中，数据选择器232包括多个数据选择单元232′，每个数据选择单元232′用于处理一位Flag数据和一组第二输入数据。例如：数据选择单元232′可以有16个，分别对应于16组第二输入数据和一位Flag数据。

图6示出了数据选择单元232′的一种实现方式。如图6所示，数据选择单元232′包括第二反相器232A、第三反相器232B、第一传输门232C和第二传输门232D。

第二反相器232A的输入端通过Flag信号线接收Flag数据；第三反相器232B的输入端连接于数据判断单元231，用于从数据判断单元231接收第二输入数据；第一传输门232C的输入端连接于第三反相器232B的输出端，第一传输门232C的输出端与第一反相器224的输入端连接，用于输出第一中间数据，第一传输门232C的反控制端(图6中的上方控制端)连接于第二反相器232A的输出端，第一传输门232C的正控制端(图6中的下方控制端)通过Flag信号线接收Flag数据；第二传输门232D的输入端连接于数据判断单元231，用于从数据判断单元231接收第二输入数据，第二传输门232D的输出端与第一反相器224的输入端连接，用于输出第一中间数据，第二传输门232D的反控制端通过Flag信号线接收Flag数据，第二传输门232D的正控制端连接于第二反相器232A的输出端。

以Flag<0>和第二输入数据D2′<7:0>为例，如图6所示，当Flag＝1时，第一中间数据D1′<7:0>为第二输入数据D2′<7:0>的翻转数据；当Flag＝0时，第一中间数据D1′<7:0>即为第二输入数据D2′<7:0>。

需要说明的是，一组第三反相器232B、第一传输门232C和第二传输门232D用于处理一位第二输入数据，输出一位对应的第一中间数据。也就说说，对应于8位的第二输入数据D2′<7:0>，第三反相器232B、第一传输门232C和第二传输门232D也应当有8组，进而输出8位的第一中间数据D1′<7:0>。

从而，当Flag数据为1时，全局总线数据D′<127:0>为第二输入数据D2′<127:0>的翻转数据；当Flag数据为0时，全局总线数据D′<127:0>为原始的第二输入数据D2′<127:0>。

如图1、图2和图7所示，本实施例中的写操作电路还包括数据接收模块25。数据接收模块25的输入端与全局总线和翻转标识信号线连接，数据接收模块25的输出端与存储块26连接，用于根据Flag数据，确定是否翻转全局总线数据(对全局总线数据进行解码)，并将解码后的数据(写入数据)写入存储块26。例如：在Flag数据为高的情况下，将全局总线数据的翻转数据作为写入数据输出；以及在Flag数据为低的情况下，将原始的全局总线数据作为写入数据输出。

由此，写入数据恢复为半导体存储器的输入数据。进而，半导体存储器20的外部端口，如DQ端口24以及DBI端口(图中未示出)的数据和功能都不会被改变。

在一种实施方式中，数据接收模块25可以包括多个数据接收单元250，每个数据接收单元250用于处理一位Flag数据和一组全局总线数据。例如：数据接收单元250可以有16个，分别对应于16组全局总线数据和一位Flag数据。图8示出了数据接收单元250的一种实现方式。

如图8所示，数据接收单元250包括第四反相器251、第五反相器252、第三传输门253和第四传输门254。

第四反相器251的输入端通过Flag信号线接收Flag数据；第五反相器252的输入端通过全局总线接收全局总线数据；第三传输门253的输入端连接于第五反相器252的输出端，第三传输门253的输出端与存储块26连接，用于向存储块26输出写入数据，第三传输门253的反控制端(图8中的上方控制端)连接于第三反相251器的输出端，第三传输门253的正控制端通过Flag信号线接收Flag数据；第四传输门254的输入端通过全局总线接收全局总线数据，第四传输门254的输出端与存储块26连接，用于向存储块26输出写入数据，第四传输门254的反控制端(图8中的上方控制端)通过Flag信号线接收Flag数据，第四传输门254的正控制端(图8中的下方控制端)连接于第四反相器251的输出端。

以Flag<0>和全局总线数据D′<7:0>为例，如图8所示，当Flag＝1时，写入数据D<7:0>为全局总线数据D′<7:0>的翻转数据；当Flag＝0时，写入数据D<7:0>即为全局总线数据D′<7:0>，即D<7:0>＝D′<7:0>。

需要说明的是，一组第五反相器252、第三传输门253和第四传输门254用于处理一位全局总线数据，输出一位对应的写入数据。也就说说，对应于8位的全局总线数据D′<7:0>，第五反相器252、第三传输门253和第四传输门254也应当有8组，进而输出8位的写入数据D<7:0>。

根据本实施例的半导体存储器20，在向半导体存储器20写入数据(DQ<7:0>＝<11111111>；DQ<15:8>＝<11111111>)的过程中，全局总线数据为256位，如果需要256位全局总线数据翻转，将变成只有32位Flag数据在翻转，IDD4W将会大幅压缩。

本实施例的半导体存储器20在实际应用中还包括灵敏放大器、预充电电路等其他结构，因其均为现有技术本实施例在此不复赘述。

本申请实施例提供的写操作电路，应用于全局总线传输结构为Precharge下拉的半导体存储器，可以实现在数据被写入存储块之前，减少内部全局总线翻转次数，可以大幅压缩电流，降低功耗。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。然而，本领域技术人员将意识到，可以实践本申请的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、材料、装置、步骤等。在其它情况下，不详细示出或描述公知结构、方法、装置、实现、材料或者操作以避免模糊本申请的各方面。

术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

此外，虽然已经参考若干具体实施方式描述了本申请的精神和原理，但是应该理解，本申请并不限于所公开的具体实施方式，对各方面的划分也不意味着这些方面中的特征不能组合以进行受益，这种划分仅是为了表述的方便。本申请旨在涵盖所附权利要求的精神和范围内所包括的各种修改和等同布置。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (9)

1.一种写操作电路，应用于半导体存储器，其特征在于，包括：

数据判断模块，用于根据所述半导体存储器的输入数据中为高的数据的位数，确定是否翻转所述输入数据，以生成翻转标识数据和第一中间数据；

数据缓冲模块，包括多个PMOS晶体管和多个第一反相器，所述PMOS晶体管的栅极通过所述第一反相器连接于所述数据判断模块，以接收第二中间数据，所述PMOS晶体管的漏极连接于全局总线，所述数据缓冲模块用于根据所述第二中间数据，确定是否翻转所述全局总线，其中，所述第二中间数据为所述第一中间数据的反相数据；

数据接收模块，连接于存储块，所述数据接收模块接收所述全局总线上的全局总线数据，并通过所述翻转标识信号线接收所述翻转标识数据，用于根据所述翻转标识数据，对所述全局总线数据进行解码，并将解码后的数据写入所述半导体存起的存储块，所述解码包括确定是否翻转所述全局总线数据；

预充电模块，连接于预充电信号线，用于将所述全局总线的初始态设置为低。

2.根据权利要求1所述的写操作电路，其特征在于，还包括串并转换电路，连接于所述半导体存储器的DQ端口和所述数据判断模块之间，用于对所述DQ端口的第一输入数据进行串并转换，以生成第二输入数据；所述数据判断模块用于根据所述第二输入数据中为高的数据的位数，确定是否翻转所述第二输入数据，以生成所述翻转标识数据和所述第一中间数据。

3.根据权利要求2所述的写操作电路，其特征在于，所述第二输入数据被划分为M组，每组第二输入数据为N位，其中，M和N为大于1的整数，所述数据判断模块还用于输出M位翻转标识数据和M组第一中间数据，M位翻转标识数据与M组第二输入数据一一对应，M位翻转标识数据和M组第一中间数据一一对应。

4.根据权利要求2所述的写操作电路，其特征在于，所述数据判断模块包括：

数据判断单元，所述数据判断单元的输入端连接于所述串并转换电路，所述数据判断单元的输出端与所述翻转标识信号线连接，所述数据判断单元用于输入预设值，并根据所述第二输入数据中为高的数据的位数与所述预设值输出所述翻转标识数据；

数据选择器，所述数据选择器的输入端连接于所述数据判断单元，用于通过所述数据判断单元接收所述第二输入数据，所述数据选择器的输入端还通过所述翻转标识信号线接收所述翻转标识数据，所述数据选择器的输出端与所述第一反相器的输入端连接，所述数据选择器用于根据所述翻转标识数据和所述第二输入数据输出所述第一中间数据。

5.根据权利要求4所述的写操作电路，其特征在于，所述数据选择器包括多个数据选择单元，所述数据选择单元包括：

第二反相器，所述第二反相器的输入端通过所述翻转标识信号线接收所述翻转标识数据；

第三反相器，所述第三反相器的输入端连接于所述数据判断单元，用于从所述数据判断单元接收所述第二输入数据；

第一传输门，所述第一传输门的输入端连接于所述第三反相器的输出端，所述第一传输门的输出端与所述第一反相器的输入端连接，用于输出所述第一中间数据，所述第一传输门的反控制端连接于所述第二反相器的输出端，所述第一传输门的正控制端通过所述翻转标识信号线接收所述翻转标识数据；

第二传输门，所述第二传输门的输入端连接于所述数据判断单元，用于从所述数据判断单元接收所述第二输入数据，所述第二传输门的输出端与所述第一反相器的输入端连接，用于输出所述第一中间数据，所述第二传输门的反控制端通过所述翻转标识信号线接收所述翻转标识数据，所述第二传输门的正控制端连接于所述第二反相器的输出端。

6.根据权利要求3所述的写操作电路，其特征在于，所述全局总线数据为M组，M位翻转标识数据与M组全局总线数据一一对应，所述数据接收模块包括M个数据接收单元，所述数据接收单元连接于所述存储块，所述数据接收单元用于根据一位翻转标识数据，对对应组的全局总线数据进行所述解码。

7.根据权利要求6所述的写操作电路，其特征在于，所述数据接收单元包括：

第四反相器，所述第四反相器的输入端通过所述翻转标识信号线接收所述翻转标识数据；

第五反相器，所述第五反相器的输入端通过所述全局总线接收所述全局总线数据；

第三传输门，所述第三传输门的输入端连接于所述第五反相器的输出端，所述第三传输门的输出端与所述存储块连接，用于向所述存储块输出解码后的数据，所述第三传输门的反控制端连接于所述第四反相器的输出端，所述第三传输门的正控制端通过所述翻转标识信号线接收所述翻转标识数据；

第四传输门，所述第四传输门的输入端通过所述全局总线接收所述全局总线数据，所述第四传输门的输出端与所述存储块连接，用于向所述存储块输出解码后的数据，所述第四传输门的反控制端通过所述翻转标识信号线接收所述翻转标识数据，所述第四传输门的正控制端连接于所述第四反相器的输出端。

8.根据权利要求1至7任一项所述的写操作电路，其特征在于，所述预充电模块包括多个NMOS晶体管和多个保持电路，所述NMOS晶体管的栅极连接于所述预充电信号线，所述NMOS晶体管的漏极连接于所述全局总线，所述保持电路的输入和输出端连接于所述全局总线。

9.一种半导体存储器，其特征在于，包括权利要求1至7任一项所述的写操作电路。

Images