JPH11110967A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH11110967A JPH11110967A JP9268266A JP26826697A JPH11110967A JP H11110967 A JPH11110967 A JP H11110967A JP 9268266 A JP9268266 A JP 9268266A JP 26826697 A JP26826697 A JP 26826697A JP H11110967 A JPH11110967 A JP H11110967A
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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Abstract
(57)【要約】
【課題】 ビット線のデータの全符号が同一の場合で
も、寄生容量が引き起こすワード線経由のノイズを抑
え、再書き込みの際の動作マージンを拡大できる。 【解決手段】 入力データのビット符号の“０”または
“１”をＣＴＲ１１が計数し、１６個のビットに対して
同一符号が１３個以上の場合に出力されるデータ反転信
号ＲＥＶを受けたＲＥＶ１２は、入力データの半分、例
えば奇数番目のビットを反転させてメモリセル８に記録
すると共にデータ反転信号ＲＥＶを受けたＤＡＬ１３が
［反転させたこと］をメモリセル１６に反転記録データ
“１”で記録する一方、メモリセル８からデータを読み
出した際、同時にメモリセル１６からもデータを読み出
し、反転記録データ“１”の場合、ＤＡＬ１３がデータ
復元信号ＲＥＣを出力し、これを受けて入出力バッファ
１０が読み出されたデータの奇数番目のビットを反転さ
せてデータを復元し出力し、課題を解決している。
も、寄生容量が引き起こすワード線経由のノイズを抑
え、再書き込みの際の動作マージンを拡大できる。 【解決手段】 入力データのビット符号の“０”または
“１”をＣＴＲ１１が計数し、１６個のビットに対して
同一符号が１３個以上の場合に出力されるデータ反転信
号ＲＥＶを受けたＲＥＶ１２は、入力データの半分、例
えば奇数番目のビットを反転させてメモリセル８に記録
すると共にデータ反転信号ＲＥＶを受けたＤＡＬ１３が
［反転させたこと］をメモリセル１６に反転記録データ
“１”で記録する一方、メモリセル８からデータを読み
出した際、同時にメモリセル１６からもデータを読み出
し、反転記録データ“１”の場合、ＤＡＬ１３がデータ
復元信号ＲＥＣを出力し、これを受けて入出力バッファ
１０が読み出されたデータの奇数番目のビットを反転さ
せてデータを復元し出力し、課題を解決している。
Description
【０００１】
【発明の属する技術分野】本発明は、オープンビット線
構成の半導体メモリ装置に関し、特に、ビット線のデー
タのビット符号の全てが“０”または“１”の場合で
も、データの読み書きにおける動作マージンを広くする
半導体メモリ装置に関する。
構成の半導体メモリ装置に関し、特に、ビット線のデー
タのビット符号の全てが“０”または“１”の場合で
も、データの読み書きにおける動作マージンを広くする
半導体メモリ装置に関する。
【０００２】オープンビット線を採用し、シリアルにデ
ータを読み書きする半導体メモリ装置が、大容量のダイ
ナミックラム（ＤＲＡＭ）の一部にある。
ータを読み書きする半導体メモリ装置が、大容量のダイ
ナミックラム（ＤＲＡＭ）の一部にある。
【０００３】
【従来の技術】従来、この種の半導体メモリ装置には、
例えば、特開平９−８２０８６号公報に記載されている
装置がある。
例えば、特開平９−８２０８６号公報に記載されている
装置がある。
【０００４】この半導体メモリ装置について、図８を参
照して説明する。
照して説明する。
【０００５】図示されるように、ワード線ＷＬにより選
択されたメモリセル８から読出されたデータは、４本の
ビット線ＢＬに共有されるサブセンスアンプ（以後、Ｓ
ＳＡと略称する）１０７を介してメインセンスアンプ
（以後、ＭＳＡと略称する）６に伝えられる。
択されたメモリセル８から読出されたデータは、４本の
ビット線ＢＬに共有されるサブセンスアンプ（以後、Ｓ
ＳＡと略称する）１０７を介してメインセンスアンプ
（以後、ＭＳＡと略称する）６に伝えられる。
【０００６】次に、このデータは、データラッチ（以
後、ＤＡＬと略称する）５に転送され蓄積される。ＤＡ
Ｌ５に蓄積されたデータは、マルチプレクサ（以後、Ｍ
ＵＸと略称する）４により選択信号ＹＳＷに基づいてシ
リアルに選択され、リードアンプ（以後、ＲＡＭＰと略
称する）３、リード・ライト・バス（以後、ＲＷバスと
略称する）および入出力バッファ１００を介して入出力
ピンから外部に出力される。ＤＡＬ５からシリアルにデ
ータが読み出されている間に、ＳＳＡ１０７を共有する
他のビット線ＢＬのデータがＳＳＡ１０７からＭＳＡ６
で検知される。
後、ＤＡＬと略称する）５に転送され蓄積される。ＤＡ
Ｌ５に蓄積されたデータは、マルチプレクサ（以後、Ｍ
ＵＸと略称する）４により選択信号ＹＳＷに基づいてシ
リアルに選択され、リードアンプ（以後、ＲＡＭＰと略
称する）３、リード・ライト・バス（以後、ＲＷバスと
略称する）および入出力バッファ１００を介して入出力
ピンから外部に出力される。ＤＡＬ５からシリアルにデ
ータが読み出されている間に、ＳＳＡ１０７を共有する
他のビット線ＢＬのデータがＳＳＡ１０７からＭＳＡ６
で検知される。
【０００７】他方、入出力ピンから入力したシリアルデ
ータは、入力バッファ１００からＲＷバス、ライトアン
プ（以後、ＷＡＭＰと略称する）２、およびＭＵＸ４を
介して、以降、上記経路と逆の経路でメモリセル８に記
録される。
ータは、入力バッファ１００からＲＷバス、ライトアン
プ（以後、ＷＡＭＰと略称する）２、およびＭＵＸ４を
介して、以降、上記経路と逆の経路でメモリセル８に記
録される。
【０００８】また、図７に示されるように、一つのワー
ド線ＷＬと各ビット線ＢＬ0 ，ＢＬ1 ，〜との間では、
それぞれ寄生容量ＣＰ0 ，ＣＰ1 ，〜を有する。
ド線ＷＬと各ビット線ＢＬ0 ，ＢＬ1 ，〜との間では、
それぞれ寄生容量ＣＰ0 ，ＣＰ1 ，〜を有する。
【０００９】したがって、図８に示されるような構成に
よる従来のオープンビット線において、ビット線ＢＬの
データビット全ての符号が“０”または“１”の場合に
は、寄生容量ＣＰ0 ，ＣＰ1 ，〜が引き起こすワード線
ＷＬ経由のノイズが大きく、再書き込みの際の動作マー
ジンが減少する。
よる従来のオープンビット線において、ビット線ＢＬの
データビット全ての符号が“０”または“１”の場合に
は、寄生容量ＣＰ0 ，ＣＰ1 ，〜が引き起こすワード線
ＷＬ経由のノイズが大きく、再書き込みの際の動作マー
ジンが減少する。
【００１０】上記公開公報における装置では、ＳＳＡに
おけるビット線ＢＬが４本であり、ビット線ＢＬへの再
書き込みは、４回に分割されるため、ワード線ＷＬ経由
のノイズは、１／４に減少している。
おけるビット線ＢＬが４本であり、ビット線ＢＬへの再
書き込みは、４回に分割されるため、ワード線ＷＬ経由
のノイズは、１／４に減少している。
【００１１】
【発明が解決しようとする課題】上述した従来の半導体
メモリ装置では、一つのワード線ＷＬと各ビット線ＢＬ
0 ，ＢＬ1 ，〜との間にそれぞれ有する寄生容量ＣＰ0
，ＣＰ1 ，〜の和が引き起こすワード線ＷＬ経由のノ
イズが大きく、再書き込みの際の動作マージンが縮小す
るという問題点がある。
メモリ装置では、一つのワード線ＷＬと各ビット線ＢＬ
0 ，ＢＬ1 ，〜との間にそれぞれ有する寄生容量ＣＰ0
，ＣＰ1 ，〜の和が引き起こすワード線ＷＬ経由のノ
イズが大きく、再書き込みの際の動作マージンが縮小す
るという問題点がある。
【００１２】また、上記公開公報に記載された半導体メ
モリ装置において、ビット線ＢＬへの再書き込みを４回
に分割し、ワード線ＷＬ経由のノイズを１／４に減少し
ているが、まだ不足で、ノイズの影響が大きい。この分
割数を増加させてノイズの発生を抑える場合、分割の数
だけアクセス回数が増加するので、その分、サイクル時
間が長くなるという問題点がある。
モリ装置において、ビット線ＢＬへの再書き込みを４回
に分割し、ワード線ＷＬ経由のノイズを１／４に減少し
ているが、まだ不足で、ノイズの影響が大きい。この分
割数を増加させてノイズの発生を抑える場合、分割の数
だけアクセス回数が増加するので、その分、サイクル時
間が長くなるという問題点がある。
【００１３】本発明の課題は、上記問題点を解決し、ビ
ット線ＢＬのデータビットの全ての符号が“０”または
“１”の場合でも、寄生容量ＣＰ0 ，ＣＰ1 ，〜が引き
起こすワード線ＷＬ経由のノイズを抑えて、再書き込み
の際の動作マージンを拡大できる半導体メモリ装置を提
供することである。
ット線ＢＬのデータビットの全ての符号が“０”または
“１”の場合でも、寄生容量ＣＰ0 ，ＣＰ1 ，〜が引き
起こすワード線ＷＬ経由のノイズを抑えて、再書き込み
の際の動作マージンを拡大できる半導体メモリ装置を提
供することである。
【００１４】
【課題を解決するための手段】本発明による半導体メモ
リ装置は、オープンビット線構成の半導体メモリ装置に
おいて、同一ワード線上の所定量のデータのビット状態
に基づき、メモリセルの一部のデータのビット状態を反
転すると共にこの反転したことを記録する手段を有して
おり、前記オープンビット線には、片側のデータのみを
書き込むことでもよい。
リ装置は、オープンビット線構成の半導体メモリ装置に
おいて、同一ワード線上の所定量のデータのビット状態
に基づき、メモリセルの一部のデータのビット状態を反
転すると共にこの反転したことを記録する手段を有して
おり、前記オープンビット線には、片側のデータのみを
書き込むことでもよい。
【００１５】また、この具体的な構成の一つは、同一ワ
ード線上のデータをシリアルにアクセスし、入力される
所定量のデータのビット符号“１”およびビット符号
“０”のいずれか一方を計数する計数部と、この計数部
の計数値に基づいて所定の一部のメモリセルに書き込む
データのビット符号を反転させる反転部と、この反転し
たことを反転記録データ“１”により記憶する記憶部
と、データの出力に際して前記記憶部から前記反転記録
データ“１”を受けた場合には出力するデータを復元す
る復元部とを備えていることである。
ード線上のデータをシリアルにアクセスし、入力される
所定量のデータのビット符号“１”およびビット符号
“０”のいずれか一方を計数する計数部と、この計数部
の計数値に基づいて所定の一部のメモリセルに書き込む
データのビット符号を反転させる反転部と、この反転し
たことを反転記録データ“１”により記憶する記憶部
と、データの出力に際して前記記憶部から前記反転記録
データ“１”を受けた場合には出力するデータを復元す
る復元部とを備えていることである。
【００１６】この構成により、連続する所定数のメモリ
セルには、データの適切な割合でビット符号“１”およ
びビット符号“０”が配列格納され、寄生容量ＣＰ0 ，
ＣＰ1 ，〜それぞれが適切な割合で分散されることにな
る。
セルには、データの適切な割合でビット符号“１”およ
びビット符号“０”が配列格納され、寄生容量ＣＰ0 ，
ＣＰ1 ，〜それぞれが適切な割合で分散されることにな
る。
【００１７】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１８】図１は、本発明の実施の一形態を示す機能
ブロック図である。図１に示された半導体メモリ装置で
は、入出力ピンとデータを入出力すると共に、出力デー
タの反転ビットを復元する入出力バッファ１０が備えら
れ、かつ、従来同様の構成のＷＡＭＰ（ライトアンプ）
２、ＲＡＭＰ（リードアンプ）３、ＭＵＸ（マルチプレ
クサ）４、ＤＡＬ（データラッチ）５、ＭＳＡ（主セン
スアンプ）６、ＳＳＡ（副センスアンプ）７、およびメ
モリセル８に追加して、計数部であるカウンタ（以後、
ＣＴＲと呼称する）１１および反転部（以後、ＲＥＶと
呼称する）１２ならびに反転していることを記憶する記
憶部としてＤＡＬ１３、ＭＳＡ１４、ＳＳＡ１５、およ
びメモリセル１６が備えられているものとする。
ブロック図である。図１に示された半導体メモリ装置で
は、入出力ピンとデータを入出力すると共に、出力デー
タの反転ビットを復元する入出力バッファ１０が備えら
れ、かつ、従来同様の構成のＷＡＭＰ（ライトアンプ）
２、ＲＡＭＰ（リードアンプ）３、ＭＵＸ（マルチプレ
クサ）４、ＤＡＬ（データラッチ）５、ＭＳＡ（主セン
スアンプ）６、ＳＳＡ（副センスアンプ）７、およびメ
モリセル８に追加して、計数部であるカウンタ（以後、
ＣＴＲと呼称する）１１および反転部（以後、ＲＥＶと
呼称する）１２ならびに反転していることを記憶する記
憶部としてＤＡＬ１３、ＭＳＡ１４、ＳＳＡ１５、およ
びメモリセル１６が備えられているものとする。
【００１９】従来との相違点は、入出力バッファ１０が
出力データの反転ビットを復元する復元部を有し、ま
た、計数部であるカウンタ（以後、ＣＴＲと呼称する）
１１および反転部（以後、ＲＥＶと呼称する）１２、な
らびに、反転していることを記憶する記憶部としてＤＡ
Ｌ１３、ＭＡＳ１４、ＳＳＡ１５、およびメモリセル１
６が追加され備えられていることである。
出力データの反転ビットを復元する復元部を有し、ま
た、計数部であるカウンタ（以後、ＣＴＲと呼称する）
１１および反転部（以後、ＲＥＶと呼称する）１２、な
らびに、反転していることを記憶する記憶部としてＤＡ
Ｌ１３、ＭＡＳ１４、ＳＳＡ１５、およびメモリセル１
６が追加され備えられていることである。
【００２０】入出力ピンからシリアルに入出力バッファ
１０を介して入力したデータは、更に、ＷＡＭＰ２を介
してシリアルに選択されるＤＡＬ５に書き込まれる。こ
の結果、シリアルデータはパラレルデータに変換され
る。
１０を介して入力したデータは、更に、ＷＡＭＰ２を介
してシリアルに選択されるＤＡＬ５に書き込まれる。こ
の結果、シリアルデータはパラレルデータに変換され
る。
【００２１】一方、入出力バッファ１０とＷＡＭＰ２と
の間はＲＷバスで接続されており、ＲＷバスには更にＣ
ＴＲ１１が接続されている。
の間はＲＷバスで接続されており、ＲＷバスには更にＣ
ＴＲ１１が接続されている。
【００２２】ＣＴＲ１１は、メモリセルアレイ近辺に配
備され、節点のＲＷバスでシリアルデータの１６個毎の
ビットのうちの符号“１”を計数するものとし、かつ、
この計数値が３個以下または１３個以上の場合、データ
反転信号ＲＥＶをＲＥＶ１２およびＤＡＬ１３に出力す
るものとする。
備され、節点のＲＷバスでシリアルデータの１６個毎の
ビットのうちの符号“１”を計数するものとし、かつ、
この計数値が３個以下または１３個以上の場合、データ
反転信号ＲＥＶをＲＥＶ１２およびＤＡＬ１３に出力す
るものとする。
【００２３】この結果、同一データが最悪１１／１６と
なり、３／４以上となることがなくなるので、ワード線
ＷＬ経由のノイズを低減することができる。
なり、３／４以上となることがなくなるので、ワード線
ＷＬ経由のノイズを低減することができる。
【００２４】データ反転信号ＲＥＶを受けたＲＥＶ１２
は、ＤＡＬ５から取り出す奇数番目のビットを反転させ
てＭＳＡ６に出力するものとする。一方、データ反転信
号ＲＥＶを受けたＤＡＬ１３は、反転記録データにビッ
ト符号“１”を立ててＭＳＡ１４に出力するものとす
る。ＲＥＶ１２の具体例については図４を参照して後に
説明する。
は、ＤＡＬ５から取り出す奇数番目のビットを反転させ
てＭＳＡ６に出力するものとする。一方、データ反転信
号ＲＥＶを受けたＤＡＬ１３は、反転記録データにビッ
ト符号“１”を立ててＭＳＡ１４に出力するものとす
る。ＲＥＶ１２の具体例については図４を参照して後に
説明する。
【００２５】これらＭＳＡ６，１４それぞれは、受けた
データを、主ビット線ＭＢＬによりＳＳＡ７，１５、更
にビット線ＢＬにより転送してメモリセル８，１６それ
ぞれに書き込む。
データを、主ビット線ＭＢＬによりＳＳＡ７，１５、更
にビット線ＢＬにより転送してメモリセル８，１６それ
ぞれに書き込む。
【００２６】次に、図２を参照して、反転記録データに
ついて説明する。
ついて説明する。
【００２７】図２（Ａ）はデータ反転信号が出力され、
反転記録データに符号“１”が立つ場合であり、図２
（Ｂ）はデータ反転信号が出力されず、反転記録データ
に符号“０”が立つ場合である。
反転記録データに符号“１”が立つ場合であり、図２
（Ｂ）はデータ反転信号が出力されず、反転記録データ
に符号“０”が立つ場合である。
【００２８】図２（Ａ）では、１６ビットのデータのう
ち３番目のビットのみが符号“１”で、残る１５ビット
が符号“０”の場合である。この場合、ＣＴＲ１１は、
３個以内を判定してデータ反転信号ＲＥＶを出力し、一
方ではＲＥＶ１２により、図示されるように、奇数番目
のデータビットを反転する。この結果、図示されるよう
に、１６個のうち第３番目を除く第１番目から第１５番
目までの７つの奇数番目の位置に符号“１”が立つ。ま
た、他方では、データ反転信号を受けたＤＡＬ１３から
ＭＳＡ１４およびＳＳＡ１５を介して反転記録データの
符号“１”がメモリセルに書き込まれる。
ち３番目のビットのみが符号“１”で、残る１５ビット
が符号“０”の場合である。この場合、ＣＴＲ１１は、
３個以内を判定してデータ反転信号ＲＥＶを出力し、一
方ではＲＥＶ１２により、図示されるように、奇数番目
のデータビットを反転する。この結果、図示されるよう
に、１６個のうち第３番目を除く第１番目から第１５番
目までの７つの奇数番目の位置に符号“１”が立つ。ま
た、他方では、データ反転信号を受けたＤＡＬ１３から
ＭＳＡ１４およびＳＳＡ１５を介して反転記録データの
符号“１”がメモリセルに書き込まれる。
【００２９】図２（Ｂ）では、１６ビットのデータのう
ち５個が符号“１”であり、ＣＴＲ１１は、４個から１
２個までの範囲を判断して、データ反転信号ＲＥＶを出
力しない。したがって、ＤＡＬ５内のデータはそのまま
ＭＳＡ６に転送されるので、１６個のデータビットの
内、５個のビットに対して、符号“１”がメモリセル８
に書き込まれる。
ち５個が符号“１”であり、ＣＴＲ１１は、４個から１
２個までの範囲を判断して、データ反転信号ＲＥＶを出
力しない。したがって、ＤＡＬ５内のデータはそのまま
ＭＳＡ６に転送されるので、１６個のデータビットの
内、５個のビットに対して、符号“１”がメモリセル８
に書き込まれる。
【００３０】また、読取りによる逆方向のデータ転送の
場合、ＭＳＡ６内のデータはそのままＲＥＶ１２、ＤＡ
Ｌ５、ＭＵＸ４およびＲＡＭＰ３を介して入出力バッフ
ァ１０まで転送される。同時に、メモリセル１６から反
転記録データの符号“１”が読み出された場合、ＤＡＬ
１３がデータ復元信号ＲＥＣを入出力バッファ１０に送
るので入出力バッファ１０の復元部により出力されるデ
ータは復元される。入出力バッファ１０の復元部の具体
例については図５を参照して後に説明する。
場合、ＭＳＡ６内のデータはそのままＲＥＶ１２、ＤＡ
Ｌ５、ＭＵＸ４およびＲＡＭＰ３を介して入出力バッフ
ァ１０まで転送される。同時に、メモリセル１６から反
転記録データの符号“１”が読み出された場合、ＤＡＬ
１３がデータ復元信号ＲＥＣを入出力バッファ１０に送
るので入出力バッファ１０の復元部により出力されるデ
ータは復元される。入出力バッファ１０の復元部の具体
例については図５を参照して後に説明する。
【００３１】次に、図３に図１および図２を併せ参照し
て、入力データの記録および読出しデータの出力それぞ
れの本発明関連動作手順について説明する。
て、入力データの記録および読出しデータの出力それぞ
れの本発明関連動作手順について説明する。
【００３２】まず、図３（Ａ）を参照して入力データの
記録について説明する。
記録について説明する。
【００３３】入出力ピンから入出力バッファ１０を介し
て入力したデータは、ＲＷバスを介してＷＡＭＰ２およ
びＣＴＲ１１に受け入れられる（手順Ｓ１）。
て入力したデータは、ＲＷバスを介してＷＡＭＰ２およ
びＣＴＲ１１に受け入れられる（手順Ｓ１）。
【００３４】ＣＴＲ１１は、入力するデータのビット符
号“１”を所定ビット数の１６個のビットに対して計数
し（手順Ｓ２）、符号“１”の計数値が３個以下または
１３個以上で所定数の場合（手順Ｓ３のＹＥＳ）、デー
タ反転信号ＲＥＶをＲＥＶ１２およびＤＡＬ１３に出力
する（手順Ｓ４）。
号“１”を所定ビット数の１６個のビットに対して計数
し（手順Ｓ２）、符号“１”の計数値が３個以下または
１３個以上で所定数の場合（手順Ｓ３のＹＥＳ）、デー
タ反転信号ＲＥＶをＲＥＶ１２およびＤＡＬ１３に出力
する（手順Ｓ４）。
【００３５】データ反転信号ＲＥＶの入力を受けたＤＡ
Ｌ１３は、反転記録データとして符号“１“を生成し、
ＭＳＡ１４およびＳＳＡ１５を介してメモリセル１６に
反転していることを記録する（手順Ｓ５）。
Ｌ１３は、反転記録データとして符号“１“を生成し、
ＭＳＡ１４およびＳＳＡ１５を介してメモリセル１６に
反転していることを記録する（手順Ｓ５）。
【００３６】一方、上記手順Ｓ１でＷＡＭＰ２に入力し
たデータはＭＵＸ４を介してＤＡＬ４にラッチされてい
る。
たデータはＭＵＸ４を介してＤＡＬ４にラッチされてい
る。
【００３７】上記手順Ｓ４でデータ反転信号ＲＥＶを入
力したＲＥＶ１２は、ＤＡＬ４にラッチされている所定
の１６個のビットによるデータを取り出す際、１６個の
うちの半分の奇数番目のビット符号を、例えば、図２
（Ａ）に示されるように反転させて出力する（手順Ｓ
６）。
力したＲＥＶ１２は、ＤＡＬ４にラッチされている所定
の１６個のビットによるデータを取り出す際、１６個の
うちの半分の奇数番目のビット符号を、例えば、図２
（Ａ）に示されるように反転させて出力する（手順Ｓ
６）。
【００３８】ＭＳＡ６は、ＤＡＬ５からＲＥＶ１２を介
して符号反転されたデータを取り出し、ＳＳＡ７を介し
てメモリセル８に記録し（手順Ｓ７）、手順を終了す
る。
して符号反転されたデータを取り出し、ＳＳＡ７を介し
てメモリセル８に記録し（手順Ｓ７）、手順を終了す
る。
【００３９】他方、上記手順Ｓ３が“ＮＯ”で符号
“１”の計数値が４個から１２個までの間の数の場合、
上記手順Ｓ７に進み、ＭＳＡ６は、ＲＥＶ１２を介して
ＤＡＬ５から符号反転のないデータを取り出し、ＳＳＡ
７を介してメモリセル８に記録して手順を終了する。
“１”の計数値が４個から１２個までの間の数の場合、
上記手順Ｓ７に進み、ＭＳＡ６は、ＲＥＶ１２を介して
ＤＡＬ５から符号反転のないデータを取り出し、ＳＳＡ
７を介してメモリセル８に記録して手順を終了する。
【００４０】次に、図３（Ｂ）を参照して記録データの
出力について説明する。
出力について説明する。
【００４１】まず、ＭＳＡ６がメモリセル８から１６ビ
ットのデータをＳＳＡ７を介して読み出し（手順Ｓ１
１）、ＤＡＬ５がこれを受けてラッチする。一方、ＭＳ
Ａ１４がメモリセル１６から１ビットの反転記録データ
をＳＳＡ１５を介して読み出し（手順Ｓ１２）、ＤＡＬ
１３がこれを受けて反転記録データを判定する（手順Ｓ
１３）。
ットのデータをＳＳＡ７を介して読み出し（手順Ｓ１
１）、ＤＡＬ５がこれを受けてラッチする。一方、ＭＳ
Ａ１４がメモリセル１６から１ビットの反転記録データ
をＳＳＡ１５を介して読み出し（手順Ｓ１２）、ＤＡＬ
１３がこれを受けて反転記録データを判定する（手順Ｓ
１３）。
【００４２】この手順Ｓ１３が“ＹＥＳ”で反転記録デ
ータが符号“１”の場合、ＤＡＬ１３はデータ復元信号
ＲＥＣを入出力バッファ１０に出力する。データ復元信
号ＲＥＣを受けた入出力バッファ１０は、ＤＡＬ５にラ
ッチされたデータをＭＵＸ４によりＲＡＭＰ３およびＲ
Ｗバスを介して受け、受けた１６個の出力データの奇数
番目のビットをデータ復元信号ＲＥＣに基づいて反転す
ることにより復元して（手順Ｓ１４）、入出力ピンから
出力し（手順Ｓ１５）、手順を終了する。
ータが符号“１”の場合、ＤＡＬ１３はデータ復元信号
ＲＥＣを入出力バッファ１０に出力する。データ復元信
号ＲＥＣを受けた入出力バッファ１０は、ＤＡＬ５にラ
ッチされたデータをＭＵＸ４によりＲＡＭＰ３およびＲ
Ｗバスを介して受け、受けた１６個の出力データの奇数
番目のビットをデータ復元信号ＲＥＣに基づいて反転す
ることにより復元して（手順Ｓ１４）、入出力ピンから
出力し（手順Ｓ１５）、手順を終了する。
【００４３】一方、上記手順Ｓ１３が“ＮＯ”で反転記
録データが符号“０”の場合、入出力バッファ１０は、
上記手順１５に進み、ＤＡＬ５にラッチされたデータを
ＭＵＸ４によりＲＡＭＰ３およびＲＷバスを介して受
け、受けた１６個の出力データをそのまま入出力ピンか
ら出力して、手順を終了する。
録データが符号“０”の場合、入出力バッファ１０は、
上記手順１５に進み、ＤＡＬ５にラッチされたデータを
ＭＵＸ４によりＲＡＭＰ３およびＲＷバスを介して受
け、受けた１６個の出力データをそのまま入出力ピンか
ら出力して、手順を終了する。
【００４４】次に、図４を参照して図１のＲＥＶ１２の
具体回路について説明する。
具体回路について説明する。
【００４５】図示されるように、ＲＥＶ１２は、ＤＡＬ
５とＭＳＡ６との間で、データの奇数番号ビットに対し
て４個のトランジスタを２個ずつたすき掛け接続し、一
方に直接、他方にインバータを介し、ＣＴＲ１１から出
力されるデータ反転信号ＲＥＶを接続している。この構
成が、データ反転信号ＲＥＶの入力がある間、奇数番目
のビットに対して符号を反転している。
５とＭＳＡ６との間で、データの奇数番号ビットに対し
て４個のトランジスタを２個ずつたすき掛け接続し、一
方に直接、他方にインバータを介し、ＣＴＲ１１から出
力されるデータ反転信号ＲＥＶを接続している。この構
成が、データ反転信号ＲＥＶの入力がある間、奇数番目
のビットに対して符号を反転している。
【００４６】また、図５は、図１における入出力バッフ
ァ１０の復元部の具体回路である。図示されるように、
ＤＡＬ１３からのデータ復元信号ＲＥＣと基準クロック
ＣＬＫとを受けるフリップフロップ回路（以後、Ｆ／Ｆ
と略称する）２１の出力とインバータ２２を介して接続
される入力ＩＮとに対してインバータ２３，２４とトラ
ンジスタによるゲート回路２５，２６との２組をたすき
掛けに接続し、出力ＯＵＴに出力している。この構成
が、ＤＡＬ１３からデータ復元信号ＲＥＣを受けている
間、基準クロックＣＬＫの一つ置き毎、すなわち、奇数
番目の入力データのビットを反転して出力している。
ァ１０の復元部の具体回路である。図示されるように、
ＤＡＬ１３からのデータ復元信号ＲＥＣと基準クロック
ＣＬＫとを受けるフリップフロップ回路（以後、Ｆ／Ｆ
と略称する）２１の出力とインバータ２２を介して接続
される入力ＩＮとに対してインバータ２３，２４とトラ
ンジスタによるゲート回路２５，２６との２組をたすき
掛けに接続し、出力ＯＵＴに出力している。この構成
が、ＤＡＬ１３からデータ復元信号ＲＥＣを受けている
間、基準クロックＣＬＫの一つ置き毎、すなわち、奇数
番目の入力データのビットを反転して出力している。
【００４７】次に、図６を参照して別の実施の形態につ
いて説明する。
いて説明する。
【００４８】図示されるように、オープンビット線構成
の場合、ＳＳＡは、選択された一つのワード線ＷＬ上の
メモリセルにビット線ＢＬ0 ，ＢＬ1 ，〜をトランスフ
ァゲートＴＧ0 を介して接続しており、他方で、トラン
スファゲートＴＧ1 を介して接続するビット線バーＢＬ
0 ，バーＢＬ1 ，〜を有している。この構成により、選
択されたワード線ＷＬが接続されていない側のビット線
バーＢＬ0 ，バーＢＬ1 ，〜は、トランスファゲートＴ
Ｇ1 によりＳＳＡから切り離すことができる。
の場合、ＳＳＡは、選択された一つのワード線ＷＬ上の
メモリセルにビット線ＢＬ0 ，ＢＬ1 ，〜をトランスフ
ァゲートＴＧ0 を介して接続しており、他方で、トラン
スファゲートＴＧ1 を介して接続するビット線バーＢＬ
0 ，バーＢＬ1 ，〜を有している。この構成により、選
択されたワード線ＷＬが接続されていない側のビット線
バーＢＬ0 ，バーＢＬ1 ，〜は、トランスファゲートＴ
Ｇ1 によりＳＳＡから切り離すことができる。
【００４９】上記説明では、機能ブロック、回路構成、
および動作手順を図示して説明したが、ブロックに対す
る機能の分離併合、論理回路の構成、または手順の平行
動作もしくは前後入れ替えなどの変更は、上記機能を満
たす限り自由であり、上記説明が本発明を限定するもの
ではない。
および動作手順を図示して説明したが、ブロックに対す
る機能の分離併合、論理回路の構成、または手順の平行
動作もしくは前後入れ替えなどの変更は、上記機能を満
たす限り自由であり、上記説明が本発明を限定するもの
ではない。
【００５０】
【発明の効果】以上説明したように本発明によれば、メ
モリセルの連続するビット位置に、例えば、３／４以上
に同一符号が並ぶことがなく、ほぼ１／２のノイズが相
殺されるので、再書き込みの際のノイズがほぼ１／２に
低減され、動作マージンの広い半導体メモリ装置を得る
ことができる。
モリセルの連続するビット位置に、例えば、３／４以上
に同一符号が並ぶことがなく、ほぼ１／２のノイズが相
殺されるので、再書き込みの際のノイズがほぼ１／２に
低減され、動作マージンの広い半導体メモリ装置を得る
ことができる。
【００５１】また、選択されたワード線が接続されてい
ない側のビット線をサブセンスアンプ（ＳＳＡ）から切
り離す形式の場合、再悪の場合にビット線の充電電流を
ほぼ３／４にできるので、電源線にのるノイズを低減で
き、この結果、動作マージンの更に広い半導体メモリ装
置を得ることができる。
ない側のビット線をサブセンスアンプ（ＳＳＡ）から切
り離す形式の場合、再悪の場合にビット線の充電電流を
ほぼ３／４にできるので、電源線にのるノイズを低減で
き、この結果、動作マージンの更に広い半導体メモリ装
置を得ることができる。
【図１】本発明の実施の一形態を示す機能ブロック図で
ある。
ある。
【図２】図１において生じるデータパターンの実施例を
示し、（Ａ）は反転する場合、（Ｂ）は反転しない場合
それぞれのパターン図である。
示し、（Ａ）は反転する場合、（Ｂ）は反転しない場合
それぞれのパターン図である。
【図３】図１における発明関連動作手順の形態を示し、
（Ａ）は入力データを記録する場合、（Ｂ）は記録デー
タを出力する場合それぞれのフローチャートである。
（Ａ）は入力データを記録する場合、（Ｂ）は記録デー
タを出力する場合それぞれのフローチャートである。
【図４】本発明の反転部の実施の一形態を示す回路図で
ある。
ある。
【図５】本発明の復元部の実施の一形態を示す回路図で
ある。
ある。
【図６】本発明の実施の第２の形態を示す図１における
部分詳細図である。
部分詳細図である。
【図７】課題説明のための部分回路図である。
【図８】従来の一例を示す機能ブロック図である。
２ ＷＡＭＰ（ライトアンプ） ３ ＲＡＭＰ（リードアンプ） ４ ＭＵＸ（マルチプレクサ） ５、１３ ＤＡＬ（データラッチ） ６、１４ ＭＳＡ（主センスアンプ） ７、１５ ＳＳＡ（副センスアンプ） ８、１６ メモリセル １０ 入出力バッファ １１ ＣＴＲ（カウンタ） １２ ＲＥＶ（反転部）
Claims (6)
- 【請求項１】 オープンビット線構成の半導体メモリ装
置において、同一ワード線上の所定量のデータのビット
状態に基づき、メモリセルの一部のデータのビット状態
を反転すると共にこの反転したことを記録する手段を有
することを特徴とする半導体メモリ装置。 - 【請求項２】 請求項１に記載の半導体メモリ装置にお
いて、オープンビット線には、片側のデータのみを書き
込むことを特徴とする半導体メモリ装置。 - 【請求項３】 請求項１または請求項２に記載の半導体
メモリ装置において、前記ビット状態は、所定量のデー
タを形成するビット符号“１”およびビット符号“０”
の含まれる割合であることを特徴とする半導体メモリ装
置。 - 【請求項４】 請求項１または請求項２に記載の半導体
メモリ装置において、前記ビット状態は、同一ワード線
上のデータをシリアルにアクセスして入力する所定量の
データのビット符号“１”およびビット符号“０”のい
ずれか一方を計数して判断することを特徴とする半導体
メモリ装置。 - 【請求項５】 オープンビット線構成の半導体メモリ装
置において、同一ワード線上のデータをシリアルにアク
セスし、入力される所定量のデータのビット符号“１”
およびビット符号“０”のいずれか一方を計数する計数
部と、この計数部の計数値に基づいて所定の一部のメモ
リセルに書き込むデータのビット符号を反転させる反転
部と、この反転したことを反転記録データ“１”により
記憶する記憶部と、データの出力に際して前記記憶部か
ら前記反転記録データ“１”を受けた場合には出力する
データを復元する復元部とを備えることを特徴とする半
導体メモリ装置。 - 【請求項６】 請求項４または請求項５に記載の半導体
メモリ装置において、データのビット状態の前記反転す
る一部は、前記所定量のデータのシリアルにアクセスす
るビットの奇数番目および偶数番目いずれか一方のビッ
ト符号であることを特徴とする半導体メモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9268266A JPH11110967A (ja) | 1997-10-01 | 1997-10-01 | 半導体メモリ装置 |
| KR1019980040937A KR100303041B1 (ko) | 1997-10-01 | 1998-09-30 | 반도체메모리장치 |
| CN98120208A CN1130624C (zh) | 1997-10-01 | 1998-09-30 | 一种半导体存储器 |
| US09/164,368 US6075735A (en) | 1997-10-01 | 1998-10-01 | Semiconductor memory device having reversing logic means |
| TW087116416A TW409250B (en) | 1997-10-01 | 1998-10-01 | A semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9268266A JPH11110967A (ja) | 1997-10-01 | 1997-10-01 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11110967A true JPH11110967A (ja) | 1999-04-23 |
Family
ID=17456190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9268266A Pending JPH11110967A (ja) | 1997-10-01 | 1997-10-01 | 半導体メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6075735A (ja) |
| JP (1) | JPH11110967A (ja) |
| KR (1) | KR100303041B1 (ja) |
| CN (1) | CN1130624C (ja) |
| TW (1) | TW409250B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6721194B2 (en) | 2001-11-05 | 2004-04-13 | Renesas Technology Corp. | Semiconductor memory |
| JP2006338877A (ja) * | 2006-09-21 | 2006-12-14 | Renesas Technology Corp | 半導体記憶装置 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3910047B2 (ja) * | 2001-11-20 | 2007-04-25 | 松下電器産業株式会社 | 半導体記憶装置 |
| US7099216B2 (en) * | 2003-09-05 | 2006-08-29 | International Business Machines Corporation | Single cycle read/write/writeback pipeline, full-wordline I/O DRAM architecture with enhanced write and single ended sensing |
| CN101091252B (zh) * | 2004-12-28 | 2012-09-05 | 斯班逊有限公司 | 半导体装置以及控制半导体装置操作的方法 |
| KR100799684B1 (ko) * | 2006-09-14 | 2008-02-01 | 삼성전자주식회사 | 통신 시스템 및 통신 시스템 제어방법 |
| JP2008217857A (ja) * | 2007-02-28 | 2008-09-18 | Toshiba Corp | メモリコントローラ及び半導体装置 |
| JP5231972B2 (ja) * | 2008-12-18 | 2013-07-10 | 力晶科技股▲ふん▼有限公司 | 不揮発性半導体記憶装置 |
| CN105931660A (zh) * | 2016-05-20 | 2016-09-07 | 西安紫光国芯半导体有限公司 | 一种数据拓扑转换器及转换方法及动态存储器 |
| US10367672B2 (en) | 2016-09-28 | 2019-07-30 | Qualcomm Incorporated | Enhancements to phase-noise compensation reference signal design and scrambling |
| CN109525372A (zh) * | 2018-12-24 | 2019-03-26 | 深圳市华星光电技术有限公司 | 终端数据传输方法、装置及存储介质 |
| CN110098837B (zh) | 2019-04-08 | 2020-11-06 | 深圳市华星光电技术有限公司 | 数据编码方法、解码方法、相关装置及存储介质 |
| CN112712835B (zh) | 2019-10-25 | 2024-07-26 | 长鑫存储技术(上海)有限公司 | 读操作电路、半导体存储器和读操作方法 |
| CN112712838B (zh) | 2019-10-25 | 2024-07-26 | 长鑫存储技术(上海)有限公司 | 读操作电路、半导体存储器和读操作方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0821863B2 (ja) * | 1985-04-13 | 1996-03-04 | キヤノン株式会社 | データ処理方法 |
| JPH0337715A (ja) * | 1989-07-05 | 1991-02-19 | Fujitsu Ltd | ビット順反転回路 |
| US5055841A (en) * | 1991-02-01 | 1991-10-08 | Bell Communications Research, Inc. | High-speed feedforward variable word length decoder |
| JPH07254286A (ja) * | 1994-03-16 | 1995-10-03 | Nippon Motorola Ltd | 低消費電力半導体メモリ装置 |
| US5625601A (en) * | 1994-04-11 | 1997-04-29 | Mosaid Technologies Incorporated | DRAM page copy method |
| JP3281215B2 (ja) * | 1995-03-16 | 2002-05-13 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
| JPH0935490A (ja) * | 1995-07-17 | 1997-02-07 | Yamaha Corp | 半導体記憶装置 |
| JP2900854B2 (ja) * | 1995-09-14 | 1999-06-02 | 日本電気株式会社 | 半導体記憶装置 |
-
1997
- 1997-10-01 JP JP9268266A patent/JPH11110967A/ja active Pending
-
1998
- 1998-09-30 KR KR1019980040937A patent/KR100303041B1/ko not_active IP Right Cessation
- 1998-09-30 CN CN98120208A patent/CN1130624C/zh not_active Expired - Fee Related
- 1998-10-01 US US09/164,368 patent/US6075735A/en not_active Expired - Fee Related
- 1998-10-01 TW TW087116416A patent/TW409250B/zh not_active IP Right Cessation
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| US6894912B2 (en) | 2001-11-05 | 2005-05-17 | Renesas Technology Corporation | Semiconductor memory |
| US6990037B2 (en) | 2001-11-05 | 2006-01-24 | Renesas Technology Corporation | Semiconductor memory |
| US7184326B2 (en) | 2001-11-05 | 2007-02-27 | Renesas Technology Corp. | Semiconductor memory |
| US7262983B2 (en) | 2001-11-05 | 2007-08-28 | Renesas Techonology Corp. | Semiconductor memory |
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| JP4542074B2 (ja) * | 2006-09-21 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990036726A (ko) | 1999-05-25 |
| TW409250B (en) | 2000-10-21 |
| KR100303041B1 (ko) | 2001-09-24 |
| US6075735A (en) | 2000-06-13 |
| CN1130624C (zh) | 2003-12-10 |
| CN1213833A (zh) | 1999-04-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010124 |