JPH0935490A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0935490A JPH0935490A JP20288695A JP20288695A JPH0935490A JP H0935490 A JPH0935490 A JP H0935490A JP 20288695 A JP20288695 A JP 20288695A JP 20288695 A JP20288695 A JP 20288695A JP H0935490 A JPH0935490 A JP H0935490A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 高速性能を損なうことなく耐ノイズ性向上を
図った半導体記憶装置を提供する。 【構成】 ビット線ＢＬｉとワード線ＷＬｊが交差して
配設され、各ビット線ＢＬｉに沿って選択ワード線によ
り駆動されるメモリセルＭＣｉｊが配列され、各メモリ
セルＭＣｉｊに固定的にデータが書き込まれるマスクＲ
ＯＭにおいて、各ビット線ＢＬｉと平行に各ビット線Ｂ
Ｌｉと対をなすダミービット線ＤＢＬｉが配設され、各
ダミービット線ＤＢＬｉにはこれと対をなすビット線Ｂ
Ｌｉに沿う各メモリセルＭＣｉｊに対応して各メモリセ
ルＭＣｉｊと逆のデータが固定的に書き込まれて同じワ
ード線により同時に選択駆動されるダミーセルＤＣｉｊ
が配列され、ビット線ＢＬｉとこれと対をなすダミービ
ット線ＤＢＬｉの出力信号の差を検出する差動型センス
回路ＳＡｉを備えた。
図った半導体記憶装置を提供する。 【構成】 ビット線ＢＬｉとワード線ＷＬｊが交差して
配設され、各ビット線ＢＬｉに沿って選択ワード線によ
り駆動されるメモリセルＭＣｉｊが配列され、各メモリ
セルＭＣｉｊに固定的にデータが書き込まれるマスクＲ
ＯＭにおいて、各ビット線ＢＬｉと平行に各ビット線Ｂ
Ｌｉと対をなすダミービット線ＤＢＬｉが配設され、各
ダミービット線ＤＢＬｉにはこれと対をなすビット線Ｂ
Ｌｉに沿う各メモリセルＭＣｉｊに対応して各メモリセ
ルＭＣｉｊと逆のデータが固定的に書き込まれて同じワ
ード線により同時に選択駆動されるダミーセルＤＣｉｊ
が配列され、ビット線ＢＬｉとこれと対をなすダミービ
ット線ＤＢＬｉの出力信号の差を検出する差動型センス
回路ＳＡｉを備えた。
Description
【０００１】
【産業上の利用分野】この発明は、データが固定的に書
き込まれるマスクＲＯＭ等の半導体記憶装置に関する。
き込まれるマスクＲＯＭ等の半導体記憶装置に関する。
【０００２】
【従来の技術】通常マスクＲＯＭにおいては、選択され
たメモリセルが電流引き込みを行うか否かによりデータ
“０”，“１”を判別するようにメモリセルに固定的に
データがプログラミングされる。従って、マスクＲＯＭ
のデータ読出しを行うセンス回路は一般に、ビット線に
つながる電流電圧変換回路とその出力電圧をある基準電
圧と比較して検出する差動増幅回路により構成される。
たメモリセルが電流引き込みを行うか否かによりデータ
“０”，“１”を判別するようにメモリセルに固定的に
データがプログラミングされる。従って、マスクＲＯＭ
のデータ読出しを行うセンス回路は一般に、ビット線に
つながる電流電圧変換回路とその出力電圧をある基準電
圧と比較して検出する差動増幅回路により構成される。
【０００３】
【発明が解決しようとする課題】マスクＲＯＭの高速動
作を確保するためには、データ“０”，“１”に拘ら
ず、ビット線の電位振幅をなるべく小さく抑えながら、
且つデータ“０”，“１”に応じた引き込み電流の有無
を検出することが重要になる。従ってセンス回路の差動
増幅回路では、基準電圧との微小な電位差を検出するこ
とが要求され、十分な耐ノイズ性を保証することが難し
い。ビット線の電位振幅を大きくすれば、耐ノイズ性は
向上するが、高速性能が損なわれる。
作を確保するためには、データ“０”，“１”に拘ら
ず、ビット線の電位振幅をなるべく小さく抑えながら、
且つデータ“０”，“１”に応じた引き込み電流の有無
を検出することが重要になる。従ってセンス回路の差動
増幅回路では、基準電圧との微小な電位差を検出するこ
とが要求され、十分な耐ノイズ性を保証することが難し
い。ビット線の電位振幅を大きくすれば、耐ノイズ性は
向上するが、高速性能が損なわれる。
【０００４】この発明は、上記の点に鑑みなされたもの
で、高速性能を損なうことなく耐ノイズ性向上を図った
半導体記憶装置を提供することを目的としている。
で、高速性能を損なうことなく耐ノイズ性向上を図った
半導体記憶装置を提供することを目的としている。
【０００５】
【課題を解決するための手段】この発明は、複数本ずつ
のビット線とワード線が交差して配設され、各ビット線
に沿って選択ワード線により駆動されるメモリセルが配
列され、各メモリセルに固定的にデータが書き込まれる
半導体記憶装置において、各ビット線と平行に各ビット
線と対をなすダミービット線が配設され、各ダミービッ
ト線にはこれと対をなすビット線に沿う各メモリセルに
対応して各メモリセルと逆のデータが固定的に書き込ま
れて同じワード線により同時に選択駆動されるダミーセ
ルが配列され、ビット線とこれと対をなすダミービット
線の出力信号の差を検出する差動型センス回路を備えた
ことを特徴としている。この発明において好ましくは、
前記各メモリセルは半導体基板に形成され、前記各ダミ
ーセルはそれぞれ対応するメモリセル上に積層された半
導体膜に形成されたものとする。
のビット線とワード線が交差して配設され、各ビット線
に沿って選択ワード線により駆動されるメモリセルが配
列され、各メモリセルに固定的にデータが書き込まれる
半導体記憶装置において、各ビット線と平行に各ビット
線と対をなすダミービット線が配設され、各ダミービッ
ト線にはこれと対をなすビット線に沿う各メモリセルに
対応して各メモリセルと逆のデータが固定的に書き込ま
れて同じワード線により同時に選択駆動されるダミーセ
ルが配列され、ビット線とこれと対をなすダミービット
線の出力信号の差を検出する差動型センス回路を備えた
ことを特徴としている。この発明において好ましくは、
前記各メモリセルは半導体基板に形成され、前記各ダミ
ーセルはそれぞれ対応するメモリセル上に積層された半
導体膜に形成されたものとする。
【０００６】
【作用】この発明によると、各メモリセルに対応してこ
れとは逆データが書かれダミーセルを用意して、相補的
なメモリセルデータとダミーセルデータをそれぞれビッ
ト線、ダミービット線に読み出して差動型センス回路に
より検出するから、固定の基準電圧を用いて微小電位変
化を検出する従来のセンス方式に比べて安定したデータ
読出しが可能になる。例えば、ビット線振幅を従来と同
程度とすれば、従来より大きなノイズマージンが得ら
れ、しかも従来と変わらない高速性能が得られる。従来
と同程度の耐ノイズ性とすれば、従来より高速性能を得
ることができる。
れとは逆データが書かれダミーセルを用意して、相補的
なメモリセルデータとダミーセルデータをそれぞれビッ
ト線、ダミービット線に読み出して差動型センス回路に
より検出するから、固定の基準電圧を用いて微小電位変
化を検出する従来のセンス方式に比べて安定したデータ
読出しが可能になる。例えば、ビット線振幅を従来と同
程度とすれば、従来より大きなノイズマージンが得ら
れ、しかも従来と変わらない高速性能が得られる。従来
と同程度の耐ノイズ性とすれば、従来より高速性能を得
ることができる。
【０００７】またこの発明において、メモリセル配列を
通常の工程に従って半導体基板に集積形成し、この上に
半導体膜を重ねてこの半導体膜にダミーセル配列を形成
すれば、メモリセル配列と同数のダミーセル配列を設け
てもチップサイズが大きくなることはなく、高密度集積
化が可能である。
通常の工程に従って半導体基板に集積形成し、この上に
半導体膜を重ねてこの半導体膜にダミーセル配列を形成
すれば、メモリセル配列と同数のダミーセル配列を設け
てもチップサイズが大きくなることはなく、高密度集積
化が可能である。
【０００８】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の一実施例にかかるＮＯＲ
型マスクＲＯＭの要部構成を示す等価回路である。メモ
リセルＭＣｉｊ（ｉ＝０，１，…，ｊ＝０，１，…）は
ｎチャネルＭＯＳトランジスタにより構成されて、ビッ
ト線ＢＬｉに沿って配列され、ビット線ＢＬｉと交差す
るワード線ＷＬｊにより選択駆動されるようになってい
る。各メモリセルＭＣｉｊは、マスクプログラムにより
データ“０”，“１”に応じて、高しきい値状態（Ｈｉ
Ｖｔ）又は通常のエンハンスメント（Ｅ型）状態とする
ことで、データが固定的に書き込まれる。
説明する。図１は、この発明の一実施例にかかるＮＯＲ
型マスクＲＯＭの要部構成を示す等価回路である。メモ
リセルＭＣｉｊ（ｉ＝０，１，…，ｊ＝０，１，…）は
ｎチャネルＭＯＳトランジスタにより構成されて、ビッ
ト線ＢＬｉに沿って配列され、ビット線ＢＬｉと交差す
るワード線ＷＬｊにより選択駆動されるようになってい
る。各メモリセルＭＣｉｊは、マスクプログラムにより
データ“０”，“１”に応じて、高しきい値状態（Ｈｉ
Ｖｔ）又は通常のエンハンスメント（Ｅ型）状態とする
ことで、データが固定的に書き込まれる。
【０００９】この様なメモリセルアレイに対して、この
実施例では、各ビット線ＢＬｉと平行に且つそれぞれに
隣接させてダミービット線ＤＢＬｉが配設される。ダミ
ービット線ＤＢＬｉには、各メモリセルＭＣｉｊにそれ
ぞれ対応させて、それぞれ同じワード線ＷＬｊで同時に
駆動されるダミーセルＤＣｉｊが配設される。そして各
ダミーセルＤＣｉｊには、それぞれ対応するメモリセル
ＭＣｉｊの逆データが固定的に書き込まれる。即ち図に
例示したように、ビット線ＢＬ０に沿うメモリセルＭＣ
００，ＭＣ０１，ＭＣ０２，…に、“０”，“１”，
“０”，…というデータが書かれたとき、これに隣接し
て対をなすダミービット線ＤＢＬ０に沿うダミーセルＤ
Ｃ００，ＤＣ０１，ＤＣ０２，…には、“１”，
“０”，“１”，…というデータが書かれる。
実施例では、各ビット線ＢＬｉと平行に且つそれぞれに
隣接させてダミービット線ＤＢＬｉが配設される。ダミ
ービット線ＤＢＬｉには、各メモリセルＭＣｉｊにそれ
ぞれ対応させて、それぞれ同じワード線ＷＬｊで同時に
駆動されるダミーセルＤＣｉｊが配設される。そして各
ダミーセルＤＣｉｊには、それぞれ対応するメモリセル
ＭＣｉｊの逆データが固定的に書き込まれる。即ち図に
例示したように、ビット線ＢＬ０に沿うメモリセルＭＣ
００，ＭＣ０１，ＭＣ０２，…に、“０”，“１”，
“０”，…というデータが書かれたとき、これに隣接し
て対をなすダミービット線ＤＢＬ０に沿うダミーセルＤ
Ｃ００，ＤＣ０１，ＤＣ０２，…には、“１”，
“０”，“１”，…というデータが書かれる。
【００１０】データ読出しは、選択されたワード線に、
ＨｉＶｔ状態と通常のＥ型状態のしきい値の中間にある
“Ｈ”レベル読出し電圧（例えば５Ｖ）を与え、残りの
非選択ワード線を“Ｌ”レベル（例えば０Ｖ）として、
選択されたメモリセルでの電流引き込みの有無を検出す
ることにより行われる。この実施例の場合、隣接して対
をなすメモリセルＭＣｉｊとダミーセルＤＣｉｊとは互
いに逆データが書かれているから、これらがビット線Ｂ
Ｌｉ，ダミービット線ＤＢＬｉに接続されたとき、一方
で電流引き込みがある場合に他方は電流引き込みがない
という関係になる。このビット線ＢＬｉとダミービット
線ＤＢＬｉの信号差を検出するために差動型センス回路
ＳＡｉが設けられる。
ＨｉＶｔ状態と通常のＥ型状態のしきい値の中間にある
“Ｈ”レベル読出し電圧（例えば５Ｖ）を与え、残りの
非選択ワード線を“Ｌ”レベル（例えば０Ｖ）として、
選択されたメモリセルでの電流引き込みの有無を検出す
ることにより行われる。この実施例の場合、隣接して対
をなすメモリセルＭＣｉｊとダミーセルＤＣｉｊとは互
いに逆データが書かれているから、これらがビット線Ｂ
Ｌｉ，ダミービット線ＤＢＬｉに接続されたとき、一方
で電流引き込みがある場合に他方は電流引き込みがない
という関係になる。このビット線ＢＬｉとダミービット
線ＤＢＬｉの信号差を検出するために差動型センス回路
ＳＡｉが設けられる。
【００１１】差動型センス回路ＳＡｉは例えば、図２に
示すように、ビット線ＢＬｉとダミービット線ＤＢＬｉ
の電流引き込みをそれぞれ検出する電流電圧変換回路か
らなるプリセンスアンプ２１ａ，２１ｂと、これらのプ
リセンスアンプ２１ａ，２１ｂの出力電位差を検出する
差動アンプ（メインセンスアンプ）２２とから構成され
る。プリセンスアンプ２１ａは、ビット線ＢＬｉと電源
ＶDDの間に直列接続されるＮＭＯＳトランジスタＱ21，
Ｑ22とこれらのゲートに負帰還をかけるインバータＩ、
及び電流ドライブ用のＰＭＯＳトランジスタＱ23により
構成される。プリセンスアンプ２１ｂも同様である。
示すように、ビット線ＢＬｉとダミービット線ＤＢＬｉ
の電流引き込みをそれぞれ検出する電流電圧変換回路か
らなるプリセンスアンプ２１ａ，２１ｂと、これらのプ
リセンスアンプ２１ａ，２１ｂの出力電位差を検出する
差動アンプ（メインセンスアンプ）２２とから構成され
る。プリセンスアンプ２１ａは、ビット線ＢＬｉと電源
ＶDDの間に直列接続されるＮＭＯＳトランジスタＱ21，
Ｑ22とこれらのゲートに負帰還をかけるインバータＩ、
及び電流ドライブ用のＰＭＯＳトランジスタＱ23により
構成される。プリセンスアンプ２１ｂも同様である。
【００１２】この実施例によると、ビット線データ出力
に対して常に相補的なデータが出力されるダミービット
線を用いて差動検出を行うため、従来のように固定の基
準電圧との比較でデータ検出を行う方式に比べて、安定
したデータセンス動作が可能になる。即ちビット線の出
力振幅を従来より小さくすれば、従来と同程度のノイズ
マージンを確保しながら読出し動作の高速化が図られ
る。読出し速度を従来と同じ程度とすればノイズマージ
ンは大きくなる。
に対して常に相補的なデータが出力されるダミービット
線を用いて差動検出を行うため、従来のように固定の基
準電圧との比較でデータ検出を行う方式に比べて、安定
したデータセンス動作が可能になる。即ちビット線の出
力振幅を従来より小さくすれば、従来と同程度のノイズ
マージンを確保しながら読出し動作の高速化が図られ
る。読出し速度を従来と同じ程度とすればノイズマージ
ンは大きくなる。
【００１３】図３は、この発明をＮＡＮＤ型マスクＲＯ
Ｍに適用した実施例の要部等価回路である。ＮＡＮＤ型
セルは、例えば１５段のメモリトランジスタＭＴｉｊに
より構成され、これが二つの選択ゲートトランジスタＳ
ｉ１ａ，Ｓｉ２ａを介してビット線ＢＬｉに接続され
る。先の実施例と同様に、各ビット線ＢＬｉには隣接し
て平行に走るダミービット線ＤＢＬｉが配設され、これ
に、ビット線ＢＬｉ側のＮＡＮＤセル対応させて、１６
段のダミーのメモリトランジスタＤＭｉｊからなるＮＡ
ＮＤ型セルが、選択ゲートトランジスタＳｉ１ｂ，Ｓｉ
２ｂを介して接続される。
Ｍに適用した実施例の要部等価回路である。ＮＡＮＤ型
セルは、例えば１５段のメモリトランジスタＭＴｉｊに
より構成され、これが二つの選択ゲートトランジスタＳ
ｉ１ａ，Ｓｉ２ａを介してビット線ＢＬｉに接続され
る。先の実施例と同様に、各ビット線ＢＬｉには隣接し
て平行に走るダミービット線ＤＢＬｉが配設され、これ
に、ビット線ＢＬｉ側のＮＡＮＤセル対応させて、１６
段のダミーのメモリトランジスタＤＭｉｊからなるＮＡ
ＮＤ型セルが、選択ゲートトランジスタＳｉ１ｂ，Ｓｉ
２ｂを介して接続される。
【００１４】メモリトランジスタＭＴｉｊには、マスク
プログラムによりデータ“０”，“１”に応じて、デプ
レション（Ｄ）型又はＥ型とする、固定的なデータ書込
みがなされる。そして先の実施例と同様に、ダミーメモ
リトランジスタＤＭｉｊには、それぞれ対応するメモリ
トランジスタＭＴｉｊの逆データが固定的に書き込まれ
る。
プログラムによりデータ“０”，“１”に応じて、デプ
レション（Ｄ）型又はＥ型とする、固定的なデータ書込
みがなされる。そして先の実施例と同様に、ダミーメモ
リトランジスタＤＭｉｊには、それぞれ対応するメモリ
トランジスタＭＴｉｊの逆データが固定的に書き込まれ
る。
【００１５】選択ゲートトランジスタについては、ビッ
ト線ＢＬｉ側とダミービット線ＤＢＬｉ側との間で、例
えば選択ゲート線ＳＧ１により選択駆動されるＳ０１ａ
とＳ０１ｂは共にＤ型、選択ゲート線ＳＧ２により選択
駆動されるＳ０２ａとＳ０２ｂは共にＥ型にというよう
に設定される。これにより、ビット線ＢＬｉにＮＡＮＤ
型セルのデータが読み出されるとき、同時に隣接するダ
ミーのＮＡＮＤ型セルの逆データがダミービット線ＤＢ
Ｌｉに読み出されることになる。そして先の実施例と同
様に、ビット線データとダミービット線データとの差を
検出するために差動型センス回路ＳＡｉが設けられる。
ト線ＢＬｉ側とダミービット線ＤＢＬｉ側との間で、例
えば選択ゲート線ＳＧ１により選択駆動されるＳ０１ａ
とＳ０１ｂは共にＤ型、選択ゲート線ＳＧ２により選択
駆動されるＳ０２ａとＳ０２ｂは共にＥ型にというよう
に設定される。これにより、ビット線ＢＬｉにＮＡＮＤ
型セルのデータが読み出されるとき、同時に隣接するダ
ミーのＮＡＮＤ型セルの逆データがダミービット線ＤＢ
Ｌｉに読み出されることになる。そして先の実施例と同
様に、ビット線データとダミービット線データとの差を
検出するために差動型センス回路ＳＡｉが設けられる。
【００１６】この実施例によっても、先の実施例と同様
の効果が得られる。なお図１の実施例は、各ビット線Ｂ
Ｌｉとダミービット線ＤＢＬｉの対にそれぞれセンス回
路ＳＡｉを設けた構成を示しているが、実際のシステム
では複数の対でセンス回路を共用するという構成をとる
ことができる。
の効果が得られる。なお図１の実施例は、各ビット線Ｂ
Ｌｉとダミービット線ＤＢＬｉの対にそれぞれセンス回
路ＳＡｉを設けた構成を示しているが、実際のシステム
では複数の対でセンス回路を共用するという構成をとる
ことができる。
【００１７】以上の実施例において、メモリセルとダミ
ーセルを基板上に縦に積層した構成とすれば、メモリセ
ル配列と同数のダミーセルを用いることによるチップ面
積の増大を避けることができる。その様な実施例を具体
的に以下に説明する。
ーセルを基板上に縦に積層した構成とすれば、メモリセ
ル配列と同数のダミーセルを用いることによるチップ面
積の増大を避けることができる。その様な実施例を具体
的に以下に説明する。
【００１８】図４（ａ），（ｂ）は、図１の実施例にお
けるメモリセルＭＣｉとダミーセルＤＣｉの集積化構造
の例を示す平面図とそのＡ−Ａ′断面図である。ｐ型シ
リコン基板４１に通常のＭＯＳＬＳＩの工程に従って、
ゲート酸化膜４２を介してワード線ＷＬとなるゲート電
極４３を形成し、ソース，ドレインとなるｎ型拡散層４
４を形成して、メモリセルＭＣｉが得られる。この段階
で選択イオン注入によりメモリセルにデータが書き込ま
れる。
けるメモリセルＭＣｉとダミーセルＤＣｉの集積化構造
の例を示す平面図とそのＡ−Ａ′断面図である。ｐ型シ
リコン基板４１に通常のＭＯＳＬＳＩの工程に従って、
ゲート酸化膜４２を介してワード線ＷＬとなるゲート電
極４３を形成し、ソース，ドレインとなるｎ型拡散層４
４を形成して、メモリセルＭＣｉが得られる。この段階
で選択イオン注入によりメモリセルにデータが書き込ま
れる。
【００１９】メモリセルが形成された基板上に、層間絶
縁膜４５を介して例えばシリコン膜４６を堆積形成し、
好ましくはこれに結晶化処理を施した後、所定のパター
ンに加工する。そしてこのシリコン膜４６にゲート酸化
膜４７を介してゲート電極４８を形成し、ｎ型拡散層４
９を形成して、ＴＦＴ構造のダミーセルＤＣｉが得られ
る。この段階でダミーセルＤＣｉには、選択イオン注入
によりメモリセルと逆データが書き込まれる。なおシリ
コン膜４６は、予め層間絶縁膜４６に形成したコンタク
ト孔５０を介して下地トランジスタのソースとなるｎ型
拡散層４４にコンタクトさせて、積層したダミーセルの
ソースとなるｎ型拡散層４９と導通をとる。
縁膜４５を介して例えばシリコン膜４６を堆積形成し、
好ましくはこれに結晶化処理を施した後、所定のパター
ンに加工する。そしてこのシリコン膜４６にゲート酸化
膜４７を介してゲート電極４８を形成し、ｎ型拡散層４
９を形成して、ＴＦＴ構造のダミーセルＤＣｉが得られ
る。この段階でダミーセルＤＣｉには、選択イオン注入
によりメモリセルと逆データが書き込まれる。なおシリ
コン膜４６は、予め層間絶縁膜４６に形成したコンタク
ト孔５０を介して下地トランジスタのソースとなるｎ型
拡散層４４にコンタクトさせて、積層したダミーセルの
ソースとなるｎ型拡散層４９と導通をとる。
【００２０】そして絶縁膜５７を堆積して、コンタクト
孔５１，５２，５６を加工し、Ａｌ膜を堆積，パターニ
ングして、ビット線５３，ダミービット線５４，接地線
５５等を配設する。上下のゲート電極４３，４８は平行
して走って共にワード線となるもので、図示しないチッ
プ周辺で共通接続される。
孔５１，５２，５６を加工し、Ａｌ膜を堆積，パターニ
ングして、ビット線５３，ダミービット線５４，接地線
５５等を配設する。上下のゲート電極４３，４８は平行
して走って共にワード線となるもので、図示しないチッ
プ周辺で共通接続される。
【００２１】図５（ａ），（ｂ）は、図３の実施例にお
けるＮＡＮＤセルとダミーＮＡＮＤセルの集積化構造の
例を示す平面図とそのＢ−Ｂ′断面図である。基本構造
及び製造工程は図４の実施例と同様であり、従って図４
と対応する部分に図４と同じ符号を付して詳細な説明は
省く。マスクプログラムには、デプレション状態を得る
ための選択イオン注入が用いられる。
けるＮＡＮＤセルとダミーＮＡＮＤセルの集積化構造の
例を示す平面図とそのＢ−Ｂ′断面図である。基本構造
及び製造工程は図４の実施例と同様であり、従って図４
と対応する部分に図４と同じ符号を付して詳細な説明は
省く。マスクプログラムには、デプレション状態を得る
ための選択イオン注入が用いられる。
【００２２】ＴＦＴは一般に、単結晶シリコンに形成し
たＭＯＳトランジスタに比べるとリーク等が大きく特性
が劣る。しかし実施例のように、メモリセルを通常のＬ
ＳＩ構造とし、ダミーセルをこれに積層形成したＴＦＴ
構造とすれば、多少ＴＦＴ特性が悪くても、メモリ特性
に大きな影響はない。ダミーセルは、メモリセルのデー
タ読出しのために補助的に利用されるためである。ま
た、以上の実施例において、Ａｌ配線を例えば２層構造
とすれば、単位セル面積をより小さくすることができ
る。
たＭＯＳトランジスタに比べるとリーク等が大きく特性
が劣る。しかし実施例のように、メモリセルを通常のＬ
ＳＩ構造とし、ダミーセルをこれに積層形成したＴＦＴ
構造とすれば、多少ＴＦＴ特性が悪くても、メモリ特性
に大きな影響はない。ダミーセルは、メモリセルのデー
タ読出しのために補助的に利用されるためである。ま
た、以上の実施例において、Ａｌ配線を例えば２層構造
とすれば、単位セル面積をより小さくすることができ
る。
【００２３】図６は、図４（ｂ）の断面に対応させて示
した別の実施例の積層構造である。この実施例では、下
地ＭＯＳトランジスタのゲート電極４３をそのまま上部
のＴＦＴのゲート電極４８として用いて、ＴＦＴ構造を
図４とは上下逆にしたものである。対応するメモリセル
とダミーセルのゲート電極は共通にワード線として用い
られるので、この様な構造を採用することができる。
した別の実施例の積層構造である。この実施例では、下
地ＭＯＳトランジスタのゲート電極４３をそのまま上部
のＴＦＴのゲート電極４８として用いて、ＴＦＴ構造を
図４とは上下逆にしたものである。対応するメモリセル
とダミーセルのゲート電極は共通にワード線として用い
られるので、この様な構造を採用することができる。
【００２４】
【発明の効果】以上述べたようにこの発明によれば、各
メモリセルに対応してこれとは逆データが書かれダミー
セルを用意して、相補的なメモリセルデータとダミーセ
ルデータをそれぞれビット線、ダミービット線に読み出
して差動型センス回路により検出するようにして、高速
性能を損なうことなく優れた耐ノイズ性を実現した半導
体記憶装置が得られる。
メモリセルに対応してこれとは逆データが書かれダミー
セルを用意して、相補的なメモリセルデータとダミーセ
ルデータをそれぞれビット線、ダミービット線に読み出
して差動型センス回路により検出するようにして、高速
性能を損なうことなく優れた耐ノイズ性を実現した半導
体記憶装置が得られる。
【図１】 この発明の一実施例に係るＮＯＲ型マスクＲ
ＯＭの等価回路である。
ＯＭの等価回路である。
【図２】 同実施例の差動型センス回路である。
【図３】 この発明の他の実施例に係るＮＡＮＤ型マス
クＲＯＭの等価回路である。
クＲＯＭの等価回路である。
【図４】 図１のマスクＲＯＭの集積化構造である。
【図５】 図３のマスクＲＯＭの集積化構造である。
【図６】 図４を変形したマスクＲＯＭの集積化構造で
ある。
ある。
ＭＣｉｊ…メモリセル、ＤＣｉｊ…ダミーセル、ＢＬｉ
…ビット線、ＤＢＬｉ…ダミービット線、ＷＬｊ…ワー
ド線、ＳＡｉ…差動型センス回路、ＭＴｉｊ…メモリト
ランジスタ、ＤＭｉｊ…ダミーメモリトランジスタ、４
１…シリコン基板、４６…シリコン膜。
…ビット線、ＤＢＬｉ…ダミービット線、ＷＬｊ…ワー
ド線、ＳＡｉ…差動型センス回路、ＭＴｉｊ…メモリト
ランジスタ、ＤＭｉｊ…ダミーメモリトランジスタ、４
１…シリコン基板、４６…シリコン膜。
Claims (2)
- 【請求項１】 複数本ずつのビット線とワード線が交差
して配設され、各ビット線に沿って選択ワード線により
駆動されるメモリセルが配列され、各メモリセルに固定
的にデータが書き込まれる半導体記憶装置において、 各ビット線と平行に各ビット線と対をなすダミービット
線が配設され、 各ダミービット線にはこれと対をなすビット線に沿う各
メモリセルに対応して各メモリセルと逆のデータが固定
的に書き込まれて同じワード線により同時に選択駆動さ
れるダミーセルが配列され、 ビット線とこれと対をなすダミービット線の出力信号の
差を検出する差動型センス回路を備えたことを特徴とす
る半導体記憶装置。 - 【請求項２】 前記各メモリセルは半導体基板に形成さ
れ、前記各ダミーセルはそれぞれ対応するメモリセル上
に積層された半導体膜に形成されていることを特徴とす
る請求項１記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20288695A JPH0935490A (ja) | 1995-07-17 | 1995-07-17 | 半導体記憶装置 |
| TW085108486A TW302481B (ja) | 1995-07-17 | 1996-07-12 | |
| KR1019960028747A KR100275193B1 (ko) | 1995-07-17 | 1996-07-16 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20288695A JPH0935490A (ja) | 1995-07-17 | 1995-07-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0935490A true JPH0935490A (ja) | 1997-02-07 |
Family
ID=16464837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20288695A Pending JPH0935490A (ja) | 1995-07-17 | 1995-07-17 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH0935490A (ja) |
| KR (1) | KR100275193B1 (ja) |
| TW (1) | TW302481B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030003054A (ko) * | 2001-06-29 | 2003-01-09 | 휴렛-팩커드 컴퍼니(델라웨어주법인) | 메모리 장치 및 상호접속 수 감소 방법 |
| CN1130624C (zh) * | 1997-10-01 | 2003-12-10 | 恩益禧电子股份有限公司 | 一种半导体存储器 |
| JP2007503678A (ja) * | 2003-05-13 | 2007-02-22 | イノヴァティーヴ シリコン， インコーポレーテッド | 半導体メモリ素子及び該素子を動作させる方法 |
| JP2007516547A (ja) * | 2003-05-13 | 2007-06-21 | イノヴァティーヴ シリコン ソシエテ アノニム | 半導体メモリセル、アレイ、構造及び素子、及びこれらを動作させる方法 |
| JP2011103158A (ja) * | 2009-11-11 | 2011-05-26 | Rohm Co Ltd | 半導体不揮発記憶回路 |
| US7978515B2 (en) | 2007-03-23 | 2011-07-12 | Sharp Kabushiki Kaisha | Semiconductor storage device and electronic equipment therefor |
| JP2013201396A (ja) * | 2012-03-26 | 2013-10-03 | Toshiba Corp | プログラマブルロジックスイッチ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6430078B1 (en) * | 2001-07-03 | 2002-08-06 | Agilent Technologies, Inc. | Low-voltage digital ROM circuit and method |
-
1995
- 1995-07-17 JP JP20288695A patent/JPH0935490A/ja active Pending
-
1996
- 1996-07-12 TW TW085108486A patent/TW302481B/zh active
- 1996-07-16 KR KR1019960028747A patent/KR100275193B1/ko not_active IP Right Cessation
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| CN1130624C (zh) * | 1997-10-01 | 2003-12-10 | 恩益禧电子股份有限公司 | 一种半导体存储器 |
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| JP2007503678A (ja) * | 2003-05-13 | 2007-02-22 | イノヴァティーヴ シリコン， インコーポレーテッド | 半導体メモリ素子及び該素子を動作させる方法 |
| JP2007516547A (ja) * | 2003-05-13 | 2007-06-21 | イノヴァティーヴ シリコン ソシエテ アノニム | 半導体メモリセル、アレイ、構造及び素子、及びこれらを動作させる方法 |
| US7978515B2 (en) | 2007-03-23 | 2011-07-12 | Sharp Kabushiki Kaisha | Semiconductor storage device and electronic equipment therefor |
| JP2011103158A (ja) * | 2009-11-11 | 2011-05-26 | Rohm Co Ltd | 半導体不揮発記憶回路 |
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| US8836007B2 (en) | 2012-03-26 | 2014-09-16 | Kabushiki Kaisha Toshiba | Programmable logic switch |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970008176A (ko) | 1997-02-24 |
| TW302481B (ja) | 1997-04-11 |
| KR100275193B1 (ko) | 2001-01-15 |
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