JP3526997B2 - マスクｒｏｍ - Google Patents
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- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は製造工程でデータが
書き込まれて読み出し専用メモリとして用いられるマス
クＲＯＭ（リード・オンリ・メモリ）およびデータ読出
方法ならびにその製造方法に係り、特にフィールドシー
ルド素子分離構造を有するマスクＲＯＭおよびデータ読
出方法ならびにその製造方法に関する。 【０００２】 【従来の技術】マスクＲＯＭには、素子分離手段とし
て、フィールドシールド素子分離構造を有するものがあ
る。この構造は、メモリセルを構成する各ＭＯＳトラン
ジスタ間にＭＯＳ型のフィールドシールドトランジスタ
を選択的に形成すると共に、このフィールドシールドト
ランジスタのゲート電極をフィールドシールドトランジ
スタのしきい値以下の電位に固定することによって素子
分離を図ろうとするものである。以下、図１３〜図１８
を参照して、このようなフィールドシールド素子分離構
造を有する従来のマスクＲＯＭについて説明する。 【０００３】図１３は従来のマスクＲＯＭのメモリセル
部分の回路を表し、図１４はその平面的素子構成を表す
ものである。また、図１５は図１４におけるＡ−Ａ′線
に沿った断面、図１６は図１４におけるＢ−Ｂ′線に沿
った断面、図１７は図１４におけるＣ−Ｃ′線に沿った
断面、図１８は図１４におけるＤ−Ｄ′線に沿った断面
を表すものである。 【０００４】図１３に示したように、このマスクＲＯＭ
は、メモリセルとして作用するＮＭＯＳ型のトランジス
タＭ１１〜Ｍ２２を備えている。このうちトランジスタ
Ｍ１１およびＭ１２の各ゲート電極はワードラインＷＬ
１に接続され、トランジスタＭ２１およびＭ２２の各ゲ
ート電極はワードラインＷＬ２に接続されている。トラ
ンジスタＭ１１およびＭ２１のドレインは共通接続され
ると共にビットラインＢＬ１に接続され、トランジスタ
Ｍ１２およびＭ２２のドレインは共通接続されると共に
ビットラインＢＬ２に接続されている。これらの４つの
トランジスタの各ソースラインＳＬ１〜ＳＬ４はいずれ
も接地されている。 【０００５】図１４〜図１８に示したように、Ｐ型のシ
リコン基板１０１上のメモリセル形成領域には、フィー
ルドシールドゲート酸化膜１０２を介してフィールドシ
ールドゲート電極１０４が全面に形成され、さらにその
上にフィールドシールドキャップ酸化膜１０５が全面に
形成されている。これらの３層を貫通してシリコン基板
１０１に達する開口１５１、１５２が細長い逆Ｓ字形に
選択的に形成され、これらの開口１５１，１５２の内側
面にサイドウォール酸化膜１０６が形成されている。な
お、フィールドシールドゲート電極１０４は、後述する
ように、各メモリセルトランジスタ間を分離するための
素子分離用フィールドシールドトランジスタを構成する
ものである。 【０００６】フィールドシールドキャップ酸化膜１０５
および開口１５１，１５２内のシリコン基板１０１上に
は、直線状（図１４の上下方向）にパターニングされた
ゲート電極層１０９−１およびキャップ酸化膜１１０−
１、並びにゲート電極層１０９−２およびキャップ酸化
膜１１０−２が延設されている。但し、開口１５１，１
５２内の領域においてはシリコン基板１０１上にゲート
酸化膜１０７を介してゲート電極層１０９−１，１０９
−２が形成されている。このうち、ゲート電極層１０９
−１はトランジスタＭ１１，Ｍ１２のワードラインＷＬ
１として作用し、ゲート電極層１０９−２はトランジス
タＭ２１，Ｍ２２のワードラインＷＬ２として作用する
ものである。ゲート電極層１０９−１およびキャップ酸
化膜１１０−１、並びにゲート電極層１０９−２および
キャップ酸化膜１１０−２の両側面には、サイドウォー
ル酸化膜１１１が形成されている。 【０００７】図１４および図１５に示したように、開口
１５１内のシリコン基板１０１の表面近傍領域には、サ
イドウォール酸化膜１０６およびサイドウォール酸化膜
１１１と自己整合的にドレイン拡散層１１２ａおよびソ
ース拡散層１１２ｂが形成されている。これらの拡散層
は、シリコン基板１０１にＮ型の不純物を拡散させて形
成したもので、トランジスタＭ２１のドレインおよびソ
ースとなる領域である。なお、トランジスタＭ１１、Ｍ
１２およびＭ２２における図１６に対応した断面は図示
しないが、これらもＭ２１と同様の構造になっている。 【０００８】以上の素子構造を覆うようにしてＢＰＳＧ
（ボロン・リン・シリケート・ガラス）膜等からなる層
間絶縁膜１１３が全面に形成されている。そして、この
層間絶縁膜１１３を貫通して、開口１５１内のドレイン
拡散層１１２ａおよびソース拡散層１１２ｂに達するコ
ンタクト孔１１４ｂ，１１４ｃが形成され、これらのコ
ンタクト孔を埋めるようにして、直線状にパターニング
された金属配線１１５ｂ，１１５ｃがゲート電極層１０
９−１，１０９−２と直交する方向に延設されている
（図１４〜図１６）。ここで、金属配線１１５ｂはビッ
トラインＢＬ１，ＢＬ２として作用し、金属配線１１５
ｃはソースラインＳＬ１〜ＳＬ４として作用するもので
あり、アルミニウム等から構成されている。 【０００９】図１４に示したように、フィールドシール
ドゲート電極１０４は、金属配線１１５ｂ，１１５ｃと
平行に延設された金属配線１１５ａとコンタクト孔１１
４ａを介して接続されている。この金属配線１１５ａは
通常０Ｖに固定されるようになっている。ここで、フィ
ールドシールドゲート電極１０４をゲート電極とする素
子分離用フィールドシールドトランジスタのしきい値電
圧は、例えば３Ｖである。したがって、フィールドシー
ルドゲート電極１０４を０Ｖに固定しておくことによ
り、素子分離用フィールドシールドトランジスタを非導
通状態に保持し、隣接するトランジスタＭ１１〜Ｍ２２
の相互間を電気的に分離することができるようになって
いる。 【００１０】なお、金属配線１１５ａ，１１５ｂ，１１
５ｃは、図示しない保護膜によって覆われている。 【００１１】次に、以上のような構成のマスクＲＯＭの
作用および動作を説明する。 【００１２】このマスクＲＯＭに対するデータ書込み
は、その製造工程において、所定のメモリセルトランジ
スタのチャネル領域となる部分以外をマスクして、その
領域のシリコン基板１０１表面にのみ不純物をイオン注
入し、そのメモリセルトランジスタのしきい電圧を変え
ることで行う。例えば今、初期状態（データ非書込状
態）におけるメモリセルトランジスタＭ１１〜Ｍ２２の
しきい値電圧が１Ｖであるとし、例えばトランジスタＭ
２１にデータを書き込むものとすると、図１６に示した
ように、製造工程において、このトランジスタＭ２１の
ゲート電極層１０９−２の下部領域のシリコン基板１０
１にＰ型の不純物をイオン注入して、高濃度不純物領域
１０８を形成し、これにより、トランジスタＭ２１のし
きい値電圧のみを２Ｖに変化させる。他のトランジスタ
Ｍ１１，Ｍ１２，Ｍ２２のしきい値電圧は１Ｖのままで
ある。 【００１３】こうして製造したマスクＲＯＭからのデー
タ読出しは、次のようにして行う。すなわち、読出対象
のメモリセルトランジスタのビットラインを立ち上げる
と共に、そのメモリセルトランジスタのワードライン
に、高しきい値電圧（データを書き込んだメモリセルト
ランジスタのしきい値電圧）と低しきい値電圧（データ
を書き込まなかったメモリセルトランジスタのしきい値
電圧）の中間の電圧を印加したときの読出対象トランジ
スタのオン／オフ（ドレイン電流の有無）によってデー
タの“１”，“０”を判断する。 【００１４】具体的には、例えば、図１３において、デ
ータを書き込まなかったメモリセルトランジスタＭ１１
からデータを読み出す場合には、ビットラインＢＬ１を
５Ｖ、ビットラインＢＬ２を０Ｖ、ワードラインＷＬ１
を１．５Ｖ、ワードラインＷＬ２を０Ｖとする。ソース
ラインＳＬ１，ＳＬ２は上記のように接地されており、
０Ｖである。この場合、トランジスタＭ１１のしきい値
電圧は１Ｖであるから、トランジスタＭ１１はオン状態
となり、ビットラインＢＬ１からソースラインＳＬ１に
電流が流れる。一方、データを書き込んだメモリセルト
ランジスタＭ２１からデータを読み出す場合には、ビッ
トラインＢＬ１を５Ｖ、ビットラインＢＬ２を０Ｖ、ワ
ードラインＷＬ１を０Ｖ、ワードラインＷＬ２を１．５
Ｖとする。ソースラインＳＬ１，ＳＬ２は上記と同様に
０Ｖである。この場合、トランジスタＭ２１のしきい値
電圧は２Ｖであるから、トランジスタＭ２１はオフ状態
となり、ビットラインＢＬ１からソースラインＳＬ２に
電流は流れない。このようにして、ドレイン電流の有無
を判断し、これを“１”，“０”に対応付けて読み出し
データとする。 【００１５】また、上述のように、各メモリセルトラン
ジスタＭ１１〜Ｍ２２の相互間は、フィールドシールド
ゲート電極１０４をしきい値電圧以下の０Ｖに固定して
素子分離用フィールドシールドトランジスタを非導通状
態に保持することによって、電気的に分離されており、
上記のような各メモリセルからのデータ読み出しが可能
になっている。 【００１６】このように、マスクＲＯＭは、各メモリセ
ルを単一のＭＯＳトランジスタによって構成しているた
め、比較的単純な構造で集積度を上げることができる。 【００１７】 【発明が解決しようとする課題】しかしながら、近年に
あっては、記憶容量の増大とチップサイズの小型化の要
請に呼応してＤＲＡＭ等の各種の半導体メモリの集積度
が飛躍的に高まりつつあり、マスクＲＯＭについてもよ
り一層高集積化してチップサイズの小型化と大容量化を
図る必要がある。ここで、チップサイズは、容量が同じ
であれば、メモリセルトランジスタの素子サイズと素子
分離用ＭＯＳ型フィールドシールドトランジスタのサイ
ズとによって定まる。言い換えると、記憶容量は、チッ
プサイズが同じであれば、メモリセルトランジスタの素
子サイズと素子分離用ＭＯＳ型フィールドシールドトラ
ンジスタのサイズとによって定まる。このため、マスク
ＲＯＭの小型化や大容量化を図るためには、より高度の
微細加工技術が必要となり、困難を伴う場合が多い。 【００１８】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、現状レベルよりも高度の微細加工技
術を必要とせずにチップサイズの小型化と大容量化を実
現することができるマスクＲＯＭおよびそのデータ読出
方法ならびにマスクＲＯＭの製造方法を提供することに
ある。 【００１９】 【課題を解決するための手段】請求項１記載のマスクＲ
ＯＭは、半導体基板上に形成されると共にそのしきい値
電圧が変えられることによってデータを記憶するメモリ
セル用ＭＯＳ型トランジスタと、各メモリセル用ＭＯＳ
型トランジスタ間を相互に区分して電気的に分離する素
子分離用ＭＯＳ型フィールドシールドトランジスタとを
備えたフィールドシールド素子分離構造のマスクＲＯＭ
であって、前記素子分離用ＭＯＳ型フィールドシールド
トランジスタのチャネル領域の一部のしきい値電圧を、
データの内容に応じて変えることによって、素子分離領
域の一部に、データを記憶するメモリセル機能を有する
ＭＯＳ型トランジスタを形成したものである。 【００２０】このマスクＲＯＭでは、メモリセル用ＭＯ
Ｓ型トランジスタが本来のメモリセルとしてデータ記憶
に利用されるほか、本来は素子分離用として設けられた
ＭＯＳ型フィールドシールドトランジスタの一部にもデ
ータ記憶機能が付与されている。すなわち、素子分離用
ＭＯＳ型フィールドシールドトランジスタのチャネル領
域のうちの一部領域のしきい値電圧を、データの内容に
応じて変えることによって、その領域をチャネル部とす
るＭＯＳ型フィールドシールドトランジスタがメモリセ
ルとして機能し、これによってデータが記憶される。 【００２１】 【００２２】 【００２３】 【００２４】 【００２５】 【００２６】 【００２７】 【００２８】 【００２９】 【実施の形態】以下、本発明の実施の形態を図面を参照
して具体的に説明する。 【００３０】図１は本発明の一実施の形態に係るマスク
ＲＯＭにおけるメモリセルアレイの一部回路の構成を表
すものであり、図２はその平面的素子構成を表すもので
ある。また、図３は図２におけるＡ−Ａ′線に沿った断
面、図４は図２におけるＢ−Ｂ′線に沿った断面、図５
は図２におけるＣ−Ｃ′線に沿った断面、図６は図２に
おけるＤ−Ｄ′線に沿った断面、図７は図２におけるＥ
−Ｅ′線に沿った断面、図８は図２におけるＦ−Ｆ′線
に沿った断面を表すものである。なお、これらの図で、
従来例（図１３〜図１８）と同一構成要素には同一の符
号を付すものとする。 【００３１】図１に示したように、このマスクＲＯＭ
は、メモリセルとして作用するＮＭＯＳ型のトランジス
タＭ１１〜Ｍ２２を備えている。このうちトランジスタ
Ｍ１１およびＭ１２の各ゲート電極はワードラインＷＬ
１に接続され、トランジスタＭ２１およびＭ２２の各ゲ
ート電極はワードラインＷＬ２に接続されている。トラ
ンジスタＭ１１およびＭ２１のドレインは共通接続され
ると共にビットラインＢＬ１に接続され、トランジスタ
Ｍ１２およびＭ２２のドレインは共通接続されると共に
ビットラインＢＬ２に接続されている。トランジスタＭ
１１のソースとトランジスタＭ１２のソースとの間に
は、フィールドシールドトランジスタＦＳ１１が接続さ
れ、トランジスタＭ２１のソースとトランジスタＭ２２
のソースとの間には、フィールドシールドトランジスタ
ＦＳ２１が接続されている。トランジスタＭ１１とフィ
ールドシールドトランジスタＦＳ１１との接続点はソー
スラインＳＬ１に接続され、トランジスタＭ２１とフィ
ールドシールドトランジスタＦＳ２１との接続点はソー
スラインＳＬ２に接続され、トランジスタＭ１２とフィ
ールドシールドトランジスタＦＳ１１との接続点はソー
スラインＳＬ３に接続され、トランジスタＭ２２とフィ
ールドシールドトランジスタＦＳ２１との接続点はソー
スラインＳＬ４に接続されている。フィールドシールド
トランジスタＦＳ１１およびＦＳ２１の各ゲート電極は
フィールドシールドラインＦＳＬに接続されている。 【００３２】図３〜図８に示したように、Ｐ型のシリコ
ン基板１０１上のメモリセル形成領域には、フィールド
シールドゲート酸化膜１０２を介してフィールドシール
ドゲート電極１０４が全面に形成され、さらにその上に
フィールドシールドキャップ酸化膜１０５が全面に形成
されている。これらの３層を貫通してシリコン基板１０
１に達する開口１５１、１５２が細長い逆Ｓ字形に選択
的に形成され、これらの開口１５１，１５２の内側面に
サイドウォール酸化膜１０６が形成されている。なお、
フィールドシールドゲート電極１０４は、各メモリセル
トランジスタ間を分離するための素子分離用フィールド
シールドトランジスタを構成する。 【００３３】フィールドシールドキャップ酸化膜１０５
および開口１５１，１５２内のシリコン基板１０１上に
は、直線状（図２の上下方向）にパターニングされたゲ
ート電極層１０９−１およびキャップ酸化膜１１０−
１、並びにゲート電極層１０９−２およびキャップ酸化
膜１１０−２が延設されている。但し、開口１５１，１
５２内の領域においてはシリコン基板１０１上にゲート
酸化膜１０７を介してゲート電極層１０９−１，１０９
−２が形成されている。このうち、ゲート電極層１０９
−１はトランジスタＭ１１，Ｍ１２のワードラインＷＬ
１として作用し、ゲート電極層１０９−２はトランジス
タＭ２１，Ｍ２２のワードラインＷＬ２として作用する
ものである。ゲート電極層１０９−１およびキャップ酸
化膜１１０−１、並びにゲート電極層１０９−２および
キャップ酸化膜１１０−２の両側面には、サイドウォー
ル酸化膜１１１が形成されている。 【００３４】図３および図４に示したように、開口１５
１内のシリコン基板１０１の表面近傍領域には、サイド
ウォール酸化膜１０６およびサイドウォール酸化膜１１
１と自己整合的にドレイン拡散層１１２ａおよびソース
拡散層１１２ｂが形成されている。これらの拡散層は、
シリコン基板１０１にＮ型の不純物を拡散させて形成し
たもので、トランジスタＭ２１のドレインおよびソース
となる領域である。なお、トランジスタＭ１１、Ｍ１２
およびＭ２２における図５に対応した断面は図示しない
が、これらもＭ２１と同様の構造になっている。 【００３５】以上の素子構造を覆うようにしてＢＰＳＧ
（ボロン・リン・シリケート・ガラス）膜等からなる層
間絶縁膜１１３が全面に形成されている。そして、この
層間絶縁膜１１３を貫通して、開口１５１内のドレイン
拡散層１１２ａおよびソース拡散層１１２ｂに達するコ
ンタクト孔１１４ｂ，１１４ｃが形成され、これらのコ
ンタクト孔を埋めるようにして、直線状にパターニング
された金属配線１１５ｂ，１１５ｃがゲート電極層１０
９−１，１０９−２と直交する方向に延設されている
（図３〜図５）。ここで、金属配線１１５ｂはビットラ
インＢＬ１，ＢＬ２として作用し、金属配線１１５ｃは
ソースラインＳＬ１〜ＳＬ４として作用するものであ
り、アルミニウム等から構成されている。 【００３６】図３に示したように、フィールドシールド
ゲート電極１０４は、金属配線１１５ｂ，１１５ｃと平
行に延設された金属配線１１５ａとコンタクト孔１１４
ａを介して接続されている。この金属配線１１５ａは通
常０Ｖに固定されているが、後述するように、フィール
ドシールドトランジスタを１つのメモリセルと見立てて
ここからデータを読み出す場合には、例えば２．５Ｖが
印加されるようになっている。この点が本発明の特徴を
なしている。ここで、フィールドシールドゲート電極１
０４をゲート電極とする素子分離用フィールドシールド
トランジスタのしきい値電圧は、例えば３Ｖである。し
たがって、フィールドシールドゲート電極１０４を０Ｖ
にしておくことにより、素子分離用フィールドシールド
トランジスタを非導通状態に保持し、隣接するトランジ
スタＭ１１〜Ｍ２２の相互間を電気的に分離することが
できるようになっている。 【００３７】図７に示したように、ソースラインＳＬ１
につながる開口１５１内のソース拡散層１１２ｂと、ソ
ースラインＳＬ３につながる開口１５２内のソース拡散
層１１２ｂと、これらの間のフィールドシールドゲート
電極１０４およびフィールドシールドゲート酸化膜１０
２とは、図１におけるフィールドシールドトランジスタ
ＦＳ１１を構成している。同様に、図８に示したよう
に、ソースラインＳＬ２につながる開口１５１内のソー
ス拡散層１１２ｂと、ソースラインＳＬ４につながる開
口１５２内のソース拡散層１１２ｂと、これらの間のフ
ィールドシールドゲート電極１０４およびフィールドシ
ールドゲート酸化膜１０２とは、図１におけるフィール
ドシールドトランジスタＦＳ２１を構成している。この
うち、フィールドシールドトランジスタＦＳ１１のフィ
ールドシールドゲート電極１０４の下部のシリコン基板
１０１表面近傍領域（チャネルとなる領域）には、Ｐ型
の低濃度不純物領域１０３が形成され、これによって記
憶データ“１”を表している（図７）。一方、フィール
ドシールドトランジスタＦＳ２１のフィールドシールド
ゲート電極１０４の下部のシリコン基板１０１表面近傍
領域（チャネルとなる領域）には、Ｐ型の低濃度不純物
領域１０３は形成されておらず、これによって記憶デー
タ“０”を表している（図８）。 【００３８】なお、金属配線１１５ａ，１１５ｂ，１１
５ｃは、図示しない保護膜によって覆われている。 【００３９】次に、以上のような構成のマスクＲＯＭの
作用および動作を説明する。 【００４０】このマスクＲＯＭでは、従来からデータ記
憶用に設けられていた本来のメモリセル（トランジスタ
Ｍ１１〜Ｍ２２）のほかに、本来は素子分離用に設けら
れていたフィールドシールドトランジスタによってもデ
ータを記憶できるようになっている。ここではまず、メ
モリセル（トランジスタＭ１１〜Ｍ２２）に対するデー
タ書込および読出方法を説明する。 【００４１】このマスクＲＯＭのメモリセル（Ｍ１１〜
Ｍ２２）に対するデータ書込方法は従来例と同様であ
る。すなわち、その製造工程において、所定のメモリセ
ルトランジスタのチャネル領域となる部分以外をマスク
して、その領域のシリコン基板１０１表面にのみ不純物
をイオン注入し、そのメモリセルトランジスタのしきい
電圧を変えることで行う。例えば今、初期状態（データ
非書込状態）におけるメモリセルトランジスタＭ１１〜
Ｍ２２のしきい値電圧が１Ｖであるとし、例えばトラン
ジスタＭ２１にデータを書き込むものとすると、図４お
よび図６に示したように、製造工程において、このトラ
ンジスタＭ２１のゲート電極層１０９−２の下部領域の
シリコン基板１０１にＰ型の不純物をイオン注入して、
Ｐ型の高濃度不純物領域１０８を形成し、これにより、
トランジスタＭ２１のしきい値電圧のみを２Ｖに変化さ
せる。他のトランジスタＭ１１，Ｍ１２，Ｍ２２のしき
い値電圧は１Ｖのままである。これで、トランジスタＭ
２１からなるメモリセルにのみデータが書き込まれたこ
とになる。 【００４２】マスクＲＯＭのメモリセル（Ｍ１１〜Ｍ２
２）からのデータ読出方法もまた従来例の説明と同様で
ある。すなわち、読出対象のメモリセルトランジスタの
ビットラインを立ち上げると共に、そのメモリセルトラ
ンジスタのワードラインに、高しきい値電圧（データを
書き込んだメモリセルトランジスタのしきい値電圧）と
低しきい値電圧（データを書き込まなかったメモリセル
トランジスタのしきい値電圧）の中間の電圧を印加した
ときの読出対象トランジスタのオン／オフ（ドレイン電
流の有無）によってデータの“１”，“０”を判断す
る。例えば、図１において、データを書き込まなかった
メモリセルトランジスタＭ１１からデータを読み出す場
合には、ビットラインＢＬ１を５Ｖ、ビットラインＢＬ
２を０Ｖ、ワードラインＷＬ１を１．５Ｖ、ワードライ
ンＷＬ２を０Ｖとする。ソースラインＳＬ１，ＳＬ２は
上記のように接地されており、０Ｖである。この場合、
トランジスタＭ１１のしきい値電圧は１Ｖであるから、
トランジスタＭ１１はオン状態となり、ビットラインＢ
Ｌ１からソースラインＳＬ１に電流が流れる。一方、デ
ータを書き込んだメモリセルトランジスタＭ２１からデ
ータを読み出す場合には、ビットラインＢＬ１を５Ｖ、
ビットラインＢＬ２を０Ｖ、ワードラインＷＬ１を０
Ｖ、ワードラインＷＬ２を１．５Ｖとする。ソースライ
ンＳＬ１，ＳＬ２は上記と同様に０Ｖである。この場
合、トランジスタＭ２１のしきい値電圧は２Ｖであるか
ら、トランジスタＭ２１はオフ状態となり、ビットライ
ンＢＬ１からソースラインＳＬ２に電流は流れない。こ
のようにして、ドレイン電流の有無を判断し、これを
“１”，“０”に対応付けて読み出しデータとする。 【００４３】また、上述のように、各メモリセルトラン
ジスタＭ１１〜Ｍ２２の相互間は、フィールドシールド
ゲート電極１０４をしきい値電圧以下の０Ｖに固定して
素子分離用フィールドシールドトランジスタを非導通状
態に保持することによって、電気的に分離されており、
上記のような各メモリセルからのデータ読み出しが可能
になっている。 【００４４】次に、本発明の特徴であるフィールドシー
ルドトランジスタへのデータ書込および読出方法を説明
する。 【００４５】フィールドシールドトランジスタへのデー
タ書込みは、書き込み対象のフィールドシールドトラン
ジスタのチャネル領域となるシリコン基板１０１表面近
傍のＰ型不純物濃度を低下させることで行う。具体的に
は、例えば、フィールドシールドトランジスタＦＳ１１
にデータを書き込むものとすると、製造工程において、
図３，図４および図７に示したように、このフィールド
シールドトランジスタＦＳ１１のフィールドシールドゲ
ート電極１０４の下部のシリコン基板１０１の表面近傍
領域（チャネルとなる領域）に、Ｎ型の不純物をイオン
注入することにより、Ｐ型の低濃度不純物領域１０３を
形成する。フィールドシールドトランジスタＦＳ１１の
しきい値電圧は元々３Ｖであったものが例えば２Ｖに低
下する。一方、フィールドシールドトランジスタＦＳ２
のしきい値電圧は３Ｖのままである。これで、フィール
ドシールドトランジスタＦＳ１１にのみデータが書き込
まれたことになる。 【００４６】一方、フィールドシールドトランジスタか
らのデータ読出しは、次のようにして行う。すなわち、
読出対象のフィールドシールドトランジスタ部分に接続
された２つのメモリセルトランジスタのビットラインの
うちの一方を立ち上げると共に、これら２つのメモリセ
ルトランジスタをオン状態、これら２つのメモリセルト
ランジスタと対をなす２つのメモリセルトランジスタを
オフ状態にし、さらにすべてのソースラインをフローテ
ィング状態にした上で、フィールドシールドトランジス
タのゲート電極（フィールドシールドラインＦＳＬ）
に、低しきい値電圧（データを書き込んだフィールドシ
ールドトランジスタのしきい値電圧２Ｖ）と高しきい値
電圧（データを書き込まなかったフィールドシールドト
ランジスタのしきい値電圧３Ｖ）の中間の電圧を印加
し、そのときの読出対象フィールドシールドトランジス
タ部分のオン／オフ（ドレイン電流の有無）によってデ
ータの“１”，“０”を判断する。 【００４７】例えば、図１において、データを書き込ん
だフィールドシールドトランジスタＦＳ１１からデータ
を読み出す場合には、ビットラインＢＬ１を５Ｖ、ビッ
トラインＢＬ２を０Ｖ、ワードラインＷＬ１を５Ｖ、ワ
ードラインＷＬ２を０Ｖとし、ソースラインＳＬ１〜Ｓ
Ｌ４をすべてフローティング状態にした上で、フィール
ドシールドラインＦＳＬに中間電圧として２．５Ｖを印
加する。この場合、メモリセルトランジスタのしきい値
電圧は１Ｖまたは２Ｖであるから、トランジスタＭ１
１，Ｍ１２はオン状態となってビットラインＢＬ１とＦ
Ｓ１１との間およびビットラインＢＬ２とＦＳ１１との
間が導通状態になると共に、トランジスタＭ２１，Ｍ２
２はオフ状態となってビットラインＢＬ１とＦＳ２１と
の間およびビットラインＢＬ２とＦＳ２１との間は非導
通状態になる。また、フィールドシールドトランジスタ
ＦＳ１１のしきい値電圧は２Ｖであるから、フィールド
シールドトランジスタＦＳ１１はオン状態となる。この
ため、ビットラインＢＬ１から、メモリセルトランジス
タＭ１１、フィールドシールドトランジスタＦＳ１１お
よびメモリセルトランジスタＭ１２を介して、ビットラ
インＢＬ２に電流が流れる。これにより、データ“１”
が読み出されたと判断することができる。 【００４８】一方、データを書き込んでいないフィール
ドシールドトランジスタＦＳ２１からデータを読み出す
場合には、ビットラインＢＬ１を５Ｖ、ビットラインＢ
Ｌ２を０Ｖ、ワードラインＷＬ１を０Ｖ、ワードライン
ＷＬ２を５Ｖとし、ソースラインＳＬ１〜ＳＬ４をすべ
てフローティング状態にした上で、フィールドシールド
ラインＦＳＬに中間電圧として２．５Ｖを印加する。こ
の場合、メモリセルトランジスタのしきい値電圧は１Ｖ
または２Ｖであるから、トランジスタＭ２１，Ｍ２２は
オン状態となってビットラインＢＬ１とＦＳ２１との間
およびビットラインＢＬ２とＦＳ２１との間が導通状態
になると共に、トランジスタＭ１１，Ｍ１２はオフ状態
となってビットラインＢＬ１とＦＳ１１との間およびビ
ットラインＢＬ２とＦＳ１１との間は非導通状態にな
る。また、フィールドシールドトランジスタＦＳ２１の
しきい値電圧は元のままの３Ｖであるから、フィールド
シールドトランジスタＦＳ２１はオンしない。このた
め、ビットラインＢＬ１からビットラインＢＬ２に電流
が流れることはない。これにより、データ“０”が読み
出されたと判断することができる。 【００４９】次に、図９および図１０を参照して、以上
のような構成のマスクＲＯＭの製造方法を説明する。な
お、図９および図１０は図２におけるＢ−Ｂ′線に沿っ
た断面について製造工程を表すものである。 【００５０】まず、図９（ａ）に示したように、不純物
濃度（１〜５）×１０16ｃｍ-3のＰ型のシリコン基板１
０１上に、熱酸化法によって１００〜２００ｎｍ程度の
膜厚のシリコン酸化膜１０２′を形成した後、所定位置
に開口を有するようにパターニングされたフォトレジス
ト１２１を全面に塗布形成し、この所定位置の開口から
イオン注入によりＮ型不純物をシリコン基板１０１の表
面近傍に導入する。これにより、相対的にＰ型不純物濃
度の低い低濃度不純物領域１０３を形成する。このとき
のイオン注入は、例えばイオン種をリン（Ｐ）とし、加
速エネルギーを３０〜５０ｋｅＶ、ドーズ量を（１〜１
０）×１０11ｃｍ-2に設定して行う。なお、これとは逆
に、上記の所定位置のみをマスクしてＰ型不純物をイオ
ン注入注入することにより、その所定位置以外の領域の
不純物濃度を高くすることによって相対的にＰ型不純物
濃度の低い低濃度不純物領域１０３を形成するようにし
てもよい。 【００５１】次に、図９（ｂ）に示したように、フォト
レジスト１２１を除去した後、ＣＶＤ法によって、リン
をドープした多結晶シリコン（ポリシリコン）膜を１５
０〜２００ｎｍの膜厚に形成し、さらに、１００〜２０
０ｎｍの膜厚のシリコン酸化膜を形成した後、これらを
パターニングして開口１５１を形成することにより、フ
ィールドシールドゲート酸化膜１０２、フィールドシー
ルドゲート電極１０４およびフィールドシールドキャッ
プ酸化膜１０５を形成する。もちろん、このとき、開口
１５２の形成も同時に行う。さらに、ＣＶＤ法によっ
て、１５０〜２００ｎｍの膜厚のシリコン酸化膜を形成
し、異方性エッチング法によってこのシリコン酸化膜を
エッチングすることにより、開口１５１の内側面にサイ
ドウォール酸化膜１０６を形成する。 【００５２】次に、図９（ｃ）に示したように、熱酸化
法によって開口１５１内のシリコン基板１０１上に１５
〜３０ｎｍの膜厚のシリコン酸化膜１０７′を形成した
後、この開口部１５１内の中央部に開口を有するように
パターニングされたフォトレジスト１２２を全面に形成
し、これをマスクとしてイオン注入を行うことにより、
開口部１５１内の中央部領域にＰ型不純物を導入し、Ｐ
型の高濃度不純物領域１０８を形成する。このときのイ
オン注入は、例えばイオン種をフッ化ボロン（Ｂ
Ｆ2 + ）とし、加速エネルギーを２０〜５０ｋｅＶ、ド
ーズ量を（１〜１０）×１０11ｃｍ-2に設定して行う。 【００５３】次に、図１０（ａ）に示したように、フォ
トレジスト１２２を除去した後、ＣＶＤ法によって、リ
ンをドープした多結晶シリコン膜を１５０〜２００ｎｍ
の膜厚に形成し、さらに、ＣＶＤ法によって１００〜２
００ｎｍの膜厚のシリコン酸化膜を形成した後、これら
を所定の形状にパターニングすることにより、ゲート酸
化膜１０７、ゲート電極１０９−１，１０９−２および
キャップ酸化膜１１０−１，１１０−２を形成する。さ
らに、ＣＶＤ法によって、２００〜３００ｎｍの膜厚の
シリコン酸化膜を形成し、異方性エッチング法によって
このシリコン酸化膜をエッチングすることにより、ゲー
ト酸化膜１０７、ゲート電極１０９−１，１０９−２お
よびキャップ酸化膜１１０−１，１１０−２からなるワ
ードラインの両側面にサイドウォール酸化膜１１１を形
成する。 【００５４】次に、図１０（ｂ）に示したように、全面
にＮ型不純物をイオン注入し、ドレイン拡散層１１２ａ
およびソース拡散層１１２ｂを形成する。このときのイ
オン注入は、例えばイオン種を砒素（Ａｓ+ ）とし、加
速エネルギーを７０〜１００ｋｅＶ、ドーズ量を（５〜
１０）×１０15ｃｍ-2に設定して行う。その後、ＣＶＤ
法によって５００〜８００ｎｍの膜厚のＢＰＳＧ膜等か
らなる層間絶縁膜１１３を全面に形成したのち、コンタ
クト孔１１４（コンタクト１１４ｃおよび図２，図３の
コンタクト孔１１４ａ，１１４ｂ）を開口し、さらに、
スパッタ法によりアルミニウム、シリコンおよび銅等か
らなる５００〜８００ｎｍ程度の膜厚の金属配線層を形
成し、これをパターニングして金属配線１１５ａ，１１
５ｂ，１１５ｃを形成する（図２〜図４参照）。その
後、所定の保護膜（図示せず）を全面に形成してこのマ
スクＲＯＭの製造を完了する。 【００５５】なお、上記説明においては、素子分離用Ｍ
ＯＳ型フィールドシールドトランジスタおよびメモリセ
ルトランジスタのしきい値電圧制御のためのチャネル部
へのイオン注入は、シリコン酸化膜１０２′あるいはシ
リコン酸化膜１０７′の上から行うようにしたが、これ
に限定されることはなく、加速エネルギーやドーズ量を
適切に設定することにより、それぞれの後に形成される
多結晶シリコン膜の上からイオン注入を行うようにして
もよい。 【００５６】なお、図１および図２では、説明を簡明に
するために２×２のメモリセルアレイの場合について説
明したが、実際には、例えば図１１に示したように構成
することができる。このメモリセルアレイは、ｍ本のワ
ードラインＷＬ１〜ＷＬｍと、ｎ本のビットラインＢＬ
１〜ＢＬｎと、２ｎ本のソースラインＳＬ１〜ＳＬ２ｎ
と、ワードラインとソースラインの各交点部に形成され
たｎ×ｍ個のメモリセルトランジスタと、奇数番目のソ
ースライン間を接続する形で存在する（ｎ−１）×（ｍ
／２）個のフィールドシールドトランジスタと、偶数番
目のソースライン間を接続する形で存在する（ｎ−１）
×（ｍ／２）個のフィールドシールドトランジスタと、
フィールドシールドトランジスタのフィールドシールド
ゲート電極に必要な電圧を印加するためのフィールドシ
ールドラインＦＳＬとを備えている。但し、ここでは
ｍ、ｎは整数とする。したがって、結局、このマスクＲ
ＯＭの記憶ビット容量Ｘは、次の（１）式のようにな
る。 Ｘ＝ｎ×ｍ＋（ｎ−１）×（ｍ／２）×２ ＝２×（ｎ×ｍ）−ｍ……（１） 【００５７】この値は、従来構成のマスクＲＯＭの記憶
ビット容量（ｎ×ｍ）のほぼ２倍である。すなわち、従
来と同様の微細加工技術を用いているにもかかわらず、
メモリ容量を２倍程度に高めることが可能となる。 【００５８】図１２は、制御回路を含むマスクＲＯＭの
全体構成例を表すものである。このマスクＲＯＭは、図
１１に示した構成のメモリセルアレイ８と、データ読出
対象アドレスを示すアドレス信号が入力されると共に、
このアドレス信号をワードアドレスとビットアドレスと
に分割して出力するアドレスバッファ１と、ビットライ
ンＢＬ１〜ＢＬｎに印加する電圧を制御するビット線電
圧制御回路２と、このビット線電圧制御回路２から出力
されるビット線電圧制御信号を基にアドレスバッファ１
からのビットアドレス信号をデコードしてメモリセルア
レイ８に入力するビット線デコーダ３と、ワードライン
ＷＬ１〜ＷＬｍに印加する電圧を制御するワード線電圧
制御回路４と、このワード線電圧制御回路４から出力さ
れるワード線電圧制御信号を基にアドレスバッファ１か
ら入力されるワードアドレス信号をデコードしてメモリ
セルアレイ８に入力するワード線デコーダ５と、ソース
ラインＳＬ１〜ＳＬ２ｎの電位を制御するソース線電位
制御回路６と、フィールドシールドトランジスタのフィ
ールドシールドゲートラインＦＳＬに印加する電圧を制
御するフィールドシールドゲート線電圧制御回路７と、
メモリセルアレイ８からデータを読み出して出力する読
出回路９とを備えている。これらのうち、ビット線電圧
制御回路２、ワード線電圧制御回路４、ソース線電位制
御回路６、およびフィールドシールドゲート線電圧制御
回路７の各回路には、ＲＯＭ部選択信号１０が入力され
るようになっている。 【００５９】このマスクＲＯＭでは、ＲＯＭ部選択信号
１０が入力されると、ビット線電圧制御回路２、ワード
線電圧制御回路４、ソース線電位制御回路６、およびフ
ィールドシールドゲート線電圧制御回路７の各回路が起
動する。そして、アドレスバッファ１から入力されたワ
ードアドレスおよびビットアドレスに応じて、各ワード
ライン、各ビットライン、および各ソースラインの各電
圧を適宜制御する。これにより、メモリセルアレイ８上
の読出対象のメモリセルまたはフィールドシールドトラ
ンジスタからデータが読み出されて読出回路９を経て出
力される。 【００６０】なお、本実施の形態では、フィールドシー
ルドトランジスタのチャネル領域のうち、データを書き
込もうとする領域にＮ型不純物を導入（あるいは、デー
タを書き込もうとする領域以外の領域にＰ型不純物を導
入）し、その領域をチャネル部とするフィールドシール
ドトランジスタのしきい値電圧を低下させることによっ
てデータ書込みを行うようにしたが、これとは逆に、デ
ータを書き込もうとする領域にＰ型不純物を導入（ある
いは、データを書き込もうとする領域以外の領域にＮ型
不純物を導入）し、その領域をチャネル部とするフィー
ルドシールドトランジスタのしきい値電圧を高くするこ
とによってデータ書込みを行うようにしてもよい。この
場合は、フィールドシールドトランジスタのオン／オフ
（電流の有無）をデータの“０”／“１”に対応させれ
ばよい。 【００６１】なお、本実施の形態では、メモリセルおよ
びフィールドシールドトランジスタをＮＭＯＳ型のトラ
ンジスタで構成する場合について説明したが、本発明は
これに限定されることはなく、ＰＭＯＳ型トランジスタ
で構成することも可能である。 【００６２】また、上記した製造方法に限定されるもの
ではなく、本発明のマスクＲＯＭの構造を形成可能な方
法であれば、他の任意の製造方法を適用することが可能
である。 【００６３】 【発明の効果】以上説明したように、本発明のマスクＲ
ＯＭによれば、メモリセル用ＭＯＳ型トランジスタを本
来のメモリセルとしてデータ記憶に利用するほか、本来
は素子分離用として設けられたＭＯＳ型フィールドシー
ルドトランジスタの一部領域のしきい値電圧を、データ
の内容に応じて変えることによってＭＯＳ型フィールド
シールドトランジスタにもメモリセル機能（データ記憶
機能）を付与するようにしたので、チップ中での占有面
積の大きい素子分離用ＭＯＳ型フィールドシールドトラ
ンジスタの領域をも有効に利用してデータを記憶させる
ことが可能となり、従来と同様の微細加工技術を用いな
がらチップ面積をさほど変えることなくメモリ容量を２
倍程度にまで高めることができるという効果がある。
書き込まれて読み出し専用メモリとして用いられるマス
クＲＯＭ（リード・オンリ・メモリ）およびデータ読出
方法ならびにその製造方法に係り、特にフィールドシー
ルド素子分離構造を有するマスクＲＯＭおよびデータ読
出方法ならびにその製造方法に関する。 【０００２】 【従来の技術】マスクＲＯＭには、素子分離手段とし
て、フィールドシールド素子分離構造を有するものがあ
る。この構造は、メモリセルを構成する各ＭＯＳトラン
ジスタ間にＭＯＳ型のフィールドシールドトランジスタ
を選択的に形成すると共に、このフィールドシールドト
ランジスタのゲート電極をフィールドシールドトランジ
スタのしきい値以下の電位に固定することによって素子
分離を図ろうとするものである。以下、図１３〜図１８
を参照して、このようなフィールドシールド素子分離構
造を有する従来のマスクＲＯＭについて説明する。 【０００３】図１３は従来のマスクＲＯＭのメモリセル
部分の回路を表し、図１４はその平面的素子構成を表す
ものである。また、図１５は図１４におけるＡ−Ａ′線
に沿った断面、図１６は図１４におけるＢ−Ｂ′線に沿
った断面、図１７は図１４におけるＣ−Ｃ′線に沿った
断面、図１８は図１４におけるＤ−Ｄ′線に沿った断面
を表すものである。 【０００４】図１３に示したように、このマスクＲＯＭ
は、メモリセルとして作用するＮＭＯＳ型のトランジス
タＭ１１〜Ｍ２２を備えている。このうちトランジスタ
Ｍ１１およびＭ１２の各ゲート電極はワードラインＷＬ
１に接続され、トランジスタＭ２１およびＭ２２の各ゲ
ート電極はワードラインＷＬ２に接続されている。トラ
ンジスタＭ１１およびＭ２１のドレインは共通接続され
ると共にビットラインＢＬ１に接続され、トランジスタ
Ｍ１２およびＭ２２のドレインは共通接続されると共に
ビットラインＢＬ２に接続されている。これらの４つの
トランジスタの各ソースラインＳＬ１〜ＳＬ４はいずれ
も接地されている。 【０００５】図１４〜図１８に示したように、Ｐ型のシ
リコン基板１０１上のメモリセル形成領域には、フィー
ルドシールドゲート酸化膜１０２を介してフィールドシ
ールドゲート電極１０４が全面に形成され、さらにその
上にフィールドシールドキャップ酸化膜１０５が全面に
形成されている。これらの３層を貫通してシリコン基板
１０１に達する開口１５１、１５２が細長い逆Ｓ字形に
選択的に形成され、これらの開口１５１，１５２の内側
面にサイドウォール酸化膜１０６が形成されている。な
お、フィールドシールドゲート電極１０４は、後述する
ように、各メモリセルトランジスタ間を分離するための
素子分離用フィールドシールドトランジスタを構成する
ものである。 【０００６】フィールドシールドキャップ酸化膜１０５
および開口１５１，１５２内のシリコン基板１０１上に
は、直線状（図１４の上下方向）にパターニングされた
ゲート電極層１０９−１およびキャップ酸化膜１１０−
１、並びにゲート電極層１０９−２およびキャップ酸化
膜１１０−２が延設されている。但し、開口１５１，１
５２内の領域においてはシリコン基板１０１上にゲート
酸化膜１０７を介してゲート電極層１０９−１，１０９
−２が形成されている。このうち、ゲート電極層１０９
−１はトランジスタＭ１１，Ｍ１２のワードラインＷＬ
１として作用し、ゲート電極層１０９−２はトランジス
タＭ２１，Ｍ２２のワードラインＷＬ２として作用する
ものである。ゲート電極層１０９−１およびキャップ酸
化膜１１０−１、並びにゲート電極層１０９−２および
キャップ酸化膜１１０−２の両側面には、サイドウォー
ル酸化膜１１１が形成されている。 【０００７】図１４および図１５に示したように、開口
１５１内のシリコン基板１０１の表面近傍領域には、サ
イドウォール酸化膜１０６およびサイドウォール酸化膜
１１１と自己整合的にドレイン拡散層１１２ａおよびソ
ース拡散層１１２ｂが形成されている。これらの拡散層
は、シリコン基板１０１にＮ型の不純物を拡散させて形
成したもので、トランジスタＭ２１のドレインおよびソ
ースとなる領域である。なお、トランジスタＭ１１、Ｍ
１２およびＭ２２における図１６に対応した断面は図示
しないが、これらもＭ２１と同様の構造になっている。 【０００８】以上の素子構造を覆うようにしてＢＰＳＧ
（ボロン・リン・シリケート・ガラス）膜等からなる層
間絶縁膜１１３が全面に形成されている。そして、この
層間絶縁膜１１３を貫通して、開口１５１内のドレイン
拡散層１１２ａおよびソース拡散層１１２ｂに達するコ
ンタクト孔１１４ｂ，１１４ｃが形成され、これらのコ
ンタクト孔を埋めるようにして、直線状にパターニング
された金属配線１１５ｂ，１１５ｃがゲート電極層１０
９−１，１０９−２と直交する方向に延設されている
（図１４〜図１６）。ここで、金属配線１１５ｂはビッ
トラインＢＬ１，ＢＬ２として作用し、金属配線１１５
ｃはソースラインＳＬ１〜ＳＬ４として作用するもので
あり、アルミニウム等から構成されている。 【０００９】図１４に示したように、フィールドシール
ドゲート電極１０４は、金属配線１１５ｂ，１１５ｃと
平行に延設された金属配線１１５ａとコンタクト孔１１
４ａを介して接続されている。この金属配線１１５ａは
通常０Ｖに固定されるようになっている。ここで、フィ
ールドシールドゲート電極１０４をゲート電極とする素
子分離用フィールドシールドトランジスタのしきい値電
圧は、例えば３Ｖである。したがって、フィールドシー
ルドゲート電極１０４を０Ｖに固定しておくことによ
り、素子分離用フィールドシールドトランジスタを非導
通状態に保持し、隣接するトランジスタＭ１１〜Ｍ２２
の相互間を電気的に分離することができるようになって
いる。 【００１０】なお、金属配線１１５ａ，１１５ｂ，１１
５ｃは、図示しない保護膜によって覆われている。 【００１１】次に、以上のような構成のマスクＲＯＭの
作用および動作を説明する。 【００１２】このマスクＲＯＭに対するデータ書込み
は、その製造工程において、所定のメモリセルトランジ
スタのチャネル領域となる部分以外をマスクして、その
領域のシリコン基板１０１表面にのみ不純物をイオン注
入し、そのメモリセルトランジスタのしきい電圧を変え
ることで行う。例えば今、初期状態（データ非書込状
態）におけるメモリセルトランジスタＭ１１〜Ｍ２２の
しきい値電圧が１Ｖであるとし、例えばトランジスタＭ
２１にデータを書き込むものとすると、図１６に示した
ように、製造工程において、このトランジスタＭ２１の
ゲート電極層１０９−２の下部領域のシリコン基板１０
１にＰ型の不純物をイオン注入して、高濃度不純物領域
１０８を形成し、これにより、トランジスタＭ２１のし
きい値電圧のみを２Ｖに変化させる。他のトランジスタ
Ｍ１１，Ｍ１２，Ｍ２２のしきい値電圧は１Ｖのままで
ある。 【００１３】こうして製造したマスクＲＯＭからのデー
タ読出しは、次のようにして行う。すなわち、読出対象
のメモリセルトランジスタのビットラインを立ち上げる
と共に、そのメモリセルトランジスタのワードライン
に、高しきい値電圧（データを書き込んだメモリセルト
ランジスタのしきい値電圧）と低しきい値電圧（データ
を書き込まなかったメモリセルトランジスタのしきい値
電圧）の中間の電圧を印加したときの読出対象トランジ
スタのオン／オフ（ドレイン電流の有無）によってデー
タの“１”，“０”を判断する。 【００１４】具体的には、例えば、図１３において、デ
ータを書き込まなかったメモリセルトランジスタＭ１１
からデータを読み出す場合には、ビットラインＢＬ１を
５Ｖ、ビットラインＢＬ２を０Ｖ、ワードラインＷＬ１
を１．５Ｖ、ワードラインＷＬ２を０Ｖとする。ソース
ラインＳＬ１，ＳＬ２は上記のように接地されており、
０Ｖである。この場合、トランジスタＭ１１のしきい値
電圧は１Ｖであるから、トランジスタＭ１１はオン状態
となり、ビットラインＢＬ１からソースラインＳＬ１に
電流が流れる。一方、データを書き込んだメモリセルト
ランジスタＭ２１からデータを読み出す場合には、ビッ
トラインＢＬ１を５Ｖ、ビットラインＢＬ２を０Ｖ、ワ
ードラインＷＬ１を０Ｖ、ワードラインＷＬ２を１．５
Ｖとする。ソースラインＳＬ１，ＳＬ２は上記と同様に
０Ｖである。この場合、トランジスタＭ２１のしきい値
電圧は２Ｖであるから、トランジスタＭ２１はオフ状態
となり、ビットラインＢＬ１からソースラインＳＬ２に
電流は流れない。このようにして、ドレイン電流の有無
を判断し、これを“１”，“０”に対応付けて読み出し
データとする。 【００１５】また、上述のように、各メモリセルトラン
ジスタＭ１１〜Ｍ２２の相互間は、フィールドシールド
ゲート電極１０４をしきい値電圧以下の０Ｖに固定して
素子分離用フィールドシールドトランジスタを非導通状
態に保持することによって、電気的に分離されており、
上記のような各メモリセルからのデータ読み出しが可能
になっている。 【００１６】このように、マスクＲＯＭは、各メモリセ
ルを単一のＭＯＳトランジスタによって構成しているた
め、比較的単純な構造で集積度を上げることができる。 【００１７】 【発明が解決しようとする課題】しかしながら、近年に
あっては、記憶容量の増大とチップサイズの小型化の要
請に呼応してＤＲＡＭ等の各種の半導体メモリの集積度
が飛躍的に高まりつつあり、マスクＲＯＭについてもよ
り一層高集積化してチップサイズの小型化と大容量化を
図る必要がある。ここで、チップサイズは、容量が同じ
であれば、メモリセルトランジスタの素子サイズと素子
分離用ＭＯＳ型フィールドシールドトランジスタのサイ
ズとによって定まる。言い換えると、記憶容量は、チッ
プサイズが同じであれば、メモリセルトランジスタの素
子サイズと素子分離用ＭＯＳ型フィールドシールドトラ
ンジスタのサイズとによって定まる。このため、マスク
ＲＯＭの小型化や大容量化を図るためには、より高度の
微細加工技術が必要となり、困難を伴う場合が多い。 【００１８】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、現状レベルよりも高度の微細加工技
術を必要とせずにチップサイズの小型化と大容量化を実
現することができるマスクＲＯＭおよびそのデータ読出
方法ならびにマスクＲＯＭの製造方法を提供することに
ある。 【００１９】 【課題を解決するための手段】請求項１記載のマスクＲ
ＯＭは、半導体基板上に形成されると共にそのしきい値
電圧が変えられることによってデータを記憶するメモリ
セル用ＭＯＳ型トランジスタと、各メモリセル用ＭＯＳ
型トランジスタ間を相互に区分して電気的に分離する素
子分離用ＭＯＳ型フィールドシールドトランジスタとを
備えたフィールドシールド素子分離構造のマスクＲＯＭ
であって、前記素子分離用ＭＯＳ型フィールドシールド
トランジスタのチャネル領域の一部のしきい値電圧を、
データの内容に応じて変えることによって、素子分離領
域の一部に、データを記憶するメモリセル機能を有する
ＭＯＳ型トランジスタを形成したものである。 【００２０】このマスクＲＯＭでは、メモリセル用ＭＯ
Ｓ型トランジスタが本来のメモリセルとしてデータ記憶
に利用されるほか、本来は素子分離用として設けられた
ＭＯＳ型フィールドシールドトランジスタの一部にもデ
ータ記憶機能が付与されている。すなわち、素子分離用
ＭＯＳ型フィールドシールドトランジスタのチャネル領
域のうちの一部領域のしきい値電圧を、データの内容に
応じて変えることによって、その領域をチャネル部とす
るＭＯＳ型フィールドシールドトランジスタがメモリセ
ルとして機能し、これによってデータが記憶される。 【００２１】 【００２２】 【００２３】 【００２４】 【００２５】 【００２６】 【００２７】 【００２８】 【００２９】 【実施の形態】以下、本発明の実施の形態を図面を参照
して具体的に説明する。 【００３０】図１は本発明の一実施の形態に係るマスク
ＲＯＭにおけるメモリセルアレイの一部回路の構成を表
すものであり、図２はその平面的素子構成を表すもので
ある。また、図３は図２におけるＡ−Ａ′線に沿った断
面、図４は図２におけるＢ−Ｂ′線に沿った断面、図５
は図２におけるＣ−Ｃ′線に沿った断面、図６は図２に
おけるＤ−Ｄ′線に沿った断面、図７は図２におけるＥ
−Ｅ′線に沿った断面、図８は図２におけるＦ−Ｆ′線
に沿った断面を表すものである。なお、これらの図で、
従来例（図１３〜図１８）と同一構成要素には同一の符
号を付すものとする。 【００３１】図１に示したように、このマスクＲＯＭ
は、メモリセルとして作用するＮＭＯＳ型のトランジス
タＭ１１〜Ｍ２２を備えている。このうちトランジスタ
Ｍ１１およびＭ１２の各ゲート電極はワードラインＷＬ
１に接続され、トランジスタＭ２１およびＭ２２の各ゲ
ート電極はワードラインＷＬ２に接続されている。トラ
ンジスタＭ１１およびＭ２１のドレインは共通接続され
ると共にビットラインＢＬ１に接続され、トランジスタ
Ｍ１２およびＭ２２のドレインは共通接続されると共に
ビットラインＢＬ２に接続されている。トランジスタＭ
１１のソースとトランジスタＭ１２のソースとの間に
は、フィールドシールドトランジスタＦＳ１１が接続さ
れ、トランジスタＭ２１のソースとトランジスタＭ２２
のソースとの間には、フィールドシールドトランジスタ
ＦＳ２１が接続されている。トランジスタＭ１１とフィ
ールドシールドトランジスタＦＳ１１との接続点はソー
スラインＳＬ１に接続され、トランジスタＭ２１とフィ
ールドシールドトランジスタＦＳ２１との接続点はソー
スラインＳＬ２に接続され、トランジスタＭ１２とフィ
ールドシールドトランジスタＦＳ１１との接続点はソー
スラインＳＬ３に接続され、トランジスタＭ２２とフィ
ールドシールドトランジスタＦＳ２１との接続点はソー
スラインＳＬ４に接続されている。フィールドシールド
トランジスタＦＳ１１およびＦＳ２１の各ゲート電極は
フィールドシールドラインＦＳＬに接続されている。 【００３２】図３〜図８に示したように、Ｐ型のシリコ
ン基板１０１上のメモリセル形成領域には、フィールド
シールドゲート酸化膜１０２を介してフィールドシール
ドゲート電極１０４が全面に形成され、さらにその上に
フィールドシールドキャップ酸化膜１０５が全面に形成
されている。これらの３層を貫通してシリコン基板１０
１に達する開口１５１、１５２が細長い逆Ｓ字形に選択
的に形成され、これらの開口１５１，１５２の内側面に
サイドウォール酸化膜１０６が形成されている。なお、
フィールドシールドゲート電極１０４は、各メモリセル
トランジスタ間を分離するための素子分離用フィールド
シールドトランジスタを構成する。 【００３３】フィールドシールドキャップ酸化膜１０５
および開口１５１，１５２内のシリコン基板１０１上に
は、直線状（図２の上下方向）にパターニングされたゲ
ート電極層１０９−１およびキャップ酸化膜１１０−
１、並びにゲート電極層１０９−２およびキャップ酸化
膜１１０−２が延設されている。但し、開口１５１，１
５２内の領域においてはシリコン基板１０１上にゲート
酸化膜１０７を介してゲート電極層１０９−１，１０９
−２が形成されている。このうち、ゲート電極層１０９
−１はトランジスタＭ１１，Ｍ１２のワードラインＷＬ
１として作用し、ゲート電極層１０９−２はトランジス
タＭ２１，Ｍ２２のワードラインＷＬ２として作用する
ものである。ゲート電極層１０９−１およびキャップ酸
化膜１１０−１、並びにゲート電極層１０９−２および
キャップ酸化膜１１０−２の両側面には、サイドウォー
ル酸化膜１１１が形成されている。 【００３４】図３および図４に示したように、開口１５
１内のシリコン基板１０１の表面近傍領域には、サイド
ウォール酸化膜１０６およびサイドウォール酸化膜１１
１と自己整合的にドレイン拡散層１１２ａおよびソース
拡散層１１２ｂが形成されている。これらの拡散層は、
シリコン基板１０１にＮ型の不純物を拡散させて形成し
たもので、トランジスタＭ２１のドレインおよびソース
となる領域である。なお、トランジスタＭ１１、Ｍ１２
およびＭ２２における図５に対応した断面は図示しない
が、これらもＭ２１と同様の構造になっている。 【００３５】以上の素子構造を覆うようにしてＢＰＳＧ
（ボロン・リン・シリケート・ガラス）膜等からなる層
間絶縁膜１１３が全面に形成されている。そして、この
層間絶縁膜１１３を貫通して、開口１５１内のドレイン
拡散層１１２ａおよびソース拡散層１１２ｂに達するコ
ンタクト孔１１４ｂ，１１４ｃが形成され、これらのコ
ンタクト孔を埋めるようにして、直線状にパターニング
された金属配線１１５ｂ，１１５ｃがゲート電極層１０
９−１，１０９−２と直交する方向に延設されている
（図３〜図５）。ここで、金属配線１１５ｂはビットラ
インＢＬ１，ＢＬ２として作用し、金属配線１１５ｃは
ソースラインＳＬ１〜ＳＬ４として作用するものであ
り、アルミニウム等から構成されている。 【００３６】図３に示したように、フィールドシールド
ゲート電極１０４は、金属配線１１５ｂ，１１５ｃと平
行に延設された金属配線１１５ａとコンタクト孔１１４
ａを介して接続されている。この金属配線１１５ａは通
常０Ｖに固定されているが、後述するように、フィール
ドシールドトランジスタを１つのメモリセルと見立てて
ここからデータを読み出す場合には、例えば２．５Ｖが
印加されるようになっている。この点が本発明の特徴を
なしている。ここで、フィールドシールドゲート電極１
０４をゲート電極とする素子分離用フィールドシールド
トランジスタのしきい値電圧は、例えば３Ｖである。し
たがって、フィールドシールドゲート電極１０４を０Ｖ
にしておくことにより、素子分離用フィールドシールド
トランジスタを非導通状態に保持し、隣接するトランジ
スタＭ１１〜Ｍ２２の相互間を電気的に分離することが
できるようになっている。 【００３７】図７に示したように、ソースラインＳＬ１
につながる開口１５１内のソース拡散層１１２ｂと、ソ
ースラインＳＬ３につながる開口１５２内のソース拡散
層１１２ｂと、これらの間のフィールドシールドゲート
電極１０４およびフィールドシールドゲート酸化膜１０
２とは、図１におけるフィールドシールドトランジスタ
ＦＳ１１を構成している。同様に、図８に示したよう
に、ソースラインＳＬ２につながる開口１５１内のソー
ス拡散層１１２ｂと、ソースラインＳＬ４につながる開
口１５２内のソース拡散層１１２ｂと、これらの間のフ
ィールドシールドゲート電極１０４およびフィールドシ
ールドゲート酸化膜１０２とは、図１におけるフィール
ドシールドトランジスタＦＳ２１を構成している。この
うち、フィールドシールドトランジスタＦＳ１１のフィ
ールドシールドゲート電極１０４の下部のシリコン基板
１０１表面近傍領域（チャネルとなる領域）には、Ｐ型
の低濃度不純物領域１０３が形成され、これによって記
憶データ“１”を表している（図７）。一方、フィール
ドシールドトランジスタＦＳ２１のフィールドシールド
ゲート電極１０４の下部のシリコン基板１０１表面近傍
領域（チャネルとなる領域）には、Ｐ型の低濃度不純物
領域１０３は形成されておらず、これによって記憶デー
タ“０”を表している（図８）。 【００３８】なお、金属配線１１５ａ，１１５ｂ，１１
５ｃは、図示しない保護膜によって覆われている。 【００３９】次に、以上のような構成のマスクＲＯＭの
作用および動作を説明する。 【００４０】このマスクＲＯＭでは、従来からデータ記
憶用に設けられていた本来のメモリセル（トランジスタ
Ｍ１１〜Ｍ２２）のほかに、本来は素子分離用に設けら
れていたフィールドシールドトランジスタによってもデ
ータを記憶できるようになっている。ここではまず、メ
モリセル（トランジスタＭ１１〜Ｍ２２）に対するデー
タ書込および読出方法を説明する。 【００４１】このマスクＲＯＭのメモリセル（Ｍ１１〜
Ｍ２２）に対するデータ書込方法は従来例と同様であ
る。すなわち、その製造工程において、所定のメモリセ
ルトランジスタのチャネル領域となる部分以外をマスク
して、その領域のシリコン基板１０１表面にのみ不純物
をイオン注入し、そのメモリセルトランジスタのしきい
電圧を変えることで行う。例えば今、初期状態（データ
非書込状態）におけるメモリセルトランジスタＭ１１〜
Ｍ２２のしきい値電圧が１Ｖであるとし、例えばトラン
ジスタＭ２１にデータを書き込むものとすると、図４お
よび図６に示したように、製造工程において、このトラ
ンジスタＭ２１のゲート電極層１０９−２の下部領域の
シリコン基板１０１にＰ型の不純物をイオン注入して、
Ｐ型の高濃度不純物領域１０８を形成し、これにより、
トランジスタＭ２１のしきい値電圧のみを２Ｖに変化さ
せる。他のトランジスタＭ１１，Ｍ１２，Ｍ２２のしき
い値電圧は１Ｖのままである。これで、トランジスタＭ
２１からなるメモリセルにのみデータが書き込まれたこ
とになる。 【００４２】マスクＲＯＭのメモリセル（Ｍ１１〜Ｍ２
２）からのデータ読出方法もまた従来例の説明と同様で
ある。すなわち、読出対象のメモリセルトランジスタの
ビットラインを立ち上げると共に、そのメモリセルトラ
ンジスタのワードラインに、高しきい値電圧（データを
書き込んだメモリセルトランジスタのしきい値電圧）と
低しきい値電圧（データを書き込まなかったメモリセル
トランジスタのしきい値電圧）の中間の電圧を印加した
ときの読出対象トランジスタのオン／オフ（ドレイン電
流の有無）によってデータの“１”，“０”を判断す
る。例えば、図１において、データを書き込まなかった
メモリセルトランジスタＭ１１からデータを読み出す場
合には、ビットラインＢＬ１を５Ｖ、ビットラインＢＬ
２を０Ｖ、ワードラインＷＬ１を１．５Ｖ、ワードライ
ンＷＬ２を０Ｖとする。ソースラインＳＬ１，ＳＬ２は
上記のように接地されており、０Ｖである。この場合、
トランジスタＭ１１のしきい値電圧は１Ｖであるから、
トランジスタＭ１１はオン状態となり、ビットラインＢ
Ｌ１からソースラインＳＬ１に電流が流れる。一方、デ
ータを書き込んだメモリセルトランジスタＭ２１からデ
ータを読み出す場合には、ビットラインＢＬ１を５Ｖ、
ビットラインＢＬ２を０Ｖ、ワードラインＷＬ１を０
Ｖ、ワードラインＷＬ２を１．５Ｖとする。ソースライ
ンＳＬ１，ＳＬ２は上記と同様に０Ｖである。この場
合、トランジスタＭ２１のしきい値電圧は２Ｖであるか
ら、トランジスタＭ２１はオフ状態となり、ビットライ
ンＢＬ１からソースラインＳＬ２に電流は流れない。こ
のようにして、ドレイン電流の有無を判断し、これを
“１”，“０”に対応付けて読み出しデータとする。 【００４３】また、上述のように、各メモリセルトラン
ジスタＭ１１〜Ｍ２２の相互間は、フィールドシールド
ゲート電極１０４をしきい値電圧以下の０Ｖに固定して
素子分離用フィールドシールドトランジスタを非導通状
態に保持することによって、電気的に分離されており、
上記のような各メモリセルからのデータ読み出しが可能
になっている。 【００４４】次に、本発明の特徴であるフィールドシー
ルドトランジスタへのデータ書込および読出方法を説明
する。 【００４５】フィールドシールドトランジスタへのデー
タ書込みは、書き込み対象のフィールドシールドトラン
ジスタのチャネル領域となるシリコン基板１０１表面近
傍のＰ型不純物濃度を低下させることで行う。具体的に
は、例えば、フィールドシールドトランジスタＦＳ１１
にデータを書き込むものとすると、製造工程において、
図３，図４および図７に示したように、このフィールド
シールドトランジスタＦＳ１１のフィールドシールドゲ
ート電極１０４の下部のシリコン基板１０１の表面近傍
領域（チャネルとなる領域）に、Ｎ型の不純物をイオン
注入することにより、Ｐ型の低濃度不純物領域１０３を
形成する。フィールドシールドトランジスタＦＳ１１の
しきい値電圧は元々３Ｖであったものが例えば２Ｖに低
下する。一方、フィールドシールドトランジスタＦＳ２
のしきい値電圧は３Ｖのままである。これで、フィール
ドシールドトランジスタＦＳ１１にのみデータが書き込
まれたことになる。 【００４６】一方、フィールドシールドトランジスタか
らのデータ読出しは、次のようにして行う。すなわち、
読出対象のフィールドシールドトランジスタ部分に接続
された２つのメモリセルトランジスタのビットラインの
うちの一方を立ち上げると共に、これら２つのメモリセ
ルトランジスタをオン状態、これら２つのメモリセルト
ランジスタと対をなす２つのメモリセルトランジスタを
オフ状態にし、さらにすべてのソースラインをフローテ
ィング状態にした上で、フィールドシールドトランジス
タのゲート電極（フィールドシールドラインＦＳＬ）
に、低しきい値電圧（データを書き込んだフィールドシ
ールドトランジスタのしきい値電圧２Ｖ）と高しきい値
電圧（データを書き込まなかったフィールドシールドト
ランジスタのしきい値電圧３Ｖ）の中間の電圧を印加
し、そのときの読出対象フィールドシールドトランジス
タ部分のオン／オフ（ドレイン電流の有無）によってデ
ータの“１”，“０”を判断する。 【００４７】例えば、図１において、データを書き込ん
だフィールドシールドトランジスタＦＳ１１からデータ
を読み出す場合には、ビットラインＢＬ１を５Ｖ、ビッ
トラインＢＬ２を０Ｖ、ワードラインＷＬ１を５Ｖ、ワ
ードラインＷＬ２を０Ｖとし、ソースラインＳＬ１〜Ｓ
Ｌ４をすべてフローティング状態にした上で、フィール
ドシールドラインＦＳＬに中間電圧として２．５Ｖを印
加する。この場合、メモリセルトランジスタのしきい値
電圧は１Ｖまたは２Ｖであるから、トランジスタＭ１
１，Ｍ１２はオン状態となってビットラインＢＬ１とＦ
Ｓ１１との間およびビットラインＢＬ２とＦＳ１１との
間が導通状態になると共に、トランジスタＭ２１，Ｍ２
２はオフ状態となってビットラインＢＬ１とＦＳ２１と
の間およびビットラインＢＬ２とＦＳ２１との間は非導
通状態になる。また、フィールドシールドトランジスタ
ＦＳ１１のしきい値電圧は２Ｖであるから、フィールド
シールドトランジスタＦＳ１１はオン状態となる。この
ため、ビットラインＢＬ１から、メモリセルトランジス
タＭ１１、フィールドシールドトランジスタＦＳ１１お
よびメモリセルトランジスタＭ１２を介して、ビットラ
インＢＬ２に電流が流れる。これにより、データ“１”
が読み出されたと判断することができる。 【００４８】一方、データを書き込んでいないフィール
ドシールドトランジスタＦＳ２１からデータを読み出す
場合には、ビットラインＢＬ１を５Ｖ、ビットラインＢ
Ｌ２を０Ｖ、ワードラインＷＬ１を０Ｖ、ワードライン
ＷＬ２を５Ｖとし、ソースラインＳＬ１〜ＳＬ４をすべ
てフローティング状態にした上で、フィールドシールド
ラインＦＳＬに中間電圧として２．５Ｖを印加する。こ
の場合、メモリセルトランジスタのしきい値電圧は１Ｖ
または２Ｖであるから、トランジスタＭ２１，Ｍ２２は
オン状態となってビットラインＢＬ１とＦＳ２１との間
およびビットラインＢＬ２とＦＳ２１との間が導通状態
になると共に、トランジスタＭ１１，Ｍ１２はオフ状態
となってビットラインＢＬ１とＦＳ１１との間およびビ
ットラインＢＬ２とＦＳ１１との間は非導通状態にな
る。また、フィールドシールドトランジスタＦＳ２１の
しきい値電圧は元のままの３Ｖであるから、フィールド
シールドトランジスタＦＳ２１はオンしない。このた
め、ビットラインＢＬ１からビットラインＢＬ２に電流
が流れることはない。これにより、データ“０”が読み
出されたと判断することができる。 【００４９】次に、図９および図１０を参照して、以上
のような構成のマスクＲＯＭの製造方法を説明する。な
お、図９および図１０は図２におけるＢ−Ｂ′線に沿っ
た断面について製造工程を表すものである。 【００５０】まず、図９（ａ）に示したように、不純物
濃度（１〜５）×１０16ｃｍ-3のＰ型のシリコン基板１
０１上に、熱酸化法によって１００〜２００ｎｍ程度の
膜厚のシリコン酸化膜１０２′を形成した後、所定位置
に開口を有するようにパターニングされたフォトレジス
ト１２１を全面に塗布形成し、この所定位置の開口から
イオン注入によりＮ型不純物をシリコン基板１０１の表
面近傍に導入する。これにより、相対的にＰ型不純物濃
度の低い低濃度不純物領域１０３を形成する。このとき
のイオン注入は、例えばイオン種をリン（Ｐ）とし、加
速エネルギーを３０〜５０ｋｅＶ、ドーズ量を（１〜１
０）×１０11ｃｍ-2に設定して行う。なお、これとは逆
に、上記の所定位置のみをマスクしてＰ型不純物をイオ
ン注入注入することにより、その所定位置以外の領域の
不純物濃度を高くすることによって相対的にＰ型不純物
濃度の低い低濃度不純物領域１０３を形成するようにし
てもよい。 【００５１】次に、図９（ｂ）に示したように、フォト
レジスト１２１を除去した後、ＣＶＤ法によって、リン
をドープした多結晶シリコン（ポリシリコン）膜を１５
０〜２００ｎｍの膜厚に形成し、さらに、１００〜２０
０ｎｍの膜厚のシリコン酸化膜を形成した後、これらを
パターニングして開口１５１を形成することにより、フ
ィールドシールドゲート酸化膜１０２、フィールドシー
ルドゲート電極１０４およびフィールドシールドキャッ
プ酸化膜１０５を形成する。もちろん、このとき、開口
１５２の形成も同時に行う。さらに、ＣＶＤ法によっ
て、１５０〜２００ｎｍの膜厚のシリコン酸化膜を形成
し、異方性エッチング法によってこのシリコン酸化膜を
エッチングすることにより、開口１５１の内側面にサイ
ドウォール酸化膜１０６を形成する。 【００５２】次に、図９（ｃ）に示したように、熱酸化
法によって開口１５１内のシリコン基板１０１上に１５
〜３０ｎｍの膜厚のシリコン酸化膜１０７′を形成した
後、この開口部１５１内の中央部に開口を有するように
パターニングされたフォトレジスト１２２を全面に形成
し、これをマスクとしてイオン注入を行うことにより、
開口部１５１内の中央部領域にＰ型不純物を導入し、Ｐ
型の高濃度不純物領域１０８を形成する。このときのイ
オン注入は、例えばイオン種をフッ化ボロン（Ｂ
Ｆ2 + ）とし、加速エネルギーを２０〜５０ｋｅＶ、ド
ーズ量を（１〜１０）×１０11ｃｍ-2に設定して行う。 【００５３】次に、図１０（ａ）に示したように、フォ
トレジスト１２２を除去した後、ＣＶＤ法によって、リ
ンをドープした多結晶シリコン膜を１５０〜２００ｎｍ
の膜厚に形成し、さらに、ＣＶＤ法によって１００〜２
００ｎｍの膜厚のシリコン酸化膜を形成した後、これら
を所定の形状にパターニングすることにより、ゲート酸
化膜１０７、ゲート電極１０９−１，１０９−２および
キャップ酸化膜１１０−１，１１０−２を形成する。さ
らに、ＣＶＤ法によって、２００〜３００ｎｍの膜厚の
シリコン酸化膜を形成し、異方性エッチング法によって
このシリコン酸化膜をエッチングすることにより、ゲー
ト酸化膜１０７、ゲート電極１０９−１，１０９−２お
よびキャップ酸化膜１１０−１，１１０−２からなるワ
ードラインの両側面にサイドウォール酸化膜１１１を形
成する。 【００５４】次に、図１０（ｂ）に示したように、全面
にＮ型不純物をイオン注入し、ドレイン拡散層１１２ａ
およびソース拡散層１１２ｂを形成する。このときのイ
オン注入は、例えばイオン種を砒素（Ａｓ+ ）とし、加
速エネルギーを７０〜１００ｋｅＶ、ドーズ量を（５〜
１０）×１０15ｃｍ-2に設定して行う。その後、ＣＶＤ
法によって５００〜８００ｎｍの膜厚のＢＰＳＧ膜等か
らなる層間絶縁膜１１３を全面に形成したのち、コンタ
クト孔１１４（コンタクト１１４ｃおよび図２，図３の
コンタクト孔１１４ａ，１１４ｂ）を開口し、さらに、
スパッタ法によりアルミニウム、シリコンおよび銅等か
らなる５００〜８００ｎｍ程度の膜厚の金属配線層を形
成し、これをパターニングして金属配線１１５ａ，１１
５ｂ，１１５ｃを形成する（図２〜図４参照）。その
後、所定の保護膜（図示せず）を全面に形成してこのマ
スクＲＯＭの製造を完了する。 【００５５】なお、上記説明においては、素子分離用Ｍ
ＯＳ型フィールドシールドトランジスタおよびメモリセ
ルトランジスタのしきい値電圧制御のためのチャネル部
へのイオン注入は、シリコン酸化膜１０２′あるいはシ
リコン酸化膜１０７′の上から行うようにしたが、これ
に限定されることはなく、加速エネルギーやドーズ量を
適切に設定することにより、それぞれの後に形成される
多結晶シリコン膜の上からイオン注入を行うようにして
もよい。 【００５６】なお、図１および図２では、説明を簡明に
するために２×２のメモリセルアレイの場合について説
明したが、実際には、例えば図１１に示したように構成
することができる。このメモリセルアレイは、ｍ本のワ
ードラインＷＬ１〜ＷＬｍと、ｎ本のビットラインＢＬ
１〜ＢＬｎと、２ｎ本のソースラインＳＬ１〜ＳＬ２ｎ
と、ワードラインとソースラインの各交点部に形成され
たｎ×ｍ個のメモリセルトランジスタと、奇数番目のソ
ースライン間を接続する形で存在する（ｎ−１）×（ｍ
／２）個のフィールドシールドトランジスタと、偶数番
目のソースライン間を接続する形で存在する（ｎ−１）
×（ｍ／２）個のフィールドシールドトランジスタと、
フィールドシールドトランジスタのフィールドシールド
ゲート電極に必要な電圧を印加するためのフィールドシ
ールドラインＦＳＬとを備えている。但し、ここでは
ｍ、ｎは整数とする。したがって、結局、このマスクＲ
ＯＭの記憶ビット容量Ｘは、次の（１）式のようにな
る。 Ｘ＝ｎ×ｍ＋（ｎ−１）×（ｍ／２）×２ ＝２×（ｎ×ｍ）−ｍ……（１） 【００５７】この値は、従来構成のマスクＲＯＭの記憶
ビット容量（ｎ×ｍ）のほぼ２倍である。すなわち、従
来と同様の微細加工技術を用いているにもかかわらず、
メモリ容量を２倍程度に高めることが可能となる。 【００５８】図１２は、制御回路を含むマスクＲＯＭの
全体構成例を表すものである。このマスクＲＯＭは、図
１１に示した構成のメモリセルアレイ８と、データ読出
対象アドレスを示すアドレス信号が入力されると共に、
このアドレス信号をワードアドレスとビットアドレスと
に分割して出力するアドレスバッファ１と、ビットライ
ンＢＬ１〜ＢＬｎに印加する電圧を制御するビット線電
圧制御回路２と、このビット線電圧制御回路２から出力
されるビット線電圧制御信号を基にアドレスバッファ１
からのビットアドレス信号をデコードしてメモリセルア
レイ８に入力するビット線デコーダ３と、ワードライン
ＷＬ１〜ＷＬｍに印加する電圧を制御するワード線電圧
制御回路４と、このワード線電圧制御回路４から出力さ
れるワード線電圧制御信号を基にアドレスバッファ１か
ら入力されるワードアドレス信号をデコードしてメモリ
セルアレイ８に入力するワード線デコーダ５と、ソース
ラインＳＬ１〜ＳＬ２ｎの電位を制御するソース線電位
制御回路６と、フィールドシールドトランジスタのフィ
ールドシールドゲートラインＦＳＬに印加する電圧を制
御するフィールドシールドゲート線電圧制御回路７と、
メモリセルアレイ８からデータを読み出して出力する読
出回路９とを備えている。これらのうち、ビット線電圧
制御回路２、ワード線電圧制御回路４、ソース線電位制
御回路６、およびフィールドシールドゲート線電圧制御
回路７の各回路には、ＲＯＭ部選択信号１０が入力され
るようになっている。 【００５９】このマスクＲＯＭでは、ＲＯＭ部選択信号
１０が入力されると、ビット線電圧制御回路２、ワード
線電圧制御回路４、ソース線電位制御回路６、およびフ
ィールドシールドゲート線電圧制御回路７の各回路が起
動する。そして、アドレスバッファ１から入力されたワ
ードアドレスおよびビットアドレスに応じて、各ワード
ライン、各ビットライン、および各ソースラインの各電
圧を適宜制御する。これにより、メモリセルアレイ８上
の読出対象のメモリセルまたはフィールドシールドトラ
ンジスタからデータが読み出されて読出回路９を経て出
力される。 【００６０】なお、本実施の形態では、フィールドシー
ルドトランジスタのチャネル領域のうち、データを書き
込もうとする領域にＮ型不純物を導入（あるいは、デー
タを書き込もうとする領域以外の領域にＰ型不純物を導
入）し、その領域をチャネル部とするフィールドシール
ドトランジスタのしきい値電圧を低下させることによっ
てデータ書込みを行うようにしたが、これとは逆に、デ
ータを書き込もうとする領域にＰ型不純物を導入（ある
いは、データを書き込もうとする領域以外の領域にＮ型
不純物を導入）し、その領域をチャネル部とするフィー
ルドシールドトランジスタのしきい値電圧を高くするこ
とによってデータ書込みを行うようにしてもよい。この
場合は、フィールドシールドトランジスタのオン／オフ
（電流の有無）をデータの“０”／“１”に対応させれ
ばよい。 【００６１】なお、本実施の形態では、メモリセルおよ
びフィールドシールドトランジスタをＮＭＯＳ型のトラ
ンジスタで構成する場合について説明したが、本発明は
これに限定されることはなく、ＰＭＯＳ型トランジスタ
で構成することも可能である。 【００６２】また、上記した製造方法に限定されるもの
ではなく、本発明のマスクＲＯＭの構造を形成可能な方
法であれば、他の任意の製造方法を適用することが可能
である。 【００６３】 【発明の効果】以上説明したように、本発明のマスクＲ
ＯＭによれば、メモリセル用ＭＯＳ型トランジスタを本
来のメモリセルとしてデータ記憶に利用するほか、本来
は素子分離用として設けられたＭＯＳ型フィールドシー
ルドトランジスタの一部領域のしきい値電圧を、データ
の内容に応じて変えることによってＭＯＳ型フィールド
シールドトランジスタにもメモリセル機能（データ記憶
機能）を付与するようにしたので、チップ中での占有面
積の大きい素子分離用ＭＯＳ型フィールドシールドトラ
ンジスタの領域をも有効に利用してデータを記憶させる
ことが可能となり、従来と同様の微細加工技術を用いな
がらチップ面積をさほど変えることなくメモリ容量を２
倍程度にまで高めることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るマスクＲＯＭにお
けるメモリセルアレイの一部を表す回路図である。 【図２】このマスクＲＯＭのメモリセルアレイの素子構
成を表す平面図である。 【図３】図２のメモリセルアレイの素子構成を表す一断
面図である。 【図４】図２のメモリセルアレイの素子構成を表す他の
断面図である。 【図５】図２のメモリセルアレイの素子構成を表す他の
断面図である。 【図６】図２のメモリセルアレイの素子構成を表す他の
断面図である。 【図７】図２のメモリセルアレイの素子構成を表す他の
断面図である。 【図８】図２のメモリセルアレイの素子構成を表す他の
断面図である。 【図９】このマスクＲＯＭの製造方法を説明するための
一工程図である。 【図１０】図９に続く工程を表す工程図である。 【図１１】このマスクＲＯＭのメモリセルアレイの実際
レベルの素子構成を表す平面図である。 【図１２】制御回路を含めて描いたマスクＲＯＭの全体
構成ブロック図である。 【図１３】従来のマスクＲＯＭにおけるメモリセルアレ
イの一部を表す回路図である。 【図１４】図１３のマスクＲＯＭにおけるメモリセルア
レイの素子構成を表す平面図である。 【図１５】図１４のマスクＲＯＭにおけるメモリセルア
レイの素子構成を表す一断面図である。 【図１６】図１４のマスクＲＯＭにおけるメモリセルア
レイの素子構成を表す他の断面図である。 【図１７】図１４のマスクＲＯＭにおけるメモリセルア
レイの素子構成を表す他の断面図である。 【図１８】図１４のマスクＲＯＭにおけるメモリセルア
レイの素子構成を表す他の断面図である。 【符号の説明】 １ アドレスバッファ ２ ビット線電圧制御回路 ３ ビット線デコーダ ４ ワード線電圧制御回路 ５ ワード線デコーダ ６ ソース線電位制御回路 ７ フィールドシールドゲート線電圧制御回路 ８ メモリセルアレイ ９ 読出回路 １０１ シリコン基板（半導体基板） １０２ フィールドシールドゲート酸化膜（第１の絶縁
膜） １０３ 低濃度不純物領域（データの書き込まれたフィ
ールドシールドトランジスタのチャネル領域） １０４ フィールドシールドゲート電極（第１の導電
膜） １０５ フィールドシールドキャップ酸化膜（第２の絶
縁膜） １０６ サイドウォール酸化膜（第３の絶縁膜；絶縁膜
側壁） １０７ ゲート酸化膜（第４の絶縁膜） １０８ 高濃度不純物領域（データの書き込まれたメモ
リセルトランジスタのチャネル領域） １０９−１，１０９−２ ゲート電極（第２の導電膜） １１０−１，１１０−２ キャップ酸化膜（第５の絶縁
膜） １１１ サイドウォール酸化膜（第６の絶縁膜；絶縁膜
側壁） １１２ａ ドレイン拡散層 １１２ｂ ソース拡散層 １１５ａ 金属配線（フィールドシールドラインＦＳ
Ｌ） １１５ｂ 金属配線（ビットラインＢＬ１，ＢＬ２） １１５ｃ 金属配線（ソースラインＳＬ１〜ＳＬ４） １５１，１５２ 開口 ＢＬ１，ＢＬ２ ビットライン ＦＳ１１，ＦＳ２１ フィールドシールドトランジスタ
（素子分離用ＭＯＳ型フィールドシールドトランジス
タ） ＦＳＬ フィールドシールドライン Ｍ１１〜Ｍ２２ ＮＭＯＳトランジスタ（メモリセル用
ＭＯＳ型トランジスタ） ＳＬ１〜ＳＬ２ｎ ソースライン ＷＬ１〜ＷＬｍ ワードライン
けるメモリセルアレイの一部を表す回路図である。 【図２】このマスクＲＯＭのメモリセルアレイの素子構
成を表す平面図である。 【図３】図２のメモリセルアレイの素子構成を表す一断
面図である。 【図４】図２のメモリセルアレイの素子構成を表す他の
断面図である。 【図５】図２のメモリセルアレイの素子構成を表す他の
断面図である。 【図６】図２のメモリセルアレイの素子構成を表す他の
断面図である。 【図７】図２のメモリセルアレイの素子構成を表す他の
断面図である。 【図８】図２のメモリセルアレイの素子構成を表す他の
断面図である。 【図９】このマスクＲＯＭの製造方法を説明するための
一工程図である。 【図１０】図９に続く工程を表す工程図である。 【図１１】このマスクＲＯＭのメモリセルアレイの実際
レベルの素子構成を表す平面図である。 【図１２】制御回路を含めて描いたマスクＲＯＭの全体
構成ブロック図である。 【図１３】従来のマスクＲＯＭにおけるメモリセルアレ
イの一部を表す回路図である。 【図１４】図１３のマスクＲＯＭにおけるメモリセルア
レイの素子構成を表す平面図である。 【図１５】図１４のマスクＲＯＭにおけるメモリセルア
レイの素子構成を表す一断面図である。 【図１６】図１４のマスクＲＯＭにおけるメモリセルア
レイの素子構成を表す他の断面図である。 【図１７】図１４のマスクＲＯＭにおけるメモリセルア
レイの素子構成を表す他の断面図である。 【図１８】図１４のマスクＲＯＭにおけるメモリセルア
レイの素子構成を表す他の断面図である。 【符号の説明】 １ アドレスバッファ ２ ビット線電圧制御回路 ３ ビット線デコーダ ４ ワード線電圧制御回路 ５ ワード線デコーダ ６ ソース線電位制御回路 ７ フィールドシールドゲート線電圧制御回路 ８ メモリセルアレイ ９ 読出回路 １０１ シリコン基板（半導体基板） １０２ フィールドシールドゲート酸化膜（第１の絶縁
膜） １０３ 低濃度不純物領域（データの書き込まれたフィ
ールドシールドトランジスタのチャネル領域） １０４ フィールドシールドゲート電極（第１の導電
膜） １０５ フィールドシールドキャップ酸化膜（第２の絶
縁膜） １０６ サイドウォール酸化膜（第３の絶縁膜；絶縁膜
側壁） １０７ ゲート酸化膜（第４の絶縁膜） １０８ 高濃度不純物領域（データの書き込まれたメモ
リセルトランジスタのチャネル領域） １０９−１，１０９−２ ゲート電極（第２の導電膜） １１０−１，１１０−２ キャップ酸化膜（第５の絶縁
膜） １１１ サイドウォール酸化膜（第６の絶縁膜；絶縁膜
側壁） １１２ａ ドレイン拡散層 １１２ｂ ソース拡散層 １１５ａ 金属配線（フィールドシールドラインＦＳ
Ｌ） １１５ｂ 金属配線（ビットラインＢＬ１，ＢＬ２） １１５ｃ 金属配線（ソースラインＳＬ１〜ＳＬ４） １５１，１５２ 開口 ＢＬ１，ＢＬ２ ビットライン ＦＳ１１，ＦＳ２１ フィールドシールドトランジスタ
（素子分離用ＭＯＳ型フィールドシールドトランジス
タ） ＦＳＬ フィールドシールドライン Ｍ１１〜Ｍ２２ ＮＭＯＳトランジスタ（メモリセル用
ＭＯＳ型トランジスタ） ＳＬ１〜ＳＬ２ｎ ソースライン ＷＬ１〜ＷＬｍ ワードライン
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8246
H01L 27/112
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 半導体基板上に形成されると共にそのし
きい値電圧が変えられることによってデータを記憶する
メモリセル用ＭＯＳ型トランジスタと、各メモリセル用
ＭＯＳ型トランジスタ間を相互に区分して電気的に分離
する素子分離用ＭＯＳ型フィールドシールドトランジス
タとを備えたフィールドシールド素子分離構造のマスク
ＲＯＭであって、 前記素子分離用ＭＯＳ型フィールドシールドトランジス
タのチャネル領域の一部のしきい値電圧を、データの内
容に応じて変えることによって、素子分離領域の一部
に、データを記憶するメモリセル機能を有するＭＯＳ型
トランジスタを形成したことを特徴とするマスクＲＯ
Ｍ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35202495A JP3526997B2 (ja) | 1995-12-27 | 1995-12-27 | マスクｒｏｍ |
| US08/766,505 US5754464A (en) | 1995-12-27 | 1996-12-13 | Mask ROM with field shield transistors functioning as memory cells and method of reading data thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35202495A JP3526997B2 (ja) | 1995-12-27 | 1995-12-27 | マスクｒｏｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186255A JPH09186255A (ja) | 1997-07-15 |
| JP3526997B2 true JP3526997B2 (ja) | 2004-05-17 |
Family
ID=18421264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35202495A Expired - Fee Related JP3526997B2 (ja) | 1995-12-27 | 1995-12-27 | マスクｒｏｍ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5754464A (ja) |
| JP (1) | JP3526997B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW354380B (en) * | 1995-03-17 | 1999-03-11 | Hitachi Ltd | A liquid crystal device with a wide visual angle |
| JPH10163311A (ja) * | 1996-11-27 | 1998-06-19 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2009218318A (ja) | 2008-03-10 | 2009-09-24 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| US8120939B2 (en) * | 2009-09-24 | 2012-02-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | ROM cell having an isolation transistor formed between first and second pass transistors and connected between a differential bitline pair |
Family Cites Families (1)
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|---|---|---|---|---|
| US5650960A (en) * | 1994-05-18 | 1997-07-22 | United Microelectronics Corporation | Polysilicon programming memory cell |
-
1995
- 1995-12-27 JP JP35202495A patent/JP3526997B2/ja not_active Expired - Fee Related
-
1996
- 1996-12-13 US US08/766,505 patent/US5754464A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5754464A (en) | 1998-05-19 |
| JPH09186255A (ja) | 1997-07-15 |
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