JP3911044B2 - 半導体メモリ装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体メモリ装置及びその製造方法に係り、さらに詳細には集積度を向上させ、且つ高速動作及び優れた収率特性を確保できる読取り専用メモリ装置及びその製造方法に関する。
【0002】
【従来の技術】
半導体装置の高集積化のためにはメモリセルの面積の縮小が不可欠であり、これを達成するために様々な研究が行われている。
不揮発性メモリ装置、特にフラッシュメモリやマスクROMに用いられるNAND型セルは一つのビットラインコンタクトに多数のセルが直列に連結された二つのストリングが対向して反復的に配列された構造よりなる。
【0003】
図1及び図2はかかる従来の単一NAND型のマスクROMのレイアウト図及び等価回路図である。ここで、参照符号1はトランジスタのソース/ドレインとして用いられるN+ 活性領域、2は空乏型チャネルを有するようにイオン注入された領域、3はトランジスタのゲート電極及びチップの内部の連結手段に用いられる導電層、4は前記活性領域と金属層又は前記導電層と金属層とを電気的に連結するためのコンタクト、そして5は連結手段に用いられる金属層を示す。さらに、SSL1及びSSL2はそれぞれ、第1及び第2ストリング選択トランジスタのゲート電極を示し、WL1、...、Wn-1 、WLn はワードラインを示す。この際、前記ゲート電極及び導電層は単層の多結晶シリコン又は金属ポリサイドよりなる。
【0004】
図1及び図2を参照すれば、ビットラインB/Lと接地線との間にセルトランジスタの長さと同一な第1及び第2ストリング選択トランジスタと8個、16個、32個などの多数のセルトランジスタが直列に連結されて一つのストリングを成しており、1/2個のビットラインコンタクトに二つのストリングが並列に連結されてメモリセルアレイの基本単位を成している。ここで、一つのストリング内の二つのストリング選択トランジスタにおいて一つは増大型チャネルを有するNMOSトランジスタ(参照符号E参照)であり、もう一つは空乏型NMOSトランジスタ(参照符号D参照)である。
【0005】
前記した単一NAND型マスクROMの動作原理を調べてみれば、選択されたビットライン(B/L)に1V〜Vcc程度の読取り電圧を印加し、選択された増大型ストリング選択トランジスタ(E)のゲート電極にVccを、選択されたストリングの空乏型ストリング選択トランジスタ(D)のゲート電極に0Vを印加する。その後、選択されたストリングを構成するセルトランジスタ中選択されたワードラインに0Vを、選択されないワードラインにVccを印加すれば、選択されたトランジスタが増大型の場合はビットラインに印加された電圧が接地線に放電されることが遮られ、空乏型の場合は接地線に読取り電圧が放電されることにより“オフ”と“オン”が感知される。
【0006】
前記した単一NAND型マスクROMはセルトランジスタが直列に連結されることにより集積度が上げられ、製造工程が単純なので低コストとなる長所がある。このような単一NAND型マスクROMの集積度をさらに増加させたものが二重NAND型マスクROMであって、図3及び図4に該レイアウト図及び等価回路図が示してある。
【0007】
図3及び図4を参照すれば、二重NAND型マスクROMは第1ゲート電極を有するセルトランジスタのN+ ソース/ドレイン領域にN+ ソース/ドレインを形成せずに第2ゲート電極を形成することにより同一のデザインルールの使用時単一NAND型マスクROMに比し集積度が2倍に増加する。この際、前記第2ゲート電極は第1ゲート電極間に位置しながら前記第1ゲート電極に部分的にオーバーラップされる。このような二重NAND型マスクROMの動作原理は前記した単一NAND型マスクROMに類似している。
【0008】
しかしながら、前記二重NAND型マスクROMは次のような問題点を抱えている。
第一、セルトランジスタ数の増加によりチャネル抵抗が増加し、第1ゲート電極と第2ゲート電極との間のオーバーラップマージンの問題が生じ、N+ ソース/ドレインにイオン注入を行わないので電位障壁によりビットラインから接地線に放電されるセル電流が減って動作速度が制限される。
【0009】
第二、最小デザインルールを使用するセルトランジスタのゲート電極を形成する時、第1ゲート電極はライン/スペース比率に起因する要素によりミスアラインマージンを確保し難く、これを勘案して設計すればセルの集積度は単一NAND型マスクROMに比しあまり増加しない。
第三、最小デザインルールのセルトランジスタのゲート電極を形成した後、イオン注入により空乏型モードから増大型モードにプログラミングする時、ミスアラインマージン及び工程マージンの確保のために第1ゲート電極の形成前又は後プログラミングする段階と第2ゲート電極の形成前又は後プログラミングする段階とに分けて行われるべきである。この際、第1ゲート電極を有するセルトランジスタをプログラミングする時前記第1ゲート電極のエッジで第2ゲート電極を有するセルトランジスタのチャネルが露出されるので、イオン注入干渉現象が発生して均一性及びセル電流が低下される。
【0010】
第四、第1ゲート電極の形成により第2ゲート電極のチャネルの長さが自己整列されて決定されるので、第1ゲート電極が長くなると第2ゲート電極のチャネルが短くなる。従って、メモリセルアレイ内で第1ゲート電極と第2ゲート電極を用いるセルトランジスタの特性が変わり、工程マージンが減る。
第五、最小デザインルールでセルのパンチマージンを確保するために第1ゲート電極と第2ゲート電極とを絶縁するための層間誘電膜をできるだけ薄く形成する時層間キャパシタンスによるワードラインの遅れ及び漏れ電流が発生する。
【0011】
一方、日本のシャープ株式会社はNOR型フラットセル構造を有するマスクROMを提案した。図5及び図6に該レイアウト図及び等価回路図を示す(参照文献:日本特願平2−285594号)。
図5及び図6を参照すれば、参照符号51はセルトランジスタのソース/ドレインとして用いられる埋没拡散層、52はセルトランジスタのチャネル領域、53は前記埋没拡散層と垂直に配置されるワードライン、54はバンク選択器を示す。前記したNOR型フラットセルは大抵のセルアレイが活性領域であり、各セルがビットラインと接地線との間に並列に連結される通常的なNOR型セルの特徴をそのまま具備しながらセルの集積度を上げた構造である。前記埋没拡散層51は縦方向に配列された多数のセルトランジスタのソース/ドレインをソース(S)はソース(S)と、ドレイン(D)はドレイン(D)と電気的に連結し、これら埋没拡散層51の上下部にバンク選択器54を配置することによりセルトランジスタが選択され、よって該選択されたセルトランジスタのソース/ドレインが選択される。前記NOR型フラット構造のマスクROMは列に沿って展開されるマトリックスであり、メモリセルアレイの各列で分割される破線Bm2i-1 、Bm2i 、Bm2i+1 、...で示されるバンクを有する。ここで、参照番号Bm 、Bi はバンクBがm列目とi列目上に位置することを意味する。バンクの一セットは例えば、バンクBm2i-1 とBm2i の奇数バンクと偶数バンクとより構成される。サブビットラインSBm2i-2 、SBm2i-1 、SBm2i 、SBm2i+1 、...は行方向に位置する隣接バンク間に配置され、各サブビットラインSBは隣接バンクBの各メモリセルM(MOSFETより構成されワードラインWL1 、...、WLn により選択される)に接続される。サブビットラインSBm2i の上部と下部はノードXOmiとXEmiでメインビットラインMBに接続される。バンクの他のセットにリンクされる三つのサブビットラインも同一な方法で各セットに隣接したメインビットラインに接続される。サブビットラインSBとノードXOとXEは埋没拡散層、ワードラインWL、多結晶シリコン層のバンク選択線BO及びBE、そして金属層のメインビットラインMBより構成される。全てのメモリセルは行に沿って相互隣接するサブビットライン間のワードラインWL下に形成される。バンク選択器MOSFET QOとQEはノードXOとXEの換算部分とサブビットラインSBとの間にそれぞれ形成され、埋没拡散層と金属層(メインビットラインMB)は各ノードXOとXE上のコンタクトホールを通じて接続される。
【0012】
前記NOR型フラットセル構造を有するマスクROMの動作原理を調べてみると、選択されたビットラインに一定電圧を印加し、隣接したビットライン(又は接地線)に0V、選択されたバンク選択器にVcc、選択されない選択器に0V、選択されたワードラインにVcc、そして選択されないワード線に0Vを印加する。この際、“オン”されるセルトランジスタのスレショルド電圧は(Threshold voltage:以下、Vthと称する)はVccより低く、“オフ”されるセルトランジスタのVthはVccより高くなければならない。
【0013】
前記したNOR型フラットセル構造のマスクROMはNAND型マスクROMに比しビットラインから接地線に流れるセル電流が高いという長所がある。しかしながら、セル電流が高いにも係わらず大面積の埋没拡散層によりNAND型マスクROMに比しセルの集積度が低い。さらに、選択されたワードラインがVccである時選択されないビットラインの“オン”セルがターンオンされながら生じる大きいビットラインローディングキャパシタンスにより動作速度が遅くなる。
【0014】
【発明が解決しようとする課題】
従って、本発明の目的は前記した従来のNAND型マスクROM及びNOR型マスクROMの問題を解決するためのものであり、高速動作と優れた収率特性が確保できる半導体メモリ装置を提供するにある。
本発明の他の目的は前記半導体メモリ装置を製造するに適した半導体メモリ装置の製造方法を提供するにある。
【0015】
【課題を解決するための手段】
前記の目的を達成するために本発明による半導体メモリ装置は、相互平行に伸びて反復的に形成された多数の活性領域及び素子分離領域と、前記活性領域の延伸方向に直交しながら反復的に配列された多数の第1ゲート電極と、前記活性領域に、前記第1ゲート電極及び前記素子分離領域に自己整列的にイオン注入されて形成されたソース/ドレインと、前記多数の第1ゲート電極間に位置し、前記第1ゲート電極と平行に伸びる多数の第2ゲート電極と、前記第1ゲート電極と前記ソース/ドレインと前記ソース/ドレイン間に挟まれたチャネルとから構成される多数の第1セルトランジスタと、前記第2ゲート電極をゲート電極とし、列を異にする前記活性領域に相対して形成された前記ソース/ドレインを共有のソース/ドレインとし、前記共有のソース/ドレイン間に挟まれた前記素子分離領域をチャネルとする多数の第2セルトランジスタとを具備し、前記多数の第1セルトランジスタのうち、所与のプログラムにより選択された特定の第1セルトランジスタとその余の第1セルトランジスタとのスレショルド電圧が異なるレベルであり、前記多数の第2セルトランジスタのうち、所与のプログラムにより選択された特定の第2セルトランジスタとその余の第2セルトランジスタとのスレショルド電圧が異なるレベルであることを特徴とする。
【0016】
さらに、前記目的を達成するために本発明による読取り専用メモリ装置は、ビットラインに接続され空乏型及び増大型の一方よりなる第1ストリング選択トランジスタと、前記第1ストリング選択トランジスタに直列に接続され空乏型及び増大型の他方よりなる第2ストリング選択トランジスタと、前記第2ストリング選択トランジスタに直列に接続された多数の第1セルトランジスタと、前記第1又は第2ストリング選択トランジスタと同一の構成をなし、前記多数の第1セルトランジスタと接地線との間に直列に接続された第3ストリング選択トランジスタと、前記第1及び第2ストリング選択トランジスタと前記多数の第1セルトランジスタと前記第3ストリング選択トランジスタとによりそれぞれ構成され、素子分離領域を介して互いに平行に伸びる第1及び第2ストリングであって、共通のビットラインに接続されるとともに、互いに異なる接地線に接続され、かつ、前記第1ないし第3ストリング選択トランジスタの空乏型及び増大型が互いに逆に設定された第1及び第2ストリングと、前記第1及び第2ストリング間に並列に設置された多数の第2セルトランジスタとを具備し、前記第1セルトランジスタは、前記第1及び第2ストリングの延伸方向に直交して伸びる第1ゲート電極と、前記第1ゲート電極を挟む活性領域に相対して形成されたソース/ドレインと、前記ソース/ドレイン間に挟まれた活性領域のチャネルとから構成され、前記第2セルトランジスタは、前記第1ゲート電極間に位置し、前記第1ゲート電極と平行に伸びる第2ゲート電極をゲート電極とし、前記第1ストリングの第1セルトランジスタのソース/ドレインと前記第1セルトランジスタに前記素子分離領域を介して隣接する前記第2ストリングの第1セルトランジスタのソース/ドレインとを共有のソース/ドレインとし、前記共有のソース/ドレイン間に挟まれた前記素子分離領域をチャネルとして構成され、前記多数の第1セルトランジスタのうち、所与のプログラムにより選択された特定の第1セルトランジスタとその余の第1セルトランジスタとのスレショルド電圧が異なるレベルであり、前記多数の第2セルトランジスタのうち、所与のプログラムにより選択された特定の第2セルトランジスタとその余の第2セルトランジスタとのスレショルド電圧が異なるレベルであることを特徴とする。
【0017】
前記増大型ストリング選択トランジスタのVthは0.5〜2.0Vであることが好ましい。前記多数の第1セルトランジスタで“オン”されるセルトランジスタのVthは0〜−10V、“オフ”されるセルトランジスタのVthは0.5〜(Vcc−1)Vであることが好ましい。前記多数の第2セルトランジスタで“オン”されるセルトランジスタのVthは0.5〜(Vcc−1)V、“オフ”されるセルトランジスタのVthはVcc〜(Vcc+10)Vであることが好ましい。
【0018】
前記他の目的を達成するために本発明による半導体メモリ装置の製造方法は、上記の半導体メモリ装置の製造方法であって、半導体基板上に素子分離膜を形成して前記素子分離領域及び相互平行に伸びる多数の前記活性領域を決める段階と、前記活性領域上に第1ゲート誘電膜を形成した後、前記活性領域に前記多数の第1セルトランジスタを空乏型に初期化させるために第1導電型のイオン注入を行う段階と、前記活性領域上に前記第1ゲート誘電膜を介して該上部が第1絶縁層よりキャッピングされた前記多数の第1ゲート電極を前記活性領域の延伸方向に直交して形成する段階と、前記活性領域に、前記第1ゲート電極及び前記素子分離膜に自己整列的にソース/ドレイン領域を形成する段階と、前記第1セルトランジスタをプログラミングするため、前記多数の第1セルトランジスタのうち、所与のプログラムにより選択された特定の第1セルトランジスタの前記第1ゲート電極下のチャネル領域に、第2導電型のイオン注入を行う段階と、前記第2セルトランジスタをプログラミングするため、前記多数の第2セルトランジスタのうち、所与のプログラムにより選択された特定の第2セルトランジスタのチャネルが形成される領域であって、前記多数の第1ゲート電極間に挟まれた前記素子分離領域に、第1導電型のイオン注入を行う段階と、前記多数の第1ゲート電極間に位置し、前記第1ゲート電極と平行に伸びる前記多数の第2ゲート電極を形成して、前記第2ゲート電極をゲート電極とし、列を異にする前記活性領域に相対して形成された前記ソース/ドレインを共有のソース/ドレインとし、前記共有のソース/ドレイン間に挟まれた前記素子分離領域をチャネルとする前記多数の第2セルトランジスタを形成する段階とを具備することを特徴とする。
【0019】
前記第2ゲート電極を不純物のドーピングされた多結晶シリコン又は金属ポリサイドより形成することが好ましい。さらに、前記第1ゲート電極を金属ポリサイドより形成し、前記第2ゲート電極を不純物のドーピングされた多結晶シリコンより形成し得る。この際、前記金属ポリサイドの金属はタングステン(W)、チタン(Ti)、タンタル(Ta)及びモリブデン(Mo)などの高融点金属を用いる。
【0020】
本発明の好ましい一実施例によれば、前記第2セルトランジスタをプログラミングする段階は、リソグラフィー工程で前記第2セルトランジスタのチャネルの形成される領域であって、前記第1ゲート電極間の素子分離領域における前記素子分離膜を取り除く段階と、前記素子分離膜を取り除いた前記素子分離領域に第1導電型のイオン注入を施す段階とよりなる。この際、前記素子分離膜は乾式食刻工程で取り除くことが好ましい。
【0021】
本発明の好ましい他の実施例によれば、前記第2セルトランジスタをプログラミングする段階は、前記第2セルトランジスタのチャネルが形成される領域であって、前記第1ゲート電極間の素子分離領域における前記素子分離膜を貫通させて第1導電型のイオン注入を施す段階よりなる。
前記ソース/ドレインを形成する段階は、前記第1ゲート電極の形成された結果物の全面にLDDイオン注入を施す段階と、前記第1ゲート電極の側壁に第2絶縁層よりなるスペーサを形成する段階と、前記スペーサと第1ゲート電極をイオン注入マスクとして用いてソース/ドレインイオン注入を施す段階とよりなる。前記スペーサを形成する段階において、前記第1ゲート電極の上部に前記第1絶縁層及び前記第2絶縁層の少なくともいずれかを残す。
【0022】
【発明の実施の形態】
以下添付した図面に基づき本発明を詳細に説明する。
図7及び図8は本発明の一実施例によるNAND−NOR型マスクROM(以下、本発明によるマスクROMをNAND−NOR型マスクROMと称する)のレイアウト図及び等価回路図である。
【0023】
図7及び図8を参照すれば、参照符号71はトランジスタのソース/ドレインとして用いられるN+ 活性領域を示す。参照符号72、73、74は第1、第2及び第3ストリング選択ライン(SS1、SS2、SS3)であり、増大型チャネル(E)と空乏型チャネル(D)とがずれて配置され、上部に二本のライン、下部に一本のラインより構成されるか、又は上部に一本のライン、下部に二本のラインより構成される。参照符号75はビットラインとして用いられる金属層であり、76は接地線として用いられる金属層、77は前記した金属層とN+ 活性領域を電気的に接続するためのコンタクトである。参照符号78は第1セルトランジスタの垂直チャネルワードライン(VWL)、即ち1、2、3、...、n−1、n個が配置されており、多結晶シリコン又は金属ポリサイドより形成される第1ゲート電極である(ここで、nは8、16、32などである)。参照符号79は第2セルトランジスタの水平チャネルワードライン(HWL)、即ち前記垂直チャネルワードライン(VWL)の個数ほど多結晶シリコンまたは金属ポリサイドより形成される第2ゲート電極である。参照符号80及び81は第1ゲート電極(VWL)と第2ゲート電極(HWL)より形成される第1及び第2セルトランジスタのチャネル領域をそれぞれ示す。
【0024】
図1及び図2に示された従来の単一NAND型マスクROMと比較する時、本発明のNAND−NOR型マスクROMは接地線が各ストリングに対して互いビットライン単位に分離されており、ストリング方向に展開される第1ゲート電極(VWL)を用いる第1セルトランジスタ以外に前記第1セルトランジスタのN+ ソース/ドレイン領域を共有しながら第2ゲート電極(HWL)を使用するさらに他の第2セルトランジスタがストリングとストリングとの間の素子分離領域に形成される。
【0025】
図3及び図4に示された従来の二重NAND型マスクROMと比較する時、本発明のNAND−NOR型マスクROMはストリング方向、即ち縦方向の第1ゲート電極(VWL)を用いる第1セルトランジスタのN+ ソース/ドレイン領域が第2ゲート電極(HWL)の下部に位置し、第2ゲート電極(HWL)を用いる第2セルトランジスタのチャネル領域81はストリングとストリングとの間に水平方向に反復的な配列を有する。
【0026】
図9及び図10は本発明の一実施例によるNAND−NOR型マスクROMのセル構造のレイアウト図及び等価回路図である。
図9及び図10を参照すれば、本発明のNAND−NOR型マスクROMのセル構造は、第1ゲート電極、即ち第1ワードラインVWL1、VWL2、...VWLn により縦方向に展開される第1セルトランジスタと、前記第1ゲート電極とN+ 活性領域により自己整列的に形成される前記第1セルトランジスタのN+ ソース/ドレイン領域を共有する第2ゲート電極、即ち第2ワードラインHWL1、HWL2、...HWLnにより横方向に展開される第2セルトランジスタより構成される。ここで、前記VWL1、VWL2、...VWLnにより垂直方向に形成される第1セルトランジスタの“オン”セルは空乏型NMOSトランジスタ(参照符号D参照)であり、“オフ”セルはVthが0.5〜2.0V程度の増大型NMOSトランジスタ(参照番号B参照)である。前記増大型NMOSトランジスタBはボロンイオン注入でプログラミングされる。そして、HWL1、HWL2、...、HWLnにより水平方向に形成される第2セルトランジスタの“オン”セルは燐(P)又は砒素(As)イオン注入でプログラミングされ、そのVthが0.5V〜(Vcc−1)Vであり(参照符号P参照)、“オフ”セルはフィールドトランジスタであり該Vthは(Vcc+1)V以上(参照符号F参照)である。
【0027】
本発明のNAND−NOR型マスクROMの動作原理は図1及び図2に示された単一NAND型マスクROMの動作と図5及び図6に示されたNOR型フラットセル構造のマスクROMの動作とが重畳された形態であり、前記図7及び図8を参照して詳細に調べてみれば、選択されたビットラインに1V〜Vccの電圧が印加され、隣接した接地線に0Vが印加される。選択されるワードラインが垂直チャネルワード線VWL1、VWL2、...VWLnの場合、第3ストリング選択ライン(SSL3)にVccが印加され、第1及び第2ストリング選択ライン(SSL1、SSL2)には選択されるストリングに応じて0V又はVccが印加され、選択されるワードライン(VWL)に0V、選択されないワードライン(VWL)にはVcc、そしてその他の全ての水平チャネルワードラインHWL1、HWL2、...、HWLnには0Vが印加される。従って、選択される垂直チャネルワードライン(VWL)が0Vなら、セルトランジスタの形態によりビットラインから接地線に放電される電流を感知して“オン”、“オフ”を読み取る。反面、選択されるワードラインが水平チャネルワードラインHWL1、HWL2、...、HWLnなら、第2ストリング選択ライン(SSL2)にVccが印加され、第1及び第3ストリング選択ライン(SSL1、SSL3)には選択されるバンクにより0V又はVccが順に印加され、選択されるワードライン(HWL)にVcc、選択されない(HWL)に0V、そしてその他の全ての垂直チャネルワードラインVWL1、VWL2、...、VWLnにはVccが印加されることにより、ビットラインから接地線に流れる電流が感知される。
【0028】
図11及び図12は本発明の他の実施例によるNAND−NOR型マスクROMのレイアウト図及び等価回路図である。
図11及び図12は、前記図7及び図8に示された構造に第4ストリング選択ライン(SSL4)を付け加えた構造である。前記第4ストリング選択ラインSSL4は前記した動作原理で垂直チャネルワードライン(VWL)又は水平チャネルワードライン(HWL)を選択する時ビットラインと接地線とのコーディングを同一にする。垂直チャネルワードライン(VWL)を選択する時前記第4ストリング選択ライン(SSL4)にはVccが印加され、水平チャネルワードライン(HWL)を選択する時は0Vが印加される。前記第4ストリング選択ライン(SSL4)は第2ゲート電極を構成する多結晶シリコン又は金属ポリサイドより形成される。
【0029】
図13及び図14はそれぞれ、従来の二重NAND型マスクROM及び本発明のNAND−NOR型マスクROMにおけるセル電流の経路を示す概略図であ。
図13及び図14を参照すれば、n=16なら、従来の二重NAND型マスクROMでは32個のセルトランジスタが直列に連結されている反面、本発明のNAND−NOR型マスクROMでは17個のセルトランジスタが直列に連結される。即ち、従来の二重NAND型マスクROMによれば、
ストリング(R)=32×単位セル(R)
により計算されるが、本発明のNAND−NOR型マスクROMによれば、
ストリング(R)=17×単位セル(R)
により計算される。従って、本発明のNAND−NOR型マスクROMが二重NAND型マスクROMに比しセル集積度を増加させ得ることが判る。
【0030】
図15は本発明によるNAND−NOR型マスクROMのセル構造及び各部位別垂直構造を示す断面図である。ここで、断面Aは第1ゲート電極106の垂直チャネルワードライン(VWL)と、第1セルトランジスタのチャネル幅を示し、断面Bは前記第1セルトランジスタのチャネル長さであり空乏型及び増大型でデータがプログラミングされる。断面Cは第2ゲート電極114の水平チャネルワードライン(HWL)と第2セルトランジスタの長さを示し、断面Dは前記第2セルトランジスタの幅であり、素子分離膜を取り除き該下部の高いボロン(B+)の濃度を相殺するための燐(Ph+)不純物をイオン注入することによりデータがプログラミングされる。参照符号100は半導体基板、102は素子分離膜、104は第1ゲート誘電膜、106は第1ゲート電極、108は第1絶縁層、110はスペーサ、112は第2ゲート誘電膜、そして114は第2ゲート電極を示す。さらに、“DEP”はセルトランジスタを空乏型に初期化させるためにイオン注入された領域を示し、“B+PGM”は第1セルトランジスタでボロンイオン注入でプログラミングされた領域を、そして“Ph+ PGM”は第2セルトランジスタで燐イオン注入でプログラミングされた領域を示す。
【0031】
図16〜図21のA〜Dは本発明の一実施例によるNAND−NOR型マスクROMの製造方法を説明するための断面図である。ここで、各A、B、C及びDは前記図15の断面A、B、C及びDによる。
図16A〜図16Dは第1ゲート誘電膜104を形成する段階を示す。半導体基板100に通常の素子分離工程で素子分離膜102を形成することにより、活性領域及び素子分離領域を区分する。この際、前記素子分離膜102を形成するための酸化工程の前に素子分離特性を強化させるために前記基板100のような導電型の不純物をイオン注入して素子分離膜102の下部にチャネルストップ層101を形成し得る。次いで、前記素子分離膜102の形成された結果物の全面にn型不純物、例えば砒素(As+ )をイオン注入してセルトランジスタを空乏型に初期化させるための不純物領域103を形成した後、熱酸化工程で結果物上に第1ゲート誘電膜104を形成する。
【0032】
図17A〜図17Dは第1ゲート電極106を形成する段階を示す。前記第1ゲート誘電膜104の形成された結果物上に多結晶シリコン又は金属ポリサイドを堆積してゲート物質層を形成した後、その上にシリコン酸化物又/及びシリコン窒化物を堆積してゲート電極の形成時食刻マスクとして用いられる第1絶縁層108を形成する。次いで、写真食刻工程で前記第1絶縁層108をゲートパターンにパタニングした後、前記パタニングされた第1絶縁層108を食刻マスクとして該下部のゲート物質層を食刻することにより第1ゲート電極106を形成する。
【0033】
図18A〜図18Dはソース/ドレイン領域(N+ 、P+ )を形成する段階を示す。前記第1ゲート電極106をイオン注入マスクとして用いてLDD(Lightly Doped Drain) イオン注入を行った後、結果物の全面にシリコン酸化物のような絶縁物質を堆積して第2絶縁層を形成する。次いで、前記第2絶縁層をエッチバックして第1ゲート電極106の側壁にスペーサ110を形成した後、前記第1ゲート電極106及びスペーサ110をイオン注入マスクとして用いてソース/ドレインイオン注入を行うことによりNMOSトランジスタにはN+ ソース/ドレイン領域を、PMOSトランジスタにはP+ ソース/ドレイン領域をそれぞれ形成する。この際、前記スペーサ110を形成するための食刻工程時、第1ゲート電極106の上部に前記第1絶縁層108を残す。図19A〜図19Dは第1セルトランジスタをプログラミングする段階を示す。リソグラフィー工程で前記図16A〜図16Dで空乏型に初期化された(参照符号“DEP”参照)第1セルトランジスタの特定セル部位だけを開口し、残り領域は第1フォトレジストパターン(PR)で覆う。次いで、前記第1フォトレジストパターン(PR)をイオン注入マスクとして用いてp型不純物、例えばボロンを高エネルギでイオン注入することにより前記第1セルトランジスタを増大型に変換させる(参照番号“B+ PGM”参照)。
【0034】
図20A〜図20Dは第2セルトランジスタをプログラミングする段階を示す。前記第1フォトレジストパターンを取り除いた後、リソグラフィー工程で第2セルトランジスタのチャネルの形成される領域を開口し、残り領域は第2フォトレジストパターン(PR)で覆う。次いで、前記第2フォトレジストパターン(PR)を食刻マスクとして用いて第2セルトランジスタのチャネル領域の素子分離膜を取り除いた後、高濃度のn型不純物、例えば燐又は砒素をイオン注入(参照符号“Ph+ PGM”参照)することにより、選択される水平チャネルワードライン(HWL)にVccが印加される時第2セルトランジスタがターンオンされるようにVTHを最適化させる。同時に、水平チャネルワードライン(HWL)の“オン”セルがプログラミングされる。
【0035】
図21A〜図21Dは第2ゲート電極114を形成する段階を示す。前記第2フォトレジストパターンを取り除いた後、結果物上に熱的酸化工程で第2ゲート絶縁膜112を形成した後、その上に導電物質、例えば多結晶シリコン又は金属ポリサイドを堆積する。次いで、写真食刻工程で前記導電物質層をパタニングして第2ゲート電極114を形成する。
【0036】
図22A〜D乃至図23A〜Dは本発明の他の実施例によるNAND−NOR型マスクROMの製造方法を説明するための断面図である。
図22A〜図22Dを参照すれば、図16〜図19のA〜Dで説明した製造工程を同一に行った後、リソグラフィー工程で第2セルトランジスタのチャネルの形成される領域を開口し、残り領域は第2フォトレジストパターン(PR)で覆う。次いで、前記第1フォトレジストパターン(PR)をイオン注入マスクとして用いて第2セルトランジスタのチャネル領域に高濃度のn型不純物、例えば燐又は砒素をイオン注入(参照符号“Ph+ PGM”参照)する。その結果、第2セルトランジスタのVthが最適化されると共にデータがプログラミングされる。
【0037】
図23A〜図23Dを参照すれば、前記第2フォトレジストパターンを取り除いた後、結果物上に熱的酸化工程で第2ゲート絶縁膜112を形成する。次いで、前記第2ゲート絶縁膜112上に多結晶シリコン又は金属ポリサイドよりなる第2ゲート電極114を形成する。
【0038】
【発明の効果】
従って、前記したように本発明によれば、通常的な単一NAND型セルに水平方向のチャネルを具備した第2ゲート電極を使用する他のセルトランジスタを形成することにより、同一デザインルールで単一NAND型セルのセル電流と対等な電流を保ちながら二重NAND型セルに比し高い集積度が得られる。さらに、優れたセルの均一性か確保でき、プログラミングのマージン確保が容易となる。さらに、第1ゲート電極と第2ゲート電極とを絶縁させるための層間誘電膜を厚くしてもある程度のパンチマージンの確保が可能なので、ワードラインローディングキャパシタンスを減らして高速動作を容易にし、且つ優れた収率特性が得られる。
【0039】
さらに、従来の二重NAND型セルの製造工程と比較してみれば、第2ゲート電極を有する第2セルトランジスタをプログラミングする時第1ゲート電極とのオーバーラップマージンの確保が可能となる。しかも、第1及び第2セルトランジスタのプログラミング時互いに投射範囲の差が大きいボロンと燐(又は砒素)をイオン注入し、それぞれのプログラミング時素子分離膜と第1ゲート電極によりプログラム層が相互重畳されても第1及び第2セルトランジスタの特性に影響を及ぼさないので十分な工程マージンが確保できる。
【0040】
本発明は前記実施例に限定されず、多様な変形が本発明の技術的思想内で当分野の通常の知識を持つ者により可能なことは明白である。
【図面の簡単な説明】
【図1】従来の単一NAND型マスクROMのレイアウト図及び等価回路図である。
【図2】従来の単一NAND型マスクROMのレイアウト図及び等価回路図である。
【図3】従来の二重NAND型マスクROMのレイアウト図及び等価回路図である。
【図4】従来の二重NAND型マスクROMのレイアウト図及び等価回路図である。
【図5】従来のNOR型フラットセル構造を有するマスクROMのレイアウト図及び等価回路図である。
【図6】従来のNOR型フラットセル構造を有するマスクROMのレイアウト図及び等価回路図である。
【図7】本発明の一実施例によるNAND−NOR型マスクROMのレイアウト図である。
【図8】本発明の一実施例によるNAND−NOR型マスクROMの等価回路図である。
【図9】本発明の一実施例によるNAND−NOR型マスクROMのセル構造のレイアウト図である。
【図10】本発明の一実施例によるNAND−NOR型マスクROMのセル構造の等価回路図である。
【図11】本発明の他の実施例によるNAND−NOR型マスクROMのレイアウト図である。
【図12】本発明の他の実施例によるNAND−NOR型マスクROMの等価回路図である。
【図13】従来の二重NAND型マスクROMにおけるセル電流の経路を示した概略図である。
【図14】本発明のNAND−NOR型マスクROMにおけるセル電流の経路を示した概略図である。
【図15】本発明によるNAND−NOR型マスクROMのセル構造及び各部位別垂直構造を示す断面図である。
【図16】(A)〜(D)は本発明の一実施例によるNAND−NOR型マスクROMの製造方法を説明するための断面図である。
【図17】(A)〜(D)は本発明の一実施例によるNAND−NOR型マスクROMの製造方法を説明するための断面図である。
【図18】(A)〜(D)は本発明の一実施例によるNAND−NOR型マスクROMの製造方法を説明するための断面図である。
【図19】(A)〜(D)は本発明の一実施例によるNAND−NOR型マスクROMの製造方法を説明するための断面図である。
【図20】(A)〜(D)は本発明の一実施例によるNAND−NOR型マスクROMの製造方法を説明するための断面図である。
【図21】(A)〜(D)は本発明の一実施例によるNAND−NOR型マスクROMの製造方法を説明するための断面図である。
【図22】(A)〜(D)は本発明の他の実施例によるNAND−NOR型マスクROMの製造方法を説明するための断面図である。
【図23】(A)〜(D)は本発明の他の実施例によるNAND−NOR型マスクROMの製造方法を説明するための断面図である。
【符号の説明】
78 第1ゲート電極
79 第2ゲート電極
100 半導体基板
102 素子分離膜
104 第1ゲート誘電膜
106 第1ゲート電極
108 第1絶縁層
110 スペーサ
112 第2ゲート誘電膜
114 第2ゲート電極
Claims (17)
- 相互平行に伸びて反復的に形成された多数の活性領域及び素子分離領域と、
前記活性領域の延伸方向に直交しながら反復的に配列された多数の第1ゲート電極と、
前記活性領域に、前記第1ゲート電極及び前記素子分離領域に自己整列的にイオン注入されて形成されたソース/ドレインと、
前記多数の第1ゲート電極間に位置し、前記第1ゲート電極と平行に伸びる多数の第2ゲート電極と、
前記第1ゲート電極と前記ソース/ドレインと前記ソース/ドレイン間に挟まれたチャネルとから構成される多数の第1セルトランジスタと、
前記第2ゲート電極をゲート電極とし、列を異にする前記活性領域に相対して形成された前記ソース/ドレインを共有のソース/ドレインとし、前記共有のソース/ドレイン間に挟まれた前記素子分離領域をチャネルとする多数の第2セルトランジスタとを具備し、
前記多数の第1セルトランジスタのうち、所与のプログラムにより選択された特定の第1セルトランジスタとその余の第1セルトランジスタとのスレショルド電圧が異なるレベルであり、
前記多数の第2セルトランジスタのうち、所与のプログラムにより選択された特定の第2セルトランジスタとその余の第2セルトランジスタとのスレショルド電圧が異なるレベルであることを特徴とする半導体メモリ装置。 - ビットラインに接続され空乏型及び増大型の一方よりなる第1ストリング選択トランジスタと、
前記第1ストリング選択トランジスタに直列に接続され空乏型及び増大型の他方よりなる第2ストリング選択トランジスタと、
前記第2ストリング選択トランジスタに直列に接続された多数の第1セルトランジスタと、
前記第1又は第2ストリング選択トランジスタと同一の構成をなし、前記多数の第1セルトランジスタと接地線との間に直列に接続された第3ストリング選択トランジスタと、
前記第1及び第2ストリング選択トランジスタと前記多数の第1セルトランジスタと前記第3ストリング選択トランジスタとによりそれぞれ構成され、素子分離領域を介して互いに平行に伸びる第1及び第2ストリングであって、共通のビットラインに接続されるとともに、互いに異なる接地線に接続され、かつ、前記第1ないし第3ストリング選択トランジスタの空乏型及び増大型が互いに逆に設定された第1及び第2ストリングと、
前記第1及び第2ストリング間に並列に設置された多数の第2セルトランジスタとを具備し、
前記第1セルトランジスタは、前記第1及び第2ストリングの延伸方向に直交して伸びる第1ゲート電極と、前記第1ゲート電極を挟む活性領域に相対して形成されたソース/ドレインと、前記ソース/ドレイン間に挟まれた活性領域のチャネルとから構成され、
前記第2セルトランジスタは、前記第1ゲート電極間に位置し、前記第1ゲート電極と平行に伸びる第2ゲート電極をゲート電極とし、前記第1ストリングの第1セルトランジスタのソース/ドレインと前記第1セルトランジスタに前記素子分離領域を介して隣接する前記第2ストリングの第1セルトランジスタのソース/ドレインとを共有のソース/ドレインとし、前記共有のソース/ドレイン間に挟まれた前記素子分離領域をチャネルとして構成され、
前記多数の第1セルトランジスタのうち、所与のプログラムにより選択された特定の第1セルトランジスタとその余の第1セルトランジスタとのスレショルド電圧が異なるレベルであり、
前記多数の第2セルトランジスタのうち、所与のプログラムにより選択された特定の第2セルトランジスタとその余の第2セルトランジスタとのスレショルド電圧が異なるレベルであることを特徴とする読取り専用メモリ装置。 - 前記増大型ストリング選択トランジスタのスレショルド電圧は0.5〜2.0Vであることを特徴とする請求項2に記載の読取り専用メモリ装置。
- 前記多数の第1セルトランジスタで“オン”されるセルトランジスタのスレショルド電圧は0〜−10Vであることを特徴とする請求項2に記載の読取り専用メモリ装置。
- 前記多数の第1セルトランジスタで“オフ”されるセルトランジスタのスレショルド電圧は0.5〜(Vcc−1)Vであることを特徴とする請求項2に記載の読取り専用メモリ装置。
- 前記多数の第2セルトランジスタで“オン”されるセルトランジスタのスレショルド電圧は0.5〜(Vcc−1)Vであることを特徴とする請求項2に記載の読取り専用メモリ装置。
- 前記多数の第2セルトランジスタで“オフ”されるセルトランジスタのスレショルド電圧はVcc〜(Vcc+10)Vであることを特徴とする請求項2に記載の読取り専用メモリ装置。
- 請求項1に記載の半導体メモリ装置の製造方法であって、
半導体基板上に素子分離膜を形成して前記素子分離領域及び相互平行に伸びる多数の前記活性領域を決める段階と、
前記活性領域上に第1ゲート誘電膜を形成した後、前記活性領域に前記多数の第1セルトランジスタを空乏型に初期化させるために第1導電型のイオン注入を行う段階と、
前記活性領域上に前記第1ゲート誘電膜を介して該上部が第1絶縁層よりキャッピングされた前記多数の第1ゲート電極を前記活性領域の延伸方向に直交して形成する段階と、
前記活性領域に、前記第1ゲート電極及び前記素子分離膜に自己整列的にソース/ドレイン領域を形成する段階と、
前記第1セルトランジスタをプログラミングするため、前記多数の第1セルトランジスタのうち、所与のプログラムにより選択された特定の第1セルトランジスタの前記第1ゲート電極下のチャネル領域に、第2導電型のイオン注入を行う段階と、
前記第2セルトランジスタをプログラミングするため、前記多数の第2セルトランジスタのうち、所与のプログラムにより選択された特定の第2セルトランジスタのチャネルが形成される領域であって、前記多数の第1ゲート電極間に挟まれた前記素子分離領域に、第1導電型のイオン注入を行う段階と、
前記多数の第1ゲート電極間に位置し、前記第1ゲート電極と平行に伸びる前記多数の第2ゲート電極を形成して、前記第2ゲート電極をゲート電極とし、列を異にする前記活性領域に相対して形成された前記ソース/ドレインを共有のソース/ドレインとし、前記共有のソース/ドレイン間に挟まれた前記素子分離領域をチャネルとする前記多数の第2セルトランジスタを形成する段階とを具備することを特徴とする半導体メモリ装置の製造方法。 - 前記第2ゲート電極を不純物のドーピングされた多結晶シリコン又は金属ポリサイドより形成することを特徴とする請求項8に記載の半導体メモリ装置の製造方法。
- 前記第1ゲート電極を金属ポリサイドより形成し、前記第2ゲート電極を不純物のドーピングされた多結晶シリコンより形成することを特徴とする請求項8に記載の半導体メモリ装置の製造方法。
- 前記金属ポリサイドの金属はタングステン(W)、チタン(Ti)、タンタル(Ta)及びモリブデン(Mo)からなる高融点金属群から選ばれたいずれか一つであることを特徴とする請求項9に記載の半導体メモリ装置の製造方法。
- 前記金属ポリサイドの金属はタングステン(W)、チタン(Ti)、タンタル(Ta)及びモリブデン(Mo)からなる高融点金属群から選ばれたいずれか一つであることを特徴とする請求項10に記載の半導体メモリ装置の製造方法。
- 前記第2セルトランジスタをプログラミングする段階は、
リソグラフィー工程により前記第2セルトランジスタのチャネルが形成される領域であって、前記第1ゲート電極間の素子分離領域における前記素子分離膜を取り除く段階と、
前記素子分離膜を取り除いた前記素子分離領域に第1導電型のイオン注入を施す段階とよりなることを特徴とする請求項8に記載の半導体メモリ装置の製造方法。 - 前記素子分離膜を乾式食刻工程で取り除くことを特徴とする請求項13に記載の半導体メモリ装置の製造方法。
- 前記第2セルトランジスタをプログラミングする段階は、
前記第2セルトランジスタのチャネルが形成される領域であって、前記第1ゲート電極間の素子分離領域における前記素子分離膜を貫通させて第1導電型のイオン注入を施す段階よりなることを特徴とする請求項8に記載の半導体メモリ装置の製造方法。 - 前記ソース/ドレインを形成する段階は、
前記第1ゲート電極の形成された結果物の全面にLDDイオン注入を施す段階と、
前記第1ゲート電極の側壁に第2絶縁層よりなるスペーサを形成する段階と、
前記スペーサをイオン注入マスクとして用いてソース/ドレインイオン注入を施す段階とよりなることを特徴とする請求項8に記載の半導体メモリ装置の製造方法。 - 前記スペーサを形成する段階において、前記第1ゲート電極の上部に前記第1絶縁層及び前記第2絶縁層の少なくともいずれかを残すことを特徴とする請求項16に記載の半導体メモリ装置の製造方法。
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