JP3523521B2 - Ｍｏｓトランジスタ対装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
使用するＭＯＳトランジスタ対装置に関する。
使用するＭＯＳトランジスタ対装置に関する。
【０００２】
【従来の技術】図１０は、従来のＭＯＳトランジスタ対
のマスクレイアウトを示す。同図において、Ｍ１は第１
のＭＯＳトランジスタ、Ｍ２は第１のＭＯＳトランジス
タの対となる第２のＭＯＳトランジスタである。第１の
ＭＯＳトランジスタＭ１は、ゲートＧ１、ソースＳ及び
ドレインＤ１を有し、同様に第２のＭＯＳトランジスタ
Ｍ２もゲートＧ２、ソースＳ及びドレインＤ２を有す
る。図１０のＭＯＳトランジスタ対は、図６に示す差動
トランジスタ対や、図７に示すカレントミラートランジ
スタ対に使用される。図６及び図７において、Ｂは基板
を示す。これ等の差動トランジスタ対やカレントミラー
トランジスタ対では、回路構成上、ソースが共通である
ので、図１１に示すように、図１０のＭＯＳトランジス
タＭ１、Ｍ２のソースを共通にしたマスクレイアウトを
構成する場合もある。図１２は、第１及び第２のＭＯＳ
トランジスタＭ１、Ｍ２について、そのゲート幅を各々
３分割してゲート長方向に並列配置した例を示す。同図
において、第１のＭＯＳトランジスタＭ１は、３個の分
割トランジスタM1a、M1b、M1cで構成され、これ等分割
トランジスタは、ゲートＧ１、ソースＳ及びドレインＤ
１を有し、中央に位置する分割トランジスタM1bは、ソ
ース及びドレインが左右に位置する分割トランジスタM1
a、M1cの各ソース及びドレインで共有される。同様に、
第２のＭＯＳトランジスタＭ２も、３個の分割トランジ
スタM2a、M2b、M2cで構成され、これ等分割トランジス
タは、ゲートＧ２、ソースＳ及びドレインＤ２を有し、
中央に位置する分割トランジスタM2bは、ソース及びド
レインが左右に位置する分割トランジスタM2a、M2cの各
ソース及びドレインで共有される。
のマスクレイアウトを示す。同図において、Ｍ１は第１
のＭＯＳトランジスタ、Ｍ２は第１のＭＯＳトランジス
タの対となる第２のＭＯＳトランジスタである。第１の
ＭＯＳトランジスタＭ１は、ゲートＧ１、ソースＳ及び
ドレインＤ１を有し、同様に第２のＭＯＳトランジスタ
Ｍ２もゲートＧ２、ソースＳ及びドレインＤ２を有す
る。図１０のＭＯＳトランジスタ対は、図６に示す差動
トランジスタ対や、図７に示すカレントミラートランジ
スタ対に使用される。図６及び図７において、Ｂは基板
を示す。これ等の差動トランジスタ対やカレントミラー
トランジスタ対では、回路構成上、ソースが共通である
ので、図１１に示すように、図１０のＭＯＳトランジス
タＭ１、Ｍ２のソースを共通にしたマスクレイアウトを
構成する場合もある。図１２は、第１及び第２のＭＯＳ
トランジスタＭ１、Ｍ２について、そのゲート幅を各々
３分割してゲート長方向に並列配置した例を示す。同図
において、第１のＭＯＳトランジスタＭ１は、３個の分
割トランジスタM1a、M1b、M1cで構成され、これ等分割
トランジスタは、ゲートＧ１、ソースＳ及びドレインＤ
１を有し、中央に位置する分割トランジスタM1bは、ソ
ース及びドレインが左右に位置する分割トランジスタM1
a、M1cの各ソース及びドレインで共有される。同様に、
第２のＭＯＳトランジスタＭ２も、３個の分割トランジ
スタM2a、M2b、M2cで構成され、これ等分割トランジス
タは、ゲートＧ２、ソースＳ及びドレインＤ２を有し、
中央に位置する分割トランジスタM2bは、ソース及びド
レインが左右に位置する分割トランジスタM2a、M2cの各
ソース及びドレインで共有される。
【０００３】また、従来、半導体集積回路に使用するＭ
ＯＳトランジスタ対として、特開平４−７３９６１号公
報や特開平５−９０５１６号公報に開示されるものがあ
る。これ等は、図１３に示すように、第１のＭＯＳトラ
ンジスタについてそのゲート幅を２分割して構成された
トランジスタM1a、M1bと、第２のＭＯＳトランジスタに
ついてそのゲート幅を２分割して構成されたトランジス
タM2a、M2bとが対角状に、換言すれば点対称に配置され
ている。
ＯＳトランジスタ対として、特開平４−７３９６１号公
報や特開平５−９０５１６号公報に開示されるものがあ
る。これ等は、図１３に示すように、第１のＭＯＳトラ
ンジスタについてそのゲート幅を２分割して構成された
トランジスタM1a、M1bと、第２のＭＯＳトランジスタに
ついてそのゲート幅を２分割して構成されたトランジス
タM2a、M2bとが対角状に、換言すれば点対称に配置され
ている。
【０００４】更に、従来、ＭＯＳトランジスタ対として
特開平２−１２９２９号公報に開示されるものがある。
このＭＯＳトランジスタ対は、図１４に示すように、第
１のＭＯＳトランジスタを５分割して構成されたトラン
ジスタM1a〜Ｍ１ｅと、第２のＭＯＳトランジスタを５
分割して構成されたトランジスタM2a〜Ｍ２ｅとを有
し、これ等は規則性をもって交互に配置される。
特開平２−１２９２９号公報に開示されるものがある。
このＭＯＳトランジスタ対は、図１４に示すように、第
１のＭＯＳトランジスタを５分割して構成されたトラン
ジスタM1a〜Ｍ１ｅと、第２のＭＯＳトランジスタを５
分割して構成されたトランジスタM2a〜Ｍ２ｅとを有
し、これ等は規則性をもって交互に配置される。
【０００５】
【発明が解決しようとする課題】ところで、半導体集積
回路に使用するＭＯＳトランジスタ対では、差動増幅器
やカレントミラー等を構成する場合に、出力電流バラン
スを保ちながら高い電流利得を得ることが重要である。
回路に使用するＭＯＳトランジスタ対では、差動増幅器
やカレントミラー等を構成する場合に、出力電流バラン
スを保ちながら高い電流利得を得ることが重要である。
【０００６】しかしながら、前記従来のＭＯＳトランジ
スタ対では、第１及び第２のＭＯＳトランジスタに流れ
る電流値に大きな差が生じたり、又は電流利得が低い欠
点があった。以下、この欠点を詳述する。
スタ対では、第１及び第２のＭＯＳトランジスタに流れ
る電流値に大きな差が生じたり、又は電流利得が低い欠
点があった。以下、この欠点を詳述する。
【０００７】一般的に、ＭＯＳトランジスタの電流値
は、 Id=k・W(Vgs-Vth)2/(2・L) で表される。ここで、ＩｄはＭＯＳトランジスタのドレ
イン電流、ｋはＭＯＳトランジスタの電流増幅率、Ｗは
ＭＯＳトランジスタのゲート幅、Ｖgsはゲート-ソース
間電圧、ＶthはＭＯＳトランジスタのしきい値電圧、Ｌ
はＭＯＳトランジスタのゲート長である。
は、 Id=k・W(Vgs-Vth)2/(2・L) で表される。ここで、ＩｄはＭＯＳトランジスタのドレ
イン電流、ｋはＭＯＳトランジスタの電流増幅率、Ｗは
ＭＯＳトランジスタのゲート幅、Ｖgsはゲート-ソース
間電圧、ＶthはＭＯＳトランジスタのしきい値電圧、Ｌ
はＭＯＳトランジスタのゲート長である。
【０００８】ここで、図１０及び図１１のＭＯＳトラン
ジスタ対において、第１及び第２のＭＯＳトランジスタ
Ｍ１、Ｍ２間の電流バランスについて考察する。両ＭＯ
ＳトランジスタＭ１、Ｍ２は、チップ上同位置にないた
め、加工ばらつきが両ＭＯＳトランジスタのゲート間に
生じる。第１のＭＯＳトランジスタＭ１のゲート幅Ｗ及
びゲート長Ｌを基準にして、第２のＭＯＳトランジスタ
Ｍ２の加工ばらつきのゲート幅方向をDW、ゲート長方向
をDLとすると、第２のＭＯＳトランジスタＭ２のドレイ
ン電流Ｉｄは、 Id=k・W(1+DW/W)(Vgs-Vth)2/[2・L(1+DL/L)] となる。DW/W及びDL/Lが"１"よりも小さい値であるとし
て、１次の近似を取ると、第１のＭＯＳトランジスタＭ
１との電流差DIdは、 DId=Id(DW/W-DL/L) となる。この電流差が回路性能の劣化、更には半導体集
積回路の歩留まりの低下に至る要因となる。これを避け
るために、図１０、図１１のＭＯＳトランジスタ対で
は、ゲート幅Ｗ及びゲート長Ｌが大きいサイズで設計さ
れるが、ゲート長Ｌを大きく設計することはＭＯＳトラ
ンジスタの電流増幅を低減する。また、この低い電流増
幅を補うために、ゲート幅Ｗを更に大きく設計すると、
ＭＯＳトランジスタ対は、半導体集積回路上の占有面積
を増大させるという欠点が生じる。
ジスタ対において、第１及び第２のＭＯＳトランジスタ
Ｍ１、Ｍ２間の電流バランスについて考察する。両ＭＯ
ＳトランジスタＭ１、Ｍ２は、チップ上同位置にないた
め、加工ばらつきが両ＭＯＳトランジスタのゲート間に
生じる。第１のＭＯＳトランジスタＭ１のゲート幅Ｗ及
びゲート長Ｌを基準にして、第２のＭＯＳトランジスタ
Ｍ２の加工ばらつきのゲート幅方向をDW、ゲート長方向
をDLとすると、第２のＭＯＳトランジスタＭ２のドレイ
ン電流Ｉｄは、 Id=k・W(1+DW/W)(Vgs-Vth)2/[2・L(1+DL/L)] となる。DW/W及びDL/Lが"１"よりも小さい値であるとし
て、１次の近似を取ると、第１のＭＯＳトランジスタＭ
１との電流差DIdは、 DId=Id(DW/W-DL/L) となる。この電流差が回路性能の劣化、更には半導体集
積回路の歩留まりの低下に至る要因となる。これを避け
るために、図１０、図１１のＭＯＳトランジスタ対で
は、ゲート幅Ｗ及びゲート長Ｌが大きいサイズで設計さ
れるが、ゲート長Ｌを大きく設計することはＭＯＳトラ
ンジスタの電流増幅を低減する。また、この低い電流増
幅を補うために、ゲート幅Ｗを更に大きく設計すると、
ＭＯＳトランジスタ対は、半導体集積回路上の占有面積
を増大させるという欠点が生じる。
【０００９】更に、図１２に示すＭＯＳトランジスタ対
では、ゲート幅Ｗのみが大きく設計されるものの、ゲー
ト長Ｌのばらつきに起因する両ＭＯＳトランジスタ間の
電流差を吸収することができない。ここで、図１２のＭ
ＯＳトランジスタ対における両トランジスタＭ１、Ｍ２
間の電流差を計算すると、次の通りである。ＭＯＳトラ
ンジスタのゲート長方向の加工精度は、Ｘ−Ｘ'として
示された中心線からの距離にほぼ比例するので、中心線
Ｘ−Ｘ'に近いゲートのゲート長方向の加工ばらつきを
ＤＬとすると、更に隣接するゲートのゲート長方向の加
工ばらつきは２ＤＬ、３ＤＬとなる。また、各分割トラ
ンジスタの電流値をIddとすると、この場合、DIdは、３
分割された分割トランジスタの電流の和で与えられる。
ここで、両ＭＯＳトランジスタＭ１、Ｍ２間の電流差
は、 DId=Idd[[(DL+2DL+3DL)-(-DL-2DL-3DL)]/L] =Id(12DL/L)/3=4Id・DL/L となり、電流差は大きい。
では、ゲート幅Ｗのみが大きく設計されるものの、ゲー
ト長Ｌのばらつきに起因する両ＭＯＳトランジスタ間の
電流差を吸収することができない。ここで、図１２のＭ
ＯＳトランジスタ対における両トランジスタＭ１、Ｍ２
間の電流差を計算すると、次の通りである。ＭＯＳトラ
ンジスタのゲート長方向の加工精度は、Ｘ−Ｘ'として
示された中心線からの距離にほぼ比例するので、中心線
Ｘ−Ｘ'に近いゲートのゲート長方向の加工ばらつきを
ＤＬとすると、更に隣接するゲートのゲート長方向の加
工ばらつきは２ＤＬ、３ＤＬとなる。また、各分割トラ
ンジスタの電流値をIddとすると、この場合、DIdは、３
分割された分割トランジスタの電流の和で与えられる。
ここで、両ＭＯＳトランジスタＭ１、Ｍ２間の電流差
は、 DId=Idd[[(DL+2DL+3DL)-(-DL-2DL-3DL)]/L] =Id(12DL/L)/3=4Id・DL/L となり、電流差は大きい。
【００１０】加えて、図１４のＭＯＳトランジスタ対で
あっても、両トランジスタ間の電流差は"０"にならな
い。ここで、この両ＭＯＳトランジスタ間の電流差を計
算すると、次の通りである。ここで、図１２において定
義した加工ばらつきＤＬに応じて、図１４での加工ばら
つきを定義すると、中心線Ｘ−Ｘ’がソースの中心を横
切っているので、中心線Ｘ−Ｘ’に近いゲートのゲート
長方向の加工ばらつきは０．５ＤＬと定義される。更
に、両ＭＯＳトランジスタが５分割されているので、こ
の両ＭＯＳトランジスタＭ１、Ｍ２間の電流差DIdは、 DId= Idd[[(-4.5DL-0.5DL-1.5DL+2.5DL+3.5DL) -(4.5DL+1.5DL+0.5DL-2.5DL-3.5DL)]/L] = -Id(DL/L)/5 = -Id/5・DL/L となり、電流差は"０"にならない。
あっても、両トランジスタ間の電流差は"０"にならな
い。ここで、この両ＭＯＳトランジスタ間の電流差を計
算すると、次の通りである。ここで、図１２において定
義した加工ばらつきＤＬに応じて、図１４での加工ばら
つきを定義すると、中心線Ｘ−Ｘ’がソースの中心を横
切っているので、中心線Ｘ−Ｘ’に近いゲートのゲート
長方向の加工ばらつきは０．５ＤＬと定義される。更
に、両ＭＯＳトランジスタが５分割されているので、こ
の両ＭＯＳトランジスタＭ１、Ｍ２間の電流差DIdは、 DId= Idd[[(-4.5DL-0.5DL-1.5DL+2.5DL+3.5DL) -(4.5DL+1.5DL+0.5DL-2.5DL-3.5DL)]/L] = -Id(DL/L)/5 = -Id/5・DL/L となり、電流差は"０"にならない。
【００１１】加えて、図１３に示したＭＯＳトランジス
タ対では、レイアウトが点対称であるので、電流バラン
スに対して効果がある。しかし、ゲート長Ｌが長く設計
されるので、電流増幅には大きな効果がない。しかも、
対角線方向のレイアウトであるために、一方の分割トラ
ンジスタM1a、M1bのゲート同志を接続する配線のレイア
ウトを優先すると、他方の分割トランジスタM2a、M2bの
ゲート接続用配線が回避を必要とする形状となって、配
線が複雑になると共に、占有面積が大きくなる。これを
避けるためには、配線層が２層必要となる。
タ対では、レイアウトが点対称であるので、電流バラン
スに対して効果がある。しかし、ゲート長Ｌが長く設計
されるので、電流増幅には大きな効果がない。しかも、
対角線方向のレイアウトであるために、一方の分割トラ
ンジスタM1a、M1bのゲート同志を接続する配線のレイア
ウトを優先すると、他方の分割トランジスタM2a、M2bの
ゲート接続用配線が回避を必要とする形状となって、配
線が複雑になると共に、占有面積が大きくなる。これを
避けるためには、配線層が２層必要となる。
【００１２】本発明は前記従来の課題を解決するもので
あり、その目的は、出力電流バランスを保ちながら高い
電流利得を得ることが可能なＭＯＳトランジスタ対装置
を提供することにある。
あり、その目的は、出力電流バランスを保ちながら高い
電流利得を得ることが可能なＭＯＳトランジスタ対装置
を提供することにある。
【００１３】
【課題を解決するための手段】以上の目的を達成するた
めに、本発明のＭＯＳトランジスタ対装置では、ＭＯＳ
トランジスタ対を構成する２個のＭＯＳトランジスタ
を、ゲート幅に関して分割して、各々、複数個の分割ト
ランジスタで構成し、これ等分割トランジスタのゲート
長方向の誤差の総和を小さくするように、各分割トラン
ジスタをレイアウトし、これにより、両ＭＯＳトランジ
スタ間に生じる電流差を小さく、ないし"０"値に低減す
る。
めに、本発明のＭＯＳトランジスタ対装置では、ＭＯＳ
トランジスタ対を構成する２個のＭＯＳトランジスタ
を、ゲート幅に関して分割して、各々、複数個の分割ト
ランジスタで構成し、これ等分割トランジスタのゲート
長方向の誤差の総和を小さくするように、各分割トラン
ジスタをレイアウトし、これにより、両ＭＯＳトランジ
スタ間に生じる電流差を小さく、ないし"０"値に低減す
る。
【００１４】すなわち、請求項１記載の発明のＭＯＳト
ランジスタ対装置は、同一基板上に、第１及び第２のＭ
ＯＳトランジスタが配置されたＭＯＳトランジスタ対装
置であって、前記第１のＭＯＳトランジスタは複数個の
第１の分割トランジスタで構成されると共に、前記第２
のＭＯＳトランジスタも複数個の第２の分割トランジス
タで構成され、前記複数個の第１の分割トランジスタは
ゲート長方向に一列に配置されると共に、前記複数個の
第２の分割トランジスタも前記複数個の第１の分割トラ
ンジスタと同一列に配置され、前記第１及び第２のＭＯ
Ｓトランジスタは、所定の座標を基準にして、前記複数
個の第１の分割トランジスタの各ゲートのゲート長方向
の位置座標値の総和と、前記複数個の第２の分割トラン
ジスタの各ゲートのゲート長方向の位置座標値の総和と
が、各々、零となるように配置され、更に、前記複数個
の第１の分割トランジスタのうち一部はゲート長方向に
隣接して配置されて、その隣接する第１の分割トランジ
スタ間でドレイン領域が共有されると共に、前記複数個
の第２の分割トランジスタのうち一部もゲート長方向に
隣接して配置されて、その隣接する第２の分割トランジ
スタ間でドレイン領域が共有され、且つ、前記第１のＭ
ＯＳトランジスタと第２のＭＯＳトランジスタとの間で
は、前記複数個の第１の分割トランジスタのドレイン領
域の合計面積と前記複数個の第２の分割トランジスタの
ドレイン領域の合計面積とが相互に等しいことを特徴と
する。
ランジスタ対装置は、同一基板上に、第１及び第２のＭ
ＯＳトランジスタが配置されたＭＯＳトランジスタ対装
置であって、前記第１のＭＯＳトランジスタは複数個の
第１の分割トランジスタで構成されると共に、前記第２
のＭＯＳトランジスタも複数個の第２の分割トランジス
タで構成され、前記複数個の第１の分割トランジスタは
ゲート長方向に一列に配置されると共に、前記複数個の
第２の分割トランジスタも前記複数個の第１の分割トラ
ンジスタと同一列に配置され、前記第１及び第２のＭＯ
Ｓトランジスタは、所定の座標を基準にして、前記複数
個の第１の分割トランジスタの各ゲートのゲート長方向
の位置座標値の総和と、前記複数個の第２の分割トラン
ジスタの各ゲートのゲート長方向の位置座標値の総和と
が、各々、零となるように配置され、更に、前記複数個
の第１の分割トランジスタのうち一部はゲート長方向に
隣接して配置されて、その隣接する第１の分割トランジ
スタ間でドレイン領域が共有されると共に、前記複数個
の第２の分割トランジスタのうち一部もゲート長方向に
隣接して配置されて、その隣接する第２の分割トランジ
スタ間でドレイン領域が共有され、且つ、前記第１のＭ
ＯＳトランジスタと第２のＭＯＳトランジスタとの間で
は、前記複数個の第１の分割トランジスタのドレイン領
域の合計面積と前記複数個の第２の分割トランジスタの
ドレイン領域の合計面積とが相互に等しいことを特徴と
する。
【００１５】請求項２記載の発明は、前記請求項１記載
のＭＯＳトランジスタ対装置において、前記第１の分割
トランジスタ及び前記第２の分割トランジスタの個数
は、各々、３個であることを特徴とする。
のＭＯＳトランジスタ対装置において、前記第１の分割
トランジスタ及び前記第２の分割トランジスタの個数
は、各々、３個であることを特徴とする。
【００１６】請求項３記載の発明は、前記請求項１又は
２記載のＭＯＳトランジスタ対装置において、前記第１
の分割トランジスタの少なくとも１個と前記第２の分割
トランジスタの少なくとも１個とは隣接し、前記隣接す
る第１の分割トランジスタと第２の分割トランジスタと
の間でソース領域が共有されていることを特徴とする。
２記載のＭＯＳトランジスタ対装置において、前記第１
の分割トランジスタの少なくとも１個と前記第２の分割
トランジスタの少なくとも１個とは隣接し、前記隣接す
る第１の分割トランジスタと第２の分割トランジスタと
の間でソース領域が共有されていることを特徴とする。
【００１７】以上の構成により、請求項１ないし請求項
３記載の発明では、各ＭＯＳトランジスタにおいて、複
数個の分割トランジスタが、その各ゲートのゲート長方
向の誤差の総和が一致して"０"値になるようにレイアウ
トされる。従って、ＭＯＳトランジスタ間に生じる電流
差が小さく、ないし"０"値に低減される。しかも、各Ｍ
ＯＳトランジスタがゲート幅に関して複数個に分割さ
れ、これにより各分割トランジスタのゲート長は長くな
るので、各分割トランジスタは大きなドレイン電流が流
れ、ＭＯＳトランジスタの電流増幅は大きくなる。
３記載の発明では、各ＭＯＳトランジスタにおいて、複
数個の分割トランジスタが、その各ゲートのゲート長方
向の誤差の総和が一致して"０"値になるようにレイアウ
トされる。従って、ＭＯＳトランジスタ間に生じる電流
差が小さく、ないし"０"値に低減される。しかも、各Ｍ
ＯＳトランジスタがゲート幅に関して複数個に分割さ
れ、これにより各分割トランジスタのゲート長は長くな
るので、各分割トランジスタは大きなドレイン電流が流
れ、ＭＯＳトランジスタの電流増幅は大きくなる。
【００１８】従って、出力電流バランスを保ちながら高
い電流利得を得ることのできるＭＯＳトランジスタ対が
得られる。
い電流利得を得ることのできるＭＯＳトランジスタ対が
得られる。
【００１９】しかも、隣接する第１の分割トランジスタ
同士及び隣接する第２の分割トランジスタ同士で各々ド
レイン領域が共有されていながら、第１及び第２のＭＯ
Ｓトランジスタ間で、複数個の第１の分割トランジスタ
のドレイン領域の合計面積と複数個の第２の分割トラン
ジスタのドレイン領域の合計面積とが相互に等しいの
で、差動ＭＯＳトランジスタ対の設計に適している。
同士及び隣接する第２の分割トランジスタ同士で各々ド
レイン領域が共有されていながら、第１及び第２のＭＯ
Ｓトランジスタ間で、複数個の第１の分割トランジスタ
のドレイン領域の合計面積と複数個の第２の分割トラン
ジスタのドレイン領域の合計面積とが相互に等しいの
で、差動ＭＯＳトランジスタ対の設計に適している。
【００２０】
【発明の実施の形態】以下、本発明のＭＯＳトランジス
タ対及びオペアンプの実施の形態を図面に基づいて説明
する。
タ対及びオペアンプの実施の形態を図面に基づいて説明
する。
【００２１】先ず、最初に本願発明に関連するＭＯＳト
ランジスタ対の基本構成例を説明する。図１は、本願発
明に関連する構成のＭＯＳトランジスタ対のマスクレイ
アウトを示す。同図において、Ｍ１は第１のＭＯＳトラ
ンジスタ、Ｍ２は第２のＭＯＳトランジスタであって、
これ等ＭＯＳトランジスタは同一基板上に配置される。
第１のＭＯＳトランジスタＭ１はゲート幅を等分割され
て、２個の分割トランジスタ（第１の分割トランジス
タ）M1a、M1bが構成され、これ等分割トランジスタM1
a、M1bがゲート長方向に並列に配置される。同様に、第
２のＭＯＳトランジスタＭ２もゲート幅を等分割され
て、２個の分割トランジスタ（第２の分割トランジス
タ）M2a、M2bが構成され、これ等分割トランジスタM2
a、M2bがゲート長方向に並列に配置される。これ等４個
の分割トランジスタにおいて、Ｇ１、Ｇ２はゲート、Ｓ
はソース、Ｄ１、Ｄ２はドレインである。
ランジスタ対の基本構成例を説明する。図１は、本願発
明に関連する構成のＭＯＳトランジスタ対のマスクレイ
アウトを示す。同図において、Ｍ１は第１のＭＯＳトラ
ンジスタ、Ｍ２は第２のＭＯＳトランジスタであって、
これ等ＭＯＳトランジスタは同一基板上に配置される。
第１のＭＯＳトランジスタＭ１はゲート幅を等分割され
て、２個の分割トランジスタ（第１の分割トランジス
タ）M1a、M1bが構成され、これ等分割トランジスタM1
a、M1bがゲート長方向に並列に配置される。同様に、第
２のＭＯＳトランジスタＭ２もゲート幅を等分割され
て、２個の分割トランジスタ（第２の分割トランジス
タ）M2a、M2bが構成され、これ等分割トランジスタM2
a、M2bがゲート長方向に並列に配置される。これ等４個
の分割トランジスタにおいて、Ｇ１、Ｇ２はゲート、Ｓ
はソース、Ｄ１、Ｄ２はドレインである。
【００２２】２個の分割トランジスタM1a、M1bの各ゲー
トのゲート長の総和は、他の２個の分割トランジスタM2
a、M2bの各ゲートのゲート長の総和に等しい。また、前
記４個の分割トランジスタM1a、M1b、M2a、M2bは、ＭＯ
Ｓトランジスタ対の中心線ｘ−ｘ’に対して次の通り配
置される。即ち、中心線ｘ−ｘ’の図中左方には、第２
のＭＯＳトランジスタＭ２の分割トランジスタM2aが配
置され、その更に左方に第１のＭＯＳトランジスタＭ１
の分割トランジスタM1aが配置される。また、中心線ｘ
−ｘ’の図中右方には、第１のＭＯＳトランジスタＭ１
の分割トランジスタM1bが配置され、その更に右方に第
２のＭＯＳトランジスタＭ２の分割トランジスタM2bが
配置される。換言すれば、これ等４個の分割トランジス
タは、第１及び第２ＭＯＳトランジスタＭ１、Ｍ２間で
交互に配置されている。更に、第１のＭＯＳトランジス
タＭ１の分割トランジスタM1aと第２のＭＯＳトランジ
スタＭ２の分割トランジスタM2bとは、中心線ｘ-ｘ'か
らの距離が一致し、第２のＭＯＳトランジスタＭ２の分
割トランジスタM2aと第１のＭＯＳトランジスタＭ１の
分割トランジスタM1bとは、中心線ｘ-ｘ'からの距離が
一致する。従って、第１のＭＯＳトランジスタＭ１の２
個の分割トランジスタM1a、M1bの各ゲートのゲート長方
向の位置座標値の総和と、第２のＭＯＳトランジスタＭ
２の２個の分割トランジスタM2a、M2bの各ゲートのゲー
ト長方向の位置座標値の総和とは、相互に一致する。
トのゲート長の総和は、他の２個の分割トランジスタM2
a、M2bの各ゲートのゲート長の総和に等しい。また、前
記４個の分割トランジスタM1a、M1b、M2a、M2bは、ＭＯ
Ｓトランジスタ対の中心線ｘ−ｘ’に対して次の通り配
置される。即ち、中心線ｘ−ｘ’の図中左方には、第２
のＭＯＳトランジスタＭ２の分割トランジスタM2aが配
置され、その更に左方に第１のＭＯＳトランジスタＭ１
の分割トランジスタM1aが配置される。また、中心線ｘ
−ｘ’の図中右方には、第１のＭＯＳトランジスタＭ１
の分割トランジスタM1bが配置され、その更に右方に第
２のＭＯＳトランジスタＭ２の分割トランジスタM2bが
配置される。換言すれば、これ等４個の分割トランジス
タは、第１及び第２ＭＯＳトランジスタＭ１、Ｍ２間で
交互に配置されている。更に、第１のＭＯＳトランジス
タＭ１の分割トランジスタM1aと第２のＭＯＳトランジ
スタＭ２の分割トランジスタM2bとは、中心線ｘ-ｘ'か
らの距離が一致し、第２のＭＯＳトランジスタＭ２の分
割トランジスタM2aと第１のＭＯＳトランジスタＭ１の
分割トランジスタM1bとは、中心線ｘ-ｘ'からの距離が
一致する。従って、第１のＭＯＳトランジスタＭ１の２
個の分割トランジスタM1a、M1bの各ゲートのゲート長方
向の位置座標値の総和と、第２のＭＯＳトランジスタＭ
２の２個の分割トランジスタM2a、M2bの各ゲートのゲー
ト長方向の位置座標値の総和とは、相互に一致する。
【００２３】以上のように構成されたＭＯＳトランジス
タ対について、両ＭＯＳトランジスタＭ１、Ｍ２間の電
流差を計算すると、次の通りである。各ＭＯＳトランジ
スタのゲート長方向の加工精度は、中心線ｘ−ｘ'から
の距離にほぼ比例するので、中心線ｘ−ｘ'に近いゲー
トの加工ばらつきをDLとすると、その隣のゲートの加工
ばらつきを２DLとして、ＭＯＳトランジスタＭ１、Ｍ２
間の電流差DIdは、 DId=Idd[[(-DL+2DL)-(DL-2DL)]/L]=Id・(2DL/L)/2=Id・DL/L となり、図１２のＭＯＳトランジスタ対の電流差よりも
小さくなる。
タ対について、両ＭＯＳトランジスタＭ１、Ｍ２間の電
流差を計算すると、次の通りである。各ＭＯＳトランジ
スタのゲート長方向の加工精度は、中心線ｘ−ｘ'から
の距離にほぼ比例するので、中心線ｘ−ｘ'に近いゲー
トの加工ばらつきをDLとすると、その隣のゲートの加工
ばらつきを２DLとして、ＭＯＳトランジスタＭ１、Ｍ２
間の電流差DIdは、 DId=Idd[[(-DL+2DL)-(DL-2DL)]/L]=Id・(2DL/L)/2=Id・DL/L となり、図１２のＭＯＳトランジスタ対の電流差よりも
小さくなる。
【００２４】（実施の形態）
図２は、図１のＭＯＳトランジスタ対を更に改良した本
発明の実施の形態のＭＯＳトランジスタ対を示す。
発明の実施の形態のＭＯＳトランジスタ対を示す。
【００２５】即ち、図２において、第１のＭＯＳトラン
ジスタＭ１は前記図１に示した基本構成例と同様にゲー
ト幅を等分割されてゲート長の等しい３個の第１の分割
トランジスタM1a、M1b、M1cに分割される。同様に、前
記第１のＭＯＳトランジスタＭ１とほぼゲート長の等し
い第２のＭＯＳトランジスタＭ２もゲート幅を等分割さ
れてゲート長の等しい３個の第２の分割トランジスタM2
a、M2b、M2cに分割される。
ジスタＭ１は前記図１に示した基本構成例と同様にゲー
ト幅を等分割されてゲート長の等しい３個の第１の分割
トランジスタM1a、M1b、M1cに分割される。同様に、前
記第１のＭＯＳトランジスタＭ１とほぼゲート長の等し
い第２のＭＯＳトランジスタＭ２もゲート幅を等分割さ
れてゲート長の等しい３個の第２の分割トランジスタM2
a、M2b、M2cに分割される。
【００２６】図２から判るように、第１のＭＯＳトラン
ジスタＭ１では、中心線ｘ−ｘ ' を基準にして、２個の
分割トランジスタ M1a 、 M1b が図中右側に配置され、１個
の分割トランジスタ M1c が図中左側に配置される。一
方、第２のＭＯＳトランジスタＭ２では、中心線ｘ−ｘ
' を基準にして、前記第１のＭＯＳトランジスタＭ１と
は逆に、２個の分割トランジスタ M2a 、 M2b が図中左側に
配置され、１個の分割トランジスタ M2c が図中右側に配
置される。図２において、第１の分割トランジスタM1c
と第２の分割トランジスタM2bとは隣接して、この隣接
する２個の分割トランジスタ M1c 、 M2b 間でソース領域Ｓ
が共有されている。また、第２の分割トランジスタM2b
と他の第２の分割トランジスタM2aとは隣接して、この
隣接する２個の分割トランジスタ M2b 、 M2a 間でドレイン
領域Ｄ２が共有されている。更に、第１の分割トランジ
スタM1aと他の第１の分割トランジスタM1bとは隣接し
て、この隣接する２個の分割トランジスタ M1a 、 M1b 間で
ドレイン領域Ｄ１が共有されている。加えて、第１の分
割トランジスタM1bと第２の分割トランジスタM2cとは隣
接して、この隣接する２個の分割トランジスタ M1b 、 M2c
間でソース領域Ｓが共有されている。
ジスタＭ１では、中心線ｘ−ｘ ' を基準にして、２個の
分割トランジスタ M1a 、 M1b が図中右側に配置され、１個
の分割トランジスタ M1c が図中左側に配置される。一
方、第２のＭＯＳトランジスタＭ２では、中心線ｘ−ｘ
' を基準にして、前記第１のＭＯＳトランジスタＭ１と
は逆に、２個の分割トランジスタ M2a 、 M2b が図中左側に
配置され、１個の分割トランジスタ M2c が図中右側に配
置される。図２において、第１の分割トランジスタM1c
と第２の分割トランジスタM2bとは隣接して、この隣接
する２個の分割トランジスタ M1c 、 M2b 間でソース領域Ｓ
が共有されている。また、第２の分割トランジスタM2b
と他の第２の分割トランジスタM2aとは隣接して、この
隣接する２個の分割トランジスタ M2b 、 M2a 間でドレイン
領域Ｄ２が共有されている。更に、第１の分割トランジ
スタM1aと他の第１の分割トランジスタM1bとは隣接し
て、この隣接する２個の分割トランジスタ M1a 、 M1b 間で
ドレイン領域Ｄ１が共有されている。加えて、第１の分
割トランジスタM1bと第２の分割トランジスタM2cとは隣
接して、この隣接する２個の分割トランジスタ M1b 、 M2c
間でソース領域Ｓが共有されている。
【００２７】図２から明らかに判るように、第１のＭＯ
ＳトランジスタＭ１の３個の分割トランジスタM1a、M1
b、M1cは、そのゲート長方向（同図左右方向）に一列に
配置される。また、前記第２のＭＯＳトランジスタＭ２
の３個の分割トランジスタM2a、M2b、M2cも前記第１の
ＭＯＳトランジスタＭ１の３個の分割トランジスタM1
a、M1b、M1cと同一列に配置されていて、これ等６個の
分割トランジスタM1a〜M1c、M2a〜M2cは全体として一列
に配置される。
ＳトランジスタＭ１の３個の分割トランジスタM1a、M1
b、M1cは、そのゲート長方向（同図左右方向）に一列に
配置される。また、前記第２のＭＯＳトランジスタＭ２
の３個の分割トランジスタM2a、M2b、M2cも前記第１の
ＭＯＳトランジスタＭ１の３個の分割トランジスタM1
a、M1b、M1cと同一列に配置されていて、これ等６個の
分割トランジスタM1a〜M1c、M2a〜M2cは全体として一列
に配置される。
【００２８】第１のＭＯＳトランジスタＭ１において、
分割トランジスタM1aの位置座標を、中心線ｘ−ｘ'を基
準にして、＋Ｌ0（中心線ｘ−ｘ'の図中右方を＋、左方
を- とする）とすると、分割トランジスタM1bの位置座
標は＋2Ｌ0、分割トランジスタM1cの位置座標は-3Ｌ0で
ある。また、第２のＭＯＳトランジスタＭ２において、
分割トランジスタM2aの位置座標は -Ｌ0、分割トランジ
スタM2bの位置座標は -2Ｌ0、分割トランジスタM2cの位
置座標は+3Ｌ0である。従って、第１のＭＯＳトランジ
スタＭ１の３個の分割トランジスタM1a、M1b、M1cの位
置座標＋Ｌ0、＋2Ｌ0、-3Ｌ0の総和は"０"値であり、第
２のＭＯＳトランジスタＭ２の３個の分割トランジスタ
M2a、M2b、M2cの位置座標 -Ｌ0、 -2Ｌ0、＋3Ｌ0の総和
も"０"値である。
分割トランジスタM1aの位置座標を、中心線ｘ−ｘ'を基
準にして、＋Ｌ0（中心線ｘ−ｘ'の図中右方を＋、左方
を- とする）とすると、分割トランジスタM1bの位置座
標は＋2Ｌ0、分割トランジスタM1cの位置座標は-3Ｌ0で
ある。また、第２のＭＯＳトランジスタＭ２において、
分割トランジスタM2aの位置座標は -Ｌ0、分割トランジ
スタM2bの位置座標は -2Ｌ0、分割トランジスタM2cの位
置座標は+3Ｌ0である。従って、第１のＭＯＳトランジ
スタＭ１の３個の分割トランジスタM1a、M1b、M1cの位
置座標＋Ｌ0、＋2Ｌ0、-3Ｌ0の総和は"０"値であり、第
２のＭＯＳトランジスタＭ２の３個の分割トランジスタ
M2a、M2b、M2cの位置座標 -Ｌ0、 -2Ｌ0、＋3Ｌ0の総和
も"０"値である。
【００２９】図２に示したＭＯＳトランジスタ対では、
２個のＭＯＳトランジスタＭ１、Ｍ２間の電流差DId
は、 DId=Idd[(-DL-2DL+3DL)-(DL+2DL-3DL)]/L=0 となり、完全に消去される。つまり、ゲートのゲート長
方向の誤差DLの総和が結果として"０"値となるマスクレ
イアウトであるので、電流差は"０"値になる。従って、
この２個のＭＯＳトランジスタＭ１、Ｍ２間の出力電流
バランスは良好になる。
２個のＭＯＳトランジスタＭ１、Ｍ２間の電流差DId
は、 DId=Idd[(-DL-2DL+3DL)-(DL+2DL-3DL)]/L=0 となり、完全に消去される。つまり、ゲートのゲート長
方向の誤差DLの総和が結果として"０"値となるマスクレ
イアウトであるので、電流差は"０"値になる。従って、
この２個のＭＯＳトランジスタＭ１、Ｍ２間の出力電流
バランスは良好になる。
【００３０】しかも、図２のＭＯＳトランジスタ対で
は、従来例の図１０、図１１及び図１３とは異なり、図
１２と同等の短いゲート長を実現できるので、ＭＯＳト
ランジスタ対として高い電流利得を得ることができる。
は、従来例の図１０、図１１及び図１３とは異なり、図
１２と同等の短いゲート長を実現できるので、ＭＯＳト
ランジスタ対として高い電流利得を得ることができる。
【００３１】また、図２のＭＯＳトランジスタ対では、
第１のＭＯＳトランジスタＭ１において、隣接する２個
の第１の分割トランジスタ M1a 、 M1b 相互でドレイン領域
Ｄ１が共有され、第２のＭＯＳトランジスタＭ２におい
ても、２個の隣接する第２の分割トランジスタ M2b 、 M2a
相互でドレイン領域Ｄ２が共有されている構成でありな
がら、図２のＭＯＳトランジスタ対では、第１及び第２
のＭＯＳトランジスタＭ１、Ｍ２のドレイン面積、すな
わち、第１のＭＯＳトランジスタＭ１を構成する３個の
第１の分割トランジスタ M1a 、 M1b 、Ｍ 1c の合計ドレイン
面積と第２のＭＯＳトランジスタＭ２を構成する３個の
第２の分割トランジスタ M2a 、 M2b 、Ｍ 2c の合計ドレイン
面積とが相互に等しいので、差動ＭＯＳトランジスタ対
の設計に適している。
第１のＭＯＳトランジスタＭ１において、隣接する２個
の第１の分割トランジスタ M1a 、 M1b 相互でドレイン領域
Ｄ１が共有され、第２のＭＯＳトランジスタＭ２におい
ても、２個の隣接する第２の分割トランジスタ M2b 、 M2a
相互でドレイン領域Ｄ２が共有されている構成でありな
がら、図２のＭＯＳトランジスタ対では、第１及び第２
のＭＯＳトランジスタＭ１、Ｍ２のドレイン面積、すな
わち、第１のＭＯＳトランジスタＭ１を構成する３個の
第１の分割トランジスタ M1a 、 M1b 、Ｍ 1c の合計ドレイン
面積と第２のＭＯＳトランジスタＭ２を構成する３個の
第２の分割トランジスタ M2a 、 M2b 、Ｍ 2c の合計ドレイン
面積とが相互に等しいので、差動ＭＯＳトランジスタ対
の設計に適している。
【００３２】（第１の参考例）
次に、本発明に関連する参考例のＭＯＳトランジスタ対
を説明する。
を説明する。
【００３３】図３は本参考例のＭＯＳトランジスタ対の
マスクレイアウトを示す。同図において、第１のＭＯＳ
トランジスタＭ１は、ゲート幅に関して２つに等分割さ
れて、２個の分割トランジスタM1a、M1bで構成され、第
２のＭＯＳトランジスタＭ２も同様に等分割されて、２
個の分割トランジスタM2a、M2bで構成される。同図で
は、ゲートをＧ１、Ｇ２、ソースをＳ、ドレインをＤ
１、Ｄ２で示している。
マスクレイアウトを示す。同図において、第１のＭＯＳ
トランジスタＭ１は、ゲート幅に関して２つに等分割さ
れて、２個の分割トランジスタM1a、M1bで構成され、第
２のＭＯＳトランジスタＭ２も同様に等分割されて、２
個の分割トランジスタM2a、M2bで構成される。同図で
は、ゲートをＧ１、Ｇ２、ソースをＳ、ドレインをＤ
１、Ｄ２で示している。
【００３４】第２のＭＯＳトランジスタＭ２では、分割
トランジスタM2aは中心線ｘ-ｘ'の図中左方に配置さ
れ、分割トランジスタM2bは右方に配置される。第１の
ＭＯＳトランジスタＭ１では、分割トランジスタM1aは
第２のＭＯＳトランジスタＭ２の分割トランジスタM2a
の左方に配置され、分割トランジスタM1bは第２のＭＯ
ＳトランジスタＭ２の分割トランジスタM2bの右方に配
置される。即ち、図３から判るように、第１のＭＯＳト
ランジスタＭ１では、２個の分割トランジスタM1a、M1b
は、その位置座標が中心線ｘ-ｘ'を基準とする線対称に
なるように配置されていて、その各ゲート長方向の位置
座標値の総和は"０"値である。第２のＭＯＳトランジス
タＭ２の２個の分割トランジスタM2a、M2bについても同
様である。
トランジスタM2aは中心線ｘ-ｘ'の図中左方に配置さ
れ、分割トランジスタM2bは右方に配置される。第１の
ＭＯＳトランジスタＭ１では、分割トランジスタM1aは
第２のＭＯＳトランジスタＭ２の分割トランジスタM2a
の左方に配置され、分割トランジスタM1bは第２のＭＯ
ＳトランジスタＭ２の分割トランジスタM2bの右方に配
置される。即ち、図３から判るように、第１のＭＯＳト
ランジスタＭ１では、２個の分割トランジスタM1a、M1b
は、その位置座標が中心線ｘ-ｘ'を基準とする線対称に
なるように配置されていて、その各ゲート長方向の位置
座標値の総和は"０"値である。第２のＭＯＳトランジス
タＭ２の２個の分割トランジスタM2a、M2bについても同
様である。
【００３５】以上のように構成された本参考例のＭＯＳ
トランジスタ対について、両ＭＯＳトランジスタＭ１、
Ｍ２間の電流差を計算する。前記実施の形態と同様に、
ＭＯＳトランジスタのゲートのゲート長方向の加工ばら
つきは、中心線ｘ-ｘ'からの距離にほぼ比例するので、
中心線ｘ-ｘ'に近いゲートの加工ばらつきをDLとする
と、２個のＭＯＳトランジスタＭ１、Ｍ２の電流差は、
DId=Idd[[(DL-DL)+(2DL-2DL)]/L]=0となり、消去され
る。従って、両ＭＯＳトランジスタＭ１、Ｍ２間の出力
電流バランスを良好にできる。しかも、従来例の図１
０、図１１及び図１３のＭＯＳトランジスタ対とは異な
り、図１２と同等の短いゲート長を実現できるので、Ｍ
ＯＳトランジスタ対として高い電流利得を得ることがで
きる。
トランジスタ対について、両ＭＯＳトランジスタＭ１、
Ｍ２間の電流差を計算する。前記実施の形態と同様に、
ＭＯＳトランジスタのゲートのゲート長方向の加工ばら
つきは、中心線ｘ-ｘ'からの距離にほぼ比例するので、
中心線ｘ-ｘ'に近いゲートの加工ばらつきをDLとする
と、２個のＭＯＳトランジスタＭ１、Ｍ２の電流差は、
DId=Idd[[(DL-DL)+(2DL-2DL)]/L]=0となり、消去され
る。従って、両ＭＯＳトランジスタＭ１、Ｍ２間の出力
電流バランスを良好にできる。しかも、従来例の図１
０、図１１及び図１３のＭＯＳトランジスタ対とは異な
り、図１２と同等の短いゲート長を実現できるので、Ｍ
ＯＳトランジスタ対として高い電流利得を得ることがで
きる。
【００３６】図４は、本参考例の改良例を示す。本改良
例では、２個の分割トランジスタM1a、M2aでソースＳを
共用し、分割トランジスタM2a、M2bでドレインＤ２を共
用し、分割トランジスタM2b、M1bでソースＳを共用した
ものである。
例では、２個の分割トランジスタM1a、M2aでソースＳを
共用し、分割トランジスタM2a、M2bでドレインＤ２を共
用し、分割トランジスタM2b、M1bでソースＳを共用した
ものである。
【００３７】従って、本参考例に比べて、ＭＯＳトラン
ジスタ対のサイズが小型化されて、ゲート長方向のばら
つき量DL自体が小さくなるので、両ＭＯＳトランジスタ
Ｍ１、Ｍ２間の出力電流バランスをより一層良くするこ
とが可能である。しかも、第２のＭＯＳトランジスタＭ
２のドレイン面積は第１のＭＯＳトランジスタのドレイ
ン面積よりも小さいので、第２のＭＯＳトランジスタＭ
２を出力側に配置すれば、ＭＯＳトランジスタ対（カレ
ントミラー回路）として出力側の周波数特性を改善する
ことができる。
ジスタ対のサイズが小型化されて、ゲート長方向のばら
つき量DL自体が小さくなるので、両ＭＯＳトランジスタ
Ｍ１、Ｍ２間の出力電流バランスをより一層良くするこ
とが可能である。しかも、第２のＭＯＳトランジスタＭ
２のドレイン面積は第１のＭＯＳトランジスタのドレイ
ン面積よりも小さいので、第２のＭＯＳトランジスタＭ
２を出力側に配置すれば、ＭＯＳトランジスタ対（カレ
ントミラー回路）として出力側の周波数特性を改善する
ことができる。
【００３８】図５は、図４の改良例を更に改良した例を
示す。図５では、第１のＭＯＳトランジスタＭ１を４個
の分割トランジスタM1a〜M1dに等分割し、第２のＭＯＳ
トランジスタＭ２を４個の分割トランジスタM2a〜M2dに
等分割している。第１のＭＯＳトランジスタＭ１の２個
の分割トランジスタM1c、M1dは中心線ｘ-ｘ'を基準に線
対称に配置され、第２のＭＯＳトランジスタＭ２の２個
の分割トランジスタM2c、M2dも同様に線対称に配置され
る。また、これ等分割トランジスタ間では、図４の改良
例と同様にソースＳ及びドレインＤ１、Ｄ２が共用され
る。
示す。図５では、第１のＭＯＳトランジスタＭ１を４個
の分割トランジスタM1a〜M1dに等分割し、第２のＭＯＳ
トランジスタＭ２を４個の分割トランジスタM2a〜M2dに
等分割している。第１のＭＯＳトランジスタＭ１の２個
の分割トランジスタM1c、M1dは中心線ｘ-ｘ'を基準に線
対称に配置され、第２のＭＯＳトランジスタＭ２の２個
の分割トランジスタM2c、M2dも同様に線対称に配置され
る。また、これ等分割トランジスタ間では、図４の改良
例と同様にソースＳ及びドレインＤ１、Ｄ２が共用され
る。
【００３９】（本発明の第２の参考例）
続いて、本発明の第２の参考例のオペアンプを図面に基
づいて説明する。図９は、本発明の第２の参考例のオペ
アンプのマスクレイアウトを示す。
づいて説明する。図９は、本発明の第２の参考例のオペ
アンプのマスクレイアウトを示す。
【００４０】同図では、前記第１の参考例の図４に示し
たＭＯＳトランジスタ対を利用している。即ち、同図の
オペアンプは、図４と同様に第１及び第２のＭＯＳトラ
ンジスタＭ１、Ｍ２より成るＭＯＳトランジスタ対を備
える。このＭＯＳトランジスタ対の構成及び分割トラン
ジスタのレイアウトは、図４と同一であるので、その説
明を省略する。
たＭＯＳトランジスタ対を利用している。即ち、同図の
オペアンプは、図４と同様に第１及び第２のＭＯＳトラ
ンジスタＭ１、Ｍ２より成るＭＯＳトランジスタ対を備
える。このＭＯＳトランジスタ対の構成及び分割トラン
ジスタのレイアウトは、図４と同一であるので、その説
明を省略する。
【００４１】更に、同図のオペアンプは、第３のＭＯＳ
トランジスタＭ３を持つ。この第３のＭＯＳトランジス
タＭ３は前記第１及び第２のＭＯＳトランジスタＭ１、
Ｍ２と同一の基板上に配置される。前記ＭＯＳトランジ
スタ対はカレントミラー回路を構成し、前記第３のＭＯ
ＳトランジスタＭ３は出力トランジスタを構成する。前
記第３のＭＯＳトランジスタＭ３は、ゲート幅に関して
２つに分割されて、２個の分割トランジスタM3a、M3bで
構成され、一方の分割トランジスタM3aは、第１のＭＯ
ＳトランジスタＭ１の分割トランジスタM1aの図中左方
に配置され、他方の分割トランジスタM3bは、第１のＭ
ＯＳトランジスタＭ１の分割トランジスタM1bの図中右
方に配置される。この両分割トランジスタM3a、M3bは、
中心線ｘ-ｘ'からのゲート長方向の距離が等しい位置
に、換言すれば線対称に配置される。従って、これ等分
割トランジスタのゲートのゲート長方向の位置座標値の
総和は"０"値である。
トランジスタＭ３を持つ。この第３のＭＯＳトランジス
タＭ３は前記第１及び第２のＭＯＳトランジスタＭ１、
Ｍ２と同一の基板上に配置される。前記ＭＯＳトランジ
スタ対はカレントミラー回路を構成し、前記第３のＭＯ
ＳトランジスタＭ３は出力トランジスタを構成する。前
記第３のＭＯＳトランジスタＭ３は、ゲート幅に関して
２つに分割されて、２個の分割トランジスタM3a、M3bで
構成され、一方の分割トランジスタM3aは、第１のＭＯ
ＳトランジスタＭ１の分割トランジスタM1aの図中左方
に配置され、他方の分割トランジスタM3bは、第１のＭ
ＯＳトランジスタＭ１の分割トランジスタM1bの図中右
方に配置される。この両分割トランジスタM3a、M3bは、
中心線ｘ-ｘ'からのゲート長方向の距離が等しい位置
に、換言すれば線対称に配置される。従って、これ等分
割トランジスタのゲートのゲート長方向の位置座標値の
総和は"０"値である。
【００４２】図８は、一般に知られたオペアンプの回路
例である。同図に示すオペアンプ等では、ＭＯＳトラン
ジスタ対（即ち、カレントミラー回路）を構成する第１
及び第２のＭＯＳトランジスタＭ１、Ｍ２の両特性と同
様に、第２のＭＯＳトランジスタＭ２の特性と出力トラ
ンジスタＭ３の特性とが等しいことがオペアンプのオフ
セット低減の必要条件である。前記図９に示したオペア
ンプのレイアウトは、図８の３個のＭＯＳトランジスタ
Ｍ１〜Ｍ３のレイアウト例である。
例である。同図に示すオペアンプ等では、ＭＯＳトラン
ジスタ対（即ち、カレントミラー回路）を構成する第１
及び第２のＭＯＳトランジスタＭ１、Ｍ２の両特性と同
様に、第２のＭＯＳトランジスタＭ２の特性と出力トラ
ンジスタＭ３の特性とが等しいことがオペアンプのオフ
セット低減の必要条件である。前記図９に示したオペア
ンプのレイアウトは、図８の３個のＭＯＳトランジスタ
Ｍ１〜Ｍ３のレイアウト例である。
【００４３】図９に示したオペアンプにおける２個のＭ
ＯＳトランジスタ間の電流差を計算する。第１及び第２
のＭＯＳトランジスタＭ１、Ｍ２間の電流差は、 DId=Idd[[(0.5DL-0.5DL)+(1.5DL-1.5DL)]/L]=0 となり、消去される。
ＯＳトランジスタ間の電流差を計算する。第１及び第２
のＭＯＳトランジスタＭ１、Ｍ２間の電流差は、 DId=Idd[[(0.5DL-0.5DL)+(1.5DL-1.5DL)]/L]=0 となり、消去される。
【００４４】更に、第１及び第３のＭＯＳトランジスタ
Ｍ１、Ｍ３間、及び第２及び第３のＭＯＳトランジスタ
Ｍ２、Ｍ３間の電流差は、各々、 DId=Idd[[(3.5DL-3.5DL)-(1.5DL-1.5DL)]/L]=0 DId=Idd[[(3.5DL-3.5DL)-(0.5DL-0.5DL)]/L]=0 となり、第３のＭＯＳトランジスタＭ３に対しても消去
される。
Ｍ１、Ｍ３間、及び第２及び第３のＭＯＳトランジスタ
Ｍ２、Ｍ３間の電流差は、各々、 DId=Idd[[(3.5DL-3.5DL)-(1.5DL-1.5DL)]/L]=0 DId=Idd[[(3.5DL-3.5DL)-(0.5DL-0.5DL)]/L]=0 となり、第３のＭＯＳトランジスタＭ３に対しても消去
される。
【００４５】従って、３個のＭＯＳトランジスタＭ１、
Ｍ２、Ｍ３間の出力電流バランスを良好に保持して、オ
フセットばらつきが小さいオペアンプを構成することが
可能である。
Ｍ２、Ｍ３間の出力電流バランスを良好に保持して、オ
フセットばらつきが小さいオペアンプを構成することが
可能である。
【００４６】尚、以上の説明では、図６〜図８に示した
ように、ＮチャンネルＭＯＳトランジスタを用いて説明
したが、第１ないし第３のＭＯＳトランジスタＭ１〜Ｍ
３をＰチャンネルトランジスタで構成しても良いのは勿
論である。
ように、ＮチャンネルＭＯＳトランジスタを用いて説明
したが、第１ないし第３のＭＯＳトランジスタＭ１〜Ｍ
３をＰチャンネルトランジスタで構成しても良いのは勿
論である。
【００４７】
【発明の効果】以上説明したように、請求項１−請求項
３記載の発明のＭＯＳトランジスタ対装置によれば、隣
接する分割トランジスタ同士でドレイン領域を共有する
と共に、出力電流バランスを保ちながら高い電流利得を
得ることのできる、差動ＭＯＳトランジスタ対の設計に
適した優れたＭＯＳトランジスタ対を得ることができる
効果を奏する。
３記載の発明のＭＯＳトランジスタ対装置によれば、隣
接する分割トランジスタ同士でドレイン領域を共有する
と共に、出力電流バランスを保ちながら高い電流利得を
得ることのできる、差動ＭＯＳトランジスタ対の設計に
適した優れたＭＯＳトランジスタ対を得ることができる
効果を奏する。
【図１】本発明に関連する構成のＭＯＳトランジスタ対
のマスクレイアウトを示す図である。
のマスクレイアウトを示す図である。
【図２】本発明の実施の形態のＭＯＳトランジスタ対の
マスクレイアウトを示す図である。
マスクレイアウトを示す図である。
【図３】本発明の第１の参考例のＭＯＳトランジスタ対
のマスクレイアウトを示す図である。
のマスクレイアウトを示す図である。
【図４】同参考例のＭＯＳトランジスタ対のマスクレイ
アウトを改良した例を示す図である。
アウトを改良した例を示す図である。
【図５】図４に示す改良例を更に改良したレイアウト例
を示す図である。
を示す図である。
【図６】差動ＭＯＳトランジスタ対の回路例を示す図で
ある。
ある。
【図７】カレントミラートランジスタ対の回路例を示す
図である。
図である。
【図８】オペアンプの回路例を示す図である。
【図９】本発明の第２の参考例のオペアンプのマスクレ
イアウトを示す図である。
イアウトを示す図である。
【図１０】従来のＭＯＳトランジスタ対のマスクレイア
ウトを示す図である。
ウトを示す図である。
【図１１】従来の他のＭＯＳトランジスタ対のマスクレ
イアウトを示す図である。
イアウトを示す図である。
【図１２】従来の更に他のＭＯＳトランジスタ対のマス
クレイアウトを示す図である。
クレイアウトを示す図である。
【図１３】従来の別のＭＯＳトランジスタ対のマスクレ
イアウトを示す図である。
イアウトを示す図である。
【図１４】従来の更に別のＭＯＳトランジスタ対のマス
クレイアウトを示す図である。
クレイアウトを示す図である。
Ｍ１ 第１のＭＯＳトランジスタ
Ｍ２ 第２のＭＯＳトランジスタ
Ｍ３ 第３のＭＯＳトランジスタ（出力トラ
ンジスタ） M1a、M1b、M1c 第１の分割トランジスタ M2a、M2b、M2c 第２の分割トランジスタ Ｇ１、Ｇ２ ゲート Ｓ ソース Ｄ１、Ｄ２ ドレイン X、X' ＭＯＳトランジスタ対のマスクレイア
ウトの中心線
ンジスタ） M1a、M1b、M1c 第１の分割トランジスタ M2a、M2b、M2c 第２の分割トランジスタ Ｇ１、Ｇ２ ゲート Ｓ ソース Ｄ１、Ｄ２ ドレイン X、X' ＭＯＳトランジスタ対のマスクレイア
ウトの中心線
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０３Ｆ 3/45
(72)発明者 栗本 秀彦
大阪府高槻市幸町１番１号 松下電子工
業株式会社内
(72)発明者 道正 志郎
大阪府高槻市幸町１番１号 松下電子工
業株式会社内
(72)発明者 長岡 一彦
大阪府高槻市幸町１番１号 松下電子工
業株式会社内
(56)参考文献 特開 昭62−150779（ＪＰ，Ａ)
特開 昭48−95194（ＪＰ，Ａ)
特開 平８−51186（ＪＰ，Ａ)
Claims (3)
- 【請求項１】 同一基板上に、第１及び第２のＭＯＳト
ランジスタが配置されたＭＯＳトランジスタ対装置であ
って、 前記第１のＭＯＳトランジスタは複数個の第１の分割ト
ランジスタで構成されると共に、前記第２のＭＯＳトラ
ンジスタも複数個の第２の分割トランジスタで構成さ
れ、 前記複数個の第１の分割トランジスタはゲート長方向に
一列に配置されると共に、前記複数個の第２の分割トラ
ンジスタも前記複数個の第１の分割トランジスタと同一
列に配置され、 前記第１及び第２のＭＯＳトランジスタは、所定の座標
を基準にして、前記複数個の第１の分割トランジスタの
各ゲートのゲート長方向の位置座標値の総和と、前記複
数個の第２の分割トランジスタの各ゲートのゲート長方
向の位置座標値の総和とが、各々、零となるように配置
され、更に、 前記複数個の第１の分割トランジスタのうち一部はゲー
ト長方向に隣接して配置されて、その隣接する第１の分
割トランジスタ間でドレイン領域が共有されると共に、
前記複数個の第２の分割トランジスタのうち一部もゲー
ト長方向に隣接して配置されて、その隣接する第２の分
割トランジスタ間でドレイン領域が共有され、 且つ、前記第１のＭＯＳトランジスタと第２のＭＯＳト
ランジスタとの間では、前記複数個の第１の分割トラン
ジスタのドレイン領域の合計面積と前記複数個の第２の
分割トランジスタのドレイン領域の合計面積とが相互に
等しい ことを特徴とするＭＯＳトランジスタ対装置。 - 【請求項２】 前記第１の分割トランジスタ及び前記第
２の分割トランジスタの個数は、各々、３個であること
を特徴とする請求項１記載のＭＯＳトランジスタ対装
置。 - 【請求項３】 前記第１の分割トランジスタの少なくと
も１個と前記第２の分割トランジスタの少なくとも１個
とは隣接し、 前記隣接する第１の分割トランジスタと第２の分割トラ
ンジスタとの間でソース領域が共有されていることを特
徴とする請求項１又は２記載のＭＯＳトランジスタ対装
置。
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-97242 | 1998-04-09 | ||
| JP9724298 | 1998-04-09 | ||
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|---|---|
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ID=14187142
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|---|---|---|---|
| JP09924699A Expired - Fee Related JP3523521B2 (ja) | 1998-04-09 | 1999-04-06 | Ｍｏｓトランジスタ対装置 |
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| AU2003296101A1 (en) * | 2003-01-06 | 2004-07-29 | Sanyo Electric Co., Ltd. | Circuit layout structure |
| JP2005243928A (ja) | 2004-02-26 | 2005-09-08 | Fujitsu Ltd | トレンチアイソレーションで分離されたトランジスタ対を有する半導体装置 |
| EP1889293B1 (en) * | 2005-05-26 | 2013-03-06 | Nxp B.V. | Electronic device |
| JP4857609B2 (ja) * | 2005-05-30 | 2012-01-18 | 株式会社デンソー | カレントミラー回路を備えた半導体装置 |
| US8004362B2 (en) | 2006-08-23 | 2011-08-23 | Nec Corporation | Gate bias circuit |
| JP4591525B2 (ja) | 2008-03-12 | 2010-12-01 | ソニー株式会社 | 半導体装置 |
| JP2011243843A (ja) * | 2010-05-20 | 2011-12-01 | Panasonic Corp | 半導体装置 |
| JP2012054502A (ja) * | 2010-09-03 | 2012-03-15 | Elpida Memory Inc | 半導体装置 |
| KR20140128619A (ko) * | 2013-04-29 | 2014-11-06 | 에스케이하이닉스 주식회사 | 차동 증폭기를 구비한 반도체 집적 회로 장치 |
| KR101711192B1 (ko) | 2014-08-19 | 2017-03-14 | 삼성전자 주식회사 | 전기-광학 변조기, 및 그 전기-광학 변조기를 포함한 검사 장치 |
| CN105448963B (zh) * | 2015-12-04 | 2019-06-04 | 上海兆芯集成电路有限公司 | 晶体管以及电流源装置 |
| TWI751335B (zh) * | 2017-06-01 | 2022-01-01 | 日商艾普凌科有限公司 | 參考電壓電路以及半導體裝置 |
| JP7151260B2 (ja) * | 2018-08-08 | 2022-10-12 | 株式会社デンソー | Ａ／ｄ変換回路 |
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|---|---|---|---|---|
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| JPS6047748B2 (ja) | 1981-06-01 | 1985-10-23 | 富士通株式会社 | 集積回路装置 |
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| KR100199258B1 (ko) * | 1990-02-09 | 1999-06-15 | 가나이 쓰도무 | 반도체집적회로장치 |
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| JP3057975B2 (ja) * | 1993-09-27 | 2000-07-04 | 日本電気株式会社 | 集積回路の配線 |
| JPH088264A (ja) | 1994-06-17 | 1996-01-12 | Toshiba Ceramics Co Ltd | シリコンウエハの製造方法 |
| KR0161403B1 (ko) * | 1995-03-31 | 1998-12-01 | 김광호 | 반도체 메모리장치 및 그 제조방법 |
| US5952698A (en) * | 1995-09-07 | 1999-09-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout pattern for improved MOS device matching |
| US5783846A (en) * | 1995-09-22 | 1998-07-21 | Hughes Electronics Corporation | Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering |
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| KR100270577B1 (ko) * | 1996-08-30 | 2000-11-01 | 김영환 | 플래쉬 메모리 셀의 제조 방법 |
| IT1289933B1 (it) * | 1997-02-20 | 1998-10-19 | Sgs Thomson Microelectronics | Dispositivo di memoria con matrice di celle di memoria in triplo well e relativo procedimento di fabbricazione |
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- 1999-04-06 JP JP09924699A patent/JP3523521B2/ja not_active Expired - Fee Related
- 1999-04-07 US US09/287,310 patent/US6552402B1/en not_active Expired - Lifetime
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