JP3030778B2 - セミカスタム集積回路装置 - Google Patents
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- H01L27/118—Masterslice integrated circuits
Description
【発明の詳細な説明】 〔概要〕 ディジタル回路（論理回路）のゲート・アレイ或いは
アナログ回路のゲート・アレイ或いはそれ等を混載した
ゲート・アレイを任意に構成することが可能なセミカス
タム集積回路装置に関し、 トランジスタ・ユニットと抵抗ユニットとキャパシタ
・ユニットとを組み合わせて一つのベーシック・セルと
することで、ディジタル回路とアナログ回路とをそれぞ
れ独立に搭載したり、或いは、それ等を混載することが
可能なセミカスタム集積回路装置の実現を目的とし、 平面で見てトランジスタ・ユニットの両側に該トラン
ジスタ・ユニットの縦方向幅と同じ縦方向幅或いは正の
整数倍の縦方向幅或いは1/2の正の整数倍の縦方向幅を
もつ抵抗ユニット或いはキャパシタ・ユニットを配置し
て構成したベーシック・セルが配列されてなるか、或い
は、それに加えて前記トランジスタ・ユニットはトラン
ジスタ領域に且つ抵抗ユニット或いはキャパシタ・ユニ
ットは該トランジスタ領域に添設された配線領域にそれ
ぞれ設けられてなるよう構成することが基本になってい
る。
アナログ回路のゲート・アレイ或いはそれ等を混載した
ゲート・アレイを任意に構成することが可能なセミカス
タム集積回路装置に関し、 トランジスタ・ユニットと抵抗ユニットとキャパシタ
・ユニットとを組み合わせて一つのベーシック・セルと
することで、ディジタル回路とアナログ回路とをそれぞ
れ独立に搭載したり、或いは、それ等を混載することが
可能なセミカスタム集積回路装置の実現を目的とし、 平面で見てトランジスタ・ユニットの両側に該トラン
ジスタ・ユニットの縦方向幅と同じ縦方向幅或いは正の
整数倍の縦方向幅或いは1/2の正の整数倍の縦方向幅を
もつ抵抗ユニット或いはキャパシタ・ユニットを配置し
て構成したベーシック・セルが配列されてなるか、或い
は、それに加えて前記トランジスタ・ユニットはトラン
ジスタ領域に且つ抵抗ユニット或いはキャパシタ・ユニ
ットは該トランジスタ領域に添設された配線領域にそれ
ぞれ設けられてなるよう構成することが基本になってい
る。
本発明は、ディジタル回路（論理回路）のゲート・ア
レイ或いはアナログ回路のゲート・アレイ或いはそれ等
を混載したゲート・アレイを任意に構成することが可能
なセミカスタム集積回路装置に関する。
レイ或いはアナログ回路のゲート・アレイ或いはそれ等
を混載したゲート・アレイを任意に構成することが可能
なセミカスタム集積回路装置に関する。
現在、ゲート・アレイとしては、論理回路を搭載した
ものが主流をなしているが、近年、そのゲート・アレイ
にアナログ回路を搭載したディジタル・アナログ各回路
混載ゲート・アレイの開発が進められている。
ものが主流をなしているが、近年、そのゲート・アレイ
にアナログ回路を搭載したディジタル・アナログ各回路
混載ゲート・アレイの開発が進められている。
一般に、アナログ回路に於いては、トランジスタの外
に抵抗やキャパシタを付設することが必須である。
に抵抗やキャパシタを付設することが必須である。
従来、ディジタル回路とアナログ回路とを混載したゲ
ート・アレイは先行技術の例が大変少ないのであるが、
例えば、特開昭59−108328号公報に見られる発明に於い
ては、セル・アレイの配線領域にキャパシタを形成する
ようにしている。
ート・アレイは先行技術の例が大変少ないのであるが、
例えば、特開昭59−108328号公報に見られる発明に於い
ては、セル・アレイの配線領域にキャパシタを形成する
ようにしている。
第17図は前記公報に開示されたセミカスタムICに於け
るセル・アレイの要部平面図を表している。
るセル・アレイの要部平面図を表している。
図に於いて、TRはトランジスタ領域、WRは配線領域、
WPは配線用多結晶シリコン膜、CEはキャパシタ用多結晶
シリコン膜をそれぞれ示している。
WPは配線用多結晶シリコン膜、CEはキャパシタ用多結晶
シリコン膜をそれぞれ示している。
ここに見られるキャパシタ用多結晶シリコン膜CEはキ
ャパシタの一方の電極となるものであって、他方の電極
はバルク内に形成した不純物拡散領域を用いるようにし
ている。また、その不純物拡散領域から二個の電極を取
り出すことで抵抗も形成できるとしている。尚、セミカ
スタム半導体集積回路に於ける単位セルとして、抵抗
（Ｒ）及び容量（Ｃ）用ポリシリコン領域を挟んで左右
にｐチャネル・トランジスタ及びｎチャネル・トランジ
スタを配置した構成のものが知られているが（要すれば
「特開昭64−7536号公報」参照）、このような単位セル
をマトリクス状に並べたとしても、単位セル間には配線
領域を設けることが必須である為、この単位セルを用い
たセミカスタム半導体集積回路の集積度を向上させるこ
とは不可能であって、本発明の先行技術として詳細な検
討は不要である。
ャパシタの一方の電極となるものであって、他方の電極
はバルク内に形成した不純物拡散領域を用いるようにし
ている。また、その不純物拡散領域から二個の電極を取
り出すことで抵抗も形成できるとしている。尚、セミカ
スタム半導体集積回路に於ける単位セルとして、抵抗
（Ｒ）及び容量（Ｃ）用ポリシリコン領域を挟んで左右
にｐチャネル・トランジスタ及びｎチャネル・トランジ
スタを配置した構成のものが知られているが（要すれば
「特開昭64−7536号公報」参照）、このような単位セル
をマトリクス状に並べたとしても、単位セル間には配線
領域を設けることが必須である為、この単位セルを用い
たセミカスタム半導体集積回路の集積度を向上させるこ
とは不可能であって、本発明の先行技術として詳細な検
討は不要である。
一般に、セミカスタム集積回路装置は、コンピュータ
に依って配置や配線を設計する関係から、諸セルは四角
形することが必要であり、また、バルクに形成された諸
領域は固定とし、配線のみを変更することで機能を異に
するものが得られるようにしなければならない。
に依って配置や配線を設計する関係から、諸セルは四角
形することが必要であり、また、バルクに形成された諸
領域は固定とし、配線のみを変更することで機能を異に
するものが得られるようにしなければならない。
前記したように、ディジタル回路及びアナログ回路を
混載する場合、アナログ回路を構成するのに不可欠の抵
抗やキャパシタの搭載も含めて前記の条件は守られなけ
ればならない。
混載する場合、アナログ回路を構成するのに不可欠の抵
抗やキャパシタの搭載も含めて前記の条件は守られなけ
ればならない。
この為には、抵抗やキャパシタを含めたレイアウトが
重要であるが、前記公報に開示された従来の発明は云う
までもなく、従来の技術が単にディジタル回路及びアナ
ログ回路を混載する旨の思いつきのみに留まっている
為、抵抗やキャパシタの配置に規則性がなく、そのまま
では無駄なスペースを多く必要とし、搭載可能なアナロ
グ機能をもったセルの数が極端に少なくなってしまう。
特に、前記公報に開示された従来の発明では、具体的な
配線の形成について何も触れていないので、問題点は顕
示されていないが、前記諸点を考慮すると、実現が不可
能なほどの困難が存在している。
重要であるが、前記公報に開示された従来の発明は云う
までもなく、従来の技術が単にディジタル回路及びアナ
ログ回路を混載する旨の思いつきのみに留まっている
為、抵抗やキャパシタの配置に規則性がなく、そのまま
では無駄なスペースを多く必要とし、搭載可能なアナロ
グ機能をもったセルの数が極端に少なくなってしまう。
特に、前記公報に開示された従来の発明では、具体的な
配線の形成について何も触れていないので、問題点は顕
示されていないが、前記諸点を考慮すると、実現が不可
能なほどの困難が存在している。
本発明は、トランジスタ・ユニットと抵抗ユニットと
キャパシタ・ユニットとを組み合わせて一つのベーシッ
ク・セルとすることで、ディジタル回路とアナログ回路
とをそれぞれ独立に搭載したり、或いは、それ等を混載
することが可能なセミカスタム集積回路装置を実現しよ
うとする。
キャパシタ・ユニットとを組み合わせて一つのベーシッ
ク・セルとすることで、ディジタル回路とアナログ回路
とをそれぞれ独立に搭載したり、或いは、それ等を混載
することが可能なセミカスタム集積回路装置を実現しよ
うとする。
第１図（Ａ）及び（Ｂ）は本発明の原理を説明する為
のベーシック・セルの要部平面図及び等価回路図を表し
ている。
のベーシック・セルの要部平面図及び等価回路図を表し
ている。
図に於いて、１はトランジスタ・ユニット、1Pはｐチ
ャネル・トランジスタ部分、1Nはｎチャネル・トランジ
スタ部分、２は抵抗ユニット、３はキャパシタ・ユニッ
ト、STはトランジスタ・ユニット１の幅、SRは抵抗ユニ
ット２の幅、SCはキャパシタ・ユニット３の幅をそれぞ
れ示している。
ャネル・トランジスタ部分、1Nはｎチャネル・トランジ
スタ部分、２は抵抗ユニット、３はキャパシタ・ユニッ
ト、STはトランジスタ・ユニット１の幅、SRは抵抗ユニ
ット２の幅、SCはキャパシタ・ユニット３の幅をそれぞ
れ示している。
このように、本発明では、トランジスタ・ユニット
１、抵抗ユニット２、キャパシタ・ユニット３を組み合
わせて一つのベーシック・セルとし、これをアレイとし
て配列するものである。尚、本明細書に於いては、トラ
ンジスタ・ユニットの縦方向に配列されたｐチャネル・
トランジスタ対、及び、同じく縦方向に配列されたｎチ
ャネル・トランジスタ対をトランジスタ群と呼ぶことに
する。
１、抵抗ユニット２、キャパシタ・ユニット３を組み合
わせて一つのベーシック・セルとし、これをアレイとし
て配列するものである。尚、本明細書に於いては、トラ
ンジスタ・ユニットの縦方向に配列されたｐチャネル・
トランジスタ対、及び、同じく縦方向に配列されたｎチ
ャネル・トランジスタ対をトランジスタ群と呼ぶことに
する。
第１図に見られるベーシック・セルでは、トランジス
タ・ユニット１の左側に抵抗ユニット２を配置し、ま
た、右側にキャパシタ・ユニット３を配置してあるが、
これについては種々な改変が存在し、また、ベーシック
・セルの配列も必要に応じて選択する。
タ・ユニット１の左側に抵抗ユニット２を配置し、ま
た、右側にキャパシタ・ユニット３を配置してあるが、
これについては種々な改変が存在し、また、ベーシック
・セルの配列も必要に応じて選択する。
第２図乃至第６図は抵抗ユニット２とキャパシタ・ユ
ニット３の配置、及び、ベーシック・セルの配列につい
て解説する為のアレイに関する要部平面説明図を表し、
第１図に於いて用いた記号と同記号は同部分を表すか或
いは同じ意味を持つものとする。
ニット３の配置、及び、ベーシック・セルの配列につい
て解説する為のアレイに関する要部平面説明図を表し、
第１図に於いて用いた記号と同記号は同部分を表すか或
いは同じ意味を持つものとする。
第２図は第１図に見られるベーシック・セルを順に配
列したアレイを表している。
列したアレイを表している。
第３図は第２図に見られるベーシック・セルと比較す
ると抵抗ユニット２とキャパシタ・ユニット３との配置
が入れ替わったベーシック・セルを順に配列したアレイ
を表している。
ると抵抗ユニット２とキャパシタ・ユニット３との配置
が入れ替わったベーシック・セルを順に配列したアレイ
を表している。
第４図は第２図に見られるベーシック・セルと第３図
に見られるベーシック・セルとを一つおきに配列したア
レイを表してある。
に見られるベーシック・セルとを一つおきに配列したア
レイを表してある。
第５図はトランジスタ・ユニット１の両側に抵抗ユニ
ット２を配置したベーシック・セルとトランジスタ・ユ
ニット１の両側にキャパシタ・ユニット３を配置したベ
ーシック・セルとを一つおきに配列し、しかも、左側の
ベーシック・セル列と右側のベーシック・セル列とは相
互にベーシック・セルを一つ分だけずれた関係にしてあ
るアレイを表している。
ット２を配置したベーシック・セルとトランジスタ・ユ
ニット１の両側にキャパシタ・ユニット３を配置したベ
ーシック・セルとを一つおきに配列し、しかも、左側の
ベーシック・セル列と右側のベーシック・セル列とは相
互にベーシック・セルを一つ分だけずれた関係にしてあ
るアレイを表している。
第６図は第５図に見られるアレイに於いて、左側のベ
ーシック・セル列と右側のベーシック・セル列とが同じ
関係となるようにしたアレイを表している。
ーシック・セル列と右側のベーシック・セル列とが同じ
関係となるようにしたアレイを表している。
ところで、第１図乃至第６図に見られるベーシック・
セルでは、トランジスタ・ユニット１の幅STと抵抗ユニ
ット２の幅SRやキャパシタ・ユニット３の幅SCなどとは
等しくしてあるが、これはコンピュータに依る設計の容
易性を維持できる範囲で別の選択をすることができる。
セルでは、トランジスタ・ユニット１の幅STと抵抗ユニ
ット２の幅SRやキャパシタ・ユニット３の幅SCなどとは
等しくしてあるが、これはコンピュータに依る設計の容
易性を維持できる範囲で別の選択をすることができる。
第７図及び第８図はトランジスタ・ユニット１の幅ST
に対する抵抗ユニット２の幅SR或いはキャパシタ・ユニ
ット３の幅SCが同じでない場合を解説する為のアレイに
関する要部平面説明図を表し、第２図乃至第６図に於い
て用いた記号と同記号は同部分を表すか或いは同じ意味
を持つものとする。
に対する抵抗ユニット２の幅SR或いはキャパシタ・ユニ
ット３の幅SCが同じでない場合を解説する為のアレイに
関する要部平面説明図を表し、第２図乃至第６図に於い
て用いた記号と同記号は同部分を表すか或いは同じ意味
を持つものとする。
第７図はトランジスタ・ユニット１の幅STに対する抵
抗ユニット２の幅SR及びキャパシタ・ユニット３の幅SC
が正の整数倍になっているアレイを表している。
抗ユニット２の幅SR及びキャパシタ・ユニット３の幅SC
が正の整数倍になっているアレイを表している。
第８図はトランジスタ・ユニット１の幅STに対する抵
抗ユニット２の幅SR及びキャパシタ・ユニット３の幅SC
が1/2STの正の整数倍になっているアレイを表してい
る。
抗ユニット２の幅SR及びキャパシタ・ユニット３の幅SC
が1/2STの正の整数倍になっているアレイを表してい
る。
さて、前記説明されたベーシック・セルは、ゲート・
アレイがチャネル型であれば、トランジスタ・ユニット
１は第17図に見られるようなトランジスタ領域TRに形成
し、そして、抵抗ユニット２或いはキャパシタ・ユニッ
ト３は配線領域WRに埋め込んで形成する。また、ゲート
・アレイがチャネルレス型（sea of gate:SOG）であ
れば、ベーシック・セルを全面に配列することになる。
アレイがチャネル型であれば、トランジスタ・ユニット
１は第17図に見られるようなトランジスタ領域TRに形成
し、そして、抵抗ユニット２或いはキャパシタ・ユニッ
ト３は配線領域WRに埋め込んで形成する。また、ゲート
・アレイがチャネルレス型（sea of gate:SOG）であ
れば、ベーシック・セルを全面に配列することになる。
前記したようなことから、本発明のセミカスタム集積
回路装置では、平面で見てトランジスタ・ユニット（例
えばトランジスタ・ユニット１）の両側に該トランジス
タ・ユニットの縦方向幅（例えば幅ST）と同じ縦方向幅
或いは当の整数倍の縦方向幅或いは1/2の正の整数倍の
縦方向幅をもつ抵抗ユニット（例えば抵抗ユニット２）
或いはキャパシタ・ユニット（例えばキャパシタ・ユニ
ット３）を配置したベーシック・セルが配列されてなる
か、或いは、それに加えて前記トランジスタ・ユニット
はトランジスタ領域に且つ抵抗ユニット或いはキャパシ
タ・ユニットは該トランジスタ領域に添設された配線領
域にそれぞれ設けることが基本となっている。
回路装置では、平面で見てトランジスタ・ユニット（例
えばトランジスタ・ユニット１）の両側に該トランジス
タ・ユニットの縦方向幅（例えば幅ST）と同じ縦方向幅
或いは当の整数倍の縦方向幅或いは1/2の正の整数倍の
縦方向幅をもつ抵抗ユニット（例えば抵抗ユニット２）
或いはキャパシタ・ユニット（例えばキャパシタ・ユニ
ット３）を配置したベーシック・セルが配列されてなる
か、或いは、それに加えて前記トランジスタ・ユニット
はトランジスタ領域に且つ抵抗ユニット或いはキャパシ
タ・ユニットは該トランジスタ領域に添設された配線領
域にそれぞれ設けることが基本となっている。
前記手段を採ることに依り、ディジタル回路とアナロ
グ回路とをそれぞれ独立に搭載したり、或いは、それ等
を混載することが可能なセミカスタム集積回路装置が実
現され、ユーザに引き渡し可能な集積回路装置を完成さ
せる為の配線は従来の技術で充分に対応することができ
る。
グ回路とをそれぞれ独立に搭載したり、或いは、それ等
を混載することが可能なセミカスタム集積回路装置が実
現され、ユーザに引き渡し可能な集積回路装置を完成さ
せる為の配線は従来の技術で充分に対応することができ
る。
第９図（Ａ）及び（Ｂ）は本発明一実施例を説明する
ためのベーシック・セルの要部平面図及び等価回路図を
表し、第１図乃至第８図に於いて用いた記号と同記号は
同部分を表すか或いは同じ意味を持つものとする。
ためのベーシック・セルの要部平面図及び等価回路図を
表し、第１図乃至第８図に於いて用いた記号と同記号は
同部分を表すか或いは同じ意味を持つものとする。
本実施例は、第１図を参照して説明したベーシック・
セルと基本的には同一であり、そして、図（Ａ）に於け
る記号と図（Ｂ）に於ける記号とが対応していることは
云うまでもない。
セルと基本的には同一であり、そして、図（Ａ）に於け
る記号と図（Ｂ）に於ける記号とが対応していることは
云うまでもない。
図に於いて、11乃至32は端子、R1及びR2は抵抗、QP1
及びQP2はｐチャネル・トランジスタ、QN1及びQN2はｎ
チャネル・トランジスタ、QP3及びQP4はｐチャネル・ト
ランジスタ、QN3及びQN4はｎチャネル・トランジスタC1
はキャパシタ、CPはｐ型基板へのコンタクト・パター
ン、CNはｎ型基板へのコンタクト・パターンをそれぞれ
示している。尚、図（Ａ）に於ける各トランジスタは、
それ等のゲートで代表させ、そこに記号を付してある。
及びQP2はｐチャネル・トランジスタ、QN1及びQN2はｎ
チャネル・トランジスタ、QP3及びQP4はｐチャネル・ト
ランジスタ、QN3及びQN4はｎチャネル・トランジスタC1
はキャパシタ、CPはｐ型基板へのコンタクト・パター
ン、CNはｎ型基板へのコンタクト・パターンをそれぞれ
示している。尚、図（Ａ）に於ける各トランジスタは、
それ等のゲートで代表させ、そこに記号を付してある。
第10図は第９図（Ａ）に見られる線Y1−Y1に沿う要部
切断側面図を表し、第１図乃至第９図に於いて用いた記
号と同記号は同部分を表すか或いは同じ意味を持つもの
とする。
切断側面図を表し、第１図乃至第９図に於いて用いた記
号と同記号は同部分を表すか或いは同じ意味を持つもの
とする。
図に於いて、41はｎ型半導体基板、42は二酸化シリコ
ン（SiO2）からなるフィールド絶縁膜、43A及び43Bはｐ
型抵抗領域、44はゲート絶縁膜の形成と同時に形成され
た活性領域絶縁膜をそれぞれ示している。
ン（SiO2）からなるフィールド絶縁膜、43A及び43Bはｐ
型抵抗領域、44はゲート絶縁膜の形成と同時に形成され
た活性領域絶縁膜をそれぞれ示している。
第11図は第９図（Ａ）に見られる線Ｘ−Ｘに沿う要部
切断側面図を表し、第１図乃至第10図に於いて用いた記
号と同記号は同部分を表すか或いは同じ意味を持つもの
とする。
切断側面図を表し、第１図乃至第10図に於いて用いた記
号と同記号は同部分を表すか或いは同じ意味を持つもの
とする。
図に於いて、45はp+型電極コンタクト領域、46は燐珪
酸ガラス（phosphosilicate glass:PSG）膜、47は電極
をそれぞれ示している。
酸ガラス（phosphosilicate glass:PSG）膜、47は電極
をそれぞれ示している。
第12図は第９図（Ａ）に見られる線Y2−Y2に沿う要部
切断側面図を表し、第１図乃至第11図に於いて用いた記
号と同記号は同部分を表すか或いは同じ意味を持つもの
とする。
切断側面図を表し、第１図乃至第11図に於いて用いた記
号と同記号は同部分を表すか或いは同じ意味を持つもの
とする。
図に於いて、48はトランジスタQP1の多結晶シリコン
・ゲート電極、49はトランジスタQP2の多結晶シリコン
・ゲート電極、50はトランジスタQP1のｐ型ドレイン領
域、51はトランジスタQP1並びにQP2のｐ型ソース領域、
52はトランジスタQP2のｐ型ドレイン領域、53はSiO2か
らなる層間絶縁膜をそれぞれ示している。
・ゲート電極、49はトランジスタQP2の多結晶シリコン
・ゲート電極、50はトランジスタQP1のｐ型ドレイン領
域、51はトランジスタQP1並びにQP2のｐ型ソース領域、
52はトランジスタQP2のｐ型ドレイン領域、53はSiO2か
らなる層間絶縁膜をそれぞれ示している。
第13図は第９図（Ａ）に見られる線Y3−Y3に沿う要部
切断側面図を表し、第１図乃至第12図に於いて用いた記
号と同記号は同部分を表すか或いは同じ意味を持つもの
とする。
切断側面図を表し、第１図乃至第12図に於いて用いた記
号と同記号は同部分を表すか或いは同じ意味を持つもの
とする。
図に於いて、54はｐ型領域、55は多結晶シリコンから
なるキャパシタ用電極、56はSiO2からなるキャパシタ用
誘電体膜、57は多結晶シリコンからなるキャパシタ用電
極、58は絶縁膜をそれぞれ示している。
なるキャパシタ用電極、56はSiO2からなるキャパシタ用
誘電体膜、57は多結晶シリコンからなるキャパシタ用電
極、58は絶縁膜をそれぞれ示している。
このように、多結晶シリコン膜の二層構成でキャパシ
タを形成すると、バルクと一層の多結晶シリコン膜で構
成されたキャパシタよりも、容量値の精度を高くするこ
とができる。尚、高い精度のキャパシタや抵抗が得られ
れば、Ｒ−ストリング型のD/Aコンバータや逐次比較型
のA/Dコンバータなどをセル化することが可能になり、
通常のゲート・アレイと同様に短期間でそれ等の集積回
路装置を完成させることができる。
タを形成すると、バルクと一層の多結晶シリコン膜で構
成されたキャパシタよりも、容量値の精度を高くするこ
とができる。尚、高い精度のキャパシタや抵抗が得られ
れば、Ｒ−ストリング型のD/Aコンバータや逐次比較型
のA/Dコンバータなどをセル化することが可能になり、
通常のゲート・アレイと同様に短期間でそれ等の集積回
路装置を完成させることができる。
第14図及び第15図は本発明を実施した演算増幅器のパ
ターン・レイアウトを説明する為の要部平面図及び等価
回路図を表し、第１図乃至第13図に於いて用いた記号と
同記号は同部分を表すか或いは同じ意味を持つものとす
る。
ターン・レイアウトを説明する為の要部平面図及び等価
回路図を表し、第１図乃至第13図に於いて用いた記号と
同記号は同部分を表すか或いは同じ意味を持つものとす
る。
図に於いて、VDDは正側電源レベル、VSSは接地側電源
レベル、IMは差動−入力、IPは差動＋入力、VRはバイア
ス入力、OTは出力をそれぞれ示し、そして、実線で表し
た配線は第一層目のAlなどの金属配線であり、また、破
線で表した配線は第二層目のAlなどの金属配線であっ
て、×印は第一層目金属配線とバルクとのコンタクト箇
所を指示し、○印は第一層目金属配線と第二層目金属配
線とのコンタクト箇所をそれぞれ示している。
レベル、IMは差動−入力、IPは差動＋入力、VRはバイア
ス入力、OTは出力をそれぞれ示し、そして、実線で表し
た配線は第一層目のAlなどの金属配線であり、また、破
線で表した配線は第二層目のAlなどの金属配線であっ
て、×印は第一層目金属配線とバルクとのコンタクト箇
所を指示し、○印は第一層目金属配線と第二層目金属配
線とのコンタクト箇所をそれぞれ示している。
図から明らかなように、この実施例に於けるベーシッ
ク・セルは第１図乃至第３図について説明したものを使
用してあり、トランジスタ・ユニット１、抵抗ユニット
２、キャパシタ・ユニット３の配線はコンピュータに依
る自動設計に対応できることが明らかである。
ク・セルは第１図乃至第３図について説明したものを使
用してあり、トランジスタ・ユニット１、抵抗ユニット
２、キャパシタ・ユニット３の配線はコンピュータに依
る自動設計に対応できることが明らかである。
第16図は本発明を実施したゲート・アレイを解説する
為のバルク全体を表した要部平面説明図であり、第１図
乃至第15図に於いて用いた記号と同記号は同部分を示す
か或いは同じ意味を持つものとする。
為のバルク全体を表した要部平面説明図であり、第１図
乃至第15図に於いて用いた記号と同記号は同部分を示す
か或いは同じ意味を持つものとする。
図に於いて、BRは入出力バッファ領域、BPは入出力ボ
ンディング・パッドをそれぞれ表している。
ンディング・パッドをそれぞれ表している。
図示例に於いて、論理回路のみのゲート・アレイとす
るには、ベーシック・セルに於ける抵抗ユニット２及び
キャパシタ・ユニット３を用いなければ良く、勿論、ア
ナログ回路のみのゲート・アレイであれば、ベーシック
・セル全体を使用すれば良く、それ等を選択的に実施す
れば、論理回路とアナログ回路とを混載したゲート・ア
レイになることは云うまでもない。尚、論理回路のみの
ゲート・アレイを構成した場合、抵抗ユニット２或いは
キャパシタ・ユニット３の上を金属配線が通過しても何
等の問題もない。
るには、ベーシック・セルに於ける抵抗ユニット２及び
キャパシタ・ユニット３を用いなければ良く、勿論、ア
ナログ回路のみのゲート・アレイであれば、ベーシック
・セル全体を使用すれば良く、それ等を選択的に実施す
れば、論理回路とアナログ回路とを混載したゲート・ア
レイになることは云うまでもない。尚、論理回路のみの
ゲート・アレイを構成した場合、抵抗ユニット２或いは
キャパシタ・ユニット３の上を金属配線が通過しても何
等の問題もない。
本発明に依るセミカスタム集積回路装置に於いては、
平面で見てトランジスタ・ユニットの両側に該トランジ
スタ・ユニットの縦方向幅と同じ縦方向幅或いは正の整
数倍の縦方向幅或いは1/2の正の整数倍の縦方向幅をも
つ抵抗ユニット或いはキャパシタ・ユニットを配置して
構成したベーシック・セルを配列するか、或いは、それ
に加えて前記トランジスタ・ユニットはトランジスタ領
域に且つ抵抗ユニット或いはキャパシタ・ユニットは該
トランジスタ領域に添設された配線領域にそれぞれ設け
ることが基本になっている。
平面で見てトランジスタ・ユニットの両側に該トランジ
スタ・ユニットの縦方向幅と同じ縦方向幅或いは正の整
数倍の縦方向幅或いは1/2の正の整数倍の縦方向幅をも
つ抵抗ユニット或いはキャパシタ・ユニットを配置して
構成したベーシック・セルを配列するか、或いは、それ
に加えて前記トランジスタ・ユニットはトランジスタ領
域に且つ抵抗ユニット或いはキャパシタ・ユニットは該
トランジスタ領域に添設された配線領域にそれぞれ設け
ることが基本になっている。
前記構成を採ることに依り、ディジタル回路とアナロ
グ回路とをそれぞれ独立に搭載したり、或いは、それ等
を混載することが可能なセミカスタム集積回路装置が実
現され、ユーザに引き渡し可能な集積回路装置を完成さ
せる為の配線は、例えばコンピュータに依る自動設計な
ど、従来の技術で充分に対応することができる。
グ回路とをそれぞれ独立に搭載したり、或いは、それ等
を混載することが可能なセミカスタム集積回路装置が実
現され、ユーザに引き渡し可能な集積回路装置を完成さ
せる為の配線は、例えばコンピュータに依る自動設計な
ど、従来の技術で充分に対応することができる。
第１図（Ａ）及び（Ｂ）は本発明の原理を説明する為の
ベーシック・セルの要部平面図及び等価回路図、第２図
乃至第６図は抵抗ユニットやキャパシタ・ユニットの配
置及びベーシック・セルの配列を解説する為のアレイの
要部平面説明図、第７図及び第８図はトランジスタ・ユ
ニットの幅に対する抵抗ユニットやキャパシタ・ユニッ
トの幅が異なるものを説明する為のアレイの要部平面説
明図、第９図（Ａ）及び（Ｂ）は本発明一実施例を説明
するためのベーシック・セルの要部平面図及び等価回路
図、第10図は第９図（Ａ）に見られる線Y1−Y1に沿う要
部切断側面図、第11図は第９図（Ａ）に見られる線Ｘ−
Ｘに沿う要部切断側面図、第12図は第９図（Ａ）に見ら
れる線Y2−Y2に沿う要部切断側面図、第13図は第９図
（Ａ）に見られる線Y3−Y3に沿う要部切断側面図、第14
図及び第15図は本発明を実施した演算増幅器のパターン
・レイアウトを説明する為の要部平面図及び等価回路
図、第16図は本発明を実施したゲート・アレイを解説す
る為のバルク全体を表した要部平面説明図、第17図は前
記公報に開示されたセミカスタムICに於けるセル・アレ
イの要部平面図をそれぞれ表している。 図に於いて、１はトランジスタ・ユニット、1Pはｐチャ
ネル・トランジスタ部分、1Nはｎチャネル・トランジス
タ部分、２は抵抗ユニット、３はキャパシタ・ユニッ
ト、STはトランジスタ・ユニット１の幅、SRは抵抗ユニ
ット２の幅、SCはキャパシタ・ユニット３の幅、11乃至
32は端子、R1及びR2は抵抗、QP1及びQP2はｐチャネル・
トランジスタ、QN1及びQN2はｎチャネル・トランジス
タ、QP3及びQP4はｐチャネル・トランジスタ、QN3及びQ
N4はｎチャネル・トランジスタ、C1はキャパシタ、CPは
ｐ型基板へのコンタクト・パターン、CNはｎ型基板への
コンタクト・パターンをそれぞれ示している。
ベーシック・セルの要部平面図及び等価回路図、第２図
乃至第６図は抵抗ユニットやキャパシタ・ユニットの配
置及びベーシック・セルの配列を解説する為のアレイの
要部平面説明図、第７図及び第８図はトランジスタ・ユ
ニットの幅に対する抵抗ユニットやキャパシタ・ユニッ
トの幅が異なるものを説明する為のアレイの要部平面説
明図、第９図（Ａ）及び（Ｂ）は本発明一実施例を説明
するためのベーシック・セルの要部平面図及び等価回路
図、第10図は第９図（Ａ）に見られる線Y1−Y1に沿う要
部切断側面図、第11図は第９図（Ａ）に見られる線Ｘ−
Ｘに沿う要部切断側面図、第12図は第９図（Ａ）に見ら
れる線Y2−Y2に沿う要部切断側面図、第13図は第９図
（Ａ）に見られる線Y3−Y3に沿う要部切断側面図、第14
図及び第15図は本発明を実施した演算増幅器のパターン
・レイアウトを説明する為の要部平面図及び等価回路
図、第16図は本発明を実施したゲート・アレイを解説す
る為のバルク全体を表した要部平面説明図、第17図は前
記公報に開示されたセミカスタムICに於けるセル・アレ
イの要部平面図をそれぞれ表している。 図に於いて、１はトランジスタ・ユニット、1Pはｐチャ
ネル・トランジスタ部分、1Nはｎチャネル・トランジス
タ部分、２は抵抗ユニット、３はキャパシタ・ユニッ
ト、STはトランジスタ・ユニット１の幅、SRは抵抗ユニ
ット２の幅、SCはキャパシタ・ユニット３の幅、11乃至
32は端子、R1及びR2は抵抗、QP1及びQP2はｐチャネル・
トランジスタ、QN1及びQN2はｎチャネル・トランジス
タ、QP3及びQP4はｐチャネル・トランジスタ、QN3及びQ
N4はｎチャネル・トランジスタ、C1はキャパシタ、CPは
ｐ型基板へのコンタクト・パターン、CNはｎ型基板への
コンタクト・パターンをそれぞれ示している。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷川 清一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小杉 騰 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平１−123432（ＪＰ，Ａ) 特開 昭64−7536（ＪＰ，Ａ) 特開 昭63−142656（ＪＰ，Ａ) 特開 平１−248535（ＪＰ，Ａ) 実開 昭63−90844（ＪＰ，Ｕ)
Claims (3)
- 【請求項１】トランジスタ・ユニットが該トランジスタ
・ユニットの縦方向に配列されたｐチャネル・トランジ
スタ対と同じく縦方向に配列されたｎチャネル・トラン
ジスタ対とで構成されたトランジスタ群の複数個を含ん
で配置され、 前記トランジスタ・ユニットの一端側に前記トランジス
タ・ユニットの縦方向幅をもつ抵抗ユニットが配置さ
れ、 前記トランジスタ・ユニットの他端側に前記トランジス
タ・ユニットの縦方向幅をもつキャパシタ・ユニットが
配置され、 前記トランジスタ・ユニット及び抵抗ユニット及びキャ
パシタ・ユニットを含むベーシック・セルからなる列の
列間に配線領域が配置されてなること を特徴とするセミカスタム集積回路装置。 - 【請求項２】トランジスタ・ユニットが該トランジスタ
・ユニットの縦方向に配列されたｐチャネル・トランジ
スタ対と同じく縦方向に配列されたｎチャネル・トラン
ジスタ対とで構成されたトランジスタ群の複数個を含ん
で配置され、 前記トランジスタ・ユニットの一端側に前記トランジス
タ・ユニットの縦方向幅の正の整数倍の幅をもつ抵抗ユ
ニットが配置され、 前記トランジスタ・ユニットの他端側に前記トランジス
タ・ユニットの縦方向幅の正の整数倍の幅をもつキャパ
シタ・ユニットが配置され、 前記トランジスタ・ユニット及び抵抗ユニット及びキャ
パシタ・ユニットを含むベーシック・セルからなる列の
列間に配線領域が配置されてなること を特徴とするセミカスタム集積回路装置。 - 【請求項３】トランジスタ・ユニットが該トランジスタ
・ユニットの縦方向に配列されたｐチャネル・トランジ
スタ対と同じく縦方向に配列されたｎチャネル・トラン
ジスタ対とで構成されたトランジスタ群の複数個を含ん
で配置され、 前記トランジスタ・ユニットの一端側に前記トランジス
タ・ユニットの縦方向幅の1/2の正の整数倍の幅をもつ
抵抗ユニットが配置され、 前記トランジスタ・ユニットの他端側に前記トランジス
タ・ユニットの縦方向幅の1/2の正の整数倍の幅をもつ
キャパシタ・ユニットが配置され、 前記トランジスタ・ユニット及び抵抗ユニット及びキャ
パシタ・ユニットを含むベーシック・セルからなる列の
列間に配線領域が配置されてなること を特徴とするセミカスタム集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1149473A JP3030778B2 (ja) | 1989-06-14 | 1989-06-14 | セミカスタム集積回路装置 |
| KR9008726A KR930006985B1 (en) | 1989-06-14 | 1990-06-14 | Semi-custom intergrated circuit device |
| EP90306479A EP0403274B1 (en) | 1989-06-14 | 1990-06-14 | Semi-custom integrated circuit device |
| DE1990613235 DE69013235T2 (de) | 1989-06-14 | 1990-06-14 | Integrierte Kundenwunschschaltungsvorrichtung. |
| US07/825,733 US5281835A (en) | 1989-06-14 | 1992-01-27 | Semi-custom integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1149473A JP3030778B2 (ja) | 1989-06-14 | 1989-06-14 | セミカスタム集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0316173A JPH0316173A (ja) | 1991-01-24 |
| JP3030778B2 true JP3030778B2 (ja) | 2000-04-10 |
Family
ID=15475914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1149473A Expired - Fee Related JP3030778B2 (ja) | 1989-06-14 | 1989-06-14 | セミカスタム集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0403274B1 (ja) |
| JP (1) | JP3030778B2 (ja) |
| KR (1) | KR930006985B1 (ja) |
| DE (1) | DE69013235T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014141290A (ja) * | 2013-01-25 | 2014-08-07 | Rengo Co Ltd | 仕切材 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101259751B1 (ko) * | 2008-09-08 | 2013-04-30 | 삼성전자주식회사 | 액티브 저항의 길이와 같은 너비를 갖는 커패시터를 포함하는 반도체 집적 회로의 배치 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1003549B (zh) * | 1985-01-25 | 1989-03-08 | 株式会社日立制作所 | 半导体集成电路器件 |
| JPS6390844U (ja) * | 1986-12-04 | 1988-06-13 | ||
| JPS63142656A (ja) * | 1986-12-05 | 1988-06-15 | Fuji Xerox Co Ltd | セミカスタム半導体集積回路 |
| JPS647536A (en) * | 1987-06-29 | 1989-01-11 | Nec Corp | Semi-custom semiconductor integrated circuit |
| JPH01123432A (ja) * | 1987-11-09 | 1989-05-16 | Nec Corp | 半導体集積回路装置 |
| JPH01248535A (ja) * | 1988-03-29 | 1989-10-04 | Nec Corp | セミカスタム集積回路 |
-
1989
- 1989-06-14 JP JP1149473A patent/JP3030778B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-14 EP EP90306479A patent/EP0403274B1/en not_active Expired - Lifetime
- 1990-06-14 KR KR9008726A patent/KR930006985B1/ko not_active IP Right Cessation
- 1990-06-14 DE DE1990613235 patent/DE69013235T2/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014141290A (ja) * | 2013-01-25 | 2014-08-07 | Rengo Co Ltd | 仕切材 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930006985B1 (en) | 1993-07-24 |
| EP0403274B1 (en) | 1994-10-12 |
| DE69013235T2 (de) | 1995-02-23 |
| DE69013235D1 (de) | 1994-11-17 |
| EP0403274A1 (en) | 1990-12-19 |
| JPH0316173A (ja) | 1991-01-24 |
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| JPH0527988B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |