JPH058585B2 - - Google Patents

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JPH058585B2
JPH058585B2 JP58174984A JP17498483A JPH058585B2 JP H058585 B2 JPH058585 B2 JP H058585B2 JP 58174984 A JP58174984 A JP 58174984A JP 17498483 A JP17498483 A JP 17498483A JP H058585 B2 JPH058585 B2 JP H058585B2
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  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〈技術分野〉 本発明はCMOSゲートアレイに関し、特に回
路を構成する基本セル構造に関するものである。
〈従来技術〉 CMOSゲートアレイは消費電力が非常に少な
く、集積度を高くできるという長所がある反面、
TTLやECLゲートアレイと比較して動作速度が
遅いという欠点がある。
第１図はゲートアレイの基本的な構造を示した
ものであり、チツプ平面は配線領域１と基本セル
領域２に分けることができる。配線領域１には、
通常図中水平方向に１層目金属配線３（図中実線
で示す）が、垂直方向に２層目金属配線４（図中
一点鎖線で示す）が形成され、それら配線の交点
でスルーホールによつて適宜コンタクトが採れる
ように構成されている。また上記２層目金属配線
４は基本セル領域２上を垂直方向に配線すること
ができ、他の配線領域１との接続が可能に構成さ
れている。
上述のような配線領域１に対して基本セル領域
２は、同じ基板構造からなる基本セル２０，２０
…が図中水平方向に並置されてなり、例えば２入
力ゲート基本セルの場合は、配線領域１との間に
２本の入力端子４１，４２と１本の出力端子４３
及び基本セル領域上に位置する２本も含め、各セ
ル毎に５本の２層目金属配線が必要になり、通常
のゲートアレイの設計においては、後述するよう
に２層目金属配線によつて基本セルの形状が規制
されている。
第２図は、第１図に示した基本セル２０が、
CMOSを用いて２入力ゲートアレイとして構成
された場合の基本セル構造を示したものである。
同図において、長さL1、幅WPで与えられるＰチ
ヤネルMOSトランジスタのための領域５と、長
さL1、幅WNで与えられるＮチヤネルMOSトラン
ジスタのための領域６が対をなして設けられてい
る。各領域５，６内の実線で区切られた領域５
１，５２，５３，６１，６２，６３は夫々のトラ
ンジスタを形成するための拡散領域で、隣接する
拡散領域５１と５２，５２と５３，６１と６２，
６２と６３間の基板上にはゲート絶縁膜を介して
ポリシリコン７１，７２，８１，８２が設けられ
ている。図中各ポリシリコンゲート電極の一端に
印された□×印は、各ポリシリコン７１，７２，８
１，８２と１層目金属配線との接続のためのコン
タクトを示す。また上記各拡散領域５１，５２，
５３，６１，６２，６３には必要に応じて１層目
金属配線と電気的接続するためのコンタクト９１
〜９６，１０１〜１０６が設けられている。図中
破線のVcc或いはGNDラインは電源ラインのた
めの１層目金属配線を示す。また配線領域中に図
示された〇印１１１〜１１６は１層目金属配線３
と配線領域１の２層目金属配線４とのスルーホー
ルを示し、２層目金属配線が形成される方向はポ
リシリコン７１，７２，８１，８２と平行な方向
をなす。
上記セル構造からなる従来のCMOSゲートア
レイにおいて、セルの横方向の寸法L1は一般に
２層目金属配線のピツチ×本数によつて決定され
るという制限があり、現在実用化されているゲー
トアレイでは長さL1はこの２層目金属配線に依
存した値に設計されている。セル寸法が上記のよ
うに２層目金属配線によつて決定された場合、基
本セル領域２でのトランジスタを構成する拡散領
域５や配線領域１でのポリシリコンと１層目金属
配線とのコンタクト部付近では、横方向に関して
デザインルール的に余裕があつて基板の有効利用
が図られていないという問題があり、また従来の
セル構造で構成した回路はCMOS特有の動作速
度が遅いという欠点も防止することができなかつ
た。
〈発明の目的〉 本発明は上記従来のCMOSゲートアレイにお
ける問題点に鑑みてなされたもので、基本セルの
占有面積をほぼ同一に保持したままで、高速化に
適したセル構造をもつCMOSゲートアレイ半導
体装置を提供する。
〈実施例〉 ２入力ゲート基本セルを実施例に挙げて詳細に
説明する。
第３図において、半導体基板には、Ｐチヤネル
及びＮチヤネルMOSトランジスタを構成するた
めの拡散領域５４〜５８，６４〜６８が形成さ
れ、基板表面上にはゲート電極とするためのポリ
シリコン７３〜７６，８３〜８６が形成されてい
る。ここで本実施例におけるL2×WP及びL2×WN
からなる基本セルは、２入力ゲートについて、従
来構造に比べてトランジスタ数がPMOS、
NMOS共に２倍の個数が形成される。即ち、ほ
ぼ２層目金属配線のピツチ×本数によつて決定さ
れる長さL2の基本セル領域に対して、拡散領域
及びポリシリコンコンタクト部には上述のように
余裕があることから、２入力に対して４本のポリ
シリコン７３〜７６，８３〜８６が形成されて、
基板内の拡散領域との間でPMOSトランジスタ
TP1，TP2，TP3，TP4、及びNMOSトランジス
タTN1，TN2，TN3，TN4が形成される。各拡
散領域５４〜５８，６４〜６８及びポリシリコン
７３〜７６，８３〜８６には従来装置と同様に１
層目金属配線と電気的接続するためのコンタクト
が設けられている。また２層目金属配線について
は、２入力ゲートを構成するに必要な２本の入力
端子と１本の出力端子のためのコンタクト１１１
〜１１６が配線領域に設けられている。
尚上記構造の基本セルにおいて、パターン的に
は複雑化しているが、TN1，TN2、TN3とTN4、
TP1とTP2、TP3とQP4のゲートを夫々接続する
ことにより、従来構造の基本セルと同様な機能を
もたせることができる。
第４図は上記実施例に示した基本セルを用いた
２入力NAND回路を示し、拡散領域の各コンタ
クト部１２０〜１３９は破線で示すように１層目
金属配線によつて適宜接続され、PMOS及び
NMOSによつてNAND回路を構成する。特にポ
リシリコン７３と７４，７５と７６，８３と８
４，８５と８６が夫々１層目金属配線によつて接
続され、更に夫々入力端子１１１，１１３，１１
４，１１６に接続される。このようにポリシリコ
ンを互いに接続することにより、各トランジスタ
のゲート幅は２倍になり、動作速度の速い
NAND回路を得ることができる。
即ち、一般にゲートアレイの遅延時間は主にゲ
ート容量と配線容量からなる浮遊容量に大きく依
存するという性質がある。従つて上記実施例のよ
うにトランジスタのゲート幅を従来装置に比べて
２倍に設計することにより、配線容量による遅延
時間を小さくし、高速化を図ることができる。
尚第４図に示す２入力NAND回路では、基本
セルの横方向の寸法L2を従来型セルの寸法L1と
同じにすることができる。
また上記実施例の基本セルは、複数個の基本セ
ルとそれらのセルを接続する相互間の固定配線と
で構成されるマクロセル論理回路の場合、特に高
速化、高集積化が著しい。このことを第５図及び
第６図を用いて説明する。
第５図に示した、NANDゲート及びインバー
タからなるAND回路を、まず従来構造の基本セ
ルを用いて構成した場合、３個のPMOSトラン
ジスタ（ゲート幅＝WP）、及び３個のNMOSト
ランジスタ（ゲート幅＝WN）を必要とし、従つ
て２個の基本セルを用いて回路が構成されねばな
らない。
これに対して第６図は本実施例に示した基本セ
ルを用いて構成したAND回路で、Ｐ，NMOSト
ランジスタを形成する各拡散領域のコンタクト１
２０〜１３９が、AND回路を構成するべく破線
で示す１層目金属配線によつて相互に接続され、
更にポリシリコン７３〜７６，８３〜８６及び２
層目金属配線のためのコンタクト１１１〜１１６
とも破線で示すように接続される。図から明らか
なように、本実施例の基本セルにおいては、ゲー
ト幅＝WPのPMOSトランジスタ２個、ゲート幅
＝2WPのPMOSトランジスタ１個、ゲート幅＝
WNのNMOSトランジスタ２個、及びゲート幅＝
2WNのNMOSトランジスタ１個を１層目金属配
線の接続によつて得ることができ、第５図に示し
たAND回路を構成することができる。従つて、
第５図に示した回路を基本セルとセル間を接続す
る固定配線とによつてマイクロセル方式で実現す
る場合、従来構成では７個の基本セルを必要とし
たが、本実施例によれば、４個の基本セルを用い
て構成することができ、著しく高集積化の図れた
回路が得られる。
また動作速度の点からも有利であることを第５
図を用いて説明する。
同図のAND回路において配線容量をCL、ゲー
ト容量（ゲート幅WPのPMOSトランジスタ＋ゲ
ート幅WNのNMOSトランジスタ）をCG、駆動側
トランジスタの増幅率をβ（ゲート幅WPのPMOS
トランジスタの増幅率＝ゲート幅WNのNMOSト
ランジスタの増幅率と仮定）とすると点から
点までの遅延時間tpdは次式で与えられる。
Γ従来セルの場合 tpd1αC1／β＋C2／β＋C3／β＝3CG＋CL／β＋CG／
β＋3CG＋CL／β＝7CG＋2CL／β…(1) Γ本実施例の基本セル tpd2αC1／2β＋C2／β＋C3／2β＝3CG＋CL／β＋3CG
＋CL／2β＝5CG＋CL／β…(2) ただし、C3にはC1と同様の負荷容量が付くも
のとした。
第７図は本実施例と従来セルの遅延時間の比を
(1)、(2)式から求めたグラフであり、配線容量とゲ
ート容量の比にかかわらずtpd2／tpd1＝0.6〜0.7で
あることを示している。この様に、マクロセル内
で異なるゲート幅のトランジスタを用いて各ゲー
トの遅延時間を均等化することにより高速化を図
ることができる。
〈効 果〉 以上本発明によれば、CMOSゲートアレイを
高集積化及び高速化することができ、CMOSゲ
ートアレイの利用範囲を拡大することができる。
【図面の簡単な説明】
第１図はゲートアレイの基本構成図、第２図は
従来の２入力ゲート基本セルを示す基板表面図、
第３図は本発明による一実施例の基板平面図、第
４図は同実施例を２入力NAND回路に応用した
基板平面図、第５図は本発明の性能を評価するた
めのマクロセルを用いた回路図、第６図は本発明
による一実施例を応用したAND回路マクロセル
の基板平面図、第７図は本発明の一実施例と従来
方式との動作速度の比較図である。 １：配線領域、２：基本セル領域、５４〜５
８，６４〜６８：拡散領域、７３〜７６，８３〜
８６：ポリシリコン、１２０〜１３９：拡散領域
と１層目金属配線のコンタクト、１１１〜１１
６：１層目金属配線と２層目金属配線のコンタク
ト。

Claims (1)

  1. 【特許請求の範囲】 １ 基本セルがｎ個の入力を備えてなるCMOS
    ゲートアレイにおいて、前記基本セルを、2n個
    のPMOSトランジスタ及び2n個のNMOSトラン
    ジスタで構成したことを特徴とする半導体装置。 ２ 前記基本セルは、同一基本セル内に、少なく
    とも２本のゲート電極が共通接続されたMOSト
    ランジスタ群と、１本のゲート電極で動作する
    MOSトランジスタとを含んでなり、前記少なく
    とも２本のゲート電極が共通接続され、増大した
    ゲート幅をもつ単一トランジスタと等価なMOS
    トランジスタ群と、前記１本のゲート電極で動作
    するMOSトランジスタとで論理回路が形成され
    ることを特徴とする、特許請求の範囲第１項記載
    の半導体装置。
JP58174984A 1983-09-20 1983-09-20 半導体装置 Granted JPS6065547A (ja)

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