JPH0586668B2 - - Google Patents
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- JPH0586668B2 JPH0586668B2 JP59001705A JP170584A JPH0586668B2 JP H0586668 B2 JPH0586668 B2 JP H0586668B2 JP 59001705 A JP59001705 A JP 59001705A JP 170584 A JP170584 A JP 170584A JP H0586668 B2 JPH0586668 B2 JP H0586668B2
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- wiring
- layer
- channel transistor
- lsi
- cell
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- 239000004065 semiconductor Substances 0.000 claims description 6
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、マスタースライス方式により構成
される半導体集積回路装置（以下LSIと略称す
る）に関し、特に該LSIのチツプ面積を縮小せし
め、さらには同LSIの基本性能をも向上させ得る
内部配線構造および内部トランジスタ構造の改良
に関する。
される半導体集積回路装置（以下LSIと略称す
る）に関し、特に該LSIのチツプ面積を縮小せし
め、さらには同LSIの基本性能をも向上させ得る
内部配線構造および内部トランジスタ構造の改良
に関する。
周知のように、上記マスタースライス方式と
は、通常複数の素子（トランジスタ等の能動素子
および抵抗等の受動素子を含む）からなる基本セ
ルがマトリクス状に多数集積形成されてなるマス
ターチツプを予め半導体ウエハ上に適宜形成した
後、上記基本セル内の素子をそれぞれ配線して所
望の論理機能を有する機能セルを構成し、さらに
これら機能セルを適宜に配線して所望の論理動作
を実行する論理回路を構成する方式である。
は、通常複数の素子（トランジスタ等の能動素子
および抵抗等の受動素子を含む）からなる基本セ
ルがマトリクス状に多数集積形成されてなるマス
ターチツプを予め半導体ウエハ上に適宜形成した
後、上記基本セル内の素子をそれぞれ配線して所
望の論理機能を有する機能セルを構成し、さらに
これら機能セルを適宜に配線して所望の論理動作
を実行する論理回路を構成する方式である。
第１図に、こうしてつくられるマスタースライ
ス型LSIの一例を示す。
ス型LSIの一例を示す。
この第１図は、上記基本セルとしてCMOSト
ランジスタを用い、また配線構造として２層構造
を採用したマスタースライス型LSIで、第２図に
示すような機能セルおよび論理回路を実現する場
合のセル構造および配線態様を示すものである。
すなわち同LSIでは、Ｎチヤネルトランジスタ１
１とＰチヤネルトランジスタ１２とからなる基本
セル１０を図中細線で示す線W1のように配線し
て第２図に示すナンドゲート１に相当する機能セ
ルを構成し、またＮチヤネルトランジスタ２１と
Ｐチヤネルトランジスタ２２とからなる基本セル
２０を同じく図中細線で示す線W1のように配線
して第２図に示すインバータ２に相当する機能セ
ルを構成し、さらにＮチヤネルトランジスタ３１
とＰチヤネルトランジスタ３２とからなる基本セ
ル３０を同様に図中細線で示す線W1のように配
線して第２図に示すノアゲート３に相当する機能
セルを構成した後、これら各機能セル間を図中太
線で示す線W2のように配線して第２図に示す論
理回路を実現している。なお同第１図において、
領域WEは配線のためだけに必要な領域であり、
また図中「×」印で示す各点C1は第１層の配線
である上記配線W1と各トランジスタとのコンタ
クト形成部分を、同じく図中「□」印で示す各点
C2は上記配線W1と第２層の配線である上記配線
W2とを接続するためのスルーホールコンタクト
形成部分をそれぞれ示す。また同図中のVDDは
電源電圧VSSは接地である。
ランジスタを用い、また配線構造として２層構造
を採用したマスタースライス型LSIで、第２図に
示すような機能セルおよび論理回路を実現する場
合のセル構造および配線態様を示すものである。
すなわち同LSIでは、Ｎチヤネルトランジスタ１
１とＰチヤネルトランジスタ１２とからなる基本
セル１０を図中細線で示す線W1のように配線し
て第２図に示すナンドゲート１に相当する機能セ
ルを構成し、またＮチヤネルトランジスタ２１と
Ｐチヤネルトランジスタ２２とからなる基本セル
２０を同じく図中細線で示す線W1のように配線
して第２図に示すインバータ２に相当する機能セ
ルを構成し、さらにＮチヤネルトランジスタ３１
とＰチヤネルトランジスタ３２とからなる基本セ
ル３０を同様に図中細線で示す線W1のように配
線して第２図に示すノアゲート３に相当する機能
セルを構成した後、これら各機能セル間を図中太
線で示す線W2のように配線して第２図に示す論
理回路を実現している。なお同第１図において、
領域WEは配線のためだけに必要な領域であり、
また図中「×」印で示す各点C1は第１層の配線
である上記配線W1と各トランジスタとのコンタ
クト形成部分を、同じく図中「□」印で示す各点
C2は上記配線W1と第２層の配線である上記配線
W2とを接続するためのスルーホールコンタクト
形成部分をそれぞれ示す。また同図中のVDDは
電源電圧VSSは接地である。
ところで、上述した従来のマスタースライス型
LSIにおいては、上記配線領域WEを各セル間に
別個に確保して２層配線を行なつていたことか
ら、必然的にチツプ面積が大きくなつてしまうと
いう不都合があつた。そもそもこの配線領域WE
は、上述したように配線のためだけに必要な領域
であつて、同LSIとしての能動的な機能とは全く
無関係な領域であり、このような配線領域WEの
確保を起因として同LSIのチツプ面積が大きくな
つてしまうことは、高性能化、多機能化はもとよ
り、より小型、細密化が望まれいる昨今のLSI技
術からみると、まことに歯がゆい感のするもので
ある。
LSIにおいては、上記配線領域WEを各セル間に
別個に確保して２層配線を行なつていたことか
ら、必然的にチツプ面積が大きくなつてしまうと
いう不都合があつた。そもそもこの配線領域WE
は、上述したように配線のためだけに必要な領域
であつて、同LSIとしての能動的な機能とは全く
無関係な領域であり、このような配線領域WEの
確保を起因として同LSIのチツプ面積が大きくな
つてしまうことは、高性能化、多機能化はもとよ
り、より小型、細密化が望まれいる昨今のLSI技
術からみると、まことに歯がゆい感のするもので
ある。
また、一般にMOSトランジスタでは、Ｐチヤ
ネル、Ｎチヤネルの２つのトランジスタのチヤネ
ル幅が等しい場合、Ｐチヤネルトランジスタの方
がＮチヤネルトランジスタよりも駆動力が小さい
ことが知られている。したがつて、このような
MOSトランジスタを用いて第３図に示すような
インバータ回路を構成し、同回路の入力端子IN
から標準入力波形を入力してその出力端子OUT
での出力信号をみた場合、同信号の立上り時間と
立下り時間との間にアンバランスが生じることが
観測される。また、このようなインバータ回路で
は信号の伝播遅延時間も最短ではない（ただし第
３図に示すCoは標準条件の負荷容量である）。同
インバータ回路において、Ｎチヤネルトランジス
タのチヤネル幅を一定にしてＰチヤネルトランジ
スタとＮチヤネルトランジスタとのチヤネル幅の
比を変化させた回路シユミレーシヨンを行なつた
結果を第４図および第５図に示す。ただし、第４
図は上記チヤネル幅の比を横軸に、出力信号の立
上り時間および立下り時間を縦軸にとつた線図
（実線L1が立上り時間の特性を、破線L2が立下り
時間の特性をそれぞれ示す）、また第５図は同じ
く上記チヤネル幅の比を横軸に、伝播遅延時間を
縦軸にとつた線図である。これら第４図および第
５図にても明らかなように、上記チヤネル幅の比
が「１」ではインバータ回路等を構成するMOS
トランジスタとして好ましい特性を示さない。
ネル、Ｎチヤネルの２つのトランジスタのチヤネ
ル幅が等しい場合、Ｐチヤネルトランジスタの方
がＮチヤネルトランジスタよりも駆動力が小さい
ことが知られている。したがつて、このような
MOSトランジスタを用いて第３図に示すような
インバータ回路を構成し、同回路の入力端子IN
から標準入力波形を入力してその出力端子OUT
での出力信号をみた場合、同信号の立上り時間と
立下り時間との間にアンバランスが生じることが
観測される。また、このようなインバータ回路で
は信号の伝播遅延時間も最短ではない（ただし第
３図に示すCoは標準条件の負荷容量である）。同
インバータ回路において、Ｎチヤネルトランジス
タのチヤネル幅を一定にしてＰチヤネルトランジ
スタとＮチヤネルトランジスタとのチヤネル幅の
比を変化させた回路シユミレーシヨンを行なつた
結果を第４図および第５図に示す。ただし、第４
図は上記チヤネル幅の比を横軸に、出力信号の立
上り時間および立下り時間を縦軸にとつた線図
（実線L1が立上り時間の特性を、破線L2が立下り
時間の特性をそれぞれ示す）、また第５図は同じ
く上記チヤネル幅の比を横軸に、伝播遅延時間を
縦軸にとつた線図である。これら第４図および第
５図にても明らかなように、上記チヤネル幅の比
が「１」ではインバータ回路等を構成するMOS
トランジスタとして好ましい特性を示さない。
このことは、上述した従来のLSIの基本セルと
なるCMOSトランジスタにおいてもそのまま当
てはまることになる。すなわち、同LSIでは先の
第１図に示したように、基本セル１０，２０，３
０を構成する各Ｎチヤネルトランジスタ１１，２
１，３１のチヤネル幅NWを各Ｐチヤネルトラン
ジスタ１２，２２，３２のチヤネル幅PWとが等
しい幅でつくられるため、上述したような特性の
バラツキや伝播遅延時間の劣化を招いて、基本セ
ルとしての性能を十分に引き出すことができなか
つた。特にこのマスタースライス型のLSIにおい
てはこの問題が厄介であり、単に基本セルとして
の性能の向上を図つて上記各Ｐチヤネルトランジ
スタのチヤネル幅を大きくすると、該基本セル自
体の寸法が拡大されることから、先の配線領域
WEの問題と相まつてさらに同LSIのチツプ面積
を広げることとなり、結局、歩留まりの低下や１
チツプ当りの価格の上昇を招いてしまうこととな
る。
なるCMOSトランジスタにおいてもそのまま当
てはまることになる。すなわち、同LSIでは先の
第１図に示したように、基本セル１０，２０，３
０を構成する各Ｎチヤネルトランジスタ１１，２
１，３１のチヤネル幅NWを各Ｐチヤネルトラン
ジスタ１２，２２，３２のチヤネル幅PWとが等
しい幅でつくられるため、上述したような特性の
バラツキや伝播遅延時間の劣化を招いて、基本セ
ルとしての性能を十分に引き出すことができなか
つた。特にこのマスタースライス型のLSIにおい
てはこの問題が厄介であり、単に基本セルとして
の性能の向上を図つて上記各Ｐチヤネルトランジ
スタのチヤネル幅を大きくすると、該基本セル自
体の寸法が拡大されることから、先の配線領域
WEの問題と相まつてさらに同LSIのチツプ面積
を広げることとなり、結局、歩留まりの低下や１
チツプ当りの価格の上昇を招いてしまうこととな
る。
このように、第１図に示した従来のマスタース
ライス型LSIでは、チツプ面積やその基本的性能
についていまだ問題が多く、根本的な対策が望ま
れていた。
ライス型LSIでは、チツプ面積やその基本的性能
についていまだ問題が多く、根本的な対策が望ま
れていた。
この発明は、チツプ面積を有効に縮小すること
ができて、しかも基本セルの性能を最大限に引き
出すことのできるマスタースライス型LSIを提供
することを目的とする。
ができて、しかも基本セルの性能を最大限に引き
出すことのできるマスタースライス型LSIを提供
することを目的とする。
この発明では、前記配線にかかる構造を立体多
層構造として、しかもこの配線領域を前記基本セ
ル上に設けるようにする。これにより、各セル間
に前述したような別個の、すなわり配線のためだ
けにしか使われないような効率の悪い領域を設け
る必要がなくなり、同LSIのチツプ面積を大幅に
縮小することができるようになる。またこれによ
つて、基本セル寸法の多少の拡大は余裕をもつて
吸収できるようになり、前述したＰチヤネルトラ
ンジスタのチヤネル幅をＮチヤネルトランジスタ
のチヤネル幅より大きくして基本セル性能の向上
を図ることも容易に実現できるようになる。この
実現に際しては、先に示した特性線図からいつて
も、上記Ｐチヤネルトランジスタのチヤネル幅を
上記Ｎチヤネルトランジスタのチヤネル幅の1.1
倍乃至3.5倍とするのがよい。この範囲でも従来
のマスタースライス型LSIに比べればそのチツプ
面積は十分に縮小化される。又、上記配線構造を
立体３層構造とし、この第１層目の配線で前述し
た機能セルを構成し、第２層目の配線と第３層目
の配線とで縦横の機能セルを接続し前述した論理
回路を構成するようにする。また、上記構成した
機能セルの入出力端子を各当該基本セルの略中央
に設ける。こうして隣接するセル列の前記入出力
端子間の領域を配線領域とし、かつこの領域で縦
横の機能セルにおける該入出力端子間の配線を前
記第２層、第３層目の配線でXY配線を施こして
チヤネル方式で行なえば、同LSIの設計、製造も
著しく容易となる。又、配線領域には、セル列方
向に沿つた配線のチヤネル数を数多く必要とする
為、充分な幅が必要とされるが、Ｐチヤンネルト
ランジスタの幅を大とする事により、セル列間の
スペースが吸収され、チツプの利用効率が向上す
る。
層構造として、しかもこの配線領域を前記基本セ
ル上に設けるようにする。これにより、各セル間
に前述したような別個の、すなわり配線のためだ
けにしか使われないような効率の悪い領域を設け
る必要がなくなり、同LSIのチツプ面積を大幅に
縮小することができるようになる。またこれによ
つて、基本セル寸法の多少の拡大は余裕をもつて
吸収できるようになり、前述したＰチヤネルトラ
ンジスタのチヤネル幅をＮチヤネルトランジスタ
のチヤネル幅より大きくして基本セル性能の向上
を図ることも容易に実現できるようになる。この
実現に際しては、先に示した特性線図からいつて
も、上記Ｐチヤネルトランジスタのチヤネル幅を
上記Ｎチヤネルトランジスタのチヤネル幅の1.1
倍乃至3.5倍とするのがよい。この範囲でも従来
のマスタースライス型LSIに比べればそのチツプ
面積は十分に縮小化される。又、上記配線構造を
立体３層構造とし、この第１層目の配線で前述し
た機能セルを構成し、第２層目の配線と第３層目
の配線とで縦横の機能セルを接続し前述した論理
回路を構成するようにする。また、上記構成した
機能セルの入出力端子を各当該基本セルの略中央
に設ける。こうして隣接するセル列の前記入出力
端子間の領域を配線領域とし、かつこの領域で縦
横の機能セルにおける該入出力端子間の配線を前
記第２層、第３層目の配線でXY配線を施こして
チヤネル方式で行なえば、同LSIの設計、製造も
著しく容易となる。又、配線領域には、セル列方
向に沿つた配線のチヤネル数を数多く必要とする
為、充分な幅が必要とされるが、Ｐチヤンネルト
ランジスタの幅を大とする事により、セル列間の
スペースが吸収され、チツプの利用効率が向上す
る。
このように、この発明にかかるLSIによれば、
チツプ面積が有効に縮小され、しかも基本セルの
性能も最大限に引き出すことができるようにな
る。勿論これによつて同LSIの製造にかかる歩留
まりの向上やコストの低下も可能となる。またこ
の発明は、大規模LSIに対して特に良好に適用し
得るものであり、該大規模化によつて配線に必要
な領域が大きくなることに伴なう極端なチツプ面
積の拡大を有効に防止する。
チツプ面積が有効に縮小され、しかも基本セルの
性能も最大限に引き出すことができるようにな
る。勿論これによつて同LSIの製造にかかる歩留
まりの向上やコストの低下も可能となる。またこ
の発明は、大規模LSIに対して特に良好に適用し
得るものであり、該大規模化によつて配線に必要
な領域が大きくなることに伴なう極端なチツプ面
積の拡大を有効に防止する。
第６図に、この発明にかかるマスタースライス
型LSIの一実施例を示す。
型LSIの一実施例を示す。
この実施例LSIは、基本セルとして同様に
CMOSトランジスタを用い、また配線構造とし
て立体３層構造を採用したマスタースライス型
LSIであり、第１図に示した従来のLSIと同様に
先の第２図に示した論理回路を構成している。す
なわちこの実施例LSIでは、第１層目の配線とし
て、同第６図ａに示すように、Ｎチヤンネルトラ
ンジスタ１０１とＰチヤンネルトランジスタ１０
２とからなる基本セル１００を図中細線で示す線
W1のように配線して第２図に示すナンドゲート
１に相当する機能セルを構成し、またＮチヤンネ
ルトランジスタ２０１とＰチヤンネルトランジス
タ２０２とからなる基本セル２００を同じく図中
細線で示す線W1のように配線して第２図に示す
インバータ２に相当する機能セルを構成し、さら
にＮチヤンネルトランジスタ３０１とＰチヤンネ
ルトランジスタ３０２とからなる基本セル３００
を同様に図中細線で示す線W1のように配線して
第２図に示すノアゲート３に相当する機能セルを
構成した後、第２層目の配線として、同第６図ｂ
に示すように、これら各機能セルの入出力端子で
ある図中「○」印で示す端子C3間を図中太線で
示す線W2のように配線し、さらに第３層目の配
線として、同じく第６図ｂに破線で示す線W3の
ように配線して第２図に示す論理回路を実現して
いる。なおこの第６図において「×」印で示す各
点C1は第１層目の配線W1と各トランジスタとの
コンタクト形成部分を、同じく「□」印で示す各
点C4は第２層目の配線W2と第３層目の配線W3と
を接続するためのスルーホールコンタクト形成部
分をそれぞれ示す。
CMOSトランジスタを用い、また配線構造とし
て立体３層構造を採用したマスタースライス型
LSIであり、第１図に示した従来のLSIと同様に
先の第２図に示した論理回路を構成している。す
なわちこの実施例LSIでは、第１層目の配線とし
て、同第６図ａに示すように、Ｎチヤンネルトラ
ンジスタ１０１とＰチヤンネルトランジスタ１０
２とからなる基本セル１００を図中細線で示す線
W1のように配線して第２図に示すナンドゲート
１に相当する機能セルを構成し、またＮチヤンネ
ルトランジスタ２０１とＰチヤンネルトランジス
タ２０２とからなる基本セル２００を同じく図中
細線で示す線W1のように配線して第２図に示す
インバータ２に相当する機能セルを構成し、さら
にＮチヤンネルトランジスタ３０１とＰチヤンネ
ルトランジスタ３０２とからなる基本セル３００
を同様に図中細線で示す線W1のように配線して
第２図に示すノアゲート３に相当する機能セルを
構成した後、第２層目の配線として、同第６図ｂ
に示すように、これら各機能セルの入出力端子で
ある図中「○」印で示す端子C3間を図中太線で
示す線W2のように配線し、さらに第３層目の配
線として、同じく第６図ｂに破線で示す線W3の
ように配線して第２図に示す論理回路を実現して
いる。なおこの第６図において「×」印で示す各
点C1は第１層目の配線W1と各トランジスタとの
コンタクト形成部分を、同じく「□」印で示す各
点C4は第２層目の配線W2と第３層目の配線W3と
を接続するためのスルーホールコンタクト形成部
分をそれぞれ示す。
このように、この実施例LSIでは、各配線にか
かる構造を上述したような立体３層構造としたこ
とから、第１図に示した従来のLSIにおける配線
領域（配線のためだけに必要な領域）WEが同実
施例LSIでは領域WE1となり、基本セル列上の領
域すなわち第６図ｂに示した領域WE2が実質上
の配線領域となる。
かる構造を上述したような立体３層構造としたこ
とから、第１図に示した従来のLSIにおける配線
領域（配線のためだけに必要な領域）WEが同実
施例LSIでは領域WE1となり、基本セル列上の領
域すなわち第６図ｂに示した領域WE2が実質上
の配線領域となる。
またこの実施例LSIでは、各基本セルの性能の
向上を図るため、先の第４図および第５図に示し
た特性に鑑みて、各Ｐチヤンネルトランジスタ１
０２，２０２，３０２のチヤネル幅PWを各Ｎチ
ヤンネルトランジスタ１０１，２０１，３０１の
チヤネル幅NWより２倍程度大きくしているが、
上述した配線構造としたことから、同LSIのチツ
プ面積が拡大されることはない。これでもむしろ
縮小されている。
向上を図るため、先の第４図および第５図に示し
た特性に鑑みて、各Ｐチヤンネルトランジスタ１
０２，２０２，３０２のチヤネル幅PWを各Ｎチ
ヤンネルトランジスタ１０１，２０１，３０１の
チヤネル幅NWより２倍程度大きくしているが、
上述した配線構造としたことから、同LSIのチツ
プ面積が拡大されることはない。これでもむしろ
縮小されている。
またこの実施例のように、上記第１層目の配線
W1で構成した各機能セルの入出力端子C3をそれ
ぞれ当該基本セルの中央部付近に配列したこと
で、これら各端子間の配線もチヤネル方式で簡単
に行なうことができた。
W1で構成した各機能セルの入出力端子C3をそれ
ぞれ当該基本セルの中央部付近に配列したこと
で、これら各端子間の配線もチヤネル方式で簡単
に行なうことができた。
なお、この実施例LSIの製造に際して、上記各
層の配線W1，W2，W3は、上述したコンタクト
形成部分を除いて各種酸化膜等の適宜な絶縁膜に
より絶縁されることになるが、便宜上この図示は
省略した。
層の配線W1，W2，W3は、上述したコンタクト
形成部分を除いて各種酸化膜等の適宜な絶縁膜に
より絶縁されることになるが、便宜上この図示は
省略した。
尚、第６図では第３層目の配線でチヤネル方向
の配線を形成したが、第２層目の配線で行なう事
が出来る。第７図，第８図はその例である。番
号、記号は第６図と対応して示してある。第７図
ａ，ｂでは第１層目の配線層のスルーホールC3
から折り返す第２層目の配線層が形成され、第３
層目の配線層とのスルーホールがセルのほぼ中央
部に整列している。又、チヤネル方向の配線層も
第２層目の配線で形成されている。そして第３層
目の配線W3がセル列と直交して設けられている。
第８図ａ，ｂは第１層目と第３層目の配線とのス
ルーホールがセル中央で重ねて設けられている例
である。かかるスルーホールにはｃに断面を示す
様に第２層目の配線層を用いて接続体が設けられ
ている。マスタースライスでは、セル列間のチヤ
ネル領域（配線領域）には高密度に配線トラツク
をセル列方向に準備する必要があり、セルからチ
ヤネル領域へ引き出す配線ピツチに比べて密にな
る。この点、第７図、第８図に示した例では、第
２層目の配線層をチヤネル方向に設けているの
で、下地の絶縁膜が比較的平坦であり、多くのト
ラツクを準備する事ができ、大規模化に適してい
る。
の配線を形成したが、第２層目の配線で行なう事
が出来る。第７図，第８図はその例である。番
号、記号は第６図と対応して示してある。第７図
ａ，ｂでは第１層目の配線層のスルーホールC3
から折り返す第２層目の配線層が形成され、第３
層目の配線層とのスルーホールがセルのほぼ中央
部に整列している。又、チヤネル方向の配線層も
第２層目の配線で形成されている。そして第３層
目の配線W3がセル列と直交して設けられている。
第８図ａ，ｂは第１層目と第３層目の配線とのス
ルーホールがセル中央で重ねて設けられている例
である。かかるスルーホールにはｃに断面を示す
様に第２層目の配線層を用いて接続体が設けられ
ている。マスタースライスでは、セル列間のチヤ
ネル領域（配線領域）には高密度に配線トラツク
をセル列方向に準備する必要があり、セルからチ
ヤネル領域へ引き出す配線ピツチに比べて密にな
る。この点、第７図、第８図に示した例では、第
２層目の配線層をチヤネル方向に設けているの
で、下地の絶縁膜が比較的平坦であり、多くのト
ラツクを準備する事ができ、大規模化に適してい
る。
第１図は従来のマスタースライス型LSIの構成
を示す略図、第２図は第１図に示したLSIの配線
に対応する論理回路を示す回路図、第３図は
MOSトランジスタにより構成されるインバータ
回路の等価回路を示し回路図、第４図は第３図に
示したインバータ回路においてＰチヤネルトラン
ジスタのチヤネル幅とＮチヤネルトランジスタの
チヤネル幅との比を変えていつた場合の基準入力
に対する出力信号の立上り時間および立下り時間
の変化態様を示す線図、第５図は第３図に示した
インバータ回路において同じくＰチヤネルトラン
ジスタのチヤネル幅とＮチヤネルトランジスタの
チヤネル幅との比を変えていつた場合の信号の伝
播遅延時間の変化態様を示す線図、第６図はこの
発明にかかるマスタースライス型LSIの一実施例
構成を示す略図、第７図及び第８図は他の実施例
を示す略図である。 １……ナンドゲート、２……インバータ、３…
…ノアゲート、１０，２０，３０，１００，２０
０，３００……基本セル、１１，２１，３１，１
０１，２０１，３０１……Ｎチヤネルトランジス
タ、１２，２２，３２，１０２，２０２，３０２
……Ｐチヤネルトランジスタ、W1，W2，W3…
…配線、WE，WE1，WE2……配線領域。
を示す略図、第２図は第１図に示したLSIの配線
に対応する論理回路を示す回路図、第３図は
MOSトランジスタにより構成されるインバータ
回路の等価回路を示し回路図、第４図は第３図に
示したインバータ回路においてＰチヤネルトラン
ジスタのチヤネル幅とＮチヤネルトランジスタの
チヤネル幅との比を変えていつた場合の基準入力
に対する出力信号の立上り時間および立下り時間
の変化態様を示す線図、第５図は第３図に示した
インバータ回路において同じくＰチヤネルトラン
ジスタのチヤネル幅とＮチヤネルトランジスタの
チヤネル幅との比を変えていつた場合の信号の伝
播遅延時間の変化態様を示す線図、第６図はこの
発明にかかるマスタースライス型LSIの一実施例
構成を示す略図、第７図及び第８図は他の実施例
を示す略図である。 １……ナンドゲート、２……インバータ、３…
…ノアゲート、１０，２０，３０，１００，２０
０，３００……基本セル、１１，２１，３１，１
０１，２０１，３０１……Ｎチヤネルトランジス
タ、１２，２２，３２，１０２，２０２，３０２
……Ｐチヤネルトランジスタ、W1，W2，W3…
…配線、WE，WE1，WE2……配線領域。
Claims (1)
- 【特許請求の範囲】 １ １つの半導体チツプ内に、Ｐチヤネルトラン
ジスタとＮチヤネルトランジスタとからなる
CMOSトランジスタにより構成される複数個の
基本セルをあらかじめマトリツクス状に集積形成
しこれら基本セルを適宜配線して所望の論理機能
を有する機能セルを適宜に配線して所望の論理動
作を実行する論理回路を構成するマスタスライス
型の半導体集積回路において、 前記配線にかかる構造を立体の３層以上の構造
として配線にかかる領域を前記基本セル上に設
け、第１層目の配線で機能セルを構成し、その入
出力端子を各当該基本セルの中央付近に設け、第
２および第３層は機能セル間の配線に用いて前記
論理回路を構成したことを特徴とする半導体集積
回路装置。 ２ 前記第１層の配線と前記第２層の配線の接続
部と、前記第２層の配線と前記第３層の配線の接
続部とが交互に配列されるように構成したことを
特徴とする特許請求の範囲第１項記載の半導体集
積回路装置。 ３ 前記ＰチヤネルトランジスタはＮチヤネルト
ランジスタよりもゲート幅が大きくなるように形
成されていることを特徴とする特許請求の範囲第
１項または第２項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001705A JPS60145642A (ja) | 1984-01-09 | 1984-01-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001705A JPS60145642A (ja) | 1984-01-09 | 1984-01-09 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60145642A JPS60145642A (ja) | 1985-08-01 |
| JPH0586668B2 true JPH0586668B2 (ja) | 1993-12-13 |
Family
ID=11508964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59001705A Granted JPS60145642A (ja) | 1984-01-09 | 1984-01-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60145642A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0812881B2 (ja) * | 1987-07-24 | 1996-02-07 | 日本電気株式会社 | 半導体集積回路 |
| JPH0812882B2 (ja) * | 1987-08-25 | 1996-02-07 | 富士通株式会社 | 半導体集積回路 |
| JPH0812883B2 (ja) * | 1987-08-25 | 1996-02-07 | 富士通株式会社 | 半導体集積回路 |
| US4851892A (en) * | 1987-09-08 | 1989-07-25 | Motorola, Inc. | Standard cell array having fake gate for isolating devices from supply voltages |
| JPH0479371A (ja) * | 1990-07-23 | 1992-03-12 | Mitsubishi Electric Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5866343A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | 半導体集積回路装置 |
-
1984
- 1984-01-09 JP JP59001705A patent/JPS60145642A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5866343A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60145642A (ja) | 1985-08-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |