JPS60165751A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS60165751A JPS60165751A JP59019953A JP1995384A JPS60165751A JP S60165751 A JPS60165751 A JP S60165751A JP 59019953 A JP59019953 A JP 59019953A JP 1995384 A JP1995384 A JP 1995384A JP S60165751 A JPS60165751 A JP S60165751A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔発明の利用分野〕
本発明は半導体集積回路装置に係り、特に、ＣＭＯ５ｌ
−ランシタ及びにバイポーラトランジスタから成る高速
で低消費電力の半導体集積回路装置に関する。 〔発明の背景〕 従来のＣＭＯ５回路から成るＣＭＯ５ＬＳＩは消費電力
が小さいという特長がある。しかし、ＭＯＳトランジス
タの伝達コンダクタンスが小さいため、負荷容量の大き
い所では充放電に時間がかかり、スピードが遅くなる欠
点があった。 また、従来のバイポーラＬＳＩは、バイポーラトランジ
スタの伝達コンダクタンスがＭＯＳトラ（６） ンジスタに比して大きいために、負荷容量が大きくなっ
てもスピードが落ちにくいという特長がある。しかし、
大電流を低インピーダンス回路に流し込んだり、流し出
したりするので消費電力が大きいという欠点があった。 〔発明の目的〕 本発明の目的は高速で低消費電力、高集積度。 高信頼度のバイポーラ、Ｃ，Ｍ Ｑ Ｓ複合のｒ−ｓ■
を提供するにある。 〔発明の概要〕 本発明は、ＣＭＯ５回路の低消費電力特性及びバイポー
ラ回路の高駆動能力特性に着目した発明者らの（特願昭
５７−１１１Ｊ旧５．特願昭５７−１８８９４２）バイ
ポーラ・ＣＭＯ５複合論理回路の半導体基板への実装に
関して、（１）サイリスタ構造ができよいようにしてラ
ッチアップ現象を押えて信頼性を向上させた。（２）Ｍ
Ｏ８Ｉ−ランジスタとバイポーラトランジスタのそれぞ
れの性能が充分に引き出せるように寄生抵抗の影響を押
えて、高速、低消費電力特性に達成した。（３） ＮＨ
Ｏ２トランジスタの配置場所、（７） 素子間分離の方法等に意を払い高集積度を達成した。 〔発明の実施例〕 以下、本発明の実施例を図面によって説明する。 第１図は発明者らの（特願昭５７−１１９８１５）バイ
ポーラ・ＣＭＯ３複合の二人力ＮＡＮＤ回路である。構
成及び動作は先願を参照されたい。 第２図は第１図の回路を半導体基板へ実装するパターン
を示す。第３図はその断面図を示す。 ＰＭＯＳトランジスタ１４，１．５はＮウェル２２内に
配置され、Ｎウェル２２の電位はＮ十拡散層２３を介し
てＶｃｃ電位に固定されている。一方、コレクタ電位が
Ｖｃｃ電位であるＮＰＮトランジスタ２０は別のＮウェ
ル２４内に配置され、そのコレクタ電位はＮ十拡散層２
５を介してＶｃｃ電位に固定されている。このように、
ＰＨ１０ｌ−ランジスタの配置されるＮウェルとコレク
タがｖｃｃに固定されるＮＰＮトランジスタの配置され
るＮウェルを分離することによってＰＮＰＮ構造（Ｖｃ
ｃ電位につながっているＰＨ１０のソース−Ｎウェル−
ベースのＰ −（８） エミッタのＮ）がたち切られ、ラッチアップ現象を起こ
すことはない。 また、第１図に示す回路が複数個ある場合、コレクタが
Ｖｃｃ電位に固定されるＮＰＮトランジスタ（例えば２
０）の配置されるＮウェル同士も分離する（図示せず）
。分離することによってＰＮＰＮ構造（ベースのＰ−Ｎ
ウェル−ベースのＰ−エミッタのＮ）がたち切られ、ラ
ッチアップ現象を防止できる。その際、Ｎウェルの分離
の間隔はそれらのＮウェル間に電位差がないので、電位
差の発生するＮウェル間よりも狭くても耐圧上問題ない
。 同様に、ＰＭＯ５トランジスタのＮウェル２２とコレク
タがＶｅｃに固定されるＮＰＮトランジスタ２０のＮウ
ェル２４の間隔も、電位差の発生するＮウェル間よりも
狭くて良い。 コレクタの電位が回路動作によって変化するＮＰＮトラ
ンジスタ２１は分離されているＮウェル２６内に配置さ
れている。ＮＭＯＳトランジスタ１７、．１８はそのＮ
ウェル２６とＰＭＯＳトランジスタ１４，１５のＮウェ
ル２２の間に置かれている。 （９） Ｎウェル間は接地電位に落とし九Ｐ領域で電気的に絶縁
する必要から、耐圧等で決まる寸法だけ離す必要がある
。ここで接地電位を落としたＰ領域はＮＨＯ２トランジ
スタの基板に相当することに着目してＮウェル２２と２
６の間にＮＨＯ２トランジスタ１７．１８を配置してい
る。 Ｐ拡散抵抗１６はＮウェル２４の中に、Ｐ拡散抵抗１９
はＮウェル２６の中にそれぞれ構成されている。但し、
抵抗１９のＧＮＤ電位に接続される端子はＰ基板領域ま
で伸びている。前述の各素子は回路図に従って結線され
る。第２１Ｗｌ中、０印はｃｏｒｒ （１層目のＡＴ２
．以下ＡＴ、１とする、と拡散領域、あるいは、ゲート
電極とを接続する孔）、破線はＡＴ１．１１口０はＴＨ
（ＡＴ、ｌと２層目のＡＴ７、以下ＡＬ２とする、とを
接続する孔）一点鎖線はＡ Ｌ ２を示す。 コレクタがＶｃｃに固定されるＮＰＮトランジスタ２０
のエミッタ２７とコ
−ランシタ及びにバイポーラトランジスタから成る高速
で低消費電力の半導体集積回路装置に関する。 〔発明の背景〕 従来のＣＭＯ５回路から成るＣＭＯ５ＬＳＩは消費電力
が小さいという特長がある。しかし、ＭＯＳトランジス
タの伝達コンダクタンスが小さいため、負荷容量の大き
い所では充放電に時間がかかり、スピードが遅くなる欠
点があった。 また、従来のバイポーラＬＳＩは、バイポーラトランジ
スタの伝達コンダクタンスがＭＯＳトラ（６） ンジスタに比して大きいために、負荷容量が大きくなっ
てもスピードが落ちにくいという特長がある。しかし、
大電流を低インピーダンス回路に流し込んだり、流し出
したりするので消費電力が大きいという欠点があった。 〔発明の目的〕 本発明の目的は高速で低消費電力、高集積度。 高信頼度のバイポーラ、Ｃ，Ｍ Ｑ Ｓ複合のｒ−ｓ■
を提供するにある。 〔発明の概要〕 本発明は、ＣＭＯ５回路の低消費電力特性及びバイポー
ラ回路の高駆動能力特性に着目した発明者らの（特願昭
５７−１１１Ｊ旧５．特願昭５７−１８８９４２）バイ
ポーラ・ＣＭＯ５複合論理回路の半導体基板への実装に
関して、（１）サイリスタ構造ができよいようにしてラ
ッチアップ現象を押えて信頼性を向上させた。（２）Ｍ
Ｏ８Ｉ−ランジスタとバイポーラトランジスタのそれぞ
れの性能が充分に引き出せるように寄生抵抗の影響を押
えて、高速、低消費電力特性に達成した。（３） ＮＨ
Ｏ２トランジスタの配置場所、（７） 素子間分離の方法等に意を払い高集積度を達成した。 〔発明の実施例〕 以下、本発明の実施例を図面によって説明する。 第１図は発明者らの（特願昭５７−１１９８１５）バイ
ポーラ・ＣＭＯ３複合の二人力ＮＡＮＤ回路である。構
成及び動作は先願を参照されたい。 第２図は第１図の回路を半導体基板へ実装するパターン
を示す。第３図はその断面図を示す。 ＰＭＯＳトランジスタ１４，１．５はＮウェル２２内に
配置され、Ｎウェル２２の電位はＮ十拡散層２３を介し
てＶｃｃ電位に固定されている。一方、コレクタ電位が
Ｖｃｃ電位であるＮＰＮトランジスタ２０は別のＮウェ
ル２４内に配置され、そのコレクタ電位はＮ十拡散層２
５を介してＶｃｃ電位に固定されている。このように、
ＰＨ１０ｌ−ランジスタの配置されるＮウェルとコレク
タがｖｃｃに固定されるＮＰＮトランジスタの配置され
るＮウェルを分離することによってＰＮＰＮ構造（Ｖｃ
ｃ電位につながっているＰＨ１０のソース−Ｎウェル−
ベースのＰ −（８） エミッタのＮ）がたち切られ、ラッチアップ現象を起こ
すことはない。 また、第１図に示す回路が複数個ある場合、コレクタが
Ｖｃｃ電位に固定されるＮＰＮトランジスタ（例えば２
０）の配置されるＮウェル同士も分離する（図示せず）
。分離することによってＰＮＰＮ構造（ベースのＰ−Ｎ
ウェル−ベースのＰ−エミッタのＮ）がたち切られ、ラ
ッチアップ現象を防止できる。その際、Ｎウェルの分離
の間隔はそれらのＮウェル間に電位差がないので、電位
差の発生するＮウェル間よりも狭くても耐圧上問題ない
。 同様に、ＰＭＯ５トランジスタのＮウェル２２とコレク
タがＶｅｃに固定されるＮＰＮトランジスタ２０のＮウ
ェル２４の間隔も、電位差の発生するＮウェル間よりも
狭くて良い。 コレクタの電位が回路動作によって変化するＮＰＮトラ
ンジスタ２１は分離されているＮウェル２６内に配置さ
れている。ＮＭＯＳトランジスタ１７、．１８はそのＮ
ウェル２６とＰＭＯＳトランジスタ１４，１５のＮウェ
ル２２の間に置かれている。 （９） Ｎウェル間は接地電位に落とし九Ｐ領域で電気的に絶縁
する必要から、耐圧等で決まる寸法だけ離す必要がある
。ここで接地電位を落としたＰ領域はＮＨＯ２トランジ
スタの基板に相当することに着目してＮウェル２２と２
６の間にＮＨＯ２トランジスタ１７．１８を配置してい
る。 Ｐ拡散抵抗１６はＮウェル２４の中に、Ｐ拡散抵抗１９
はＮウェル２６の中にそれぞれ構成されている。但し、
抵抗１９のＧＮＤ電位に接続される端子はＰ基板領域ま
で伸びている。前述の各素子は回路図に従って結線され
る。第２１Ｗｌ中、０印はｃｏｒｒ （１層目のＡＴ２
．以下ＡＴ、１とする、と拡散領域、あるいは、ゲート
電極とを接続する孔）、破線はＡＴ１．１１口０はＴＨ
（ＡＴ、ｌと２層目のＡＴ７、以下ＡＬ２とする、とを
接続する孔）一点鎖線はＡ Ｌ ２を示す。 コレクタがＶｃｃに固定されるＮＰＮトランジスタ２０
のエミッタ２７とコ
【ノクタの電位が回路動作によって
変化するＮ Ｐ Ｎ ｌ−ランジスタ２１のコレクタ２
８とはＡＬＩ配線２９，３０、及び（１０） Ａ Ｌ ２配線３４とそれらを接続するＴＨによって接
続されている。このように大きな電流の流れる所は金属
配線にすることによって配線抵抗を減らしてスピードが
低下するのを防いでいる。 ＭＯＳトランジスタ１４，１５，１７．１８のドレイン
あるいはソース上にはＣ０ＮＴをできるだけ多くとって
いる。これはＭＯＳのシート抵抗やコンタクト抵抗を低
減し、ＭＯＳの性能を充分に引き出してスピードの向上
を図る。 ＮＰＮＩ−ランジスタ２０のベース３０はＡＬＬ配線３
１によって抵抗１６やＰＭＯＳトランジスタ１４．１５
と接続され、ＮＰＮトランジスタ２１のベース３２はＡ
ＬＩ配線３３によって抵抗１９やＮＨＯ２トランジスタ
】８に接続されている。ベース電流の流れる配線はベー
ス電流の約ｈＦＥ倍のエミッタ電流の流れる配線より細
くて良い。 ＮＰＮトランジスタ２０と２１は形が異なる。 これは面積が最小になるように、あるいは、論理ゲート
の結線が容易なようにあるいは、トランジスタの寄生抵
抗が小さくなるように、コレクタ（１１） ２５と２８を配置しているためである。 ゲート電極１．１．１２は入力となり、図面の上方から
でも下方からでも入力可能なようになっている。これに
よって多数の論理ゲーｌ〜を結線するときに、その自由
度を増すことができる。。 また、その入力位［１１，１２及び出力位置１３が、第
２図のＸ方向を走るＡＩ、２配線の配線ピッチ上にある
。これは自１？ｌ＋設計（ＤｅｓｊｇｎＡｕｔｏｍａｈ
ｊｏｎ 、 ＤＡ ）できるようにするためである。 第２図のパターンは二人力ＮＡＮＤ回路を示すがＣ０Ｎ
Ｔ、Ａ Ｌ ］、 、 Ｔ Ｉ−ｒ 、 Ａ Ｌ ２０
）各マスクを変更することによって、他の論理回路を構
成することができる。即ち、第２図のパターンから上記
の４パターンを除いた拡散工程までのパターン（第４図
）をゲートアレイの基本セルとして用いることができる
。 第４図の基本セルを用いて第５図の２人力ＮＯＲ回路を
構成したものを第６図に示す。第５図の二人力ＮＯＲ回
路は発明者らが先に出願した（１２） （特願昭５７−１１９８１５ 、特願昭５７−１８８９
４２）バイポーラ・ＣにＯ３複合論理回路である。構成
及び動作は先願を参照されたい。第６図において、第２
図と異なる点は単に二人力ＮＡＮＤから二人力ＮＯＲに
回路構成が変わったので、それにつれて配線系統の結線
が変わったのみである。二人カＮＡＮＤ回路を構成して
いる第２図の場合もそうであったが、出力部１３ （７
） Ａ Ｌ ２配ｔｌＡ ３４１：Ｊ： ’！ 方向ｔ
’ 走ルＡ Ｉ−２配線の配線ピッチ上にある。これは
自動設計における制限事項をなくして、自動配線の未配
線本数を減らす効果がある。また、第６図、第２図とも
、Ｖｃｃ電源線１０はコレクタがＶｃｃに固定されるＮ
ＰＮトランジスタ２ｏのコレクタ２５上を通り、ＧＮＤ
電源線３５はコレクタの電位が回路動作によって変化す
るＮＰＮトランジスタ２】のエミッタ３６上を通る。こ
のことによって、ＭＯｓトランジスタのドレイン、ソー
ス上に信号用のＣ０ＮＴを充分な数だけ設置できるので
、Ｍｏｓトランジスタの電流特性をフルに発揮でき、高
速化の効果がある。 （１３） 第４図から明らかなように、ゲート電極１１゜１２の一
ヶ所以」二にＡＬＩとのコンタクトが可能なようにふく
らみ（一般にドック ボーンと言う）を設けられる。こ
のことによって、この基本セルをＸ方向に並べて複雑な
論理回路、例えば、フリップフロップ・やカウンタを構
成する際に、その構成を容易にしている。従って、ゲー
トアレイ利用者に豊富な回路種を提供できる。 また、第４図の基本セルをＸ方向に並べて複雑な論理回
路を構成する際、Ｃ０ＮＴマスクから品種毎に変えると
、第７図に示すように未使用のＮＰＮトランジスタ上を
Ｖｃｃ電源強化ｖＡ３ＧやＧＮＤ電源強化線３７が通る
ことができる。あるいは、第８図に示すように未使用の
ＮＰＮＩ−ランジスタ上を論理回路構成のための内部配
線群３８が通ることができる。つまり、未使用の素子上
を有効に利用してチップ面積の増大を防いでいる。 また、第４図の実施例ではＮ Ｐ Ｎ ）ランジスタ二
個に対して二個直列に接ながったＰＭＯ５，ＮＭＯＳト
ランジスタのペアを設けているが、三個あるいは（１４
） 四個直列に接ながっていても良い。また、ＰＭＯ５とＮ
ＨＯ２の一個の１ペアでも良い。 〔発明の効果〕 本発明によれば、バイポーラ・ＣＭＯ５複合論理回路を
半導体基板に各素子の性能を充分に引き出し、寄生素子
の効果を押え、更に、面積の無駄を省いて実装できるの
で、高速で低消費電力、高集積、高信頼度のバイポーラ
・ＣＭＯ５複合のＬＳＩを実現できる。
変化するＮ Ｐ Ｎ ｌ−ランジスタ２１のコレクタ２
８とはＡＬＩ配線２９，３０、及び（１０） Ａ Ｌ ２配線３４とそれらを接続するＴＨによって接
続されている。このように大きな電流の流れる所は金属
配線にすることによって配線抵抗を減らしてスピードが
低下するのを防いでいる。 ＭＯＳトランジスタ１４，１５，１７．１８のドレイン
あるいはソース上にはＣ０ＮＴをできるだけ多くとって
いる。これはＭＯＳのシート抵抗やコンタクト抵抗を低
減し、ＭＯＳの性能を充分に引き出してスピードの向上
を図る。 ＮＰＮＩ−ランジスタ２０のベース３０はＡＬＬ配線３
１によって抵抗１６やＰＭＯＳトランジスタ１４．１５
と接続され、ＮＰＮトランジスタ２１のベース３２はＡ
ＬＩ配線３３によって抵抗１９やＮＨＯ２トランジスタ
】８に接続されている。ベース電流の流れる配線はベー
ス電流の約ｈＦＥ倍のエミッタ電流の流れる配線より細
くて良い。 ＮＰＮトランジスタ２０と２１は形が異なる。 これは面積が最小になるように、あるいは、論理ゲート
の結線が容易なようにあるいは、トランジスタの寄生抵
抗が小さくなるように、コレクタ（１１） ２５と２８を配置しているためである。 ゲート電極１．１．１２は入力となり、図面の上方から
でも下方からでも入力可能なようになっている。これに
よって多数の論理ゲーｌ〜を結線するときに、その自由
度を増すことができる。。 また、その入力位［１１，１２及び出力位置１３が、第
２図のＸ方向を走るＡＩ、２配線の配線ピッチ上にある
。これは自１？ｌ＋設計（ＤｅｓｊｇｎＡｕｔｏｍａｈ
ｊｏｎ 、 ＤＡ ）できるようにするためである。 第２図のパターンは二人力ＮＡＮＤ回路を示すがＣ０Ｎ
Ｔ、Ａ Ｌ ］、 、 Ｔ Ｉ−ｒ 、 Ａ Ｌ ２０
）各マスクを変更することによって、他の論理回路を構
成することができる。即ち、第２図のパターンから上記
の４パターンを除いた拡散工程までのパターン（第４図
）をゲートアレイの基本セルとして用いることができる
。 第４図の基本セルを用いて第５図の２人力ＮＯＲ回路を
構成したものを第６図に示す。第５図の二人力ＮＯＲ回
路は発明者らが先に出願した（１２） （特願昭５７−１１９８１５ 、特願昭５７−１８８９
４２）バイポーラ・ＣにＯ３複合論理回路である。構成
及び動作は先願を参照されたい。第６図において、第２
図と異なる点は単に二人力ＮＡＮＤから二人力ＮＯＲに
回路構成が変わったので、それにつれて配線系統の結線
が変わったのみである。二人カＮＡＮＤ回路を構成して
いる第２図の場合もそうであったが、出力部１３ （７
） Ａ Ｌ ２配ｔｌＡ ３４１：Ｊ： ’！ 方向ｔ
’ 走ルＡ Ｉ−２配線の配線ピッチ上にある。これは
自動設計における制限事項をなくして、自動配線の未配
線本数を減らす効果がある。また、第６図、第２図とも
、Ｖｃｃ電源線１０はコレクタがＶｃｃに固定されるＮ
ＰＮトランジスタ２ｏのコレクタ２５上を通り、ＧＮＤ
電源線３５はコレクタの電位が回路動作によって変化す
るＮＰＮトランジスタ２】のエミッタ３６上を通る。こ
のことによって、ＭＯｓトランジスタのドレイン、ソー
ス上に信号用のＣ０ＮＴを充分な数だけ設置できるので
、Ｍｏｓトランジスタの電流特性をフルに発揮でき、高
速化の効果がある。 （１３） 第４図から明らかなように、ゲート電極１１゜１２の一
ヶ所以」二にＡＬＩとのコンタクトが可能なようにふく
らみ（一般にドック ボーンと言う）を設けられる。こ
のことによって、この基本セルをＸ方向に並べて複雑な
論理回路、例えば、フリップフロップ・やカウンタを構
成する際に、その構成を容易にしている。従って、ゲー
トアレイ利用者に豊富な回路種を提供できる。 また、第４図の基本セルをＸ方向に並べて複雑な論理回
路を構成する際、Ｃ０ＮＴマスクから品種毎に変えると
、第７図に示すように未使用のＮＰＮトランジスタ上を
Ｖｃｃ電源強化ｖＡ３ＧやＧＮＤ電源強化線３７が通る
ことができる。あるいは、第８図に示すように未使用の
ＮＰＮＩ−ランジスタ上を論理回路構成のための内部配
線群３８が通ることができる。つまり、未使用の素子上
を有効に利用してチップ面積の増大を防いでいる。 また、第４図の実施例ではＮ Ｐ Ｎ ）ランジスタ二
個に対して二個直列に接ながったＰＭＯ５，ＮＭＯＳト
ランジスタのペアを設けているが、三個あるいは（１４
） 四個直列に接ながっていても良い。また、ＰＭＯ５とＮ
ＨＯ２の一個の１ペアでも良い。 〔発明の効果〕 本発明によれば、バイポーラ・ＣＭＯ５複合論理回路を
半導体基板に各素子の性能を充分に引き出し、寄生素子
の効果を押え、更に、面積の無駄を省いて実装できるの
で、高速で低消費電力、高集積、高信頼度のバイポーラ
・ＣＭＯ５複合のＬＳＩを実現できる。
第１図はバイポーラ・ＣＭＯ３複合の二人力ＮＡＮｒ）
回路図、第２図は本発明の一実施例の二人力ＮＡＮＤ回
路のレイアウトパターン、第３図は第２図の縦構造図、
第４図は第２図から配線パターンを除いた基本セル図、
第５図はバイポーラ・ＣＭ ＯＳ複合の二人力ＮＯＲ回
路図、第６図は二人力ＮＯＲ回路のレイアウトパターン
、第７図は本発明の一実施例の電源補強パターン図、第
８図は本発明の一実施例の素子上内部配線図である。 ２０．２１・・・ＮＰＮトランジスタ、２２，２４゜（
１５） ２６・・・Ｎウェル、１４．１５・・・ＰＭＯ３）−ラ
ンジスタ、１７．１８・・・ＮＨＯ２Ｉ−ランジスタ、
１１，１．２・・・ゲート％極。 代理人 弁理二１ 高橋明夫 （１６） 弔な図 特開昭（ｌｉｄ−１６５７５１（７）
回路図、第２図は本発明の一実施例の二人力ＮＡＮＤ回
路のレイアウトパターン、第３図は第２図の縦構造図、
第４図は第２図から配線パターンを除いた基本セル図、
第５図はバイポーラ・ＣＭ ＯＳ複合の二人力ＮＯＲ回
路図、第６図は二人力ＮＯＲ回路のレイアウトパターン
、第７図は本発明の一実施例の電源補強パターン図、第
８図は本発明の一実施例の素子上内部配線図である。 ２０．２１・・・ＮＰＮトランジスタ、２２，２４゜（
１５） ２６・・・Ｎウェル、１４．１５・・・ＰＭＯ３）−ラ
ンジスタ、１７．１８・・・ＮＨＯ２Ｉ−ランジスタ、
１１，１．２・・・ゲート％極。 代理人 弁理二１ 高橋明夫 （１６） 弔な図 特開昭（ｌｉｄ−１６５７５１（７）
Claims (1)
- 【特許請求の範囲】 １、半導体集積回路装置を構成する各種論理ゲートセル
が、論理ゲートの出力段を構成するバイポーラ１〜ラン
ジスタと、このバイポーラ１−ランジスタを駆動し論理
を採るＣＭＯ３＋−ランジスタとから成る半導体集積回
路装置において、 コレクタが半導体基板の最高電位に固定されるＮＰＮト
ランジスタとＰＭＯ３Ｉ−ランジスタとを半導体Ｐ基板
上に設けた異なるＮウェル内に配置し、前記どちらかの
Ｎウェルと、前記コレクタの電位が回路動作によって変
化する前記Ｎ Ｐ Ｎ ）ランジスタを含む前！ｉｌ！
Ｎウェルとの間にＮ１．ｌＯＳトランジスタを配置した
ことを特徴とする半導体集積回路装置。 ２、特許請求の範囲第１項において、 前記コレクタが前記半導体基板の最高電位に固定される
前記Ｎ Ｐ Ｎ Ｉ−ランジスタの配置される前記Ｎウ
ェルと、前記コレクタが前記半導体基板の（１） 最高電位に固定される別の前記ＮＰＮトランジスタの配
置される前記Ｎウェルとを分前したことを特徴どする半
導体集積回路装置。 ３、特許請求の範囲第２項において、 前記Ｎウェル同士の間隔を電源電圧値に近い電位差が印
加される前記Ｎウェル同士の間隔以下にしたこと咎特徴
とする半導体集積回路装置。 ４、特許請求の範囲第１項において、 前記コレクタが前記半導体基板の最高電位に固定される
前記Ｎ Ｐ Ｎ ｌ−ランジスタの配置さ九る前記Ｎウ
ェルと前記ＰＭＯ５の配置される前記Ｎウェルとの間隔
を電源電圧値に近い電位差が印加される前ｉ８Ｎウェル
同士の間隔以下にしたことを特徴とする半導体集積回路
装置。 ５、特許請求の範囲第１項において。 前記コレクタが前記半導体基板の最高電位に固定される
前記ＮＰＮトランジスタのエミッタと、前記コレクタの
電位が回路動作によって変化する前記ＮＰＮトランジス
タのコレクタとが金属配線で接続されていることを特徴
とする半導体集積口（２） 路装置。 ６．特許請求の範囲第１項において、 前記ＭＯＳトランジスタのドレインあるいはソース上の
１層目のＡＬとのコンタクトを設置プたことを特徴とす
る半導体集積回路装置。 ７、特許請求の範囲第１項において、 前記ＮＰＮＩ−ランジスタのべ・−スに結ばれる配線は
プロセスの可能な最小幅にし、前記エミッタに結ばれる
配線は太くすることを特徴とする半導体集積回路装置。 ８、特許請求の範囲第１項において、 前記ＮＰＮトランジスタのコレクタの位置仁論理ゲート
セルの面積が最小になるよう１Ｊ、あるいは論理ゲート
の結線が容量なように１，４７するい番よ、前記トラン
ジスタの寄生抵抗が小さくなるように配置したことを特
徴とする半導体集積回路装置。 ９、特許請求の範囲第１項においで、 前記ＣＭＯＳトランジスタへの人力として前記ｒＭＯ５
側からでも前記ＮＨＯ２側からでも人力１丁能なように
構成されたことを特徴とする半導体集積回路装置。 （３） １０、特許請求の範囲第１項において、前記ＣＭＯＳト
ランジスタへの入力及び前記コレクタの電位が回路動作
によって変化する前記ＮＰＮトランジスタの前記コレク
タの出力が配線格子上にあることを特徴とする半導体集
積回路装置。 １１、特許請求の範囲第１項において、配線工程の変化
のみで所望のＬＳＩを実現するゲートア！ノイＬＳＩで
あることを特徴とする半導体集積回路装置。 １２、特許請求の範囲第１項または第１１項において、 前記ＭＯＳトランジスタのゲート電極にＡＬとのコンタ
クトが可能な箇所を設けたことを特徴とする半導体集積
回路装置。 １３、特許請求の範囲第１１項において、１層目のＡＬ
と下層との接続を決めるＣ０ＮＴマスク、１層目のＡＬ
マスク、１層目のＡＬと２層目のＡ Ｌとの接続を決め
るＴＨマスク、及び２層目のＡＬマスクを開発品種毎に
変えることを特徴とする半導体集積回路装置。 （４） １４、特許請求の範囲第１１項において、論理ゲートセ
ル中に前ＥＮＰＮトランジスタが２個、前記ＰＭＯ５と
前記ＮＭＯ５の対が１個ないし４側設ｊすられているこ
とを特徴とする半４体集積回路装置。 １５、特許請求の範囲第１１項において、最高電位電源
線は、前記コレクタが前記半導体基板の最高電位に固定
される前記ＮＰＮトランジスタの前記コレクタ上を通り
、最低電位電源線は、前記コレクタの電位が回路動作に
よって変化する前記ＮＰＮトランジスタのエミッタ上を
通ることを特徴とする半導体集積回路装置。 １６、特許請求の範囲第１１項において、前記論理ゲー
トを構成する際、２層目のＡＬ配線を用いる時に、その
配線を２層目のＡＴ−の配線格子にのせることを特徴と
する半導体集積回路装置。 １７、特許請求の範囲第１１項において、前記論理ゲー
ト詮構成した後の１層目のＡ Ｌ配線スペースを最高電
位電源線あるいは最低電位量（５） 源線の補強に用いることを特徴とする半導体集積回路装
置。 １８、特許請求の範囲第１１項において、未使用の前記
バイポーラトランジスタ上を、前記論理ゲート構成用の
内部配線チャネルとしたことを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59019953A JPH0691197B2 (ja) | 1984-02-08 | 1984-02-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59019953A JPH0691197B2 (ja) | 1984-02-08 | 1984-02-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60165751A true JPS60165751A (ja) | 1985-08-28 |
| JPH0691197B2 JPH0691197B2 (ja) | 1994-11-14 |
Family
ID=12013562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59019953A Expired - Lifetime JPH0691197B2 (ja) | 1984-02-08 | 1984-02-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691197B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS64815A (en) * | 1987-03-16 | 1989-01-05 | Internatl Business Mach Corp <Ibm> | Bifet logic circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775453A (en) * | 1980-10-29 | 1982-05-12 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
-
1984
- 1984-02-08 JP JP59019953A patent/JPH0691197B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775453A (en) * | 1980-10-29 | 1982-05-12 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS64815A (en) * | 1987-03-16 | 1989-01-05 | Internatl Business Mach Corp <Ibm> | Bifet logic circuit |
| JP2549141B2 (ja) * | 1987-03-16 | 1996-10-30 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | Ｂｉｆｅｔ論理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0691197B2 (ja) | 1994-11-14 |
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