JPS61218159A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS61218159A
JPS61218159A JP60058325A JP5832585A JPS61218159A JP S61218159 A JPS61218159 A JP S61218159A JP 60058325 A JP60058325 A JP 60058325A JP 5832585 A JP5832585 A JP 5832585A JP S61218159 A JPS61218159 A JP S61218159A
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伸二 中里
Hideaki Uchida
英明 内田
Nobuo Tanba
丹場　展雄
Nobuyuki Goto
後藤　展行
Kazunori Onozawa
和徳 小野沢
Atsushi Hiraishi
厚 平石
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体集積回路装置の高集積化に関する。
［背景技術］ サイエンスフォーラム社発行「超ＬＳＩデバイスハンド
ブック」　（発行日　昭和５８年１１月２８日）３０５
頁〜３１３頁にも示されるように、ＶＬＳ　Ｉメモリの
開発が進められている。
スタティックＲＡＭ　（ランダムアクセスメモリ）等の
記憶装置の大容量化、高速化が進められ、例えばスタテ
ィックＲＡＭは０ＭＯ８を用いた６４にビットの大容量
製品の時代を迎えた。
半導体記憶装置（以下半導体メモリという）の記憶容量
の大容量化（特に６４にビット以上）に伴って、半導体
チップ面積も増大し、ＲＡＭのアドレス回路の信号線は
大面積の半導体チップ上で長距離にわたり配置される。
これにともないアドレス回路の信号線の等偏分布抵抗も
大きくなる。
また、微細化のためにホトリソグラフィー技術を改良す
ることによってアドレス回路の信号線の配線が２μｍ以
下となると、信号線の等偏分布抵抗も一層大きくなる。
また、大容量化に伴って各回路のファンアウトも大きく
なるので、次段ＭＯ８のゲート容量による負荷容量も大
きくなる。従って、２μｍのホトリソグラフィー技術を
用いアドレス回路の全てが０ＭＯ８によって構成された
６４にビットＭＯ８ＲＡＭにおいては、アドレスのアク
セスタイムは３０ｎｓｅｃが限界と思われる。
そこで本出願人等は１本発明前にアクセスタイムをさら
に高速化する技術として、バイポーラトランジスタと、
ＣＭＯ５とを混在させた記憶装置技術（以下Ｂｉ−ＣＭ
Ｏ８技術と称す）を開発した。
その概要を簡単に述べると以下のようなものである。
すなわち半導体メモリ内のアドレス回路、タイミング回
路などにおいて、長距離の信号線に寄生する容量を充電
および放電する出力トランジスタ及びファンアウトの大
きな出力トランジスタはバイポーラトランジスタにより
構成され、論理処理、例えば反転、非反転、ＮＡＮＤ、
ＮＯＲ等を行なう論理回路は０Ｍ０３回路より構成され
ている。
ＣＭＯ８回路によって構成された論理回路は低消費電力
であり、この論理回路の出力信号は、低出力インピーダ
ンスのバイポーラ出力トランジスタを介して長距離の信
号線に伝達される。低出力インピーダンスであるバイポ
ーラ出力トランジスタを用いて出力信号を信号線に伝え
るようにしたことにより、信号線の浮遊容量に対する信
号伝播遅延時間の依存性を小さくすることができるとい
う作用によって低消費電力で高速度の半導体メモリを得
るというものである。
上記Ｂ　ｉ−０ＭＯ３技術に係るスタティックＲＡＭに
おいては１本発明者らの開発による第６図に示されるよ
うな準ＣＭＯＳインバータが、デコーダやワード線選択
駆動回路（ワード・ドライバ）を構成するゲート回路と
して使用されている。
準ＣＭＯＳインバータは、ＭＩＳＦＥＴ　（絶縁ゲート
型電界効果トランジスタ）Ｍｌ、Ｍ２による純ＣＭＯＳ
インバータとＭＩ　ＳＦＥＴＭ３．Ｍ４およびこれらに
よって駆動される一対のバイポーラ出力トランジスタ’
ｒ、、’ｒ２からなるトーテムポール型の出力段とによ
って構成されている。
この準ＣＭＯＳインバータは、出力トランジスタが低出
力インピーダンスのバイポーラトランジスタＴ１．Ｔ２
であるため、デコーダの信号線やワード線の負荷容量を
高速で充放電できることにより、信号の伝播遅延時間を
極めて小さくできる。
デコーダ等においては、上記のような準ＣＭＯＳインバ
ータがワード線の数だけ並んで形成される。そこで、上
記準ＣＭＯＳインバータ内の出力トランジスタＴ１に着
目してみると、そのコレクタ端子には電源電圧Ｖｃｃが
印加される。そのため、ワード・ドライバのように上記
準ＣＭＯＳインバータを複数個数べて形成する場合、そ
のうち出力トランジスタＴ１については、例えば第５図
に示すように、それらを同一のＮ＋埋込層の上に形成し
てコレクタを共通化することによって、集積度を高める
ことができると考えられる。
本発明者らの開発したプロセス技術を用いれば、その構
造は次の様になる。Ｐ型車結晶シリコン基板のような半
導体基板ｌの主面に選択的にナイトライド膜を形成し、
これをマスクとしてＮ型不純物を基板１に導入し、Ｎ＋
埋込層２ａを形成する。
熱酸化を行ないＮ＋埋込層２ａ上に酸化膜を成長させた
後、ナイトライド膜を除去し、上記酸化膜をマスクとし
てＰ型不純物を導入しＮ＋埋込層２ａに対してセルファ
ラインでＰ十埋込層２ｂを形成する。その上にＮ−型エ
ピタキシャル層を成長させて、よ起部埋込層２ａ、２ｂ
と同様な方法により、Ｎ型ウェル３及びＰ型ウェル８を
形成する。
このＮ型ウェル３内にバイポーラトランジスタのベース
領域４．エミッタ領域５又はＰチャンネル型ＭＯ３ＦＥ
Ｔのソース、ドレイン領域が形成される。一方、Ｐ型ウ
ェル８内にはＮチャンネル型ＭＯ８ＦＥＴのソース領域
９ａ、ドレイン領域９ｂが形成される。
注目すべき点は、Ｐ、Ｎ両つェルとその上に形成さ′れ
たＰ、Ｎ両埋込層を有しているため、それ自体でアイソ
レーションが行なわれていること、及び上記４つの層を
形成するのに１枚のマスクしか用いない等のすぐれた特
徴を有していることである。さらに、Ｐ、Ｎ両埋込層が
あるため、寄生ＰＮＰ、ＮＰＮトランジスタのベース濃
度が高く０ＭＯ８特有のラッチアップが発生しないよう
になっていることである。
上記デバイスの構造で、ワード・ドライバに使用される
準ＣＭＯＳインバータを形成するのであるが、複数のコ
レクタ接地型の出力トランジスタＴ１の高集積化のため
に、同一のＮ型ウェル３内にＰ型ベース領域４とＮ型エ
ミッタ領域５を複数個形成し、また上記Ｎ型ウェル３に
はＮ＋埋込層２ａに達するようなＮ型のコレクタ引上げ
口６を１つだけ形成する。７は半導体基板１の主面に形
成された各素子間の分離用選択酸化膜（ＬＯＧＯ８）で
ある、１０は上記ＭＩＳＦＥＴのゲート電極、１１は眉
間絶縁膜、１２はチャンネルストッパ層である。
上記構造のバイポーラ・トランジスタにおいては、共通
のコレクタ領域たるＮ＋埋込層２ａに対して、一つだけ
しかコレクタ引上げ口６が設けられていない。そのため
、アドレス信号により複数のワード線の中から１つのワ
ード線が選択されて。
対応するワードドライバの出力トランジスタＴ１のベー
スにハイレベルの信号が印加されて、コレクタ電流によ
り、ワード線がハイレベルとなる。
この出力トランジスタが、電源電圧Ｖｃｃが印加される
コレクタ引上げ口６から最も離れたトランジスタＴ１′
である場合に、このトランジスタＴ、′のベース端子に
のみハイレベルの電圧（Ｖｃｃ）が印加されてコレクタ
電流が流されたとき、Ｎ＋埋込層２ａの持つ拡散抵抗Ｒ
ｃｓによって、Ｎ＋埋込層２ａの電位が局部的に降下す
る。これによって、Ｐ型ベース領域４とＮ＋埋込層２ａ
およびＰ型半導体塞板ｌとの間に存在する寄生のＰＮＰ
トランジスタスタが導通されて、基板の電位が浮き上が
るおそれがある。その結果、第５図に示すように、この
トランジスタの近傍に設けられている例えばＮチャンネ
ル形Ｍ　Ｉ　Ｓ　ＦＥＴのソース領域（９ａ）とＰウェ
ル領域８と上記Ｎ＋埋込層２ａおよび半導体基板１との
間に存在する寄生のサイリスタが導通されて、ラッチア
ップ現象が生じるという不都合があることが本発明者に
よって明らかにされた。
さらに、特徴的なことは、１つの準ＣＭＯＳインバータ
のような基本ゲート回路内のコレクタ接地バイポーラ出
力トランジスタＴ１とソースが接地となるＮＭ　Ｉ　Ｓ
　Ｆ　Ｅ　’ＩＩ”　Ｍ２　、　Ｍ４との間で起きる特
殊なラッチアップ現象である。
上記の様な基本ゲート回路内のラッチアップ現象を防止
し、信頼性を向上するためには、コレクタ接地型トラン
ジスタは各々個別の埋込層に形成する必要があるので、
その占有面積（レイアウト面積）は縮小できない。高集
積化された半導体メモリ装置、ゲートアレイ等には、同
種の基本ゲート回路や基本セルが反復して使用されるた
め、それらの占有面積を縮小できなければ、全体のチッ
プ面積が増加してしまうという不都合も生じてしまうこ
とがわかった。
［発明の目的］ この発明の目的は、複数のコレクタ接地型トランジスタ
の高集積化を保ちつつ半導体集積回路装置の信頼性を向
上できる半導体技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては１本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
同一の埋込層の上に複数個のコレクタ接地型バイポーラ
・トランジスタを形成して高集積化する際に、共通の埋
込層に達するコレクタ引上げ口を少なくともそれらのト
ランジスタの中央に一つさらに望ましくは各トランジス
タ（ベース領域）間にそれぞれ設は高集積化を計る。
上記のようにコレクタ引上げ口を設けたことによりコレ
クタ抵抗を下げることができ、それらの高集積化された
トランジスタのうち−にのみコレクタ電流が流されたと
しても、埋込層の電位が局部的に大きく低下しないよう
にして、寄生トランジスタによる半導体基板の電位の浮
き上がりを防止し、ラッチアップ強度を高くするという
上記目的を達成するものである。
以下この発明を実施例とともに詳細に説明する。
［実施例］ 本発明の詳細な説明に先立ち１本発明の特徴を簡単に説
明する。
複数のコレクタ接地型のバイポーラトランジスタを同一
の埋込層上に高集積化して形成する場合。
上記埋込層上に形成した各トランジスタのベース領域間
に、埋込層に達するように各々コレクタ引出し口を設け
る様にする。
このコレクタ引出し口は、埋込層に寄生するシリーズ抵
抗（拡散抵抗）Ｒｃｓを低減するように働き、それらの
トランジスタの内一つのトランジスタが動作状態になっ
ても、埋込層の電位が局部的に低下せず、そのトランジ
スタのベースとコレクタが逆バイアス状態とならないの
で、基板の電位の浮上がりゃそれに起因するラッチアッ
プ現象が発生せず信頼性を向上する。
実際には、第１図（Ａ）、（Ｂ）、第２図（Ａ）。
（Ｂ）、（Ｃ）に示されるような構造となり、各ベース
領域４間に複数のコレクタ引出し口６が設けられる。
この構造においては、従来必要であった各トランジスタ
のベース領域間の素子分離用酸化膜７が不必要となり、
その部分にコレクタ引出し口を設けられるため、従来と
同程度、あるいはそれ以上に高集積化してそのトランジ
スタを形成できる利点がある。また、ＮＭＩＳＦＥＴと
バイポーラのラッチアップを考慮せずにレイアウトでき
るので。
レイアウト設計が簡単にできる。
しかも、上記の様にコレクタ劣化し口を形成することに
より、コレクタ接地型トランジスタを有するゲート回路
（基本セル）自体のチップにしめる占有面積を減少させ
ることができ、半導体メモリ装置の如く、同種のゲート
回路が多数個使用される半導体集積回路のチップ面積を
少なくできる。
さらにまた、第５図に示される様に、１つの基本セル内
に複数のバイポーラトランジスタやバイポーラトランジ
スタの電極を短絡させて形成されたダイオード等がある
場合に、ラッチアップに関係しないバイポーラトランジ
スタやダイオードであっても本発明のコレクタ引出し目
構造にすれば。
基本セルの占有面積がさらに低減できる。
以下１本発明者らが開発したＢ　１−ＣＭＯＳスタティ
ックＲＡＭのレイアウトを説明しながら、図面を用いて
本発明の実施例を詳細に説明する。
第３図には、本発明をＢ１−ＣＭＯＳ型のスタティック
ＲＡＭに適用した場合のチップ全体のレイアウトの一実
施例が示されている。図中鎖線Ａで囲まれた各回路ブロ
ックは、半導体集積回路技術によって単結晶シリコン基
板のような一個の半導体チップ上において形成される。
本実施例のスタティックＲＡＭは、メモリアレイ部が４
つのメモリマットＭ−ＭＡＴＩ〜Ｍ−ＭＡＴ４に分割さ
れ、各メモリマットＭ−ＭＡＴ　１〜Ｍ−ＭＡＴ４内に
は、公知の高抵抗負荷形のメ。
モリセルが例えば１２８行×１２８列のようなマトリッ
クス状に配設されている。
上記メモリマットＭ−ＭＡＴ１とＭ−ＭＡＴ２との間お
よびメモリマットＭ−ＭＡＴ３とＭ−ＭＡＴ４との間に
は、両側にワード線選択駆動回路Ｘ−ＤＲＩとＸ−ＤＲ
２とを有するＸデコーダＸ−ＤＥＣｌと、両側にワード
線選択駆動回路Ｘ−ＤＲ３とＸ−ＤＲ４を有するＸデコ
ーダＸ、−ＤＥＣ２とがそれぞれ配設されている。
また、各メモリマットＭ−ＭＡＴＩ〜Ｍ−ＭＡＴ４の一
１１１ｊｌ（図では下側）には、各マット内に配設され
たデータ線対を、コモンデータ線対に接続させるための
カラムスイッチ群Ｙ−３ＷＩ〜Ｙ　−５Ｗ４と、これら
のカラムスイッチ群内のアドレス信号Ａ７〜Ａｚｇに対
応する一対のカラムスイッチを選択的にオン状態にさせ
るＹデコーダＹ−ＤＥＣＩ〜Ｙ−ＤＥＣ４およびセンス
アンプ、書込みドライバ列ＳＡ、ＷＤＩ−５Ａ、ＷＤ４
が配設されている。
さ′らに、上記メモリマットＭ−ＭＡＴ　１−Ｍ−ＭＡ
Ｔ４の両側方には、外部から供給されるアドレス信号Ａ
Ｏ〜Ａｔｇに基づいて、上記ＸデコーダＸ−ＤＥＣＩ、
Ｘ−ＤＥＣ４やＹデコーダＹ−ＤＥＣＩ〜Ｙ−ＤＥＣ４
に対する内部アドレス信号を形成するＸアドレスバラフ
ッ回路Ｘ−ＡＤＢｌ、Ｘ−ＡＤＢ２およびＹアドレスバ
ラフッ回路Ｙ−ＡＤＢ　１　、Ｙ−ＡＤＢ　２が配設さ
れている。
アドレスバッファ回路Ｘ−ＡＤＢ　１〜Ｙ−ＡＤＢ２は
、特に制限されないが、それぞれプリデコード機能をも
有している。
上記Ｙアドレスバッファ回路Ｙ−ＡＤＢ　２の下方には
、入力バッファ回路ＤＩＲと出力バッファ・、回路ＤＯ
Ｂおよび外部から供給される制御信号Ｃ８やＷＥに基づ
いて適当な内部制御信号を形成するタイミング発生回路
ＴＧＩ、ＴＧ２等が配設されている。
そして、この実施例では、第１図に示すごとく。
半導体チップＡの左右両側縁に沿って、アドレス信号Ａ
０〜Ａ１６や制御信号Ｃ３，ＷＥおよび回路の電源電圧
Ｖｃｃおよび接地電位ＧＮＤが印加されるパッドＰ１〜
Ｐ２４が、ピン配置に対応した所定の順序で配列、形成
されている。しかも、この実施例では、上記パッドＰ１
〜Ｐ２４のうち、電源電圧ｖＣＣに対応するパッドと接
地電位ＧＮＤに対応するパッドがそれぞれ２つずつ形成
され。
そこに印加された電圧が電源電圧Ｖｃｃ１とＶｃｃ２お
よび接地電位ＧＮＤ、、ＧＮＤ２としてチップ内部に供
給されるようにされている。
また、特に制限されないが、上記パッドＰ、〜Ｐ２４の
うちＰＩ３の両側方（図では上下）には、データ出力バ
ッファ回路ＤＯＢの最終段のブツシュ・プル型出力段を
構成する比較的サイズの大きなＰチャンネル型ＭＩＳＦ
ＥＴＴ５９とＮチャンネル型Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　
Ｔ　ａ　ｏとが配設されている。
そして、上記パッドＰ、フに印加された接地電位Ｇ　Ｎ
　Ｄ　２が、配線し１によって上記Ｍ　Ｉ　Ｓ　ＦＥＴ
Ｔ’ｇｏにのみ供給され、またパッドＰｓに印加された
電源電圧Ｖｃｃ２が、半導体チップＡの周縁のパッドＰ
、〜Ｐ２４よりも外側の縁部に沿って形成された電源ラ
インＬ２によって、上記ＭＩＳＦＥＴＴ、ｇにのみ供給
されるようにされている。
一方、パッドＰ６およびＰＩ３に印加された電源電圧Ｖ
ｃｃ１と接地電位Ｇ　Ｎ　Ｄ　ｓは、チップ縁部の上記
パッドＰ１〜Ｐ２４および上記電源ラインＬ２よりも内
側の位置に形成された電源ラインＬ３、Ｂ４によって、
前記アドレスバッファＸ−ＡＤＢ　１　、ＡＤＢ２．Ｙ
−ＡＤＢ　１　、Ｙ−ＡＤＢ２やデコーダＸ−ＤＥＣＩ
、Ｘ−ＤＥＣ２，Ｙ−ＤＥＣＩ−Ｙ−ＤＥＣ４等、上記
出力バッファ回路ＤＯＢの最終段（ＭＩＳＦＥＴＴ６９
．Ｔｅａ）以外の回路に供給されるようにされている。
第１図（Ａ）には、上記デコーダＸ−ＤＥＣ１〜Ｙ−Ｄ
ＥＣ４やワード線選択駆動回路Ｘ−ＤＲ１〜Ｘ−ＤＲ４
に使用される第６図に示すような準ＣＭＯＳインバータ
内のバイポーラ出力トランジスタＴ１のデバイス構造の
一実施例が示されている。この実施例では、複数個の準
ＣＭＯＳインバータを並べて高集積化して形成する場合
に、同一の電源電圧Ｖｃｃがコレクタ端子に印加される
コレクタ接地出力トランジスタＴ１．、Ｔ１□、Ｔ、３
を複数個同一のＮ＋埋込層２ａ上のＮ型ウェル層３内に
形成するとともに、各トランジスタのベース領域４，４
間にそれぞれＮ＋埋込７ｆＪ　２　ａに達するようなコ
レクタ引上げ口となるＮ型半導体領域６を形成するもの
である。第１図（Ｂ）には。
その場合の平面的なレイアウトが示されている。
これによって、同一のＮ＋埋込層２ａ上に複数個の出力
トランジスタＴ１．、Ｔ、　２．’ｒ、３を形成しても
、コレクタ引上げ口となるＮ型半導体領域６の拡散抵抗
ＲｃｓはＮ＋埋込層２ａの拡散抵抗Ｒｃｓよりも小さい
ので、Ｎ＋埋込層２ａ上のいずれか一つのトランジスタ
にのみコレクタ電流が流されたときにも、Ｎ＋埋込層２
ａの電位が局部的に大きく下がってしまうことがない。
その結果、Ｖｃｃレベルの入力電圧が印加されたＰ型ベ
ース領域４とＮ＋埋込層２ａとの間のＰＮ接合が順方向
にバイアスされて、基板１との間に存在する寄生のＰＮ
Ｐトランジスタが導通状態にされるおそれがない、これ
によって、第７図に示したような構造のトランジスタを
有するＢ１−ＣＭＯＳスタティックＲＡＭに比べてラッ
チアップが起きにくくなるという利点がある。
また、ラッチアップの発生を防止するためだけなら、別
々のＮ＋埋込層（２ａ）上に各々のトランジスタを形成
すればよい。しかし、このように各トランジスタを別々
のＮ＋埋込層上に形成すると、第３図（Ａ）において斜
線Ｅで示すような箇所に分離用の選択酸化膜（７）が必
要で、かつその下にチャンネルストッパ層を形成する必
要がある。そのため２回路全体の占有面積が大きくなり
、高集積化でない。さらに、ワードドライバ部分におい
ては、メモリセルの巾しかレイアウト面積がないため、
レイアウトが困難になってくる。
しかしながら、上記実施例では、複数個のコレクタ引上
げ口６が必要であるものの、同−Ｎ＋埋込層上に複数個
のトランジスタを形成しているので、別々のＮ＋埋込層
上に形成する場合に比べて集積度が高くでき、回路全体
の占有面積もあまり増大しない。
しかも、第７図の構造では１分離用選択酸化膜７が形成
されていた部分（ベース領域４，４の間）に、選択酸化
［７を形成しないで、代わりに第１図（Ａ）のようにそ
こにコレクタ引上げ口６を形成するので、第７図の構造
のトランジスタを用いた回路に比べて占有面積が縮小で
きる。
さらに、第２図（Ａ）に示すものと同じレイアウトをと
り、かつこのトランジスタを同一のＮ＋埋込層上に形成
して、斜線Ｅで示す部分に、各々のコレクタ引上げ口６
ａ、６ｂとは別個の共通のコレクタ引上げ口６ｃを形成
してやることによって高集積化できる。注目すべきは、
埋込層分離型のトランジスタと同程度の占有面積である
としても、コレクタ抵抗Ｒｃｓの値を比較すると、第２
図（Ａ）では共通コレクタ引出し口６ｃがあるため、コ
レクタ抵抗Ｒｃｓを大幅に引き下げてやることができる
。
第３図ＣＢ）は、第３図（Ａ）のｍｂ−ｍｂ’に沿う断
面図である。
第３図（Ｃ）は、他の一実施例を示す。この実施例は、
トランジスタＴ、、、Ｔ１２のベース領域４，４の間に
１つだけコレクタ引上し口６が設けられたもので、高集
積化には優れている。
注目すべきは、上記如き構造とすれば、トランジスタＴ
１１．Ｔ、　２のレイアウト面積の低減が可能となり高
集積化できるとともに、ラッチアップ耐量の高いレイア
ウトが可能となる６特に、ワード線ドライバＸ　　ＤＲ
Ｉ　、　Ｘ−ＤＲ２、Ｘ　　ＤＲ３，Ｘ　　Ｄ　Ｒ４部
分は、ワード線の数だけ第６図の準ＣＭＯＳインバータ
が配置されるが、各準ＣＭＯＳインバータのレイアウト
面積は、メモリセルの巾により制限されているので、高
集積化が可能な、しかもラッチアップが起こりにくい準
ＣＭＯＳインバータのレイアウトが必要となってくる。
しかし、出力トランジスタＴ１１　ｔ　Ｔ１２を第２図
（Ａ）、（Ｃ）の如きレイアウトとすればメモリセルの
巾に出力トランジスタＴ、１．Ｔ□２をレイアウトする
ことが可能となる。実際のレイアウト図を第２図（Ｄ）
に示す。このように２つの準ＣＭＯＳインバータＩＮＶ
１　、ＩＮＶ２を単位として配置され、コレクタ接地ト
ランジスタＴ１１＋Ｔ１２は、第２図（Ｃ）の形でコレ
クタ引出し口６を高集積化する。Ｍｌ　１　、　Ｍｌ　
２は、ＰＭＩ　５ＦＥＴＩ　Ｍ２１ｒ　Ｍ２□は、第６
図のＮＭＩＳＦＥＴＭｚに対応するＮＭＩＳＦＥＴ、Ｍ
３に対応するＭＩＳＦＥＴはＭ３□、Ｍ３２．Ｍ４に対
応するＭ　Ｉ　Ｓ　ＦＥＴは４１．Ｍ４□、Ｔ１に対応
するのはＴ２１．Ｔ２□である。
このように、コレクタ接地トランジスタＴ１１゜Ｔ１２
を高集積化できるのでａ　−ｂ間の距離を小さくでき、
ワード線ドライバをラッチアップの発生をおさえつつ高
集積化できる。
第４図は、Ｘアドレスバラフッ回路Ｘ−ＡＤＢ等に使用
される１０ＭＯ３・３人力ＮＡＮＤ回路を示している。
準ＣＭＯＳ　・３人力ＮＡＮＤ回路は、ＰチャンネルＭ
Ｉ　ＳＦＥＴＭ５〜Ｍ７、ＮチャンネルＭＩＳＦＥＴＭ
８〜Ｍ１１により構成された入力論理処理部と、ＮＰＮ
バイポーラ出力１〜ランジスタＴ３、Ｔ４により構成さ
れた出力部とを含む。ＭＩＳＦＥＴＭ、ｔは、Ｔ４のベ
ース蓄積電荷を放電するためのスイッチ用Ｍ　Ｉ　Ｓ　
ＦＥＴとして動作する。
３つの入力端子Ｉ　Ｎ　１〜■Ｎ３の全てにハイレベル
の入力信号が印加されると、Ｍ６〜Ｍ７がオフとなり、
Ｍ８〜Ｍ１．がオンとなる。すると、出力部では、Ｔ３
はオフとなり５出力端子ＯＵＴがハイレベルにあるとき
はＭ８〜Ｍ１゜を介してＴ４にベース電流が供給され、
Ｍ４がオンとなる。
出力端子ＯＵＴの容量性負荷Ｃ１の電荷は、Ｔ４のコレ
クタ・エミッタ径路を介して接地電位点に高速で放電さ
れるとともに、容量性負荷Ｃ１＋ダイオードＤ１．ＭＩ
ＳＦＥＴＭ、〜Ｍ１ｏ、’ｒ４のベース・エミッタ接合
のルートにも放電々流が流れる。この時のダイオードＤ
１の両端の間の電圧降下によって、Ｔ３は確実にオフに
制御される。
３つの入力端子ＩＮＫ〜ＩＮ３の少なくともいずれかひ
とつにロウレベルの入力信号が印加されると、ノードＮ
７はハイレベルとなり、Ｔ３はオンとなって、容量性負
荷Ｃ１はＴ３のコレクタ・エミッタ径路を介して高速で
充電される。ノードＮ７がハイレベルとなることにより
、Ｍｌｌのドレイン・ソース径路を介で高速で放電され
、Ｔ４のターンオフ速度を向上することができる。
このように第４図の準ＣＭＯＳ・３人力ＮＡＮＤ回路の
出力部はバイポーラ・トランジスタＴ３＋Ｔ４により構
成されているため、容量性負荷Ｃ１の充電・放電が高速
度で実行される。
第５図は、第４図の４ＣＭＯ８・３人力ＮＡＮＤ回路２
個をレイアウトした場合の基本セル６１（ａｔ　ｂ、Ｃ
，ｄで囲まれた範囲）を示している。
コレクタ接地形出力トランジスタ’ｒ３．’ｒ３’は本
発明により高集積化され、かつコレクタ引出し口６０を
同図の如く形成してラッチアップ耐量を高める。さらに
、ラッチアップに関係するＮＭＩＳＦＥＴＭｌｌ、Ｍｌ
　１’と’ｒ３．’ｒ３’を設計的に許す範囲内で遠く
離して配置することにより、基本セル６１内で発生する
可能性のあるラッチアップを防止する。
しかも、ラッチアップに関係しないダイオードＤ、（Ｎ
ＰＮトランジスタのベース・コレクタを短絡）と出力ト
ランジスタＴ４をも本発明のコレクタ引出し構造６２．
６２’とし、高集積化をはかり、基本セルのａ−ｂ　（
ｃ−Ｄ）間の距罷を縮小して、第４図の準ＣＭＯＳ・３
人力ＮＡＮＤ回路の占有面積を小さくする。特に半導体
メモリ装置やゲートアレイの如く、同種の回路を多数使
用する半導体装置では、基本セルの面積で半導体チップ
の面積が決定されてしまうが、基本セル自体の面積を縮
小できるので、半導体チップの面積が縮小できる。
尚、基本セルはチップ全体のレイアウト設計時に単位と
なるものであり、設計時は１例えば第６図のように基本
セル６１のａ−ｂ辺に基本セル６ビ′のｃ”−ｄ”辺が
隣接して配置され、ｃ−ｄ辺には基本セル６１′の、　
１−５１辺が隣接して配置される。
なお、上記実施例では、同一基板上に２個または３個の
バイポーラ・１−ランジスタが形成されているが、トラ
ンジスタの数は２個あるいは３個に限定されず、４個以
上であってもよい。
また、本実施例の適用の対象となったＢｉ−ＣＭＯ３型
スタティックＲＡＭでは、ＸデコーダＸ−ＤＥＣＩとＹ
デコーダＹ−Ｄ、ＥＣＩ　Ｙ−ＤＥＣｌに囲まれた部分
およびＸ−ＤＥＣ２とＹ−ＤＥＣ３，Ｙ−ＤＥＣ４に囲
まれた部分に、それぞれ回路を構成する素子の形成され
ない空白領域Ｅ１、Ｅ２が生じる（第１図参照）ので、
この空白領域Ｅ１とＥ２を利用して、そこに品質検査用
のバイポーラトランジスタ素子およびＭＩＳＦＥＴを形
成しである。さらに、この他に、耐圧検査用のＭＯＳキ
ャパシタやバイポーラ連続トランジスタ、しきい値電圧
のばらつき検査用のＭＯ３連続１−ランジスタ、シート
抵抗検査用のポリシリコン抵抗等の素子を空白領域Ｅ１
＋Ｅ２に形成するようにしてもよい。これによって、Ｂ
　ｉ　−０Ｍ０３回路に使用されるすべての素子の特性
検査が可能となり、製品の品質向上が図れる。
［効果］ 同一の埋込層の上に複数個のバイポーラ・トランジスタ
を形成して高集積化する際に、上記埋込層に達するコレ
クタ引上げ口を少なくともその中央に一つもしくは各ベ
ース領域間にそれぞれ設けてなるので、各トランジスタ
のコレクタ抵抗のうち一つにのみコレクタ電流が流され
たとしても。
埋込層の電位が局部的に大きく低下しない。これによっ
て、寄生トランジスタによる半導体基板の電位の浮き上
がりが防止され、ラッチアップ強度が向上でき、半導体
集積回路の信頼性が向上されるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、前記第２図の実
施例では、各コレクタ引上げ口６とベース領域４との間
に選択酸化膜７が形成されていない構造のものが示され
ているが、各コレクタ引上げ口６とベース領域４との間
に選択酸化膜７を形成するようにしてもよいことはいう
までもない。
［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＢ１−ＣＭＯＳ型ス
タティックＲＡＭに適用したものについて説明したが、
この発明はそれに限定されるものでなく、マイクロコン
ピュータやゲートアレイなどＢ　ｉ　−ＣＭＯ３型の半
導体集積回路装置一般に利用することができる。
【図面の簡単な説明】
第１図（Ａ）は１本発明に係るバイポーラ・１−ランジ
スタの構造の一実施例を示す断面図。 第１図（Ｂ）は、その平面図。 第２図（Ａ）は、本発明の他の実施例を示す平面図、 第２図（Ｂ）は、その断面図。 第２図（Ｃ）は、本発明のさらに他の実施例を示す平面
図。 第２図（Ｄ）は１本発明によるワード線ドライバのレイ
アウトを示す平面図。 第３図は１本発明の適用の対象となるＢｉ−ＣＭＯＳ型
スタティックＲＡＭの一構成例を示す説明図。 第４図は、本発明に係るＢ１−ＣＭＯＳスタティックＲ
ＡＭに使用される準ＣＭＯＳ・３人力ＮＡＮＤ回路図。 第５図は、本発明を適用した第４図の準ＣＭＯ８・３人
力ＮＡＮＤ回路のレイアウト（基本セル）平面図、 第６図は、本発明に係るＢ　ｉ　−ＣＭＯＳ型スタティ
ックＲＡＭに使用される準ＣＭＯＳインバータの一例を
示す回路図、 第７図は、従・来の同−埋込層上複数のバイポーラ・ト
ランジスタを形成する場合の一般的な構造を示す断面図
である。 Ｍ−ＭＡＴ、〜Ｍ−ＭＡＴ４・・・・メモリマット、Ｘ
−ＤＥＣ１、Ｘ−ＤＥＣ２・・・・Ｘデコーダ、Ｘ−Ｄ
Ｒ１〜Ｘ−ＤＲ４・・・・ワード線選択駆動回路、Ｙ−
ＤＥＣＩ〜Ｙ−ＤＥＣ４・・・・Ｙデコーダ、１・・・
・半導体基板、２ａ・・・・Ｎ十埋込層。 ２ｂ・・・・Ｐ＋埋込層、３・・・・エピタキシャル層
。 ４・・・・ベース領域、５・・・・エミッタ領域、６゜
６ａ〜６ｃ・・・・コレクタ引上げ口、７・・・・選択
酸化膜、８・・・・Ｐウェル領域、９ａ、９ｂ・・・・
ソース、ドレイン領域、１０・・・・ゲート電極。

Claims (1)

  1. 【特許請求の範囲】 １、同一の半導体基板上にバイポーラ・トランジスタと
    ともに相補型のＭＩＳトランジスタが形成されてなる半
    導体集積回路装置であって、共通の電圧がコレクタ端子
    に印加される複数個のバイポーラ・トランジスタが同一
    の第１半導体領域上に形成され、かつそれらのトランジ
    スタの中央にコレクタ引上げ口となね第２の半導体領域
    が形成されてなることを特徴とする半導体集積回路装置
    。 ２、上記同一の第１半導体領域上に形成された複数個の
    バイポーラ・トランジスタの各ベース領域間には、コレ
    クタ引上げ口となる第２半導体領域がそれぞれ形成され
    てなることを特徴とする特許請求の範囲第１項記載の半
    導体集積回路装置。
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