JP2002170888A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

Info

Publication number
JP2002170888A
JP2002170888A JP2000364146A JP2000364146A JP2002170888A JP 2002170888 A JP2002170888 A JP 2002170888A JP 2000364146 A JP2000364146 A JP 2000364146A JP 2000364146 A JP2000364146 A JP 2000364146A JP 2002170888 A JP2002170888 A JP 2002170888A
Authority
JP
Japan
Prior art keywords
region
insulating film
semiconductor
forming
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000364146A
Other languages
English (en)
Other versions
JP2002170888A5 (ja
Inventor
Hideki Yasuoka
秀記 安岡
Masami Koketsu
政巳 纐纈
Susumu Ishida
進 石田
Kazunari Saito
一成 斎藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Consumer Electronics Co Ltd
Japan Display Inc
Original Assignee
Hitachi Device Engineering Co Ltd
Hitachi Ltd
Hitachi Consumer Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2000364146A priority Critical patent/JP2002170888A/ja
Application filed by Hitachi Device Engineering Co Ltd, Hitachi Ltd, Hitachi Consumer Electronics Co Ltd filed Critical Hitachi Device Engineering Co Ltd
Priority to TW090127788A priority patent/TW535281B/zh
Priority to US09/989,061 priority patent/US6780717B2/en
Priority to KR1020010074812A priority patent/KR100586264B1/ko
Publication of JP2002170888A publication Critical patent/JP2002170888A/ja
Priority to US10/327,859 priority patent/US20030104671A1/en
Priority to US10/894,019 priority patent/US7224037B2/en
Priority to KR1020040066681A priority patent/KR100577922B1/ko
Priority to KR1020040066682A priority patent/KR100577923B1/ko
Publication of JP2002170888A5 publication Critical patent/JP2002170888A5/ja
Priority to US11/614,469 priority patent/US7541661B2/en
Priority to US12/432,393 priority patent/US7790554B2/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0475—Changing the shape of the semiconductor body, e.g. forming recesses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/4763—Deposition of non-insulating, e.g. conductive -, resistive -, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76245—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using full isolation by porous oxide silicon, i.e. FIPOS techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/981—Utilizing varying dielectric thickness

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 高耐圧ＭＩＳＦＥＴを有する半導体集積回路
装置の寄生ＭＯＳの閾値電位を上げることができる技術
を提供する。 【解決手段】 高耐圧ＭＩＳＦＥＴ形成領域ＨＮ、ＨＰ
のフィールド酸化膜４上に酸化シリコン膜５ｃを形成す
る。その結果、このフィールド酸化膜４上に形成される
寄生ＭＯＳの閾値電位を上げることができる。また、高
耐圧ＭＩＳＦＥＴのゲート電極ＦＧ上に低耐圧ＭＩＦＥ
Ｔのゲート電極となる多結晶シリコン膜１１１が形成さ
れた状態で、低耐圧ＭＩＳＦＥＴの閾値調整用の不純物
注入を行う。その結果、前記不純物は、高耐圧ＭＩＳＦ
ＥＴゲート電極ＦＧ内に留まり、ＮＢＴ現象の発生を抑
制することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、高耐圧のＭＩＳＦ
ＥＴ（Metal Insulator Semiconductor Field Effect T
ransistor）と低耐圧のＭＩＳＦＥＴを同一半導体基板
に形成した半導体集積回路装置およびその製造方法に関
するものである。
【０００２】
【従来の技術】前記高耐圧ＭＩＳＦＥＴは、液晶表示装
置のドライバや、高電流制御を行うモータ制御ドライ
バ、もしくはプログラム用に高電圧を必要とする不揮発
性メモリ等に用いられる。
【０００３】この高耐圧ＭＩＳＦＥＴは、ゲート絶縁膜
を厚く形成する他、耐電圧を上げるため、種々の工夫が
なされている。
【０００４】例えば、特開平１１−１７７０４７号公報
には、ゲート絶縁膜の厚さが異なる複数種類の電界効果
トランジスタのうち、一のトランジスタのゲート絶縁膜
１０を熱酸化膜８と堆積膜９の積層膜により形成する技
術が記載されている。
【０００５】また、特開２０００−６８３８５号公報に
は、高耐圧系ＮＭＯＳトランジスタの電界緩和領域ＮＷ
（ＦＤ）を、低耐圧系ＰＭＯＳトランジスタのウエル領
域ＮＷ、高耐圧系ＰＭＯＳトランジスタのウエルＨＮＷ
領域のチャネルストッパーＮＷ（ＣＳ）と同時に形成す
る技術が記載されている。
【０００６】
【発明が解決しようとする課題】本発明者らは、図４０
に示すように、高耐圧ＭＩＳＦＥＴ（Ｑｎ２、Ｑｐ２）
のソース、ドレイン領域１７、１８周辺に電界緩和層
９、８を設けることによってドレイン耐圧を向上させる
ことを検討した。
【０００７】しかしながら、図４０に示すＭＩＳＦＥＴ
の構造では、ゲート電極ＦＧ下のゲート絶縁膜５が薄い
ため、その端部でゲート絶縁膜が切断され、耐圧を確保
できないといった問題が生じた。また、電界緩和層９、
８がソース、ドレイン領域１７、１８の両端に分離され
ているため、電界緩和層とソース、ドレイン領域との境
界において電界集中が生じやすかった。その結果、ドレ
イン耐圧の低下や、静電破壊強度の低下といった問題が
生じた。
【０００８】これらの問題のうち、電界緩和層とソー
ス、ドレイン領域との境界において電界集中を緩和する
ため、ソース、ドレイン領域１７、１８を電界緩和層
９、８で覆った図４１に示すような構造が検討された
が、ゲート電極端部のゲート絶縁膜５の切断による耐圧
の低下という問題は、解消できていない。
【０００９】一方、図４２に示すように、ゲート電極Ｆ
Ｇ端部にフィールド酸化膜４ａを設けることにより耐圧
の向上を図ることが検討されたが、この場合、電界緩和
層９、８とソース、ドレイン領域１７、１８との境界に
おける電界集中を緩和することができなかった。
【００１０】なお、図４０〜図４２の各部位の機能等
は、発明の実施の形態により明確になると思われるた
め、詳しい説明は省略する。
【００１１】本発明の目的は、微細化された高耐圧のＭ
ＩＳＦＥＴの構造およびその製造方法を提供することに
ある。
【００１２】また、本発明の他の目的は、寄生ＭＯＳの
影響を抑えた、高耐圧のＭＩＳＦＥＴの構造およびその
製造方法を提供することにある。
【００１３】また、本発明の他の目的は、高性能の高耐
圧のＭＩＳＦＥＴの構造およびその製造方法を提供する
ことにある。
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１６】本発明の半導体集積回路装置の製造方法
は、第１ＭＩＳＦＥＴ形成領域間および第２ＭＩＳＦＥ
Ｔ形成領域間に第１絶縁膜を形成する工程と、前記第１
絶縁膜間の半導体基板表面に第２および第３絶縁膜を形
成する工程と、第２ＭＩＳＦＥＴが形成される第２領域
の第３絶縁膜上に第１導電膜を形成する工程と、第１Ｍ
ＩＳＦＥＴが形成される第１領域の第３及び第２絶縁膜
を除去した後に、第１領域に第４絶縁膜を形成する工程
と、第４絶縁膜上に第２導電膜を形成する工程とを有
し、第２領域の第１絶縁膜上には前記第３絶縁膜が残っ
ている。
【００１７】本発明の半導体集積回路装置の製造方法
は、第１ＭＩＳＦＥＴ形成領域間および第２ＭＩＳＦＥ
Ｔ形成領域間に第１絶縁膜を形成する工程と、第１ＭＩ
ＳＦＥＴが形成される第１領域に第１半導体領域を形成
し、第２ＭＩＳＦＥＴが形成される第２領域に第２半導
体領域を形成する工程と、前記第１および第２領域に第
２および第３絶縁膜を形成する工程と、第１領域の第３
及び第２絶縁膜を除去し、第２領域内の前記第２半導体
領域上の第２、第３絶縁膜の一部を除去し、第１開口部
を形成する工程と、第２領域の第３絶縁膜上に第２ＭＩ
ＳＦＥＴのゲート電極となる第１導電膜を形成する工程
と、第１領域に第４絶縁膜を形成する工程と、第４絶縁
膜上に第１ＭＩＳＦＥＴのゲート電極となる第２導電膜
を形成する工程と、第１領域の前記ゲート電極の両側
に、前記第１半導体領域と逆の導電型を持つ第３半導体
領域を、前記第２領域内の前記第１開口部下に前記第２
半導体領域と同一の導電型を持つ第４半導体領域を形成
する為に、前記半導体基板表面に不純物を導入する工程
と、を有する。
【００１８】本発明の半導体集積回路装置の製造方法
は、第１ＭＩＳＦＥＴが形成される第１領域および第２
ＭＩＳＦＥＴが形成される第２領域に第１絶縁膜を形成
する工程と、前記第１および第２領域の前記第１絶縁膜
上に、第１導電膜を堆積する工程と、前記第１領域内の
前記第１絶縁膜および前記第１導電膜を除去する工程
と、前記半導体基板上の前記第１領域に、第２絶縁膜を
形成する工程と、前記第１および第２領域に、第２導電
膜を堆積する工程と、前記第１および第２領域に、前記
第１領域の基板に達するエネルギーで、前記第２導電膜
上から不純物を打ち込む工程と、を有する。
【００１９】本発明の半導体集積回路装置は、第１ＭＩ
ＳＦＥＴが形成される第１領域の第１ＭＩＳＦＥＴ形成
領域間および第２ＭＩＳＦＥＴが形成される第２領域の
第２ＭＩＳＦＥＴ形成領域間に位置する第１絶縁膜と、
第２領域に形成された第２絶縁膜と、第２領域の第１絶
縁膜上および第２絶縁膜上に形成された第３絶縁膜と、
第２領域の第３絶縁膜上の第１導電膜と、前記第１領域
に形成された第４絶縁膜と、第１領域の第４絶縁膜上に
形成された第２導電膜と、を有する。
【００２０】本発明の半導体集積回路装置は、前記第２
領域の前記半導体基板内に形成され、前記第１領域に形
成される第１半導体領域と反対の導電型の第２半導体領
域と、前記第２半導体領域内の第２半導体領域上に、第
１の開口部を持ち、前記第１および第２絶縁膜上に形成
された第３絶縁膜と、前記第１の開口部の下であって、
前記第２半導体領域内に形成された前記導電型の第４半
導体領域と、を有する。
【００２１】本発明の半導体集積回路装置は、第１ＭＩ
ＳＦＥＴが形成される第１領域および第２ＭＩＳＦＥＴ
が形成される第２領域の各ＭＩＳＦＥＴ形成領域間に位
置する第１絶縁膜と、第２領域の、前記半導体基板表面
に形成された第２絶縁膜と、第２領域に形成された第３
絶縁膜と、第２領域の前記第３絶縁膜上の第１導電膜
と、第１領域の、前記半導体基板表面に形成された第４
絶縁膜と、第１領域の前記第４絶縁膜上に形成された第
２導電膜と、を有する。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、原則として実施の形
態を説明するための全図において同一機能を有するもの
は同一の符号を付し、その繰り返しの説明は省略する。
【００２３】（実施の形態１）本実施形態の半導体集積
回路装置の製造方法を図１〜図２２を用いて工程順に説
明する。
【００２４】まず、図１に示すように、ｐ型の単結晶シ
リコンからなる半導体基板１を準備する。この半導体基
板１は、低耐圧ｎチャネル型ＭＩＳＦＥＴＱｎ１が形成
される領域ＬＮ、低耐圧ｐチャネル型ＭＩＳＦＥＴＱｐ
１が形成される領域ＬＰ、高耐圧ｎチャネル型ＭＩＳＦ
ＥＴＱｎ２が形成される領域ＨＮ、高耐圧ｐチャネル型
ＭＩＳＦＥＴＱｐ２が形成される領域ＨＰおよび容量素
子Ｃが形成される領域ＣＡを有する。
【００２５】この半導体基板１の表面に酸化処理を施す
ことにより酸化シリコン膜２を形成する。続いて、酸化
シリコン膜の上部に選択的に窒化シリコン膜３を形成し
た後、図２に示すように、この窒化シリコン膜３をマス
クに熱酸化処理を施すことにより３００ｎｍ程度の膜厚
のフィールド酸化膜４（第１絶縁膜）を形成する。この
フィールド酸化膜４によって、前述のＭＩＳＦＥＴの形
成領域ＬＮ、ＬＰ、ＨＮ、ＨＰ間が分離される。ここ
で、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２形成領域（Ｈ
Ｎ、ＨＰ）においては、追って説明するゲート電極ＦＧ
の両端下部にもフィールド酸化膜４ａを形成する。この
フィールド酸化膜４ａは、高耐圧ＭＩＳＦＥＴＱｎ２、
Ｑｐ２の耐圧を向上させるために形成される。続いて、
半導体基板１上の窒化シリコン膜３を熱リン酸を用いた
ウエットエッチングにより除去する。
【００２６】次に、図３に示すように、高耐圧ｎチャネ
ル型ＭＩＳＦＥＴ形成領域ＨＮおよび容量素子形成領域
ＣＡ上にレジスト膜Ｒ１を形成する。次いで、このレジ
スト膜Ｒ１をマスクに、リンをイオン打ち込みする。こ
の際のイオンの打ち込みエネルギーは、低耐圧ｎチャネ
ル型ＭＩＳＦＥＴ形成領域ＬＮ、低耐圧ｐチャネル型Ｍ
ＩＳＦＥＴ形成領域ＬＰおよび高耐圧ｐチャネル型ＭＩ
ＳＦＥＴ形成領域ＨＰのフィールド酸化膜４、４ａ下に
も、リンが打ち込まれるよう設定する。次いで、レジス
ト膜Ｒ１を除去する（図４）。
【００２７】次いで、図４に示すように、低耐圧ｎチャ
ネル型ＭＩＳＦＥＴ形成領域ＬＮ、低耐圧ｐチャネル型
ＭＩＳＦＥＴ形成領域ＬＰおよび高耐圧ｐチャネル型Ｍ
ＩＳＦＥＴ形成領域ＨＰ上にレジスト膜Ｒ２を形成す
る。次いで、このレジスト膜Ｒ１をマスクに、ボロンを
イオン打ち込みする。この際のイオンの打ち込みエネル
ギーは、高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＨＮ
および容量素子形成領域ＣＡのフィールド酸化膜４、４
ａ下にも、ボロンが打ち込まれるよう設定する。次い
で、レジスト膜Ｒ２を除去した後、１２００℃の熱処理
を施すことによりｎ型アイソレーション領域６（ｎ型ウ
エル６）およびｐ型ウエル７を形成する（図５）。な
お、本実施の形態においては、容量素子形成領域ＣＡの
フィールド酸化膜４、４ａ下に、ｐ型ウエル７を形成し
たが、ｎ型ウエル６を形成してもよい。
【００２８】次いで、図５に示すように高耐圧ｐチャネ
ル型ＭＩＳＦＥＴＱｐ２のソース、ドレイン領域近傍以
外の領域上にレジスト膜Ｒ３を形成する。次いで、この
レジスト膜Ｒ３をマスクに、ボロンをイオン打ち込みす
る。この際のイオンの打ち込みエネルギーは、高耐圧ｐ
チャネル型ＭＩＳＦＥＴ形成領域ＨＰのフィールド酸化
膜４、４ａ下にも、ボロンが打ち込まれるよう設定す
る。
【００２９】次いで、レジスト膜Ｒ３を除去し、図６に
示すように高耐圧ｎチャネル型ＭＩＳＦＥＴＱｎ２のソ
ース、ドレイン領域近傍以外の領域上にレジスト膜Ｒ４
を形成する。次いで、このレジスト膜Ｒ４をマスクに、
リンをイオン打ち込みする。この際のイオンの打ち込み
エネルギーは、高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領
域ＨＮのフィールド酸化膜４、４ａ下にも、リンが打ち
込まれるよう設定する。
【００３０】次いで、レジスト膜Ｒ４を除去し、熱処理
を施すことにより、高耐圧ｐチャネル型ＭＩＳＦＥＴＱ
ｐ２のソース、ドレイン領域近傍に、ｐ型電界緩和層８
を、高耐圧ｎチャネル型ＭＩＳＦＥＴＱｎ２のソース、
ドレイン領域近傍に、ｎ型電界緩和層９を形成する。
【００３１】次いで、図７に示すように低耐圧ｐチャネ
ル型ＭＩＳＦＥＴＱｐ１形成領域ＬＰ以外の領域上にレ
ジスト膜Ｒ５を形成する。次いで、このレジスト膜Ｒ５
をマスクに、リンをイオン打ち込みし、熱処理を施すこ
とによりｎ型ウエル９ｂを形成する。このイオン打ち込
みの際、高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＨＰ
のフィールド酸化膜４下にも、リンをイオン打ち込みす
ることにより、ｎ型ウエル９ｃを形成してもよい（図
８）。このｎ型ウエル９ｃは、フィールド酸化膜４上形
成される寄生ＭＯＳ（Metal Oxide Semiconductor）の
閾値電位Ｖｔを上げるために形成する。特に、ｎ型アイ
ソレーション領域６およびｐ型ウエル７は、その主表面
に形成される高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２の耐圧
を確保するため、その不純物濃度が半導体基板１の表面
に近づくに従って低くなるよう設定されている。その結
果、寄生ＭＯＳの閾値電位Ｖｔが低下する傾向にある。
ここで、寄生ＭＯＳとは、フィールド酸化膜４上に層間
絶縁膜ＳＺを介して第１層配線が形成された場合（図２
２（ｂ）参照）、フィールド酸化膜４および層間絶縁膜
ＳＺをゲート絶縁膜、第１層配線をゲート電極とした不
所望なＭＯＳをいう。このＭＯＳの閾値電位Ｖｔが低い
と、フィールド酸化膜４下に電流が流れやすくなる。
【００３２】次いで、図８に示すように低耐圧ｎチャネ
ル型ＭＩＳＦＥＴＱｎ１形成領域ＬＮ以外の領域上にレ
ジスト膜Ｒ６を形成する。次いで、このレジスト膜Ｒ６
をマスクに、ボロンをイオン打ち込みし、熱処理を施す
ことによりｐ型ウエル８ｂを形成する（図９）。このイ
オン打ち込みの際、高耐圧ｎチャネル型ＭＩＳＦＥＴ形
成領域ＨＮのフィールド酸化膜４下にも、ボロンをイオ
ン打ち込みすることにより、ｐ型ウエル８ｃを形成して
もよい。このｐ型ウエル８ｃも、ｎ型ウエル９ｃと同様
に、フィールド酸化膜４上形成される寄生ＭＯＳの閾値
電位Ｖｔを上げるために形成する。
【００３３】次いで、図９に示すように、半導体基板１
上に、不純物をイオン打ち込みする。この不純物は、高
耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２の閾値電位Ｖｔを調整
するために行う。図９においては、半導体基板１の全面
にイオン打ち込みを行ったが、高耐圧ｎチャネル型ＭＩ
ＳＦＥＴ形成領域ＨＮ、高耐圧ｐチャネル型ＭＩＳＦＥ
Ｔ形成領域ＨＰに、それぞれ所望の不純物をイオン打ち
込みすることによって、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑ
ｐ２の閾値電位Ｖｔを調整してもよい。
【００３４】次に、半導体基板１表面の薄い酸化シリコ
ン膜２を除去した後、熱酸化によりゲート絶縁膜５の一
部となる酸化シリコン膜５ａ（第２絶縁膜）を形成す
る。次いで、半導体基板１上に、酸化シリコン膜５ｂ
（第３絶縁膜）を減圧化学気相成長法（ＬＰＣＶＤ：Lo
w Presser Chemical Vapor Deposition）により堆積す
る。この酸化シリコン膜５ｂの膜厚は、酸化シリコン膜
５ａの膜厚より大きく設定する。
【００３５】次いで、図１１（ａ）に示すように、高耐
圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート電極形成予定領
域および高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域Ｈ
Ｎ、高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＨＰおよ
び容量素子形成領域ＣＡのフィールド酸化膜４上に、酸
化シリコン膜５ｂが残存するよう、酸化シリコン膜５ｂ
をパターニングする。ここで、低耐圧ｎチャネル型ＭＩ
ＳＦＥＴ形成領域ＬＮ、低耐圧ｐチャネル型ＭＩＳＦＥ
Ｔ形成領域ＬＰ上のフィールド酸化膜４（高耐圧部と低
耐圧部の境界、図中では、ｐチャネル型ＭＩＳＦＥＴ形
成領域ＬＰとの境界上のフィールド酸化膜４を除く高耐
圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＨＮと低耐圧ｐチ
ャネル型ＭＩＳＦＥＴ形成領域ＬＰとの境界上のフィー
ルド酸化膜４を除く）上には、酸化シリコン膜５ｂは、
残存させない。また、容量素子形成領域ＣＡのフィール
ド酸化膜４上に、酸化シリコン膜５ｂを残存させるの
は、基板（ｐ型ウエル７）との寄生容量を低減するため
である。
【００３６】図１１に示すように、これらの領域（Ｌ
Ｎ、ＬＰ）上のフィールド酸化膜４は、低耐圧部に形成
される素子（ＭＩＳＦＥＴＱｎ１、Ｑｎ２等）の高集積
化のため、１μｍ以下の幅で形成される。従って、低耐
圧部に形成されるような幅の狭いフィールド酸化膜４上
に、酸化シリコン膜５ｂが残存するようパターニングす
ることは困難であり、マスクずれが生じやすい。このマ
スクずれが生じた場合には、酸化シリコン膜５ｂが、Ｍ
ＩＳＦＥＴＱｎ１、Ｑｎ２のソース、ドレイン形成予定
領域やゲート電極形成予定領域上に延在する恐れがあ
る。その結果、ＭＩＳＦＥＴＱｎ１、Ｑｎ２のソース、
ドレイン領域やゲート電極の幅が狭くなるといった問題
が生じる。このような問題を回避するため、低耐圧部の
フィールド酸化膜４上の酸化シリコン膜５ｂを除去す
る。
【００３７】また、図１１（ｂ）に示すように、ｎ型ア
イソレーション領域６およびｐ型ウエル７に、電源電位
もしくは接地電位（固定電位）を供給するための半導体
領域９ｄもしくは８ｄ上の半導体領域（第４半導体領
域）上の酸化シリコン膜５ｂも除去する（請求項記載の
開口部）。この半導体領域９ｄもしくは８ｄは、自身が
形成されるｎ型アイソレーション領域６もしくはｐ型ウ
エル７と同じ導電型である。この半導体領域９ｄもしく
は８ｄは、ｎ型アイソレーション領域６およびｐ型ウエ
ル７の内部に、少なくとも１箇所形成されており、それ
ぞれに電源電位と接地電位が印加される。
【００３８】また、ＭＩＳＦＥＴＱｎ１、Ｑｐ１、Ｑｐ
２、Ｑｎ２のソース、ドレイン領域上の酸化シリコン膜
５ｂが、除去されているので、これらの領域のうち同じ
導電型の領域を、同時にイオン打ち込みすることが可能
となり、マスク数の低減を図ることができ、また、工程
の短縮を図ることができる。
【００３９】次いで、９００℃、望ましくは１０００℃
以上の熱処理を施すことにより、酸化シリコン膜５ｂの
膜質を改善する。熱処理後の酸化シリコン膜を５ｃとす
る（図１２）。高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲ
ート電極形成予定領域上の酸化シリコン膜５ｃは、ゲー
ト絶縁膜５の一部となる。即ち、この酸化シリコン膜５
ｃと酸化シリコン膜５ａとで、高耐圧ＭＩＳＦＥＴＱｎ
２、Ｑｐ２のゲート絶縁膜を構成する。このように、酸
化シリコン膜５ｂに、高温熱処理を施すことにより、酸
化シリコン膜５ｂの膜質を、熱酸化膜と同等の膜質とす
ることができる。酸化シリコン膜５ｂに熱処理を施さ
ず、ゲート絶縁膜として使用した場合は、酸化シリコン
膜５ｂ中にトラップ準位が多く含まれてしまうため、閾
値電位Ｖｔの調整が困難となる。
【００４０】また、高耐圧ｎチャネル型ＭＩＳＦＥＴ形
成領域ＨＮ、高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域
ＨＰおよび容量素子形成領域ＣＡのフィールド酸化膜４
上の酸化シリコン膜５ｃにより、これらの領域上に形成
される寄生ＭＯＳの閾値電位Ｖｔを大きくすることがで
きる。
【００４１】また、酸化シリコン膜５ｂは、ＬＰＣＶＤ
により形成されるため、熱酸化膜であるフィールド酸化
膜４、４ａとのエッチング比を大きくとれるため、フィ
ールド酸化膜４、４ａの表面をほとんどエッチングする
ことなく、酸化シリコン膜５ｂをエッチングすることが
できる。その結果、フィールド酸化膜４の膜厚を確保す
ることができ、この上部に形成される寄生ＭＯＳの閾値
電位Ｖｔを大きく保つことができる。
【００４２】次いで、図１３に示すように、半導体基板
１上に、ＣＶＤ法により、多結晶シリコン膜（ポリシリ
コン）１０を堆積する。リンを含む雰囲気で、多結晶シ
リコンを反応させ、多結晶シリコン膜１０中にリンの不
純物を含ませてもよい。また、多結晶シリコン膜１０形
成後、リンをドープしてもよい。
【００４３】次に、図１４（ａ）に示すように、多結晶
シリコン膜１０を、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２
のゲート絶縁膜５（５ａ、５ｃ）上に残存するようパタ
ーニングする。この多結晶シリコン膜は、高耐圧ＭＩＳ
ＦＥＴＱｎ２、Ｑｐ２のゲート電極ＦＧ（第１導電膜）
となる。この際、容量素子形成領域ＣＡ（第３領域）の
酸化シリコン膜５ｃ上にも多結晶シリコン膜１０を残存
させる。この多結晶シリコン膜１０は、容量素子Ｃの下
部電極ＬＥとなる。なお、ここでは、高耐圧ＭＩＳＦＥ
ＴＱｎ２、Ｑｐ２のゲート電極を多結晶シリコン膜１０
（ＦＧ）により形成したが、追って詳細に説明するよう
に、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート電極を
後述する多結晶シリコン膜１１（ＳＧ）により形成して
もよい。図１４（ｂ）および図１６（ｂ）は、高耐圧Ｍ
ＩＳＦＥＴＱｎ２、Ｑｐ２のゲート電極を多結晶シリコ
ン膜１１で形成する場合の説明図である。
【００４４】次いで、図１５に示すように、半導体基板
１上に、不純物をイオン打ち込みする。この不純物は、
低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１の閾値電位Ｖｔを調
整するために行う。なお、低耐圧ｎチャネル型ＭＩＳＦ
ＥＴ形成領域ＬＮおよび低耐圧ｐチャネル型ＭＩＳＦＥ
Ｔ形成領域ＬＰに、それぞれ所望の不純物をイオン打ち
込みすることによって、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑ
ｐ１の閾値電位Ｖｔを調整してもよい。
【００４５】次に、図１６（ａ）に示すように、低耐圧
ｎチャネル型ＭＩＳＦＥＴ形成領域ＬＮおよび低耐圧ｐ
チャネル型ＭＩＳＦＥＴ形成領域ＬＰ上の薄い酸化シリ
コン膜５ａを除去した後、低耐圧ＭＩＳＦＥＴＱｎ１、
Ｑｐ１のゲート絶縁膜５ｄ（第４絶縁膜）となる酸化シ
リコン膜を、熱酸化により形成する。この際、高耐圧Ｍ
ＩＳＦＥＴＱｎ２、Ｑｐ２のゲート電極ＦＧもわずかに
酸化される。また、下部電極ＬＥの表面もわずかに酸化
され、酸化シリコン膜（図示せず）が形成される。この
酸化シリコン膜は、容量素子Ｃの容量絶縁膜となる。な
お、容量素子Ｃの信頼性を高めるため、下部電極ＬＥと
なる多結晶シリコン膜１０の堆積後に、この多結晶シリ
コン膜１０上に、窒化シリコン膜をあらかじめ形成して
おき、容量絶縁膜としてもよい。
【００４６】このように前述の工程においては、酸化シ
リコン膜２や酸化シリコン膜５ａの除去等、半導体基板
表面の薄い酸化膜の除去が繰り返し行われるが、この酸
化膜の除去の際、フィールド酸化膜４の表面もエッチン
グされ膜厚が減少する。しかしながら、本実施の形態に
よれば、フィールド酸化膜４上の酸化シリコン膜５ｃに
よりその膜厚を補償することができるので、この上部に
形成される寄生ＭＯＳの閾値電位Ｖｔを高く維持でき、
素子間をつなぐ配線によるフィールド酸化膜下の寄生発
生を抑えることができる。もちろんその寄生ＭＯＳの閾
値電位Ｖｔは、素子に印加される電圧よりも高い必要が
ある。ここで、低耐圧部のＭＩＳＦＥＴＱｎ１、Ｑｐ１
に印加される電圧は、例えば、３．６Ｖ程度であり、ま
た、高耐圧部のＭＩＳＦＥＴＱｎ２、Ｑｐ２に印加され
る電圧は、例えば、２０Ｖ程度である。なお、酸化シリ
コン膜２、５ｄより、酸化シリコン膜５ｃの膜厚を大き
くしておけば、より効果的である。
【００４７】次いで、半導体基板１上に、ＣＶＤ法によ
り、多結晶シリコン膜１１を堆積する。次に、多結晶シ
リコン膜１１を、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１の
ゲート絶縁膜５ｄ上に残存するようパターニングする。
この多結晶シリコン膜１１は、低耐圧ＭＩＳＦＥＴＱｎ
１、Ｑｐ１のゲート電極ＳＧ（第２導電膜）となる。こ
の際、容量素子形成領域ＣＡの下部電極ＬＥ上の容量絶
縁膜（図示せず）上にも多結晶シリコン膜１１を残存さ
せる。この多結晶シリコン膜１１は、容量素子Ｃの上部
電極ＵＥとなる。なお、多結晶シリコン膜１１の表面に
タングステンシリサイド層を形成した後、パターニング
することによってゲート電極ＳＧを形成してもよい。こ
のタングステンシリサイド層は、多結晶シリコン膜１１
上に、タングステン膜等の金属膜を堆積し、熱処理を施
すことにより形成する。このシリサイド層は、ゲート電
極ＳＧの低抵抗化のために形成する。
【００４８】次いで、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ
１および高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のソース、
ドレイン領域を形成するが、以下これらのソース、ドレ
イン領域の形成について説明する。
【００４９】図１７に示すように、半導体基板１上にレ
ジスト膜Ｒ７を形成し、低耐圧ｎチャネル型ＭＩＳＦＥ
Ｔ形成領域ＬＮ上を開孔する。次いで、レジスト膜Ｒ７
および低耐圧ＭＩＳＦＥＴＱｎ１のゲート電極ＳＧをマ
スクに、リンをイオン注入する。
【００５０】次いで、レジスト膜Ｒ７を除去した後、図
１８に示すように、半導体基板１上にレジスト膜Ｒ８を
形成し、低耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＬＰ
上を開孔する。次いで、レジスト膜Ｒ８および低耐圧Ｍ
ＩＳＦＥＴＱｐ１のゲート電極ＳＧをマスクに、ボロン
をイオン注入する。
【００５１】次いで、レジスト膜Ｒ８を除去した後、低
耐圧ＭＩＳＦＥＴＱｎ１およびＱｎ２のゲート電極ＳＧ
の両側に、それぞれ注入されたリンおよびボロンを熱拡
散させることによって、ｐ-型半導体領域１４およびｎ-
型半導体領域１３を形成する（図１９）。
【００５２】次いで、図１９に示すように、半導体基板
１上に酸化シリコン膜を堆積した後、エッチバックする
ことにより、低耐圧ＭＩＳＦＥＴＱｎ１およびＱｎ２の
ゲート電極ＳＧの側壁にサイドウォール膜１６ｓを形成
する。
【００５３】次いで、図２０に示すように、低耐圧ｐチ
ャネル型ＭＩＳＦＥＴ形成領域ＬＰ、高耐圧ｐチャネル
型ＭＩＳＦＥＴ形成領域ＨＰおよび高耐圧ｎチャネル型
ＭＩＳＦＥＴＱｎ２のゲート電極ＦＧ上にレジスト膜Ｒ
９を形成する。次いで、レジスト膜Ｒ９をマスクに、ヒ
素（Ａｓ）をイオン注入し、アニールし、活性化するこ
とによって、低耐圧ｎチャネル型ＭＩＳＦＥＴＱｎ１お
よび高耐圧ｎチャネル型ＭＩＳＦＥＴＱｎ２のゲート電
極（ＳＧ、ＦＧ）の両側に、ｎ+型半導体領域１７（ソ
ース、ドレイン領域）を形成する（図２１）。
【００５４】次いで、図２１に示すように、低耐圧ｎチ
ャネル型ＭＩＳＦＥＴ形成領域ＬＮ、高耐圧ｎチャネル
型ＭＩＳＦＥＴ形成領域ＨＮおよび高耐圧ｐチャネル型
ＭＩＳＦＥＴＱｐ２のゲート電極ＦＧ上にレジスト膜Ｒ
１０を形成する。次いで、レジスト膜Ｒ１０をマスク
に、ボロンをイオン注入し、アニールし、活性化するこ
とによって、低耐圧ｐチャネル型ＭＩＳＦＥＴＱｐ１お
よび高耐圧ｐチャネル型ＭＩＳＦＥＴＱｐ２のゲート電
極（ＳＧ、ＦＧ）の両側に、ｐ+型半導体領域１８（ソ
ース、ドレイン領域）を形成する（図２２（ａ））。な
お、この際ボロンは、フィールド酸化膜４、４ａおよび
酸化シリコン膜５ｃ下には、注入されない。
【００５５】ここで、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ
２のゲート電極ＦＧ上に、レジスト膜Ｒ７、Ｒ８を残存
させるのは、イオン注入により、ゲート電極ＦＧが帯電
し、ゲート酸化膜の絶縁破壊が生じることを防ぐためで
ある。
【００５６】ここまでの工程で、低耐圧部（ＬＮ、ＬＰ
（第１領域））に、ＬＤＤ(LightlyDoped Drain)構造の
ソース、ドレイン（ｎ-型半導体領域１３およびｎ+型半
導体領域１７、ｐ-型半導体領域１４およびｐ+型半導体
領域１８）を備えた低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１
（第１ＭＩＳＦＥＴ）が形成される。また、高耐圧部
（ＨＮ、ＨＰ（第２領域））に、高耐圧ＭＩＳＦＥＴＱ
ｎ２、Ｑｐ２（第２ＭＩＳＦＥＴ）が形成される。
【００５７】次いで、これらのＭＩＳＦＥＴＱｎ１、Ｑ
ｎ２、Ｑｐ１、Ｑｐ２および容量素子Ｃ上に、酸化シリ
コン膜等からなる層間絶縁膜ＳＺを堆積し、所望の領域
上にコンタクトホール（図示せず）を形成した後、コン
タクトホール内を含む層間絶縁膜上に第１層配線Ｍ１を
形成する（図２２（ｂ）参照）。また、第１層配線Ｍ１
上には、さらに、層間絶縁膜と配線用のメタルの形成を
繰り返すことによって多層配線を形成することが可能で
ある。また、最上層配線上には、チップ全体を覆う保護
膜が形成されるが、その図および詳細な説明は省略す
る。
【００５８】なお、本実施の形態においては、低耐圧Ｍ
ＩＳＦＥＴＱｎ１、Ｑｐ１のゲート電極ＳＧを多結晶シ
リコン膜１１により形成し、高耐圧ＭＩＳＦＥＴＱｎ
２、Ｑｐ２のゲート電極ＦＧを多結晶シリコン膜１０に
より形成したが、これらのゲート電極を多結晶シリコン
膜１１により形成することも可能である。
【００５９】即ち、図１４（ｂ）に示すように、本実施
の形態の多結晶シリコン膜１０の堆積（図１３参照）
後、容量素子形成領域ＣＡの酸化シリコン膜５ｃ上にの
み多結晶シリコン膜１０を残存させ、下部電極ＬＥを形
成する。
【００６０】次いで、半導体基板１上に、低耐圧ＭＩＳ
ＦＥＴＱｎ１、Ｑｐ１の閾値電位Ｖｔを調整するため
に、不純物をイオン打ち込みする（図１５参照）。次い
で、図１６（ｂ）に示すように、低耐圧ｎチャネル型Ｍ
ＩＳＦＥＴ形成領域ＬＮおよび低耐圧ｐチャネル型ＭＩ
ＳＦＥＴ形成領域ＬＰ上の薄い酸化シリコン膜５ａを除
去し、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１のゲート絶縁
膜５ｄとなる酸化シリコン膜を、熱酸化により形成す
る。
【００６１】次いで、半導体基板１上に、ＣＶＤ法によ
り、多結晶シリコン膜１１を堆積すし、多結晶シリコン
膜１１を、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート
絶縁膜５（５ａ、５ｃ）および低耐圧ＭＩＳＦＥＴＱｎ
１、Ｑｐ１のゲート絶縁膜５ｄ上に残存するようパター
ニングする。
【００６２】以上の工程によれば、低耐圧ＭＩＳＦＥＴ
Ｑｎ１、Ｑｐ１および高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ
２のゲート電極を多結晶シリコン膜１１（ＳＧ）によ
り、同時に形成することができる。なお、低耐圧ＭＩＳ
ＦＥＴＱｎ１、Ｑｐ１および高耐圧ＭＩＳＦＥＴＱｎ
２、Ｑｐ２のゲート電極を多結晶シリコン膜１０（Ｆ
Ｇ）で形成することも可能であるが、以降の多結晶シリ
コン膜１１の堆積およびパターニング工程において、前
記ゲート電極の側壁に多結晶シリコン膜１１が残存し、
ＭＩＳＦＥＴの特性に影響を与えてしまう。従って、多
結晶シリコン膜１１で、これらのゲート電極を形成する
ことが望ましい。
【００６３】（実施の形態２）実施の形態１において
は、ＭＩＳＦＥＴの形成領域ＬＮ、ＬＰ、ＨＮ、ＨＰ間
の分離にフィールド酸化膜４を用いたが、溝内に埋め込
まれた酸化膜を用いて分離を行ってもよい。
【００６４】本実施の形態の半導体集積回路装置の製造
方法を図２３〜図３３を用いて工程順に説明する。
【００６５】まず、図２３に示すように、ｐ型の単結晶
シリコンからなる半導体基板１を準備する。この半導体
基板１は、低耐圧ｎチャネル型ＭＩＳＦＥＴＱｎ１が形
成される領域ＬＮ、低耐圧ｐチャネル型ＭＩＳＦＥＴＱ
ｐ１が形成される領域ＬＰ、高耐圧ｎチャネル型ＭＩＳ
ＦＥＴＱｎ２が形成される領域ＨＮおよび高耐圧ｐチャ
ネル型ＭＩＳＦＥＴＱｐ２が形成される領域ＨＰを有す
る。
【００６６】この半導体基板１の表面に酸化処理を施す
ことにより酸化シリコン膜２を形成する。続いて、酸化
シリコン膜の上部に選択的に窒化シリコン膜３を形成し
た後、図２４に示すように、この窒化シリコン膜３をマ
スクに、半導体基板１をエッチングして深さ３００nm程
度の溝Ｕを形成する。ここで、高耐圧ＭＩＳＦＥＴＱｎ
２、Ｑｐ２形成領域（ＨＮ、ＨＰ）においては、後述す
るゲート電極の両端下部にも溝を形成する。
【００６７】次いで、基板１を約１０００℃で熱酸化す
ることによって、溝の内壁に膜厚１０nm程度の薄い酸化
シリコン膜（図示せず）を形成する。この酸化シリコン
膜は、溝の内壁に生じたドライエッチングのダメージを
回復すると共に、次の工程で溝の内部に埋め込まれる酸
化シリコン膜１０４と基板１との界面に生じるストレス
を緩和するために形成する。
【００６８】次に、図２５に示すように、溝の内部を含
む基板１上にＣＶＤ法により酸化シリコン膜１０４を堆
積し、溝の上部の酸化シリコン膜１０４を、窒化シリコ
ン膜３をストッパー膜として、化学的および機械的に研
磨してその表面を平坦化する。次いで、窒化シリコン膜
３を除去することにより、素子分離１０４および高耐圧
ＭＩＳＦＥＴＱｎ２、Ｑｐ２の耐圧を向上させるための
酸化シリコン膜１０４ａが完成する（図２６（ａ））。
【００６９】ここで、図２６（ｂ）に示すように、酸化
シリコン膜１０４、１０４ａの表面は、前述の研磨時、
以降の不純物の注入工程等における半導体基板表面の洗
浄もしくは酸化シリコン膜５ａ形成前の薄い酸化シリコ
ン膜２の除去等により、溝の端部において酸化シリコン
膜１０４、１０４ａの表面が後退するという現象（リセ
ス現象）が発生する。このリセス現象が、発生すると追
って詳細に説明するように、ＭＩＳＦＥＴの耐圧の劣化
や、キンク現象の発生など、種々の問題が生じ得る。な
お、以降の図面においては、図面を分かりやすくするた
め、酸化シリコン膜１０４、１０４ａの表面の後退につ
いては、図示しない。
【００７０】また、以降の工程のうち、実施の形態１の
場合と同様の工程は、重複説明を避け、概要のみを説明
する。
【００７１】まず、図２７に示すように、高耐圧ｎチャ
ネル型ＭＩＳＦＥＴ形成領域ＨＮの酸化シリコン膜１０
４、１０４ａ下に、ボロンをイオン打ち込みし、ｐ型ウ
エル６を形成する。
【００７２】また、高耐圧ｐチャネル型ＭＩＳＦＥＴ形
成領域ＨＰの酸化シリコン膜１０４、１０４ａ下に、リ
ンをイオン打ち込みし、ｎ型ウエル７を形成する。
【００７３】この際のイオン（リン、ボロン）の打ち込
みエネルギーは、高耐圧ｎチャネル型ＭＩＳＦＥＴ形成
領域ＨＮおよび高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領
域ＨＰの酸化シリコン膜１０４、１０４ａ下にも、イオ
ンが打ち込まれるよう設定する。
【００７４】次いで、図２８に示すように、高耐圧ｐチ
ャネル型ＭＩＳＦＥＴＱｐ２のソース、ドレイン領域近
傍に、ボロンをイオン打ち込みすることにより、ｐ型電
界緩和層８を形成する。また、高耐圧ｎチャネル型ＭＩ
ＳＦＥＴＱｎ２のソース、ドレイン領域近傍に、リンを
イオン打ち込みすることにより、ｎ型電界緩和層９を形
成する。この際のイオン（リン、ボロン）の打ち込みエ
ネルギーは、酸化シリコン膜１０４、１０４ａ下にも、
イオンが打ち込まれるよう設定する。
【００７５】次に、図２９に示すように、半導体基板１
表面の薄い酸化シリコン膜２を除去した後、熱酸化によ
りゲート絶縁膜５の一部となる酸化シリコン膜５ａを形
成する。次いで、半導体基板１上に、酸化シリコン膜５
ｂを減圧化学気相成長法により堆積する。次いで、高耐
圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート電極形成予定領
域および高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＨＮ
および高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＨＰの
酸化シリコン膜１０４上に、酸化シリコン膜５ｂが残存
するよう、酸化シリコン膜５ｂをパターニングする。こ
こで、低耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＬＮ、
低耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＬＰ上の酸化
シリコン膜１０４（高耐圧部と低耐圧部の境界、図中で
は、高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＨＮと低
耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＬＰとの境界上
のフィールド酸化膜４を除く）上には、酸化シリコン膜
５ｂは、残存させない。これは、実施の形態１において
説明した通り、これらの領域上の酸化シリコン膜１０４
の幅が狭いことから、マスクずれによるＭＩＳＦＥＴＱ
ｎ１、Ｑｎ２のソース、ドレイン領域もしくはゲート電
極の幅の縮小化を防止するためである。
【００７６】次いで、９００℃以上の熱処理を施すこと
により、酸化シリコン膜５ｂの膜質を改善する。熱処理
後の酸化シリコン膜を５ｃとする。高耐圧ＭＩＳＦＥＴ
Ｑｎ２、Ｑｐ２のゲート電極形成予定領域上の酸化シリ
コン膜５ｃは、ゲート絶縁膜５の一部となる。即ち、こ
の酸化シリコン膜５ｃと酸化シリコン膜５ａとで、高耐
圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート絶縁膜５を構成
する。
【００７７】また、高耐圧ｎチャネル型ＭＩＳＦＥＴ形
成領域ＨＮおよび高耐圧ｐチャネル型ＭＩＳＦＥＴ形成
領域ＨＰの酸化シリコン膜１０４上の酸化シリコン膜５
ｃにより、これらの領域上に形成される寄生ＭＯＳの閾
値電位Ｖｔを大きくすることができる。
【００７８】また、酸化シリコン膜５ｂは、ＬＰＣＶＤ
により形成されるため、酸化シリコン膜１０４、１０４
ａとのエッチング比を大きくとれるため、酸化シリコン
膜１０４、１０４ａの表面をほとんどエッチングするこ
となく、酸化シリコン膜５ｂをエッチングすることがで
きる。その結果、酸化シリコン膜１０４の膜厚を確保す
ることができ、この上部に形成される寄生ＭＯＳの閾値
電位Ｖｔを大きくすることができる。また、前述したリ
セス現象による酸化シリコン膜１０４、１０４ａの表面
の後退量を低減することができる。
【００７９】次いで、図３０に示すように、半導体基板
１上に、ＣＶＤ法により、多結晶シリコン膜１０を堆積
する。この多結晶シリコン膜１０中には、リン等の不純
物を含ませてもよい。次に、多結晶シリコン膜１０を、
高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート絶縁膜５
（５ａ、５ｃ）上に残存するようパターニングする。こ
の多結晶シリコン膜１０は、高耐圧ＭＩＳＦＥＴＱｎ
２、Ｑｐ２のゲート電極ＦＧとなる。
【００８０】次いで、図３１に示すように、低耐圧ｎチ
ャネル型ＭＩＳＦＥＴ形成領域ＬＮに、ボロンをイオン
打ち込みすることによりｐ型ウエル８ｂを形成する。こ
のイオン打ち込みの際、高耐圧ｎチャネル型ＭＩＳＦＥ
Ｔ形成領域ＨＮの酸化シリコン膜１０４下にも、ボロン
をイオン打ち込みすることにより、ｐ型ウエル８ｃを形
成してもよい。また、低耐圧ｐチャネル型ＭＩＳＦＥＴ
形成領域ＬＰに、リンをイオン打ち込みすることにより
ｎ型ウエル９ｂを形成する。このイオン打ち込みの際、
高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＨＰの酸化シ
リコン膜１０４下にも、ボロンをイオン打ち込みするこ
とにより、ｎ型ウエル９ｃを形成してもよい。このｐ型
ウエル８ｃおよびｎ型ウエル９ｃは、酸化シリコン膜１
０４上形成される寄生ＭＯＳの閾値電位Ｖｔを上げるた
めに形成する。
【００８１】次に、図３２に示すように、低耐圧ｎチャ
ネル型ＭＩＳＦＥＴ形成領域ＬＮおよび低耐圧ｐチャネ
ル型ＭＩＳＦＥＴ形成領域ＬＰ上の薄い酸化シリコン膜
５ａを除去した後、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１
のゲート絶縁膜５ｄを、熱酸化により形成する。
【００８２】次いで、半導体基板１上に、ＣＶＤ法によ
り、多結晶シリコン膜１１を堆積する。次に、多結晶シ
リコン膜１１を、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１の
ゲート絶縁膜５ｄ上に残存するようパターニングする。
この多結晶シリコン膜１１は、低耐圧ＭＩＳＦＥＴＱｎ
１、Ｑｐ１のゲート電極ＳＧとなる。なお、多結晶シリ
コン膜１１の表面にタングステンシリサイド層を形成し
た後、パターニングすることによってゲート電極ＳＧを
形成してもよい。このシリサイド層は、ゲート電極ＳＧ
の低抵抗化のために形成する。
【００８３】次いで、図３３（ａ）に示すように、低耐
圧ＭＩＳＦＥＴＱｎ１のゲート電極ＳＧの両側に、リン
をイオン注入することにより、ｎ-型半導体領域１３を
形成する。また、低耐圧ＭＩＳＦＥＴＱｎ２のゲート電
極ＳＧの両側に、ボロンをイオン注入することにより、
ｐ-型半導体領域１４を形成する。
【００８４】次いで、ゲート電極ＦＧおよびＳＧ上に酸
化シリコン膜１５を形成した後、半導体基板１上に酸化
シリコン膜を堆積し、エッチバックすることにより、ゲ
ート電極ＦＧ、ＳＧと酸化シリコン膜１５との積層膜の
側壁にサイドウォール膜１６ｓを形成する。
【００８５】次いで、低耐圧ｎチャネル型ＭＩＳＦＥＴ
Ｑｎ１および高耐圧ｎチャネル型ＭＩＳＦＥＴＱｎ２の
ゲート電極（ＳＧ、ＦＧ）の両側に、ヒ素をイオン注入
することによって、ｎ+型半導体領域１７を形成する。
また、ボロンをイオン注入することによって、低耐圧ｐ
チャネル型ＭＩＳＦＥＴＱｐ１および高耐圧ｐチャネル
型ＭＩＳＦＥＴＱｐ２のゲート電極（ＳＧ、ＦＧ）の両
側に、ｐ+型半導体領域１８を形成する。なお、この際
ヒ素およびボロンは、酸化シリコン膜１０４、１０４ａ
および酸化シリコン膜５ｃ下には、注入されない。
【００８６】ここまでの工程で、低耐圧部（ＬＮ、Ｌ
Ｐ）に、ＬＤＤ(Lightly Doped Drain)構造のソース、
ドレイン（ｎ-型半導体領域１３およびｎ+型半導体領域
１７、ｐ-型半導体領域１４およびｐ+型半導体領域１
８）を備えた低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１が形成
される。また、高耐圧部（ＨＮ、ＨＰ）に、高耐圧ＭＩ
ＳＦＥＴＱｎ２、Ｑｐ２が形成される。
【００８７】このように、本実施の形態によれば、酸化
シリコン膜１０４の膜厚を確保することができるので、
リセスの発生を低減することができる。その結果、リセ
スによる耐圧の低下やキンク現象の発生を低減すること
ができる。ここで、耐圧の低下は、リセスの発生により
発生した酸化シリコン膜１０４の表面の段差部に、電界
が集中することにより起こる。また。キンク現象とは、
ＭＩＳＦＥＴのサブスレッショルド特性（ゲート電圧
（横軸）対ドレイン電流（縦軸）の関係による特性）に
おいて、ゲート電圧が小さい領域でドレイン電流が大き
くなり、２段波形を示す現象をいう。
【００８８】図３３（ｂ）は、図３３（ａ）の拡大図で
あり、図２６（ｂ）を参照しながら説明したリセスも図
示している。
【００８９】次いで、これらのＭＩＳＦＥＴＱｎ１、Ｑ
ｎ２、Ｑｐ１、Ｑｐ２上に層間絶縁膜と配線用のメタル
の形成を繰り返すことによって多層の配線が形成され、
また、最上層配線上には、チップ全体を覆う保護膜が形
成されるが、その図および詳細な説明は省略する。
【００９０】（実施の形態３）本実施形態の半導体集積
回路装置の製造方法を図３４〜図３９を用いて工程順に
説明する。
【００９１】まず、図３４に示すように、高耐圧ＭＩＳ
ＦＥＴＱｎ２、Ｑｐ２のゲート絶縁膜５（５ａ、５ｃ）
上にゲート電極ＦＧが形成された半導体基板１を準備す
る。この半導体基板１の製造工程は、図１〜図１４を参
照しながら説明した実施の形態１の工程と同様であるた
め、その説明を省略する。なお、図３４に示す半導体基
板は、酸化シリコン膜１０４、１０４ａ上に、酸化シリ
コン膜５ｃを有しているため、実施の形態１の場合と同
様に、酸化シリコン膜１０４の膜厚を確保することがで
き、この上部に形成される寄生ＭＯＳの閾値電位Ｖｔを
大きくすることができる。
【００９２】次に、図３５に示すように、低耐圧ｎチャ
ネル型ＭＩＳＦＥＴ形成領域ＬＮおよび低耐圧ｐチャネ
ル型ＭＩＳＦＥＴ形成領域ＬＰ上の薄い酸化シリコン膜
５ａを除去した後、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１
のゲート絶縁膜５ｄを、熱酸化により形成する。この
際、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート電極Ｆ
Ｇもわずかに酸化（５ｅ）される。また、下部電極ＬＥ
の表面もわずかに酸化され、酸化シリコン膜（５ｆ）が
形成される（図３５）。この酸化シリコン膜５ｆは、容
量素子Ｃの容量絶縁膜となる。容量素子Ｃの信頼性を高
めるため、下部電極ＬＥとなる多結晶シリコン膜１０の
堆積後に、この多結晶シリコン膜１０上に、窒化シリコ
ン膜をあらかじめ形成しておき、容量絶縁膜としてもよ
い。
【００９３】次いで、窒素雰囲気下で熱処理を行うこと
により、ゲート絶縁膜５ｄを窒化する。このように、ゲ
ート絶縁膜５ｄの界面に窒素を導入することにより、ド
レイン端で発生するホットキャリアによる閾値電位Ｖｔ
の変動を抑えることができる。
【００９４】次いで、図３６に示すように、半導体基板
１上に、ＣＶＤ法により、多結晶シリコン膜１１１を堆
積する。この多結晶シリコン膜１１１は、低耐圧ＭＩＳ
ＦＥＴＱｎ１、Ｑｐ１のゲート電極ＳＧの一部となる。
【００９５】ここで、この窒化処理を後述する閾値電位
Ｖｔの調整のための不純物注入工程の後に行うと、この
窒化処理で不純物が拡散し、閾値電位Ｖｔの調整が困難
となる。一方、窒化処理後に、前記不純物注入工程を行
う場合であっても、この不純物注入工程後に、前記多結
晶シリコン膜１１１を形成する場合には、ゲート絶縁膜
５ｄが露出した状態で、不純物が注入されることとな
り、イオン打ち込み装置内に存在する重金属により、ゲ
ート絶縁膜５ｄが汚染されるという問題が生じる。
【００９６】従って、以下に説明するように、ゲート絶
縁膜５ｄ上に多結晶シリコン膜１１１を形成した状態
で、多結晶シリコン膜１１１を介して、半導体基板１上
に、不純物をイオン打ち込みする。
【００９７】まず、図３６に示すように、低耐圧ＭＩＳ
ＦＥＴＱｎ１の閾値電位Ｖｔを調整するために、半導体
基板１上に、不純物をイオン打ち込みする。次いで、図
３７に示すように、低耐圧ｐチャネル型ＭＩＳＦＥＴ形
成領域ＬＰ上に、不純物をイオン打ち込みする。この不
純物は、低耐圧ＭＩＳＦＥＴＱｐ１の閾値電位Ｖｔを調
整するために行う。この際、高耐圧ＭＩＳＦＥＴＱｎ
２、Ｑｐ２のゲート電極ＦＧ上には、酸化シリコン膜５
ｅおよび多結晶シリコン膜１１１が形成されているた
め、前記不純物は、これらの膜中に留まり、ゲート絶縁
膜５（５ａ、５ｃ）中に不純物が注入されるのを防止す
ることができる。
【００９８】ゲート絶縁膜５中に不純物が注入された場
合には、いわゆるＮＢＴ（negativebias temperature）
の問題が顕著になる。これは、ｐチャネル型ＭＩＳＦＥ
Ｔのゲート電極に、負電位を印加するだけで、その閾値
電位Ｖｔが大きくなる現象をいい、特に、ゲート電極が
ｐ型の場合に、顕著に現れる。この現象には、ゲート絶
縁膜中のボロンの存在が深く関係していると考えられて
おり、ゲート絶縁膜中に不純物が含まれている場合に発
生しやすくなると思われる。
【００９９】しかしながら、本実施の形態においては、
ゲート絶縁膜５中に不純物が注入されるのを防止するこ
とができ、ＮＢＴ現象の発生を低減することができる。
【０１００】次いで、多結晶シリコン膜１１１上に多結
晶シリコン膜１１１ｂを堆積する。この多結晶シリコン
膜１１１と１１１ｂは、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑ
ｐ１のゲート電極ＳＧとなる。従って、多結晶シリコン
膜１１１、１１１ｂを、ゲート絶縁膜５ｄ上に残存する
ようパターニングする（図３８）。この際、容量素子形
成領域ＣＡの下部電極ＬＥ上の酸化シリコン膜５ｆ上に
も多結晶シリコン膜１１１および１１１ｂを残存させ
る。この多結晶シリコン膜１１１、１１１ｂは、容量素
子Ｃの上部電極ＵＥとなる。なお、多結晶シリコン膜１
１１ｂの表面にタングステンシリサイド層を形成した
後、パターニングすることによってゲート電極ＳＧを形
成してもよい。このタングステンシリサイド層は、多結
晶シリコン膜１１１ｂ上に、タングステン膜等の金属膜
を堆積し、熱処理を施すことにより形成する。このシリ
サイド層は、ゲート電極ＳＧの低抵抗化のために形成す
る。
【０１０１】なお、前述の多結晶シリコン膜１０のパタ
ーニングの際、低耐圧部（ＬＮ、ＬＰ）上の多結晶シリ
コン膜１０のみを除去し、高耐圧部（ＨＮ、ＨＰ）上の
多結晶シリコン膜１０のパターニングをゲート電極ＳＧ
形成後に行ってもよい。
【０１０２】このように、低耐圧ＭＩＳＦＥＴＱｎ１、
Ｑｐ１のゲート電極ＳＧを、多結晶シリコン膜１１１と
多結晶シリコン膜１１１ｂとの積層膜としたのは、低耐
圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１の閾値電位調整用の不純
物を精度良くイオン打ち込みするためである。即ち、こ
のイオン打ち込みの前に膜厚の大きい多結晶シリコン膜
１１１を介してイオン打ち込みする場合には、不純物の
制御が困難であり、所望の閾値電位Ｖｔが得られない。
【０１０３】また、前述した通り、ゲート電極ＳＧ上
に、シリサイド層を形成する場合、ゲート電極を構成す
る多結晶シリコン膜１１１が薄いと、その下層のゲート
絶縁膜中のシリコンまでもがシリサイド化反応を起こ
し、ゲート絶縁膜５ｄの耐圧が低下する。
【０１０４】しかしながら、本実施の形態においては、
低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１のゲート電極ＳＧ
を、多結晶シリコン膜１１１と多結晶シリコン膜１１１
ｂとの積層膜としたので、閾値電位調整用の不純物を精
度良くイオン打ち込みでき、また、ゲート絶縁膜５ｄの
耐圧が確保することができる。
【０１０５】次いで、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ
１および高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のソース、
ドレイン領域を形成するが、以降の工程は、図１７〜図
２２を参照しながら説明した実施の形態１の場合と同様
であるため、その説明を省略する。
【０１０６】なお、本実施の形態においては、図３４に
示すように、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲー
ト電極形成予定領域および高耐圧ｎチャネル型ＭＩＳＦ
ＥＴ形成領域ＨＮ、高耐圧ｐチャネル型ＭＩＳＦＥＴ形
成領域ＨＰおよび容量素子形成領域ＣＡのフィールド酸
化膜４上に、酸化シリコン膜５ｃが形成された半導体基
板１を用いたが、この酸化シリコン膜５ｃの形成工程を
省略しても、ゲート酸化膜５ａ中に、ボロンが注入され
ることを防止できるため、上述のＮＢＴ現象の発生を抑
制することができる。
【０１０７】図３９に、酸化シリコン膜５ｃを形成しな
かった場合の半導体基板の要部断面図を示す。なお、こ
の半導体集積回路装置の製造方法は、実施の形態１（酸
化シリコン膜５ｃの形成工程を除く）および本実施の形
態で説明した工程と、同様であるため、その説明を省略
する。
【０１０８】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１０９】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１１０】本発明によれば、フィールド酸化膜４や溝
内に形成された酸化シリコン膜１０４（第１絶縁膜）上
に、酸化シリコン膜５ｃ（第３絶縁膜）を形成したの
で、フィールド酸化膜４等の上に形成される寄生ＭＯＳ
の閾値電位を上げることができる。
【０１１１】また、本発明によれば、低耐圧ＭＩＳＦＥ
Ｔのゲート電極を構成する導電膜（第２導電膜）が、高
耐圧ＭＩＳＦＥＴのゲート電極（第１導電膜）上に存在
する状態で、低耐圧ＭＩＳＦＥＴ閾値調整用の不純物の
注入を行ったので、ＮＢＴ現象の発生を抑制することが
できる。
【０１１２】また、本発明によれば、微細化された高性
能の半導体集積回路装置を形成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１７】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１８】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１９】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２３】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２５】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２６】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２７】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２８】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２９】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３０】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３１】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３２】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３３】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３４】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３５】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３６】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３７】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３８】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３９】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図４０】本発明の課題を説明するための図である。
【図４１】本発明の課題を説明するための図である。
【図４２】本発明の課題を説明するための図である。
【符号の説明】
１ 半導体基板 ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ フィールド酸化膜 ４ａ フィールド酸化膜 ５ ゲート絶縁膜 ５ａ 酸化シリコン膜 ５ｂ 酸化シリコン膜 ５ｃ 酸化シリコン膜 ５ｄ ゲート絶縁膜 ５ｆ 酸化シリコン膜 ６ ｎ型アイソレーション領域（ｎ型ウエル） ７ ｐ型ウエル ８ ｐ型電界緩和層 ８ｂ ｐ型ウエル ８ｃ ｐ型ウエル ８ｄ 半導体領域 ９ ｎ型電界緩和層 ９ｂ ｎ型ウエル ９ｃ ｎ型ウエル ９ｄ 半導体領域 １０ 多結晶シリコン膜 １１ 多結晶シリコン膜 １３ ｎ-型半導体領域 １４ ｐ-型半導体領域 １６ｓ サイドウォール膜 １７ ｎ+型半導体領域（ソース、ドレイン領域） １８ ｐ+型半導体領域（ソース、ドレイン領域） １０４ 酸化シリコン膜 １０４ａ 酸化シリコン膜 １１１ 多結晶シリコン膜 １１１ｂ 多結晶シリコン膜 ＦＧ ゲート電極 ＳＧ ゲート電極 ＳＺ 層間絶縁膜 Ｕ 溝 Ｃ 容量素子 ＵＥ 上部電極 ＬＥ 下部電極 Ｒ１〜Ｒ１０ レジスト膜 Ｍ１ 第１層配線 ＣＡ 容量素子形成領域 ＨＮ 高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域 ＨＰ 高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域 ＬＮ 低耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域 ＬＰ 低耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域 Ｑｎ１ 低耐圧ｎチャネル型ＭＩＳＦＥＴ Ｑｎ２ 高耐圧ｎチャネル型ＭＩＳＦＥＴ Ｑｐ１ 低耐圧ｐチャネル型ＭＩＳＦＥＴ Ｑｐ２ 高耐圧ｐチャネル型ＭＩＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 21/76 Ｄ 27/10 ４８１ 27/08 １０２Ｂ 29/78 29/78 ３０１Ｇ (72)発明者 纐纈 政巳 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 石田 進 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 斎藤 一成 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 Ｆターム(参考） 5F032 AA13 AA37 AA44 AA69 AB01 AB02 BA02 BA05 CA03 CA14 CA17 CA20 CA24 CA25 DA02 DA22 DA33 DA43 DA53 DA78 5F048 AA05 AA09 AC01 AC03 AC10 BA01 BB06 BB08 BB15 BB16 BB18 BC06 BD04 BE02 BE03 BE04 BG01 BG12 BG13 BH07 DA25 5F083 GA19 JA35 NA08 PR33 PR39 PR40 5F140 AA16 AA19 AA25 AB03 AB09 BC06 BD01 BD05 BD16 BD18 BE03 BE07 BE10 BE14 BE16 BF04 BF11 BF18 BF32 BG08 BG12 BG28 BG34 BG37 BG43 BG52 BG53 BH05 BH13 BH14 BH15 BJ05 BK02 BK13 BK21 BK22 BK26 CA02 CB01 CB04 CB08 CC03 CC12 CE07

Claims (60)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の第１領域内に複数の第１Ｍ
    ＩＳＦＥＴを有し、第２領域内に複数の第２ＭＩＳＦＥ
    Ｔを有する半導体集積回路装置の製造方法であって、 （ａ）前記第１領域内の前記第１ＭＩＳＦＥＴ形成領域
    間および前記第２領域内の前記第２ＭＩＳＦＥＴ形成領
    域間に第１絶縁膜を形成する工程と、 （ｂ）前記第１および第２領域において、前記第１絶縁
    膜間の半導体基板表面に第２絶縁膜を形成する工程と、 （ｃ）前記第２絶縁膜上に、第３絶縁膜を堆積する工程
    と、 （ｄ）前記第２領域において、前記第３絶縁膜上に第１
    導電膜を形成する工程と、 （ｅ）前記第１領域の前記第３及び第２絶縁膜を除去し
    た後に、前記第１領域の半導体基板表面に第４絶縁膜を
    形成する工程と、 （ｆ）前記第４絶縁膜上に第２導電膜を形成する工程
    と、を含み、 （ｇ）前記第２領域において、前記第１絶縁膜上には前
    記第３絶縁膜が残っていることを特徴とする半導体集積
    回路装置の製造方法。
  2. 【請求項２】 前記第１絶縁膜は、熱酸化により形成さ
    れた酸化膜であることを特徴とする請求項１記載の半導
    体集積回路装置の製造方法。
  3. 【請求項３】 前記第３絶縁膜は、ＣＶＤ法により形成
    された膜であることを特徴とする請求項１記載の半導体
    集積回路装置の製造方法。
  4. 【請求項４】 前記第３絶縁膜のエッチレートは前記第
    １絶縁膜よりも大きいことを特徴とする請求項１記載の
    半導体集積回路装置の製造方法。
  5. 【請求項５】 前記第３絶縁膜の膜厚は、前記第２絶縁
    膜の膜厚よりも厚いことを特徴とする請求項１記載の半
    導体集積回路装置の製造方法。
  6. 【請求項６】 前記第１および第２導電膜はポリシリコ
    ンからなる膜であることを特徴とする請求項１記載の半
    導体集積回路装置の製造方法。
  7. 【請求項７】 前記第１絶縁膜上の第３絶縁膜は、前記
    第１絶縁膜上に前記第３絶縁膜の端部が位置するように
    形成されていることを特徴とする請求項１記載の半導体
    集積回路装置の製造方法。
  8. 【請求項８】 前記第１絶縁膜形成工程は、前記半導体
    基板中に溝を形成する工程と、前記の溝内に酸化膜を形
    成する工程とからなることを特徴とする請求項１記載の
    半導体集積回路装置の製造方法。
  9. 【請求項９】 前記第１領域内の第１絶縁膜は、前記第
    ２領域内の第１絶縁膜より幅が狭いことを特徴とする請
    求項１記載の半導体集積回路装置の製造方法。
  10. 【請求項１０】 前記第１絶縁膜は、前記第１導電膜形
    成領域の両端部にも形成されることを特徴とする請求項
    １記載の半導体集積回路装置の製造方法。
  11. 【請求項１１】 前記第１絶縁膜は、前記第２領域内の
    第１導電膜形成領域の両端部にも形成され、 前記半導体集積回路装置の製造方法は、さらに、前記第
    １導電膜形成領域の両端部に形成された第１絶縁膜下の
    半導体基板中に第１の半導体領域を形成する工程と、 前記第１の半導体領域中であって、第１導電膜形成領域
    の両端部に形成された第１絶縁膜の外側に、第２の半導
    体領域を形成する工程と、 を有することを特徴とする請求項１記載の半導体集積回
    路装置の製造方法。
  12. 【請求項１２】 前記第１の半導体領域の不純物濃度
    は、前記第２の半導体領域の不純物濃度より低いことを
    特徴とする請求項１記載の半導体集積回路装置の製造方
    法。
  13. 【請求項１３】 半導体基板の第１領域内に複数の第１
    ＭＩＳＦＥＴを有し、第２領域内に複数の第２ＭＩＳＦ
    ＥＴを有する半導体集積回路装置の製造方法であって、 （ａ）前記第１領域内の前記第１ＭＩＳＦＥＴ形成領域
    間および前記第２領域の前記第２ＭＩＳＦＥＴ形成領域
    間に第１絶縁膜を形成する工程と、 （ｂ）前記第１および第２領域において、前記第１絶縁
    膜間の半導体基板表面に第２絶縁膜を形成する工程と、 （ｃ）前記２絶縁膜上に、第３絶縁膜を堆積する工程
    と、 （ｄ）前記第２領域内の前記第１絶縁膜上に前記第３絶
    縁膜を残し、前記第１領域内の前記第３絶縁膜を除去す
    る工程と、 （ｅ）前記半導体基板上の前記第１および第２領域に、
    第１導電膜を堆積する工程と、 （ｆ）前記第１領域内の前記第１導電膜の除去、および
    前記第２領域内の前記第１導電膜の一部を除去する工程
    と、 （ｇ）前記第１領域の前記半導体基板表面に第４絶縁膜
    を形成する工程と、 （ｈ）前記第１領域に第２導電膜を形成する工程と、 を有することを特徴とする半導体集積回路装置の製造方
    法。
  14. 【請求項１４】 前記第１絶縁膜は、熱酸化により形成
    された酸化膜であることを特徴とする請求項１３記載の
    半導体集積回路装置の製造方法。
  15. 【請求項１５】 前記第３絶縁膜は、ＣＶＤ法により形
    成された膜であることを特徴とする請求項１３記載の半
    導体集積回路装置の製造方法。
  16. 【請求項１６】 前記第３絶縁膜のエッチレートは前記
    第１絶縁膜よりも大きいことを特徴とする請求項１３記
    載の半導体集積回路装置の製造方法。
  17. 【請求項１７】 前記半導体集積回路装置の製造方法
    は、 前記（ｄ）工程と（ｅ）工程との間に、前記第３絶縁膜
    に熱処理を施す工程を有することを特徴とする請求項１
    ３記載の半導体集積回路装置の製造方法。
  18. 【請求項１８】 前記熱処理は、９００℃以上の温度で
    行われることを特徴とする請求項１７記載の半導体集積
    回路装置の製造方法。
  19. 【請求項１９】 前記熱処理は、１０００℃以上の温度
    で行われることを特徴とする請求項１７記載の半導体集
    積回路装置の製造方法。
  20. 【請求項２０】 前記第３絶縁膜の膜厚は、第２絶縁膜
    の膜厚よりも厚いことを特徴とする請求項１３記載の半
    導体集積回路装置の製造方法。
  21. 【請求項２１】 前記第１および第２導電膜はポリシリ
    コンからなる膜であることを特徴とする請求項１３記載
    の半導体集積回路装置の製造方法。
  22. 【請求項２２】 前記第１絶縁膜形成工程は、前記半導
    体基板中に溝を形成する工程と、前記溝内に酸化膜を形
    成する工程とからなることを特徴とする請求項１３記載
    の半導体集積回路装置の製造方法。
  23. 【請求項２３】 前記第１領域内の第１絶縁膜は、前記
    第２領域内の第１絶縁膜より幅が狭いことを特徴とする
    請求項１３記載の半導体集積回路装置の製造方法。
  24. 【請求項２４】 半導体基板の第１領域内にゲート電極
    およびソース・ドレイン領域を有する複数の第１ＭＩＳ
    ＦＥＴを有し、第２領域内にゲート電極およびソース・
    ドレイン領域を有する複数の第２ＭＩＳＦＥＴを有する
    半導体集積回路装置の製造方法であって、 （ａ）前記第１領域内の前記第１ＭＩＳＦＥＴ形成領域
    間および前記第２領域の前記第２ＭＩＳＦＥＴ形成領域
    間に第１絶縁膜を形成する工程と、 （ｂ）前記第１領域に第１半導体領域を形成し、前記第
    ２領域に第２半導体領域を形成する工程と、 （ｃ）前記第１絶縁膜間の前記半導体基板表面に、第２
    絶縁膜を形成する工程と、 （ｄ）前記第２絶縁膜上に、第３絶縁膜を堆積する工程
    と、 （ｅ）前記第１領域内の前記第２、第３絶縁膜を除去す
    る工程であって、前記第２領域内の前記第２半導体領域
    上の第２、第３絶縁膜の一部を除去し第１開口部を形成
    する工程と、 （ｆ）前記半導体基板の前記第２領域において、前記第
    ３絶縁膜上に、前記第２ＭＩＳＦＥＴのゲート電極とな
    る第１導電膜を形成する工程と、 （ｇ）前記第１領域の半導体基板表面に、第４絶縁膜を
    形成する工程と、 （ｈ）前記第１領域において、前記第４絶縁膜上に、前
    記第１ＭＩＳＦＥＴのゲート電極となる第２導電膜を形
    成する工程と、 （ｉ）前記第１領域の前記ゲート電極の両側に、前記第
    １半導体領域と逆の導電型を持つ第３半導体領域を、前
    記第２領域内の前記第１開口部下に前記第２半導体領域
    と同一の導電型を持つ第４半導体領域を形成する為に、
    前記半導体基板表面に不純物を導入する工程と、 を有することを特徴とする半導体集積回路装置の製造方
    法。
  25. 【請求項２５】 前記第１開口部を構成する前記第３絶
    縁膜の側壁は前記第１絶縁膜上に位置することを特徴と
    する請求項２４記載の半導体集積回路装置の製造方法。
  26. 【請求項２６】 前記第４半導体領域には固定電圧が印
    加されることを特徴とする請求項２４記載の半導体集積
    回路装置の製造方法。
  27. 【請求項２７】 前記第１領域内の第１絶縁膜は、前記
    第２領域内の第１絶縁膜より幅が狭いことを特徴とする
    請求項２４記載の半導体集積回路装置の製造方法。
  28. 【請求項２８】 半導体基板の第１領域内に第１ＭＩＳ
    ＦＥＴを有し、第２領域内に第２ＭＩＳＦＥＴを有する
    半導体集積回路装置の製造方法であって、 （ａ）前記第１および第２領域に第１絶縁膜を形成する
    工程と、 （ｂ）前記第１および第２領域の前記第１絶縁膜上に、
    第１導電膜を堆積する工程と、 （ｃ）前記第１領域内の前記第１絶縁膜および前記第１
    導電膜を除去する工程と、 （ｄ）前記半導体基板上の前記第１領域に、第２絶縁膜
    を形成する工程と、 （ｅ）前記第１および第２領域に、第２導電膜を堆積す
    る工程と、 （ｆ）前記第１および第２領域に、前記第１領域の基板
    に達するエネルギーで、前記第２導電膜上から不純物を
    打ち込む工程と、 を有することを特徴とする半導体集積回路装置の製造方
    法。
  29. 【請求項２９】 前記半導体集積回路装置の製造方法は
    さらに、 （ｇ）前記第１および第２領域の第２導電膜上に、それ
    ぞれ第３導電膜を堆積する工程と、 （ｈ）前記第１領域内の前記第２および第３導電膜の一
    部を除去し、第２および第３導電膜からなる、前記第１
    ＭＩＳＦＥＴのゲート電極を形成し、前記第２領域内の
    前記第２および第３導電膜を除去する工程と、 を有することを特徴とする請求項２８記載の半導体集積
    回路装置の製造方法。
  30. 【請求項３０】 前記半導体集積回路装置の製造方法は
    さらに、 （ｇ）前記第１および第２領域の第２導電膜上に、それ
    ぞれ第３導電膜を堆積する工程と、 （ｈ）前記第１領域内の前記第２および第３導電膜の一
    部を除去し、第２および第３導電膜からなる、前記第１
    ＭＩＳＦＥＴのゲート電極を形成し、前記第２領域内の
    前記第２および第３導電膜を除去する工程と、 （ｉ）前記第２領域内の前記第１導電膜の一部を除去
    し、前記第２ＭＩＳＦＥＴのゲート電極を形成する工程
    と、 を有することを特徴とする請求項２８記載の半導体集積
    回路装置の製造方法。
  31. 【請求項３１】 前記半導体集積回路装置の製造方法は
    さらに、 （ｇ）前記第１領域内の前記半導体基板上に、第４導電
    膜を形成する工程を有することを特徴とする請求項２８
    記載の半導体集積回路装置の製造方法。
  32. 【請求項３２】 前記不純物は前記第１導電膜で止ま
    り、前記第１絶縁膜に達しないことを特徴とする請求項
    ２８記載の半導体集積回路装置の製造方法。
  33. 【請求項３３】 前記不純物は前記第１導電膜で止ま
    り、前記第２領域の前記半導体基板に達しないことを特
    徴とする請求項２８記載の半導体集積回路装置の製造方
    法。
  34. 【請求項３４】 前記第１導電膜は第２導電膜よりも厚
    いことを特徴とする請求項２８記載の半導体集積回路装
    置の製造方法。
  35. 【請求項３５】 前記半導体集積回路装置の製造方法
    は、 さらに、工程（ｄ）と工程（ｅ）との間に、窒素を含む
    雰囲気中で加熱する工程を有することを特徴とする請求
    項２８記載の半導体集積回路装置の製造方法。
  36. 【請求項３６】 半導体基板の第１領域に複数の第１Ｍ
    ＩＳＦＥＴを有し、第２領域に複数の第２ＭＩＳＦＥＴ
    を有する半導体集積回路装置の製造方法であって、 （ａ）前記第１領域内の前記第１ＭＩＳＦＥＴ形成領域
    間および前記第２領域の前記第２ＭＩＳＦＥＴ形成領域
    間に第１絶縁膜を形成する工程と、 （ｂ）前記第１絶縁膜間の前記半導体基板表面に、第２
    絶縁膜を形成する工程と、 （ｃ）前記第１および第２領域の前記２絶縁膜上に、第
    ３絶縁膜を堆積する工程と、 （ｄ）前記第１領域内の前記第３絶縁膜を除去する工程
    と、 （ｅ）前記第２領域に、第１導電膜を形成する工程と、 （ｆ）前記第２領域の前記第３絶縁膜を前記第１導電膜
    で覆った状態で、前記第１領域の半導体基板表面を露出
    し、第４絶縁膜を形成する工程と、 （ｇ）前記第１領域の第４絶縁膜上に第２導電膜を形成
    する工程と、を有することを特徴とする半導体集積回路
    装置の製造方法。
  37. 【請求項３７】 前記半導体集積回路装置は、さらに第
    ３領域を有し、 （ａ）前記第３領域に前記第１絶縁膜を形成する工程
    と、 （ｂ）前記第３領域の前記第１絶縁膜上に、前記第１導
    電膜を形成する工程と、 （ｃ）前記第３領域内の前記第１導電膜上に、第５絶縁
    膜を形成する工程と、 （ｄ）前記第３領域内の第５絶縁膜上に、前記第２導電
    膜を形成する工程と、を有することを特徴とする請求項
    ３６記載の半導体集積回路装置の製造方法。
  38. 【請求項３８】 前記第１、第２導電膜および前記第５
    絶縁膜は容量を構成することを特徴とする請求項３７記
    載の半導体集積回路装置の製造方法。
  39. 【請求項３９】 前記第１領域内の第１絶縁膜は、前記
    第２領域内の第１絶縁膜より幅が狭いことを特徴とする
    請求項３６記載の半導体集積回路装置の製造方法。
  40. 【請求項４０】 半導体基板の第１領域に複数の第１Ｍ
    ＩＳＦＥＴを有し、第２領域に複数の第２ＭＩＳＦＥＴ
    を有する半導体集積回路装置であって、 （ａ）前記第１領域の前記第１ＭＩＳＦＥＴ形成領域間
    および前記第２領域の前記第２ＭＩＳＦＥＴ形成領域間
    に位置する第１絶縁膜と、 （ｂ）前記第２領域の前記第１絶縁膜間の前記半導体基
    板表面に形成された第２絶縁膜と、 （ｃ）前記第２領域の前記第１絶縁膜上および前記第２
    絶縁膜上に形成された第３絶縁膜と、 （ｄ）前記第２領域の前記第３絶縁膜上の第１導電膜
    と、 （ｅ）前記第１領域の前記半導体基板表面に形成された
    第４絶縁膜と、 （ｆ）前記第１領域の前記第４絶縁膜上に形成された第
    ２導電膜と、を有することを特徴とする半導体集積回路
    装置。
  41. 【請求項４１】 前記第１絶縁膜の膜厚は、前記第２、
    第３もしくは第４絶縁膜の膜厚より大きいことを特徴と
    する請求項４０記載の半導体集積回路装置。
  42. 【請求項４２】 前記第２および第３絶縁膜の膜厚の和
    は、前記第４絶縁膜の膜厚より大きいことを特徴とする
    請求項４０記載の半導体集積回路装置。
  43. 【請求項４３】 半導体基板上に複数の第１ＭＩＳＦＥ
    Ｔを有する半導体集積回路装置であって、 （ａ）前記第１ＭＩＳＦＥＴを囲み前記半導体基板表面
    に形成された第１絶縁膜と、 （ｂ）前記第１絶縁膜間の前記半導体基板表面に形成さ
    れた第２絶縁膜と、 （ｃ）前記第２絶縁膜上に形成された第３絶縁膜と、 （ｄ）前記第３絶縁膜上に形成された第１導電膜と、を
    有し、 （ｅ）前記第３絶縁膜は前記第１絶縁膜上に存在するこ
    とを特徴とする半導体集積回路装置。
  44. 【請求項４４】 前記第１絶縁膜の膜厚は前記第２、第
    ３絶縁膜の膜厚より大きいことを特徴とする請求項４３
    記載の半導体集積回路装置。
  45. 【請求項４５】 前記第１絶縁膜上の前記第３絶縁膜の
    端部は、前記第１絶縁膜上に位置することを特徴とする
    請求項４３記載の半導体集積回路装置。
  46. 【請求項４６】 前記半導体集積回路装置は、さらに、 第２ＭＩＳＦＥＴであって、 （ａ）前記第２ＭＩＳＦＥＴ領域の前記第１絶縁膜間の
    前記半導体基板表面に形成された第２絶縁膜と、 （ｂ）前記第２絶縁膜上に形成された前記第１導電膜
    と、 を有する第２ＭＩＳＦＥＴを有することを特徴とする請
    求項４３記載の半導体集積回路装置。
  47. 【請求項４７】 前記第１領域内の第１絶縁膜は、前記
    第２領域内の第１絶縁膜より幅が狭いことを特徴とする
    請求項４３記載の半導体集積回路装置。
  48. 【請求項４８】 半導体基板の第１領域に複数の第１Ｍ
    ＩＳＦＥＴを有し、第２領域内に複数の第２ＭＩＳＦＥ
    Ｔを有する半導体集積回路装置であって、 （ａ）前記第１領域の前記第１ＭＩＳＦＥＴ形成領域間
    および前記第２領域の前記第２ＭＩＳＦＥＴ形成領域間
    の前記半導体基板表面に形成された第１絶縁膜と、 （ｂ）前記第１領域の前記半導体基板内に形成された第
    １導電型の第１半導体領域と、前記第２領域の前記半導
    体基板内に形成され、前記第１導電型と反対の第２導電
    型の第２半導体領域と、 （ｃ）前記第２半導体領域内の前記第１絶縁膜間の前記
    半導体基板表面に形成された第２絶縁膜と、 （ｄ）前記第２半導体領域内の第２半導体領域上に、第
    １開口部を持ち、前記第１および第２絶縁膜上に形成さ
    れた第３絶縁膜と、 （ｅ）前記第２半導体領域内の前記第３絶縁膜上に形成
    された第１導電膜と、 （ｆ）前記第１半導体領域内の前記第１絶縁膜間の前記
    半導体基板表面に形成された第４絶縁膜と、 （ｇ）前記第１半導体領域内の前記第４絶縁膜上に形成
    された第２導電膜と、 （ｈ）前記第２導電膜の両端の前記第１半導体領域内に
    形成された第２導電型の第３半導体領域と、 （ｉ）前記第１開口部の下であって、前記第２半導体領
    域内に形成された第２導電型の第４半導体領域と、 を、有することを特徴とする半導体集積回路装置。
  49. 【請求項４９】 前記第１開口部を構成する前記第３絶
    縁膜の端部は、前記第４半導体領域と接する側の前記第
    １絶縁膜の端部より前記第４半導体領域から離れている
    ことを特徴とする請求項４８記載の半導体集積回路装
    置。
  50. 【請求項５０】 前記第２、第４絶縁膜は熱酸化により
    形成された酸化膜であることを特徴とする請求項４８記
    載の半導体集積回路装置。
  51. 【請求項５１】 前記第３絶縁膜はCVD法により形成さ
    れた膜であることを特徴とする請求項４８記載の半導体
    集積回路装置。
  52. 【請求項５２】 前記第３半導体領域の深さと前記第４
    半導体領域の深さはほぼ等しいことを特徴とする請求項
    ４８記載の半導体集積回路装置。
  53. 【請求項５３】 半導体基板上の第１領域内に複数の第
    １のＭＩＳＦＥＴを有し、第２領域内に複数の第２のＭ
    ＩＳＦＥＴを有する半導体集積回路装置であって、 （ａ）前記第１領域内の前記第１ＭＩＳＦＥＴ形成領域
    間および前記第２領域内の前記第２ＭＩＳＦＥＴ形成領
    域間に第１絶縁膜を持ち、 （ｂ）前記第１領域内の前記半導体基板内に第１半導体
    領域、前記第２領域内の前記半導体基板内に第２半導体
    領域を持ち、 （ｃ）前記半導体基板上の、前記第１および第２領域中
    の前記第１絶縁膜間に第２絶縁膜を持ち、 （ｄ）前記第２領域内の第２半導体領域上に、第１開口
    部を持った第３絶縁膜を持ち、 （ｅ）前記第２領域内の前記第２絶縁膜上には前記第３
    絶縁膜が存在し、 （ｆ）前記第１領域内の前記第２絶縁膜上に第１導電
    膜、および第２領域内の前記第３絶縁膜上に前記第１導
    電膜を持ち、 （ｇ）前記第２領域内の、前記第１導電膜の下には前記
    第３絶縁膜があり、 （ｈ）前記第１領域内の前記第１導電膜の両端に前記第
    １半導体領域と逆導電型の第３半導体領域、および前記
    第２領域内の前記第１開口部下に前記第２半導体領域と
    同一半導体型の第４半導体領域を持つ、 ことを特徴とする半導体集積回路装置。
  54. 【請求項５４】 前記第１開口部と接する側の前記第３
    絶縁膜の端部は、前記第４半導体領域と接する側の前記
    第１絶縁膜の端部より前記第４半導体領域から離れてい
    ることを特徴とする請求項５３記載の半導体集積回路装
    置。
  55. 【請求項５５】 前記第１絶縁膜は熱酸化により形成さ
    れた酸化膜であることを特徴とする請求項５３記載の半
    導体集積回路装置。
  56. 【請求項５６】 前記第３絶縁膜はCVD法により形成さ
    れた酸化膜であることを特徴とする請求項５３記載の半
    導体集積回路装置。
  57. 【請求項５７】 前記第１導電膜はポリシリコンからな
    ることを特徴とする請求項５３記載の半導体集積回路装
    置。
  58. 【請求項５８】 半導体基板の第１領域に複数の第１Ｍ
    ＩＳＦＥＴを有し、第２領域に複数の第２ＭＩＳＦＥＴ
    を有する半導体集積回路装置であって、 （ａ）前記第１領域の前記第１ＭＩＳＦＥＴ形成領域間
    および前記第２領域の前記第２ＭＩＳＦＥＴ形成領域間
    に位置する第１絶縁膜と、 （ｂ）前記第２領域の、前記第１絶縁膜間の前記半導体
    基板表面に形成された第２絶縁膜と、 （ｃ）前記第２領域に形成された第３絶縁膜と、 （ｄ）前記第２領域の前記第３絶縁膜上の第１導電膜
    と、 （ｅ）前記第１領域の、前記第１絶縁膜間の前記半導体
    基板表面に形成された第４絶縁膜と、 （ｆ）前記第１領域の前記第４絶縁膜上に形成された第
    ２導電膜と、 を有することを特徴とする半導体集積回路装置。
  59. 【請求項５９】 半導体基板の第１領域に複数の第１Ｍ
    ＩＳＦＥＴを有し、第２領域に複数の第２ＭＩＳＦＥＴ
    を有する半導体集積回路装置の製造方法であって、 （ａ）前記第１および第２領域の半導体基板表面に、第
    １絶縁膜を形成する工程と、 （ｂ）前記第１および第２領域の、前記１絶縁膜上に第
    ２絶縁膜を堆積する工程と、 （ｃ）前記第２領域において、前記第２絶縁膜上に第１
    導電膜を形成する工程と、 （ｄ）前記第２領域の前記第２絶縁膜を前記第１導電膜
    で覆った状態で、前記第１領域の半導体基板表面を露出
    し、第３絶縁膜を形成する工程と、 （ｅ）前記第１領域の第３絶縁膜上に第２導電膜を形成
    する工程と、 を有することを特徴とする半導体集積回路装置の製造方
    法。
  60. 【請求項６０】 半導体基板の第１領域に複数の第１Ｍ
    ＩＳＦＥＴを有し、第２領域に複数の第２ＭＩＳＦＥＴ
    を有する半導体集積回路装置の製造方法であって、 （ａ）前記第１および第２領域の半導体基板表面に、熱
    酸化膜からなる第１絶縁膜を形成する工程と、 （ｂ）前記第１および第２領域の、前記１絶縁膜上に第
    ２絶縁膜を堆積する工程と、 （ｃ）前記第２領域において、前記第２絶縁膜上に第１
    導電膜を形成する工程と、 （ｄ）前記第２領域の前記第２絶縁膜を前記第１導電膜
    で覆った状態で、前記第１領域の半導体基板表面を露出
    し、熱酸化膜からなる第３絶縁膜を形成する工程と、 （ｅ）前記第１領域の第３絶縁膜上に第２導電膜を形成
    する工程と、を有することを特徴とする半導体集積回路
    装置の製造方法。
JP2000364146A 2000-11-30 2000-11-30 半導体集積回路装置およびその製造方法 Pending JP2002170888A (ja)

Priority Applications (10)

Application Number Priority Date Filing Date Title
JP2000364146A JP2002170888A (ja) 2000-11-30 2000-11-30 半導体集積回路装置およびその製造方法
TW090127788A TW535281B (en) 2000-11-30 2001-11-08 Semiconductor integrated circuit device and method of manufacturing the same
US09/989,061 US6780717B2 (en) 2000-11-30 2001-11-21 Semiconductor integrated circuit device and method of manufacturing the same
KR1020010074812A KR100586264B1 (ko) 2000-11-30 2001-11-29 반도체 집적회로장치 및 그 제조방법
US10/327,859 US20030104671A1 (en) 2000-11-30 2002-12-26 Semiconductor integrated circuit device and method of manufacturing the same
US10/894,019 US7224037B2 (en) 2000-11-30 2004-07-20 Semiconductor integrated circuit device with high and low breakdown-voltage MISFETs
KR1020040066682A KR100577923B1 (ko) 2000-11-30 2004-08-24 반도체 집적회로장치의 제조방법
KR1020040066681A KR100577922B1 (ko) 2000-11-30 2004-08-24 반도체 집적회로장치 및 그 제조방법
US11/614,469 US7541661B2 (en) 2000-11-30 2006-12-21 Semiconductor integrated circuit device with high and low breakdown-voltage MISFETs
US12/432,393 US7790554B2 (en) 2000-11-30 2009-04-29 Method of manufacturing semiconductor integrated circuit device with high and low breakdown-voltage MISFETs

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000364146A JP2002170888A (ja) 2000-11-30 2000-11-30 半導体集積回路装置およびその製造方法

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP2004150390A Division JP4149411B2 (ja) 2004-05-20 2004-05-20 半導体集積回路装置の製造方法
JP2004150474A Division JP2004274080A (ja) 2004-05-20 2004-05-20 半導体集積回路装置の製造方法

Publications (2)

Publication Number Publication Date
JP2002170888A true JP2002170888A (ja) 2002-06-14
JP2002170888A5 JP2002170888A5 (ja) 2006-04-06

Family

ID=18835141

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000364146A Pending JP2002170888A (ja) 2000-11-30 2000-11-30 半導体集積回路装置およびその製造方法

Country Status (4)

Country Link
US (5) US6780717B2 (ja)
JP (1) JP2002170888A (ja)
KR (3) KR100586264B1 (ja)
TW (1) TW535281B (ja)

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004247541A (ja) * 2003-02-14 2004-09-02 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2004260179A (ja) * 2003-02-27 2004-09-16 Hynix Semiconductor Inc 高電圧デュアルゲート素子の形成方法
JP2004311891A (ja) * 2003-04-10 2004-11-04 Seiko Instruments Inc 半導体装置
JP2005150689A (ja) * 2003-11-13 2005-06-09 Hynix Semiconductor Inc Ｎａｎｄフラッシュ素子の製造方法
JP2005150331A (ja) * 2003-11-14 2005-06-09 Renesas Technology Corp 半導体装置およびその製造方法
JP2006024953A (ja) * 2005-07-15 2006-01-26 Seiko Epson Corp 半導体装置およびその製造方法
JP2006049365A (ja) * 2004-07-30 2006-02-16 Nec Electronics Corp 半導体装置
JP2006303142A (ja) * 2005-04-20 2006-11-02 Renesas Technology Corp 半導体集積回路装置およびその製造方法
JP2006319296A (ja) * 2005-05-11 2006-11-24 Hynix Semiconductor Inc 半導体素子の素子分離膜およびその形成方法
US7163855B2 (en) 2003-07-31 2007-01-16 Seiko Epson Corporation Method for manufacturing semiconductor devices
JP2007067436A (ja) * 2006-11-06 2007-03-15 Renesas Technology Corp 半導体装置の製造方法
US7375409B2 (en) 2003-07-15 2008-05-20 Seiko Epson Corporation Semiconductor device including transistors having different drain breakdown voltages on a single substrate
JP2008172264A (ja) * 2008-02-15 2008-07-24 Seiko Epson Corp 半導体装置
KR100878287B1 (ko) * 2006-08-28 2009-01-13 미쓰비시덴키 가부시키가이샤 절연 게이트형 반도체장치 및 그 제조 방법
JP2009021546A (ja) * 2007-06-11 2009-01-29 Renesas Technology Corp 半導体装置およびその製造方法
JP2011035412A (ja) * 2010-10-08 2011-02-17 Renesas Electronics Corp 半導体装置
JP2011100857A (ja) * 2009-11-06 2011-05-19 Seiko Epson Corp 半導体装置及びその製造方法
US8067807B2 (en) 2008-09-01 2011-11-29 Renesas Electronics Corporation Semiconductor integrated circuit device
US8604526B2 (en) 2007-06-11 2013-12-10 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003264244A (ja) * 2002-03-08 2003-09-19 Seiko Epson Corp 半導体装置およびその製造方法
JP2004214575A (ja) * 2003-01-09 2004-07-29 Matsushita Electric Ind Co Ltd 半導体装置
JP2004260073A (ja) * 2003-02-27 2004-09-16 Seiko Epson Corp 半導体装置およびその製造方法
JP4138601B2 (ja) * 2003-07-14 2008-08-27 セイコーエプソン株式会社 半導体装置の製造方法
JP2005116744A (ja) * 2003-10-07 2005-04-28 Seiko Epson Corp 半導体装置およびその製造方法
US7084035B2 (en) * 2004-04-13 2006-08-01 Ricoh Company, Ltd. Semiconductor device placing high, medium, and low voltage transistors on the same substrate
US7144784B2 (en) * 2004-07-29 2006-12-05 Freescale Semiconductor, Inc. Method of forming a semiconductor device and structure thereof
JP5021301B2 (ja) 2004-08-17 2012-09-05 ローム株式会社 半導体装置およびその製造方法
KR100734302B1 (ko) * 2006-01-12 2007-07-02 삼성전자주식회사 집적도를 향상시킬 수 있는 반도체 집적 회로 소자 및 그제조방법
JP5778900B2 (ja) * 2010-08-20 2015-09-16 富士通セミコンダクター株式会社 半導体装置の製造方法
CN110838437B (zh) * 2019-11-25 2022-11-29 上海华力集成电路制造有限公司 光阻残留物的去除方法及逻辑器件

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0267765A (ja) * 1988-09-01 1990-03-07 Nec Corp 半導体装置の製造方法
JPH0377464U (ja) * 1989-11-28 1991-08-05
JPH0629313A (ja) * 1991-11-18 1994-02-04 Sony Corp Ｌｏｃｏｓオフセットドレインの製造方法
JPH10135448A (ja) * 1996-10-28 1998-05-22 Sharp Corp Ｍｏｓトランジスタ及び半導体装置の製造方法
JPH113946A (ja) * 1997-04-18 1999-01-06 Citizen Watch Co Ltd 半導体装置およびその製造方法
JPH11177047A (ja) * 1997-12-09 1999-07-02 Hitachi Ltd 半導体集積回路装置及びその製造方法
JP2000068385A (ja) * 1998-08-21 2000-03-03 Hitachi Ltd Ｍｏｓトランジスタの製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3793090A (en) * 1972-11-21 1974-02-19 Ibm Method for stabilizing fet devices having silicon gates and composite nitride-oxide gate dielectrics
JP2845869B2 (ja) * 1985-03-25 1999-01-13 株式会社日立製作所 半導体集積回路装置
JPH01137441A (ja) 1987-11-24 1989-05-30 Nippon Columbia Co Ltd 光情報記録媒体
JP2642523B2 (ja) * 1991-03-19 1997-08-20 株式会社東芝 電荷結合素子を持つ半導体集積回路装置の製造方法
JPH08264779A (ja) 1995-03-17 1996-10-11 Ricoh Co Ltd Ｍｏｓ型半導体装置の製造方法
US6114741A (en) * 1996-12-13 2000-09-05 Texas Instruments Incorporated Trench isolation of a CMOS structure
US5936384A (en) 1997-06-09 1999-08-10 Ricoh Company, Ltd. Charge and discharge protection circuit and battery pack with high withstand voltage
US5910673A (en) 1997-12-04 1999-06-08 Sharp Microelectronics Technology, Inc. Locos MOS device for ESD protection
JP3758366B2 (ja) * 1998-05-20 2006-03-22 富士通株式会社 半導体装置
US5960289A (en) * 1998-06-22 1999-09-28 Motorola, Inc. Method for making a dual-thickness gate oxide layer using a nitride/oxide composite region
JP2000138347A (ja) 1998-11-04 2000-05-16 Matsushita Electronics Industry Corp 半導体装置の製造方法
JP2000307012A (ja) 1999-04-23 2000-11-02 Nec Corp 膜厚が異なるゲート絶縁膜を有する半導体装置の製造方法
JP3041354B2 (ja) 1999-05-21 2000-05-15 セイコーインスツルメンツ株式会社 半導体集積回路装置
US6117725A (en) * 1999-08-11 2000-09-12 Taiwan Semiconductor Manufacturing Company Method for making cost-effective embedded DRAM structures compatible with logic circuit processing
JP2001118933A (ja) 1999-10-20 2001-04-27 Sanyo Electric Co Ltd 半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0267765A (ja) * 1988-09-01 1990-03-07 Nec Corp 半導体装置の製造方法
JPH0377464U (ja) * 1989-11-28 1991-08-05
JPH0629313A (ja) * 1991-11-18 1994-02-04 Sony Corp Ｌｏｃｏｓオフセットドレインの製造方法
JPH10135448A (ja) * 1996-10-28 1998-05-22 Sharp Corp Ｍｏｓトランジスタ及び半導体装置の製造方法
JPH113946A (ja) * 1997-04-18 1999-01-06 Citizen Watch Co Ltd 半導体装置およびその製造方法
JPH11177047A (ja) * 1997-12-09 1999-07-02 Hitachi Ltd 半導体集積回路装置及びその製造方法
JP2000068385A (ja) * 1998-08-21 2000-03-03 Hitachi Ltd Ｍｏｓトランジスタの製造方法

Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004247541A (ja) * 2003-02-14 2004-09-02 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2004260179A (ja) * 2003-02-27 2004-09-16 Hynix Semiconductor Inc 高電圧デュアルゲート素子の形成方法
JP2004311891A (ja) * 2003-04-10 2004-11-04 Seiko Instruments Inc 半導体装置
US7375409B2 (en) 2003-07-15 2008-05-20 Seiko Epson Corporation Semiconductor device including transistors having different drain breakdown voltages on a single substrate
US7163855B2 (en) 2003-07-31 2007-01-16 Seiko Epson Corporation Method for manufacturing semiconductor devices
JP2005150689A (ja) * 2003-11-13 2005-06-09 Hynix Semiconductor Inc Ｎａｎｄフラッシュ素子の製造方法
JP4707947B2 (ja) * 2003-11-14 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2005150331A (ja) * 2003-11-14 2005-06-09 Renesas Technology Corp 半導体装置およびその製造方法
JP2006049365A (ja) * 2004-07-30 2006-02-16 Nec Electronics Corp 半導体装置
JP2006303142A (ja) * 2005-04-20 2006-11-02 Renesas Technology Corp 半導体集積回路装置およびその製造方法
US7391083B2 (en) 2005-04-20 2008-06-24 Renesas Technology Corp. Semiconductor device and a method of manufacturing the same
US7514749B2 (en) 2005-04-20 2009-04-07 Renesas Technology Corp. Semiconductor device and a method of manufacturing the same
JP2006319296A (ja) * 2005-05-11 2006-11-24 Hynix Semiconductor Inc 半導体素子の素子分離膜およびその形成方法
JP2006024953A (ja) * 2005-07-15 2006-01-26 Seiko Epson Corp 半導体装置およびその製造方法
KR100878287B1 (ko) * 2006-08-28 2009-01-13 미쓰비시덴키 가부시키가이샤 절연 게이트형 반도체장치 및 그 제조 방법
JP4648286B2 (ja) * 2006-11-06 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2007067436A (ja) * 2006-11-06 2007-03-15 Renesas Technology Corp 半導体装置の製造方法
US9184126B2 (en) 2007-06-11 2015-11-10 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8604526B2 (en) 2007-06-11 2013-12-10 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8975127B2 (en) 2007-06-11 2015-03-10 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2009021546A (ja) * 2007-06-11 2009-01-29 Renesas Technology Corp 半導体装置およびその製造方法
US9601433B2 (en) 2007-06-11 2017-03-21 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US9812317B2 (en) 2007-06-11 2017-11-07 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US10096467B2 (en) 2007-06-11 2018-10-09 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2008172264A (ja) * 2008-02-15 2008-07-24 Seiko Epson Corp 半導体装置
US8067807B2 (en) 2008-09-01 2011-11-29 Renesas Electronics Corporation Semiconductor integrated circuit device
JP2011100857A (ja) * 2009-11-06 2011-05-19 Seiko Epson Corp 半導体装置及びその製造方法
JP2011035412A (ja) * 2010-10-08 2011-02-17 Renesas Electronics Corp 半導体装置

Also Published As

Publication number Publication date
US6780717B2 (en) 2004-08-24
US7790554B2 (en) 2010-09-07
KR20040078093A (ko) 2004-09-08
TW535281B (en) 2003-06-01
US20070096247A1 (en) 2007-05-03
KR100586264B1 (ko) 2006-06-07
KR100577922B1 (ko) 2006-05-10
US7224037B2 (en) 2007-05-29
KR100577923B1 (ko) 2006-05-10
US20020064917A1 (en) 2002-05-30
US20030104671A1 (en) 2003-06-05
KR20020042479A (ko) 2002-06-05
US7541661B2 (en) 2009-06-02
US20040251505A1 (en) 2004-12-16
KR20040082347A (ko) 2004-09-24
US20090209078A1 (en) 2009-08-20

Similar Documents

Publication Publication Date Title
JP2002170888A (ja) 半導体集積回路装置およびその製造方法
JP2002237575A (ja) 半導体装置及びその製造方法
JP2006196493A (ja) 半導体装置およびその製造方法
US7883955B2 (en) Gate dielectric/isolation structure formation in high/low voltage regions of semiconductor device
JP2001015612A (ja) 半導体集積回路装置の製造方法
JP4676069B2 (ja) 半導体装置の製造方法
JP2009164609A (ja) ディープトレンチ構造を有する半導体素子及びその製造方法
JP5627165B2 (ja) 半導体装置及び半導体装置の製造方法
US20050205940A1 (en) Semiconductor device and method for manufacturing the same
KR100938732B1 (ko) 반도체 집적 회로 장치 및 그 제조 방법
US20050205938A1 (en) Semiconductor device and method of manufacture the same
US7655526B2 (en) Method for manufacturing semiconductor device
KR100457222B1 (ko) 고전압 소자의 제조방법
US20120045875A1 (en) Method of manufacturing semiconductor device
JP2003124338A (ja) 半導体装置及びその製造方法
JP4149411B2 (ja) 半導体集積回路装置の製造方法
JP2004274080A (ja) 半導体集積回路装置の製造方法
JP4891288B2 (ja) 半導体集積回路装置
JP2002270824A (ja) 半導体集積回路装置の製造方法
JP3970689B2 (ja) 半導体装置及びその製造方法
JP2001035929A (ja) 半導体集積回路装置およびその製造方法
JP2004140059A (ja) 絶縁ゲート電界効果トランジスタの製造方法
KR20060046397A (ko) 게이트 산화막 제조 방법
JP2001085531A (ja) 半導体集積回路装置の製造方法
JP2004039971A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20040311

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040520

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040520

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060123

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060724

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060801

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061002

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071218

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080214

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080318