JP2004214575A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2004214575A JP2004214575A JP2003002778A JP2003002778A JP2004214575A JP 2004214575 A JP2004214575 A JP 2004214575A JP 2003002778 A JP2003002778 A JP 2003002778A JP 2003002778 A JP2003002778 A JP 2003002778A JP 2004214575 A JP2004214575 A JP 2004214575A
- Authority
- JP
- Japan
- Prior art keywords
- concentration
- diffusion layer
- impurity diffusion
- layer
- concentration impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 103
- 239000012535 impurity Substances 0.000 claims abstract description 392
- 238000002955 isolation Methods 0.000 claims abstract description 57
- 238000009792 diffusion process Methods 0.000 claims description 270
- 230000015556 catabolic process Effects 0.000 claims description 55
- 239000000758 substrate Substances 0.000 claims description 15
- 239000010410 layer Substances 0.000 description 281
- 238000000034 method Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 230000008859 change Effects 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000002123 temporal effect Effects 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000700 radioactive tracer Substances 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 235000012489 doughnuts Nutrition 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 235000005282 vitamin D3 Nutrition 0.000 description 1
- 239000011647 vitamin D3 Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M1/00—Substation equipment, e.g. for use by subscribers
- H04M1/02—Constructional features of telephone sets
- H04M1/21—Combinations with auxiliary equipment, e.g. with clocks or memoranda pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0814—Diodes only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8611—Planar PN junction diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/866—Zener diodes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Signal Processing (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
【課題】従来よりも優れた特性を有する定電圧素子を含む半導体装置を提供する。
【解決手段】本発明の半導体装置は、Ｎ型のウェル２１表面に形成されたＰ型の高濃度不純物拡散層２５と、これに隣接しかつ周囲を囲むように形成されたＰ型の中濃度不純物拡散層２６と、高濃度Ｐ型不純物拡散層２５および中濃度Ｐ型不純物拡散層２６を囲むように形成された素子分離領域２２とを備える。高濃度Ｐ型不純物拡散層２５の不純物濃度は、ウェル２１の不純物濃度よりも大きく、中濃度Ｐ型不純物拡散層２６の不純物濃度は、ウェル２１の不純物濃度よりも大きく且つ高濃度Ｐ型不純物拡散層２５の不純物濃度よりも小さい。
【選択図】 図１
【解決手段】本発明の半導体装置は、Ｎ型のウェル２１表面に形成されたＰ型の高濃度不純物拡散層２５と、これに隣接しかつ周囲を囲むように形成されたＰ型の中濃度不純物拡散層２６と、高濃度Ｐ型不純物拡散層２５および中濃度Ｐ型不純物拡散層２６を囲むように形成された素子分離領域２２とを備える。高濃度Ｐ型不純物拡散層２５の不純物濃度は、ウェル２１の不純物濃度よりも大きく、中濃度Ｐ型不純物拡散層２６の不純物濃度は、ウェル２１の不純物濃度よりも大きく且つ高濃度Ｐ型不純物拡散層２５の不純物濃度よりも小さい。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特に、定電圧素子を含む半導体装置に関する。
【０００２】
【従来の技術】
半導体装置には、クランプダイオードと呼ばれる定電圧素子が含まれていることが多い。この定電圧素子は、半導体装置の内部に設けた昇圧素子によって昇圧された電圧から所望の電圧を得るための素子であり、別名ツェナーダイオードとも称される。定電圧素子では、半導体基板またはウェルと、その上に形成された不純物拡散層との間に形成されるＰＮ接合の逆方向の降伏現象を利用して所望の定電圧を得ることができる。
【０００３】
図１０は、従来の半導体装置においてクランプダイオードが形成された部分の構造の一例（例えば、特許文献１）を示す断面図である。図１０を参照しながら、この構造を説明する。
【０００４】
図１０に示すように、クランプダイオードは、半導体基板に形成されたＮ型ウェル１と、Ｎ型ウェル１の表面に形成された高濃度Ｐ型不純物拡散層５とから構成されている。高濃度Ｐ型不純物拡散層５の周囲は、素子分離絶縁膜２によって囲まれて絶縁分離されており、素子分離絶縁膜２によって囲まれた領域を活性領域３と呼ぶこととする。素子分離絶縁膜２の下には、チャネルストッパーとなるＮ型不純物拡散層４が導入されている。素子分離絶縁膜２またはＮ型不純物拡散層４と、高濃度Ｐ型不純物拡散層５とは、距離ＬＡだけ離間している。
【０００５】
活性領域３の表面には、薄い酸化膜７が形成されており、薄い酸化膜７には、高濃度Ｐ型不純物拡散層５を露出するコンタクトホール１０が設けられている。コンタクトホール１０から露出した高濃度Ｐ型不純物拡散層５には、電極用アルミニウム配線１１が接続されている。薄い酸化膜７の上には、高濃度Ｐ型不純物拡散層５からオフセット領域ＬＢだけ離れた位置で終端する、１層構造の多結晶シリコンからなる電極８が形成されている。電極８と電極１１との間には、層間絶縁膜９が形成されており、電極８には、コンタクトホール１０を通じて、電極用アルミニウム配線１２が接続されている。
【０００６】
図１０に示したクランプダイオードの場合、電極８をフローティング状態にし、高濃度Ｐ型不純物拡散層５とＮ型ウェル１との間のＰＮ接合に印加される逆方向降伏電圧が例えば１０〜２０Ｖになるまで、アルミニウム配線１１を介して高濃度Ｐ型不純物拡散層５に負電圧を印加することによって、所望の定電圧を得ることができる。この構成によれば、距離ＬＡを設けていること及びオフセット領域ＬＢを設けていることによって、クランプ耐圧の経時変動を抑制することができる。
【０００７】
【特許文献１】
特開平２００２−１４１５１７号公報（段落００１８〜００４２、第１図）
【０００８】
【発明が解決しようとする課題】
上記従来の技術では、クランプ耐圧の経時変動を抑制したクランプダイオードを実現しているが、クランプダイオードの課題は、クランプ耐圧の経時変動に限らない。したがって、より欠点の少ないクランプダイオードを開発すること、言い換えると、より優れた特性を有するクランプダイオードの開発が望まれており、その要求に応えることが望ましい。
【０００９】
本発明はかかる諸点に鑑みてなされたものであり、その主な目的は、従来よりも優れた特性を有する定電圧素子を含む半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明による第１の半導体装置は、第１導電型の半導体層に形成された、第２導電型の高濃度不純物拡散層と、前記高濃度不純物拡散層の周囲を囲むように隣接して形成された、第２導電型の中濃度不純物拡散層と、前記高濃度不純物拡散層および前記中濃度不純物拡散層を含む領域を囲むように形成された、素子分離領域とを備え、前記第２導電型の高濃度不純物拡散層は、前記第１導電型の半導体層の不純物濃度よりも不純物濃度が大きい層であり、前記第２導電型の中濃度不純物拡散層は、前記第１導電型の半導体層の不純物濃度よりも不純物濃度が大きく、且つ、前記第２導電型の高濃度不純物拡散層の不純物濃度よりも不純物濃度が小さい層である。
【００１１】
前記中濃度不純物拡散層における前記第２導電型の不純物濃度は、１×１０１８ｃｍ−３以下であることが好ましい。
【００１２】
また、前記高濃度不純物拡散層の不純物濃度は、前記中濃度不純物拡散層の不純物濃度の１００倍以上であることが好ましい。
【００１３】
本発明による第２の発明は、定電圧素子を含む半導体装置であって、前記定電圧素子は、第１導電型の半導体層に形成された、第２導電型の高濃度不純物拡散層と、前記高濃度不純物拡散層の周囲を囲むように隣接して形成された、第２導電型の中濃度不純物拡散層と、前記高濃度不純物拡散層および前記中濃度不純物拡散層を含む領域を囲むように形成された、素子分離領域とを含んでおり、前記第２導電型の高濃度不純物拡散層は、前記第１導電型の半導体層の不純物濃度よりも不純物濃度が大きい層であり、前記第２導電型の中濃度不純物拡散層は、前記第１導電型の半導体層の不純物濃度よりも不純物濃度が大きい層であり、前記高濃度不純物拡散層の不純物濃度は、前記中濃度不純物拡散層の不純物濃度の１００倍以上である。
【００１４】
前記中濃度不純物拡散層における実効不純物濃度は、１×１０１８ｃｍ−３以下であることが好ましい。
【００１５】
また、前記高濃度不純物拡散層の接合深さは、前記中濃度不純物拡散層の接合深さよりも深いことが好ましい。
【００１６】
さらに、前記半導体層のうち、前記素子分離領域によって囲まれた領域において、前記高濃度不純物拡散層および前記中濃度不純物拡散層の下面を覆うように第１導電型の低濃度不純物拡散層が形成されており、前記第１導電型の低濃度不純物拡散層は、前記第１導電型の半導体層の不純物濃度よりも不純物濃度が大きく、且つ、前記第２導電型の中濃度不純物拡散層の不純物濃度よりも不純物濃度が小さい層であることが好ましい。
【００１７】
加えて、前記中濃度不純物拡散層と前記素子分離領域とは離間して形成されていることが好ましい。
【００１８】
ある好適な実施形態において、前記半導体層のうち、前記素子分離領域によって囲まれた領域上には、絶縁層が形成されており、前記絶縁層は、前記高濃度不純物拡散層の少なくとも一部を露出する開口部を有しており、前記絶縁層および前記素子分離領域の上には、電極が形成されており、前記高濃度不純物拡散層を中心として、前記電極は、前記素子分離領域から延びて、前記中濃度不純物拡散層よりも外側の領域の上方で終端している。
【００１９】
本発明による第３の半導体装置は、第１導電型の半導体層に形成された、第２導電型の高濃度不純物拡散層と、前記高濃度不純物拡散層の周囲を囲むように隣接して形成された、第２導電型の中濃度不純物拡散層と、前記高濃度不純物拡散層および前記中濃度不純物拡散層を含む領域を囲むように形成された、素子分離領域とを備え、前記第２導電型の高濃度不純物拡散層は、前記第１導電型の半導体層の不純物濃度よりも不純物濃度が大きい層であり、前記第２導電型の中濃度不純物拡散層は、前記第１導電型の半導体層の不純物濃度よりも不純物濃度が大きく、且つ、前記第２導電型の高濃度不純物拡散層の不純物濃度よりも不純物濃度が小さい層であり、前記第１導電型の半導体層と、前記高濃度不純物拡散層および前記中濃度不純物拡散層のうちの少なくとも前記高濃度不純物拡散層とが協働して定電圧ダイオードとして機能し、前記高濃度不純物拡散層の接合深さは、前記中濃度不純物拡散層の接合深さよりも深く、前記第１導電型の半導体層と、前記高濃度不純物拡散層との境界で降伏の起点が生じるように、前記高濃度不純物拡散層よりも前記中濃度不純物拡散層の方が前記不純物濃度が小さくされている。
【００２０】
前記降伏の起点が生じる領域は、前記高濃度不純物拡散層の底面と側面との境界周辺の領域であり、前記高濃度不純物拡散層と前記中濃度不純物拡散層との間の不純物濃度の濃度差は１００倍以上であることが好ましい。
【００２１】
ある好適な実施形態において、前記第１の導電型の半導体層は、第１の導電型の半導体基板または第１導電型のウェルである。
【００２２】
さらに、ある好適な実施形態において、半導体装置の製造方法は、第１導電型の半導体層の表面に、所定の領域を取り囲む素子分離領域を形成する工程と、前記所定の領域内に不純物濃度が前記半導体層の不純物濃度よりも大きい第２導電型の中濃度不純物拡散層を形成する工程と、前記中濃度不純物拡散層の中央に当該中濃度不純物拡散層の不純物濃度よりも不純物濃度が大きい第２導電型の高濃度不純物拡散層を形成する工程と、を備えていることが好ましい。
【００２３】
本発明の半導体装置の他の製造方法は、第１導電型の半導体層の表面に、所定の領域を取り囲む素子分離領域を形成する工程と、前記所定の領域内に前記半導体層の不純物濃度よりも不純物濃度が大きい第１導電型または第２導電型の低濃度不純物拡散層を形成する工程と、前記低濃度不純物拡散層の上部に当該低濃度不純物拡散層の不純物濃度よりも不純物濃度が大きい第２導電型の中濃度不純物拡散層を形成する工程と、前記中濃度不純物拡散層の中央に当該中濃度不純物拡散層の不純物濃度よりも不純物濃度が大きい第２導電型の高濃度不純物拡散層を形成する工程と、を備えていることが好ましい。
【００２４】
前記中濃度不純物拡散層を形成する工程において、前記中濃度不純物拡散層の第２導電型の不純物濃度または実効不純物濃度が１×１０１８ｃｍ−３以下となるように形成することがさらに好ましい。
【００２５】
また、前記高濃度不純物拡散層を形成する工程において、前記高濃度不純物拡散層の不純物濃度が前記中濃度不純物拡散層の不純物濃度の１００倍以上になるように形成することがさらに好ましい。
【００２６】
前記高濃度不純物拡散層の接合深さは、前記中濃度不純物拡散層の接合深さよりも深くなるように形成することがさらに好ましい。
【００２７】
さらに、前記所定の領域内の前記半導体基板またはウェルの上に、前記素子分離領域よりも厚さが小さい絶縁層を形成する工程と、前記絶縁層上の一部に電極を形成する工程と、をさらに備えていることが好ましい。
【００２８】
【発明の実施の形態】
本願発明者は、従来のクランプダイオードの更なる特性向上を鋭意研究し、その結果、耐圧の向上を図るとともに、低電流印加時の耐圧の不安定性を抑制することに成功し、本発明を想到するに至った。以下、図面を参照しながら、本発明による実施の形態を説明する。
【００２９】
（実施形態１）
図１は、本発明の実施形態１に係る半導体装置の断面を模式的に示しており、図２は、図１の上から見た平面を模式的に示している。
【００３０】
本実施形態の半導体装置は、第１導電型の半導体層２１と、この半導体層２１に形成された第２導電型の高濃度不純物拡散層２５と、第２導電型の中濃度不純物拡散層２６とを備えている。中濃度不純物拡散層２６は、高濃度不純物拡散層２５の周囲を囲むように隣接して形成されており、高濃度不純物拡散層２５および中濃度不純物拡散層２６は、素子分離領域２２によって囲まれている。ここで、素子分離領域２２によって囲まれている領域を、活性領域２３と呼ぶこととする。第１導電型の半導体層２１は、ウェル２１であり、ウェル２１は、半導体基板（例えば、シリコン基板）に形成されている。なお、第１導電型の半導体層２１は、ウェルでなく、半導体基板によって構築されていてもよい。また、その半導体層は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板における半導体領域であってもよい。
【００３１】
本実施形態において、第１導電型のウェル２１は、Ｎ型ウェルであり、第２導電型の高濃度不純物拡散層２５は、ウェル２１の表面の一部に形成されている。そして、第２導電型の高濃度不純物拡散層２５および第２導電型の中濃度不純物拡散層２６は、それぞれ、高濃度Ｐ型不純物拡散層２５および中濃度Ｐ型不純物拡散層２６である。高濃度Ｐ型不純物拡散層２５は、ウェル２１の不純物濃度よりも不純物濃度が大きい層であり、中濃度Ｐ型不純物拡散層２６は、ウェル２１の不純物濃度よりも不純物濃度が大きく、且つ、高濃度Ｐ型不純物拡散層２５の不純物濃度よりも不純物濃度が小さい層である。具体的には、高濃度Ｐ型不純物拡散層２５の不純物濃度は、中濃度Ｐ型不純物拡散層２６の不純物濃度の１００倍以上である。
【００３２】
中濃度Ｐ型不純物拡散層２６は、高濃度Ｐ型不純物拡散層２５の周囲を略円環状すなわちドーナツ状に取り囲んでおり、そのドーナツの穴の部分から高濃度Ｐ型不純物拡散層２５は、下方へ、すなわちウェル２１内部へ突出している。つまり、高濃度Ｐ型不純物拡散層２５は、中濃度Ｐ型不純物拡散層２６よりもウェル２１の中に深く形成されており、高濃度Ｐ型不純物拡散層２５の接合深さは、中濃度Ｐ型不純物拡散層２６の接合深さよりも深い。
【００３３】
本実施形態の半導体装置では、高濃度Ｐ型不純物拡散層２５および中濃度Ｐ型不純物拡散層２６からなる領域とウェル２１との間のＰＮ接合において逆方向の降伏現象が生じ、この部分が定電圧素子であるクランプダイオード（定電圧ダイオード）として機能する。なお、定電圧素子とは、負荷電流の変化に対し出力電圧を一定に保つ素子である。
【００３４】
ここで、中濃度Ｐ型不純物拡散層２６が存在しない従来の半導体装置のクランプダイオード部分（図１０参照）では、高濃度Ｐ型不純物拡散層５の底部ではなく、活性領域３の表面近傍で降伏現象が生じる可能性があることを本願発明者は見出した。活性領域３の表面近傍で降伏現象が生じる場合、クランプ耐圧（降伏電圧）の変動が大きくなり、クランプ耐圧自体が低い値になる。一方、本実施形態の半導体装置では、中濃度Ｐ型不純物拡散層２６が、高濃度Ｐ型不純物拡散層２５に隣接してその周囲に配置されているので、活性領域２３の表面での降伏現象の発生を防止することができる。従って、耐圧（降伏電圧）変動は抑制されて、小さくなっている。また、中濃度Ｐ型不純物拡散層２６は、トランジスタのＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）拡散層と同じように、高濃度Ｐ型不純物拡散層２５の端部の電界を緩和して耐圧を向上させるという効果も発揮し得る。
【００３５】
さらに、本実施形態では、中濃度Ｐ型不純物拡散層２６の実効不純物濃度を１×１０１８ｃｍ−３以下に設定している。ここで、中濃度Ｐ型不純物拡散層２６の実効不純物濃度というのは、中濃度Ｐ型不純物拡散層２６内のＰ型の不純物を中濃度Ｐ型不純物拡散層２６内のＮ型の不純物により補償した後のＰ型の不純物濃度のことである。即ち、中濃度Ｐ型不純物拡散層２６内により多く存在するＰ型の不純物の一部をより少ないＮ型の不純物で相殺し、電荷のキャリアとして有効な残余のＰ型の不純物の濃度が実効不純物濃度となる。なお、製造の容易さの観点からは、中濃度Ｐ型不純物拡散層２６の実効不純物濃度は、１×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下にすることが好ましい。
【００３６】
中濃度Ｐ型不純物拡散層２６の実効不純物濃度が１×１０１８ｃｍ−３以下である本実施形態の定電圧素子にＰＮ接合の逆方向の電圧を、０Ｖから徐々に大きくして印加していくと、図３に示すように、所定電圧（ここでは１０Ｖ）までは電流が流れないが、所定電圧を超えると電流が流れるようになり、それ以降は電圧が大きくなるにつれて電流値も大きくなる。このことは、降伏電圧が一定であってばらつかないために、所定電圧（降伏電圧）を境として電流が流れるか流れないかが明確に分かれると考えられる。図３のグラフでは、本実施形態の定電圧素子の電圧−電流特性は、０Ｖから１０Ｖまでは電流値が０ｍＡであって電圧の軸に沿った直線で表され、１０Ｖよりも大きくなると電圧増加に比例して電流値が増加する右上がりの直線として表される。従って、１０Ｖ（降伏電圧）、０ｍＡの点において二本の直線が接続し、この点が電圧−電流特性のグラフの明確な屈曲点となっている。
【００３７】
一方、中濃度Ｐ型不純物拡散層２６の実効不純物濃度が１×１０１８ｃｍ−３よりも大きいと、図４に示すように、電圧―電流特性の立ち上がり部分の特性がばらついて、いわゆる暴れる状態になってしまう。即ち、この定電圧素子にかける電圧を０Ｖから徐々に大きくしていったときに、電流が流れ始める電圧（降伏電圧）がばらつくために、本実施形態の図３に示す電圧−電流特性とは異なり、所定電圧をある程度越えるまで（最大約０．７Ｖ）電流は流れないが、電流が流れ始めると、電圧は一旦所定電圧近くにまで下がり、再度増加していく。従ってグラフ上では、所定電圧（図では１０Ｖ）での屈曲点が明確には現れず、電圧が増加しても電流が流れないことを表す直線から電圧の増加と共に電流も増加していくことを表す直線へ不連続に切り替わっているように観察される。
【００３８】
このような中濃度Ｐ型不純物拡散層２６の実効不純物濃度の違いによって降伏電圧のばらつきの大きさが異なっているのは、次のような理由によるものと考えられる。
【００３９】
中濃度Ｐ型不純物拡散層２６の実効不純物濃度が１×１０１８ｃｍ−３以下であると、図５に示す高濃度Ｐ型不純物拡散層２５の底面および側面とウェル２１との間において不純物の濃度勾配が最も大きくなる。そのため、降伏現象の起点は、曲率半径が小さい部分、即ち高濃度Ｐ型不純物拡散層２５の側面と底面（下面）との境界３７近傍になると考えられる。なぜならば、曲率半径が小さい部分に電界が集中するからである。この境界３７近傍は狭い領域であるため、アバランシェ発生の元となる高エネルギーの電子発生確率のばらつきは小さい。従って、高エネルギーの電子発生確率のばらつきに対応する降伏現象の発生電圧のばらつきも、抑制されて小さいものになる。
【００４０】
一方、中濃度Ｐ型不純物拡散層２６の実効不純物濃度が１×１０１８ｃｍ−３よりも大きいと、図５に示す中濃度Ｐ型不純物拡散層２６の底面部分３８とウェル２１との間の比較的広範囲にわたってプレーナー構造を持つＰＮ接合部分が不純物の濃度勾配が最も大きくなる。従って、この中濃度Ｐ型不純物拡散層２６の底面部分３８のいずれかの場所を起点として降伏現象が生じやすい。底面部分３８は面積が広いので、その面積の広さに応じて、アバランシェ発生の元となる高エネルギーの電子発生確率のばらつきが大きくなる。そのため、中濃度Ｐ型不純物拡散層２６の底面部分３８において降伏現象が発生する場合には、降伏電圧にばらつきが生じてしまう。
【００４１】
上述の降伏電圧のばらつきの大小を電流−電圧特性の観点から見てみると、本実施形態の定電圧素子は、図６に示すように、低電流印加時の降伏電圧が安定しているのに対し、中濃度Ｐ型不純物拡散層２６の実効不純物濃度が１×１０１８ｃｍ−３よりも大きいときは、図７に示すように、低電流印加時の降伏電圧は変動して不安定になる。そのうえ、プロットされている各点の電圧値は、それぞれの電流値において一定の測定時間内で平均化された値である。そのため、実際の低電流時の耐圧のばらつきは、図７に示されているばらつきよりも大きい。
【００４２】
さらに、図６と図７とを比較すると、降伏現象が生じる最低の電流値は、図７よりも図６の方が小さい。即ち、本実施形態の定電圧素子は、中濃度Ｐ型不純物拡散層２６の実効不純物濃度が１×１０１８ｃｍ−３よりも大きい定電圧素子よりも低電流で所望の定電圧を得ることができる。従って、半導体装置内の負荷回路の設定電流を低くすることができて、消費電力を少なくできると共に負荷回路の動作も安定させることができる。
【００４３】
次に、本実施形態の半導体装置を、高濃度Ｐ型不純物拡散層２５および中濃度Ｐ型不純物拡散層２６以外の構成要素についても説明する。
【００４４】
本実施形態の素子分離領域２２は、素子分離絶縁膜によって形成されており、この素子分離絶縁膜は、ＬＯＣＯＳ法で形成されている。素子分離領域２２の直下には、ウェル２１の不純物濃度よりも不純物濃度が大きいＮ型不純物が拡散しているチャネルストッパー層２４が導入されている。このチャネルストッパー層２４は、寄生ＭＯＳ構造の導電チャネルが生じるのを防止する役割を果たす。
【００４５】
また、中濃度Ｐ型不純物拡散層２６は、素子分離領域２２から距離Ｌ１だけ離間して形成されている。ここで中濃度Ｐ型不純物拡散層２６を素子分離領域２２から距離Ｌ１だけ離間させているのは、降伏電圧の経時変動を抑制するためである。
【００４６】
さらに、活性領域２３上には、素子分離領域２２よりも厚さが小さい絶縁層２７が形成されている。この絶縁層２７は、ウェル２１と電極２８とを電気的に絶縁するという働きをする。また、絶縁層２７上および素子分離領域２２上には、電極２８が形成されている。
【００４７】
半導体装置の上方から見ると、この電極２８は、図２に示すように、活性領域２３を環状に囲んでいる。そして、高濃度Ｐ型不純物拡散層２５を中心としてこの電極２８は、素子分離領域２２から延びて、中濃度Ｐ型不純物拡散層２６よりも外側の領域の上方で、中濃度Ｐ型不純物拡散層２６の外端部から所定の距離Ｌ２だけ離間して終端している。換言すると、高濃度Ｐ型不純物拡散層２５を中心として、中濃度Ｐ型不純物拡散層２６の外側の端部と素子分離領域２２の端部との中間で、中濃度Ｐ型不純物拡散層２６の端部から外側に所定の離間距離Ｌ２をもって終端している。この電極２８終端部分は、絶縁層２７上に位置している。このように電極２８と中濃度Ｐ型不純物拡散層２６とが所定距離Ｌ２だけ離間していると、絶縁層２７のこの離間部分の領域には、電子や正孔がトラップされにくくなって降伏電圧の変動を小さくすることができる。
【００４８】
また、高濃度Ｐ型不純物拡散層２５及び電極２８は、層間絶縁膜２９に開口したコンタクトホール３０，３０，…を介して、各々高濃度Ｐ型不純物拡散層用の第１の配線３１及び電極用の第２の配線３２に接続されている。第１の配線３１、第２の配線３２ともにアルミニウムからなっている。
【００４９】
さらに、活性領域２３内には、Ｎ型の低濃度不純物拡散層３３が設けられている。その不純物濃度は、ウェル２１の不純物濃度より大きく中濃度Ｐ型不純物拡散層２６の不純物濃度より小さい。また、低濃度不純物拡散層３３は、活性領域２３において、高濃度Ｐ型不純物拡散層２５および中濃度Ｐ型不純物拡散層２６の下面を覆っている。この低濃度不純物拡散層３３は、高濃度Ｐ型不純物拡散層２５および中濃度Ｐ型不純物拡散層２６からなる領域とウェル２１との間での降伏電圧の大きさを調整する領域である。降伏電圧の大きさは、低濃度不純物拡散層３３の不純物の型および濃度によって調整される。
【００５０】
本実施形態の半導体装置では、所望の定電圧は、１層構造の多結晶シリコンからなる電極２８をフローティング状態にし、高濃度Ｐ型不純物拡散層２５および中濃度Ｐ型不純物拡散層２６からなる領域とウェル２１との間のＰＮ接合の逆方向の降伏電圧になるまで、第１の配線３１を介して高濃度Ｐ型不純物拡散層２５に負電圧を印加することによって得られる。また、１層構造の多結晶シリコンからなる電極２８をフローティング状態にし、高濃度Ｐ型不純物拡散層２５および中濃度Ｐ型不純物拡散層２６からなる領域とウェル２１との間のＰＮ接合の逆方向の降伏電圧になるまで、ウェル２１に正電圧を印加することによっても得られる。所望の定電圧を安定して発生させることは、半導体装置内の負荷回路が安定して動作する上で非常に重要である。なお、本実施形態では所望の定電圧は、例えば、絶対値で９．５〜１０．５Ｖの範囲内の電圧にしている。
【００５１】
本実施形態の半導体装置は、高濃度Ｐ型不純物拡散層２５に隣接し且つその周囲を囲むように形成された中濃度Ｐ型不純物拡散層２６が存しているので、降伏電圧変動が小さくなり、さらに降伏電圧自体も高くなる。さらに、中濃度不純物拡散層２６の実効不純物濃度が１×１０１８ｃｍ−３以下であるので、降伏電圧変動をより小さく抑制することができると共に消費電力を少なくでき、半導体装置の動作を安定にすることができる。また、高濃度Ｐ型不純物拡散層２５の不純物濃度は、中濃度Ｐ型不純物拡散層２６の不純物濃度の１００倍以上であるので、耐圧変動はさらに抑制されている。
【００５２】
次に、本実施形態に係る半導体装置の製造工程について、図８（ａ）〜（ｃ）および図９（ａ）〜（ｃ）を参照しながら説明する。
【００５３】
まず、ウェル２１が形成された半導体基板を用意する。そして、図８（ａ）に示すように、ウェル２１に素子分離領域２２を形成する。これが素子分離領域２２を形成する工程である。この素子分離領域２２は、例えばＬＯＣＯＳ法により形成する。素子分離領域２２の形状は、例えば図２に示すような正８角形状とすることができる。なお、ウェル２１のＮ型不純物濃度は、１０１６ｃｍ−３オーダーであり、素子分離領域２２に囲まれた所定の領域が活性領域２３である。
【００５４】
このとき、ＬＯＣＯＳ膜を形成するための窒化膜マスクに開口を形成した状態で、素子分離領域２２の下になる部分にチャネルストッパー層２４を予め形成しておく。このチャネルストッパー層２４は、例えば、ウェル２１内にドーズ量１０１３ｃｍ−２オーダーのＮ型不純物のイオンを注入することにより形成する。その結果、不純物濃度が１０１８ｃｍ−３オーダーのチャネルストッパー層２２が形成される。
【００５５】
それから、絶縁層２７を形成する工程において、素子分離領域２２で囲まれる活性領域２３の上に酸化膜からなる絶縁層２７を形成する。その後、活性領域２３内に低濃度不純物拡散層３３を形成する。低濃度不純物拡散層３３の形成は、素子分離領域２２をマスクとして、例えばドーズ量が１０１２ｃｍ−２オーダーのＮ型不純物のイオンを注入することにより行う。その結果、活性領域２３のほぼ全体に亘って不純物濃度が１０１７ｃｍ−３オーダーのＮ型の低濃度不純物拡散層３３が形成される。
【００５６】
次に、図８（ｂ）に示すように、絶縁層２７上に電極２８を形成する。この電極２８は、基板上にポリシリコン膜を堆積した後、これをパターンニングして形成する。この電極２８の形状は、例えば正８角形リング状とすることができる。このとき電極２８は、素子分離領域２２と絶縁層２７との上に存している。そして、電極２８の端部のうち絶縁層２７上に存する端部は、素子分離領域２２の開口端部よりも所定距離だけ内側に位置することが好ましい。この所定距離は、１．５μｍ程度が好ましい。なお、素子分離領域２２の開口端部というのは、素子分離領域２２と活性領域２３との境界である。
【００５７】
次に、図８（ｃ）に示すように、ウェル２１の一部に、表面から内部に向かって中濃度Ｐ型不純物拡散層２６を形成する。この中濃度Ｐ型不純物拡散層２６の形成は、ウェル２１内にＰ型不純物のイオンを注入することにより行う。以下に、中濃度Ｐ型不純物拡散層２６の形成工程を順を追って説明する。
【００５８】
まず、基板をフォトレジストでコートした後、これをパターンニングして、開口を有する第１レジスト膜３４を形成する。開口の形状は、例えば正８角形状とすることが好ましい。このとき、第１レジスト膜３４を、素子分離領域２２と電極２８と絶縁層２７との上に配置し、かつその開口端部が、絶縁層２７上に存する電極２８端部よりも所定の距離だけ内側に位置するように形成しておくことが好ましい。この所定の距離は、０．８μｍ程度が好ましい。それから、第１レジスト膜３４をマスクとして、ウェル２１内にドーズ量１０１３ｃｍ−２オーダーのＰ型不純物のイオンを注入することにより、Ｐ型の不純物濃度が１０１８ｃｍ−３オーダーの、中濃度Ｐ型不純物拡散層２６が形成される。この中濃度Ｐ型不純物拡散層２６の不純物濃度は、本工程で注入されたＰ型不純物が主に低濃度不純物拡散層３３形成用のＮ型不純物を始めとした各種Ｎ型およびＰ型不純物と補償され、最終的にはＰ型の１０１７ｃｍ−３オーダーの実効不純物濃度となる。その後、第１レジスト膜３４を除去する。この工程により、電極２８と所定距離Ｌ２だけ離間した中濃度Ｐ型不純物拡散層２６が低濃度不純物拡散層３３の上部に形成される。ここで所定距離Ｌ２は、０．４μｍ以上が好ましく、０．８μｍ程度がより好ましい。
【００５９】
次に、図９（ａ）に示すように、ウェル２１の一部に、表面から内部に向かって高濃度Ｐ型不純物拡散層２５を形成する。この高濃度Ｐ型不純物拡散層２５の形成は、ウェル２１内にＰ型不純物のイオンをさらに注入することにより行う。以下、高濃度Ｐ型不純物拡散層２５の形成工程を順を追って説明する。
【００６０】
まず、基板をフォトレジストでコートした後、これをパターンニングして、開口を有する第２レジスト膜３５を形成する。開口の形状は、例えば正８角形状とすることが好ましい。このとき、第２レジスト膜３５を、素子分離領域２２と電極２８と絶縁層２７との上に配置し、かつ、その開口端部が中濃度Ｐ型不純物拡散層２６の外側端部よりも所定の距離だけ内側に位置するように形成する。この所定の距離は、０．８μｍ程度が好ましい。それから、第２レジスト膜３５をマスクとして、ウェル２１内にドーズ量１０１５ｃｍ−２オーダーのＰ型不純物のイオンを注入することにより、不純物濃度が１０２０ｃｍ−３オーダーの高濃度Ｐ型不純物拡散層２５を、８角形に拡がる中濃度Ｐ型不純物拡散層２６の中央に、且つ中濃度Ｐ型不純物拡散層２６の接合深さよりも深い接合深さとなるように形成する。このような接合深さにすることで、高濃度Ｐ型不純物拡散層２５の底面と側面との境界３７周辺が確実に降伏の起点にすることができて好ましい。この後、第２レジスト膜３５を除去する。この工程により、中濃度Ｐ型不純物拡散層２６に隣り合って接触した高濃度Ｐ型不純物拡散層２５が形成される。ここで、本実施形態の半導体装置の高濃度Ｐ型不純物拡散層２５の不純物濃度は、中濃度Ｐ型不純物拡散層２６の不純物濃度の１００倍以上である。製造工程上、１００００倍程度が上限となる。
【００６１】
その次に、図９（ｂ）に示すように、基板の上の全面に層間絶縁膜２９を堆積した後、高濃度Ｐ型不純物拡散層２５、電極２８にそれぞれ到達する各コンタクトホール３０，３０，…を層間絶縁膜２９に形成する。
【００６２】
次に、図９（ｃ）に示すように、コンタクトホール３０，３０，…内及び層間絶縁膜２９の上にアルミニウム合金膜を堆積した後、これをパターンニングして、高濃度Ｐ型不純物拡散層２５に接続される第１の配線３１と、電極２８に接続される第２の配線３２とを形成する。
【００６３】
なお、ここでいう不純物濃度および実効不純物濃度は、プロセスシミュレーションによって見積もった値である。プロセスシミュレーションではなく、ＳＩＭＳ等により実際に測定した濃度であっても、中濃度Ｐ型不純物拡散層２６の実効不純物濃度は１×１０１８ｃｍ−３以下となるように設定すれば、低電流印加時の耐圧が安定になり、降伏現象が生じる最低の電流値が小さくなる。実測の中濃度Ｐ型不純物拡散層２６の実効不純物濃度も、１×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下であることが好ましい。
【００６４】
以上の工程により、図１及び図２に示す半導体装置の構造を容易に実現できる。なお、中濃度Ｐ型不純物拡散層２６は、プロセスフロー上製造工程を増やさないように、半導体基板の他の領域に形成されるトランジスタのＬＤＤ拡散層と同じ工程で形成されることが好ましい。
【００６５】
（実施形態２）
実施形態２は、低濃度不純物拡散層３３に拡散している不純物がＰ型である点が実施形態１と異なっており、また、中濃度Ｐ型不純物拡散層２６の不純物濃度も実施形態１とは異なっている。その他の点は実施形態１と同じである。以下、実施形態１と異なっている点について説明する。
【００６６】
本実施形態では、低濃度不純物拡散層３３を形成する工程において、Ｐ型の低濃度不純物拡散層３３を活性領域２３内に形成する。具体的には、素子分離領域２２をマスクとして、ドーズ量が１０１１ｃｍ−２オーダーのＰ型不純物のイオン注入を行い、活性領域２３のほぼ全体に亘って不純物濃度が１０１６ｃｍ−３オーダーのＰ型の低濃度不純物拡散層３３を形成する。
【００６７】
それから、中濃度Ｐ型不純物拡散層２６を形成する工程において、第１レジスト膜３４をマスクとして、ウェル２１内にドーズ量１０１３ｃｍ−２オーダーのＰ型不純物のイオン注入を行って、Ｐ型の不純物濃度が１０１７ｃｍ−３オーダーの中濃度Ｐ型不純物拡散層２６を形成する。高濃度Ｐ型不純物拡散層２５の不純物濃度は、１０２０ｃｍ−３オーダーであるので、中濃度Ｐ型不純物拡散層２６の不純物濃度の１００倍以上である。また、この中濃度Ｐ型不純物拡散層２６の実効不純物濃度は、各種Ｎ型およびＰ型不純物の濃度と補償され、最終的には１０１７ｃｍ−３オーダーになっている。
【００６８】
本実施形態の半導体装置は、中濃度Ｐ型不純物拡散層２６の不純物濃度が１×１０１８ｃｍ−３以下であるので、高濃度Ｐ型不純物拡散層２５の側面と下面との境界３７近傍と、ウェル２１とのＰＮ接合部分で安定してアバランシェ現象を発生させることが実施形態１の半導体装置よりも確実にできるようになる。そのため、半導体装置内の定電圧素子の低電流印加時の耐圧が安定になり、降伏現象の発生する最低電流値が低くなる。従って、消費電力を少なくできて負荷回路の動作も安定する。加えて、高濃度Ｐ型不純物拡散層２５の不純物濃度は、中濃度Ｐ型不純物拡散層２６の不純物濃度の１００倍以上であるので、耐圧変動はより抑制されている。また、低濃度不純物拡散層３３がＰ型であるので、降伏電圧は実施形態１よりも高く設定することができる。
【００６９】
これまで説明した実施形態は、本発明の好適な例であって、これらの実施形態に本発明は限定されない。例えば、低濃度不純物拡散層３３がなくても降伏電圧のばらつきを抑制することは可能である。
【００７０】
また、中濃度Ｐ型不純物拡散層２６が高濃度Ｐ型不純物拡散層２５の周囲を囲むように隣接して形成されており且つ不純物濃度が高濃度Ｐ型不純物拡散層２５、中濃度Ｐ型不純物拡散層２６、ウェル２１の順に低くなってさえいれば、降伏電圧変動が抑制されて降伏電圧自体も高くなるという本発明の効果が奏される。
【００７１】
上記の実施形態では、中濃度Ｐ型不純物拡散層２６は、素子分離領域２２からＬ１だけ離間して形成されているが、素子分離領域２２と隣接していても、同様に降伏電圧のばらつきが抑制され、定電圧素子として動作した場合の低電流印加時の耐圧が安定化する。但し、降伏電圧の経時変化が若干大きくなる。
【００７２】
また、上記の実施形態では、電極２８は、中濃度Ｐ型不純物拡散層２６の端部と素子分離領域２２の端部との中間でＬ２の離間距離をもって終端する構成になっているが、中濃度Ｐ型不純物拡散層２６の端部に近接する構成になっていても、また、電極２８自体が存在しない構成になっていても、同様に降伏電圧のばらつきが抑制され、定電圧素子として動作した場合の低電流印加時の耐圧が安定化する。但し、降伏電圧の経時変化が若干大きくなる。
【００７３】
なお、上述した実施形態では、ＬＯＣＯＳ法を用いて素子分離領域２２を形成しているが、ＳＴＩ法（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いて形成するとチャネルストッパー層２４を設けないので、素子分離領域２２とチャネルストッパー層２４との界面に電子あるいは正孔がトラップされるということが生じない。電子あるいは正孔がこのようにトラップされると、ＰＮ接合面におけるウェル２１から高濃度Ｐ型不純物拡散層２５に向かう電界が弱められ、電子あるいは正孔のトラップされる量によって電界が変化する。ＳＴＩ法を用いればこのような電界の変化は生じないので、降伏電圧の経時変動が小さくなり好ましい。
【００７４】
さらに、電極２８は、基本的に導電性の材質であれば多結晶シリコンでも、多結晶シリコンとシリサイドとの積層構造でも、アルミニウムでもよい。また、図１、２に示すように高濃度Ｐ型不純物拡散層２５上のコンタクトホール３０は１個、電極２８上のコンタクトホール３０，３０は上下左右の各辺で各々１個形成しているが、複数個形成してもよい。
【００７５】
また、上記の実施形態において、Ｎ型とＰ型とをそれぞれ入れ替えても構わない。さらに、別の素子構造を備えていても良い。
【図面の簡単な説明】
【図１】本発明の実施形態１に係る半導体装置の断面模式図である。
【図２】本発明の実施形態１に係る半導体装置の平面模式図である。
【図３】本発明の実施形態１に係る半導体装置のカーブトレーサーを用いた電圧―電流特性を示す図面代用写真である。
【図４】中濃度Ｐ型不純物拡散層の実効不純物濃度が１×１０１８ｃｍ−３よりも大きい半導体装置のカーブトレーサーを用いた電圧―電流特性を示す図面代用写真である。
【図５】本発明の素子分離領域に囲まれた領域をウェル内部側から見上げた仮想的な斜視図である。
【図６】本発明の実施形態１に係る半導体装置の電流―電圧特性を示す図である。
【図７】中濃度Ｐ型不純物拡散層の実効不純物濃度が１×１０１８ｃｍ−３よりも大きい半導体装置の電流―電圧特性を示す図である。
【図８】本発明の実施形態１に係る半導体装置の製造フローの前半部分を示した断面模式図である。
【図９】本発明の実施形態１に係る半導体装置の製造フローの後半部分を示した断面模式図である。
【図１０】従来の半導体装置の断面模式図である。
【符号の説明】
１，２１ ウェル
２，２２ 素子分離領域
３，２３ 活性領域
４ Ｎ型不純物拡散層
５，２５ 高濃度Ｐ型不純物拡散層
２６ 中濃度Ｐ型不純物拡散層
７，２７ 絶縁層
８，２８ 電極
９，２９ 層間絶縁膜
１０，３０ コンタクトホール
１１，３１ 第１の配線
１２，３２ 第２の配線
２４ チャネルストッパー層
３３ 低濃度不純物拡散層
３４ 第１レジスト膜
３５ 第２レジスト膜
【発明の属する技術分野】
本発明は、半導体装置、特に、定電圧素子を含む半導体装置に関する。
【０００２】
【従来の技術】
半導体装置には、クランプダイオードと呼ばれる定電圧素子が含まれていることが多い。この定電圧素子は、半導体装置の内部に設けた昇圧素子によって昇圧された電圧から所望の電圧を得るための素子であり、別名ツェナーダイオードとも称される。定電圧素子では、半導体基板またはウェルと、その上に形成された不純物拡散層との間に形成されるＰＮ接合の逆方向の降伏現象を利用して所望の定電圧を得ることができる。
【０００３】
図１０は、従来の半導体装置においてクランプダイオードが形成された部分の構造の一例（例えば、特許文献１）を示す断面図である。図１０を参照しながら、この構造を説明する。
【０００４】
図１０に示すように、クランプダイオードは、半導体基板に形成されたＮ型ウェル１と、Ｎ型ウェル１の表面に形成された高濃度Ｐ型不純物拡散層５とから構成されている。高濃度Ｐ型不純物拡散層５の周囲は、素子分離絶縁膜２によって囲まれて絶縁分離されており、素子分離絶縁膜２によって囲まれた領域を活性領域３と呼ぶこととする。素子分離絶縁膜２の下には、チャネルストッパーとなるＮ型不純物拡散層４が導入されている。素子分離絶縁膜２またはＮ型不純物拡散層４と、高濃度Ｐ型不純物拡散層５とは、距離ＬＡだけ離間している。
【０００５】
活性領域３の表面には、薄い酸化膜７が形成されており、薄い酸化膜７には、高濃度Ｐ型不純物拡散層５を露出するコンタクトホール１０が設けられている。コンタクトホール１０から露出した高濃度Ｐ型不純物拡散層５には、電極用アルミニウム配線１１が接続されている。薄い酸化膜７の上には、高濃度Ｐ型不純物拡散層５からオフセット領域ＬＢだけ離れた位置で終端する、１層構造の多結晶シリコンからなる電極８が形成されている。電極８と電極１１との間には、層間絶縁膜９が形成されており、電極８には、コンタクトホール１０を通じて、電極用アルミニウム配線１２が接続されている。
【０００６】
図１０に示したクランプダイオードの場合、電極８をフローティング状態にし、高濃度Ｐ型不純物拡散層５とＮ型ウェル１との間のＰＮ接合に印加される逆方向降伏電圧が例えば１０〜２０Ｖになるまで、アルミニウム配線１１を介して高濃度Ｐ型不純物拡散層５に負電圧を印加することによって、所望の定電圧を得ることができる。この構成によれば、距離ＬＡを設けていること及びオフセット領域ＬＢを設けていることによって、クランプ耐圧の経時変動を抑制することができる。
【０００７】
【特許文献１】
特開平２００２−１４１５１７号公報（段落００１８〜００４２、第１図）
【０００８】
【発明が解決しようとする課題】
上記従来の技術では、クランプ耐圧の経時変動を抑制したクランプダイオードを実現しているが、クランプダイオードの課題は、クランプ耐圧の経時変動に限らない。したがって、より欠点の少ないクランプダイオードを開発すること、言い換えると、より優れた特性を有するクランプダイオードの開発が望まれており、その要求に応えることが望ましい。
【０００９】
本発明はかかる諸点に鑑みてなされたものであり、その主な目的は、従来よりも優れた特性を有する定電圧素子を含む半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明による第１の半導体装置は、第１導電型の半導体層に形成された、第２導電型の高濃度不純物拡散層と、前記高濃度不純物拡散層の周囲を囲むように隣接して形成された、第２導電型の中濃度不純物拡散層と、前記高濃度不純物拡散層および前記中濃度不純物拡散層を含む領域を囲むように形成された、素子分離領域とを備え、前記第２導電型の高濃度不純物拡散層は、前記第１導電型の半導体層の不純物濃度よりも不純物濃度が大きい層であり、前記第２導電型の中濃度不純物拡散層は、前記第１導電型の半導体層の不純物濃度よりも不純物濃度が大きく、且つ、前記第２導電型の高濃度不純物拡散層の不純物濃度よりも不純物濃度が小さい層である。
【００１１】
前記中濃度不純物拡散層における前記第２導電型の不純物濃度は、１×１０１８ｃｍ−３以下であることが好ましい。
【００１２】
また、前記高濃度不純物拡散層の不純物濃度は、前記中濃度不純物拡散層の不純物濃度の１００倍以上であることが好ましい。
【００１３】
本発明による第２の発明は、定電圧素子を含む半導体装置であって、前記定電圧素子は、第１導電型の半導体層に形成された、第２導電型の高濃度不純物拡散層と、前記高濃度不純物拡散層の周囲を囲むように隣接して形成された、第２導電型の中濃度不純物拡散層と、前記高濃度不純物拡散層および前記中濃度不純物拡散層を含む領域を囲むように形成された、素子分離領域とを含んでおり、前記第２導電型の高濃度不純物拡散層は、前記第１導電型の半導体層の不純物濃度よりも不純物濃度が大きい層であり、前記第２導電型の中濃度不純物拡散層は、前記第１導電型の半導体層の不純物濃度よりも不純物濃度が大きい層であり、前記高濃度不純物拡散層の不純物濃度は、前記中濃度不純物拡散層の不純物濃度の１００倍以上である。
【００１４】
前記中濃度不純物拡散層における実効不純物濃度は、１×１０１８ｃｍ−３以下であることが好ましい。
【００１５】
また、前記高濃度不純物拡散層の接合深さは、前記中濃度不純物拡散層の接合深さよりも深いことが好ましい。
【００１６】
さらに、前記半導体層のうち、前記素子分離領域によって囲まれた領域において、前記高濃度不純物拡散層および前記中濃度不純物拡散層の下面を覆うように第１導電型の低濃度不純物拡散層が形成されており、前記第１導電型の低濃度不純物拡散層は、前記第１導電型の半導体層の不純物濃度よりも不純物濃度が大きく、且つ、前記第２導電型の中濃度不純物拡散層の不純物濃度よりも不純物濃度が小さい層であることが好ましい。
【００１７】
加えて、前記中濃度不純物拡散層と前記素子分離領域とは離間して形成されていることが好ましい。
【００１８】
ある好適な実施形態において、前記半導体層のうち、前記素子分離領域によって囲まれた領域上には、絶縁層が形成されており、前記絶縁層は、前記高濃度不純物拡散層の少なくとも一部を露出する開口部を有しており、前記絶縁層および前記素子分離領域の上には、電極が形成されており、前記高濃度不純物拡散層を中心として、前記電極は、前記素子分離領域から延びて、前記中濃度不純物拡散層よりも外側の領域の上方で終端している。
【００１９】
本発明による第３の半導体装置は、第１導電型の半導体層に形成された、第２導電型の高濃度不純物拡散層と、前記高濃度不純物拡散層の周囲を囲むように隣接して形成された、第２導電型の中濃度不純物拡散層と、前記高濃度不純物拡散層および前記中濃度不純物拡散層を含む領域を囲むように形成された、素子分離領域とを備え、前記第２導電型の高濃度不純物拡散層は、前記第１導電型の半導体層の不純物濃度よりも不純物濃度が大きい層であり、前記第２導電型の中濃度不純物拡散層は、前記第１導電型の半導体層の不純物濃度よりも不純物濃度が大きく、且つ、前記第２導電型の高濃度不純物拡散層の不純物濃度よりも不純物濃度が小さい層であり、前記第１導電型の半導体層と、前記高濃度不純物拡散層および前記中濃度不純物拡散層のうちの少なくとも前記高濃度不純物拡散層とが協働して定電圧ダイオードとして機能し、前記高濃度不純物拡散層の接合深さは、前記中濃度不純物拡散層の接合深さよりも深く、前記第１導電型の半導体層と、前記高濃度不純物拡散層との境界で降伏の起点が生じるように、前記高濃度不純物拡散層よりも前記中濃度不純物拡散層の方が前記不純物濃度が小さくされている。
【００２０】
前記降伏の起点が生じる領域は、前記高濃度不純物拡散層の底面と側面との境界周辺の領域であり、前記高濃度不純物拡散層と前記中濃度不純物拡散層との間の不純物濃度の濃度差は１００倍以上であることが好ましい。
【００２１】
ある好適な実施形態において、前記第１の導電型の半導体層は、第１の導電型の半導体基板または第１導電型のウェルである。
【００２２】
さらに、ある好適な実施形態において、半導体装置の製造方法は、第１導電型の半導体層の表面に、所定の領域を取り囲む素子分離領域を形成する工程と、前記所定の領域内に不純物濃度が前記半導体層の不純物濃度よりも大きい第２導電型の中濃度不純物拡散層を形成する工程と、前記中濃度不純物拡散層の中央に当該中濃度不純物拡散層の不純物濃度よりも不純物濃度が大きい第２導電型の高濃度不純物拡散層を形成する工程と、を備えていることが好ましい。
【００２３】
本発明の半導体装置の他の製造方法は、第１導電型の半導体層の表面に、所定の領域を取り囲む素子分離領域を形成する工程と、前記所定の領域内に前記半導体層の不純物濃度よりも不純物濃度が大きい第１導電型または第２導電型の低濃度不純物拡散層を形成する工程と、前記低濃度不純物拡散層の上部に当該低濃度不純物拡散層の不純物濃度よりも不純物濃度が大きい第２導電型の中濃度不純物拡散層を形成する工程と、前記中濃度不純物拡散層の中央に当該中濃度不純物拡散層の不純物濃度よりも不純物濃度が大きい第２導電型の高濃度不純物拡散層を形成する工程と、を備えていることが好ましい。
【００２４】
前記中濃度不純物拡散層を形成する工程において、前記中濃度不純物拡散層の第２導電型の不純物濃度または実効不純物濃度が１×１０１８ｃｍ−３以下となるように形成することがさらに好ましい。
【００２５】
また、前記高濃度不純物拡散層を形成する工程において、前記高濃度不純物拡散層の不純物濃度が前記中濃度不純物拡散層の不純物濃度の１００倍以上になるように形成することがさらに好ましい。
【００２６】
前記高濃度不純物拡散層の接合深さは、前記中濃度不純物拡散層の接合深さよりも深くなるように形成することがさらに好ましい。
【００２７】
さらに、前記所定の領域内の前記半導体基板またはウェルの上に、前記素子分離領域よりも厚さが小さい絶縁層を形成する工程と、前記絶縁層上の一部に電極を形成する工程と、をさらに備えていることが好ましい。
【００２８】
【発明の実施の形態】
本願発明者は、従来のクランプダイオードの更なる特性向上を鋭意研究し、その結果、耐圧の向上を図るとともに、低電流印加時の耐圧の不安定性を抑制することに成功し、本発明を想到するに至った。以下、図面を参照しながら、本発明による実施の形態を説明する。
【００２９】
（実施形態１）
図１は、本発明の実施形態１に係る半導体装置の断面を模式的に示しており、図２は、図１の上から見た平面を模式的に示している。
【００３０】
本実施形態の半導体装置は、第１導電型の半導体層２１と、この半導体層２１に形成された第２導電型の高濃度不純物拡散層２５と、第２導電型の中濃度不純物拡散層２６とを備えている。中濃度不純物拡散層２６は、高濃度不純物拡散層２５の周囲を囲むように隣接して形成されており、高濃度不純物拡散層２５および中濃度不純物拡散層２６は、素子分離領域２２によって囲まれている。ここで、素子分離領域２２によって囲まれている領域を、活性領域２３と呼ぶこととする。第１導電型の半導体層２１は、ウェル２１であり、ウェル２１は、半導体基板（例えば、シリコン基板）に形成されている。なお、第１導電型の半導体層２１は、ウェルでなく、半導体基板によって構築されていてもよい。また、その半導体層は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板における半導体領域であってもよい。
【００３１】
本実施形態において、第１導電型のウェル２１は、Ｎ型ウェルであり、第２導電型の高濃度不純物拡散層２５は、ウェル２１の表面の一部に形成されている。そして、第２導電型の高濃度不純物拡散層２５および第２導電型の中濃度不純物拡散層２６は、それぞれ、高濃度Ｐ型不純物拡散層２５および中濃度Ｐ型不純物拡散層２６である。高濃度Ｐ型不純物拡散層２５は、ウェル２１の不純物濃度よりも不純物濃度が大きい層であり、中濃度Ｐ型不純物拡散層２６は、ウェル２１の不純物濃度よりも不純物濃度が大きく、且つ、高濃度Ｐ型不純物拡散層２５の不純物濃度よりも不純物濃度が小さい層である。具体的には、高濃度Ｐ型不純物拡散層２５の不純物濃度は、中濃度Ｐ型不純物拡散層２６の不純物濃度の１００倍以上である。
【００３２】
中濃度Ｐ型不純物拡散層２６は、高濃度Ｐ型不純物拡散層２５の周囲を略円環状すなわちドーナツ状に取り囲んでおり、そのドーナツの穴の部分から高濃度Ｐ型不純物拡散層２５は、下方へ、すなわちウェル２１内部へ突出している。つまり、高濃度Ｐ型不純物拡散層２５は、中濃度Ｐ型不純物拡散層２６よりもウェル２１の中に深く形成されており、高濃度Ｐ型不純物拡散層２５の接合深さは、中濃度Ｐ型不純物拡散層２６の接合深さよりも深い。
【００３３】
本実施形態の半導体装置では、高濃度Ｐ型不純物拡散層２５および中濃度Ｐ型不純物拡散層２６からなる領域とウェル２１との間のＰＮ接合において逆方向の降伏現象が生じ、この部分が定電圧素子であるクランプダイオード（定電圧ダイオード）として機能する。なお、定電圧素子とは、負荷電流の変化に対し出力電圧を一定に保つ素子である。
【００３４】
ここで、中濃度Ｐ型不純物拡散層２６が存在しない従来の半導体装置のクランプダイオード部分（図１０参照）では、高濃度Ｐ型不純物拡散層５の底部ではなく、活性領域３の表面近傍で降伏現象が生じる可能性があることを本願発明者は見出した。活性領域３の表面近傍で降伏現象が生じる場合、クランプ耐圧（降伏電圧）の変動が大きくなり、クランプ耐圧自体が低い値になる。一方、本実施形態の半導体装置では、中濃度Ｐ型不純物拡散層２６が、高濃度Ｐ型不純物拡散層２５に隣接してその周囲に配置されているので、活性領域２３の表面での降伏現象の発生を防止することができる。従って、耐圧（降伏電圧）変動は抑制されて、小さくなっている。また、中濃度Ｐ型不純物拡散層２６は、トランジスタのＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）拡散層と同じように、高濃度Ｐ型不純物拡散層２５の端部の電界を緩和して耐圧を向上させるという効果も発揮し得る。
【００３５】
さらに、本実施形態では、中濃度Ｐ型不純物拡散層２６の実効不純物濃度を１×１０１８ｃｍ−３以下に設定している。ここで、中濃度Ｐ型不純物拡散層２６の実効不純物濃度というのは、中濃度Ｐ型不純物拡散層２６内のＰ型の不純物を中濃度Ｐ型不純物拡散層２６内のＮ型の不純物により補償した後のＰ型の不純物濃度のことである。即ち、中濃度Ｐ型不純物拡散層２６内により多く存在するＰ型の不純物の一部をより少ないＮ型の不純物で相殺し、電荷のキャリアとして有効な残余のＰ型の不純物の濃度が実効不純物濃度となる。なお、製造の容易さの観点からは、中濃度Ｐ型不純物拡散層２６の実効不純物濃度は、１×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下にすることが好ましい。
【００３６】
中濃度Ｐ型不純物拡散層２６の実効不純物濃度が１×１０１８ｃｍ−３以下である本実施形態の定電圧素子にＰＮ接合の逆方向の電圧を、０Ｖから徐々に大きくして印加していくと、図３に示すように、所定電圧（ここでは１０Ｖ）までは電流が流れないが、所定電圧を超えると電流が流れるようになり、それ以降は電圧が大きくなるにつれて電流値も大きくなる。このことは、降伏電圧が一定であってばらつかないために、所定電圧（降伏電圧）を境として電流が流れるか流れないかが明確に分かれると考えられる。図３のグラフでは、本実施形態の定電圧素子の電圧−電流特性は、０Ｖから１０Ｖまでは電流値が０ｍＡであって電圧の軸に沿った直線で表され、１０Ｖよりも大きくなると電圧増加に比例して電流値が増加する右上がりの直線として表される。従って、１０Ｖ（降伏電圧）、０ｍＡの点において二本の直線が接続し、この点が電圧−電流特性のグラフの明確な屈曲点となっている。
【００３７】
一方、中濃度Ｐ型不純物拡散層２６の実効不純物濃度が１×１０１８ｃｍ−３よりも大きいと、図４に示すように、電圧―電流特性の立ち上がり部分の特性がばらついて、いわゆる暴れる状態になってしまう。即ち、この定電圧素子にかける電圧を０Ｖから徐々に大きくしていったときに、電流が流れ始める電圧（降伏電圧）がばらつくために、本実施形態の図３に示す電圧−電流特性とは異なり、所定電圧をある程度越えるまで（最大約０．７Ｖ）電流は流れないが、電流が流れ始めると、電圧は一旦所定電圧近くにまで下がり、再度増加していく。従ってグラフ上では、所定電圧（図では１０Ｖ）での屈曲点が明確には現れず、電圧が増加しても電流が流れないことを表す直線から電圧の増加と共に電流も増加していくことを表す直線へ不連続に切り替わっているように観察される。
【００３８】
このような中濃度Ｐ型不純物拡散層２６の実効不純物濃度の違いによって降伏電圧のばらつきの大きさが異なっているのは、次のような理由によるものと考えられる。
【００３９】
中濃度Ｐ型不純物拡散層２６の実効不純物濃度が１×１０１８ｃｍ−３以下であると、図５に示す高濃度Ｐ型不純物拡散層２５の底面および側面とウェル２１との間において不純物の濃度勾配が最も大きくなる。そのため、降伏現象の起点は、曲率半径が小さい部分、即ち高濃度Ｐ型不純物拡散層２５の側面と底面（下面）との境界３７近傍になると考えられる。なぜならば、曲率半径が小さい部分に電界が集中するからである。この境界３７近傍は狭い領域であるため、アバランシェ発生の元となる高エネルギーの電子発生確率のばらつきは小さい。従って、高エネルギーの電子発生確率のばらつきに対応する降伏現象の発生電圧のばらつきも、抑制されて小さいものになる。
【００４０】
一方、中濃度Ｐ型不純物拡散層２６の実効不純物濃度が１×１０１８ｃｍ−３よりも大きいと、図５に示す中濃度Ｐ型不純物拡散層２６の底面部分３８とウェル２１との間の比較的広範囲にわたってプレーナー構造を持つＰＮ接合部分が不純物の濃度勾配が最も大きくなる。従って、この中濃度Ｐ型不純物拡散層２６の底面部分３８のいずれかの場所を起点として降伏現象が生じやすい。底面部分３８は面積が広いので、その面積の広さに応じて、アバランシェ発生の元となる高エネルギーの電子発生確率のばらつきが大きくなる。そのため、中濃度Ｐ型不純物拡散層２６の底面部分３８において降伏現象が発生する場合には、降伏電圧にばらつきが生じてしまう。
【００４１】
上述の降伏電圧のばらつきの大小を電流−電圧特性の観点から見てみると、本実施形態の定電圧素子は、図６に示すように、低電流印加時の降伏電圧が安定しているのに対し、中濃度Ｐ型不純物拡散層２６の実効不純物濃度が１×１０１８ｃｍ−３よりも大きいときは、図７に示すように、低電流印加時の降伏電圧は変動して不安定になる。そのうえ、プロットされている各点の電圧値は、それぞれの電流値において一定の測定時間内で平均化された値である。そのため、実際の低電流時の耐圧のばらつきは、図７に示されているばらつきよりも大きい。
【００４２】
さらに、図６と図７とを比較すると、降伏現象が生じる最低の電流値は、図７よりも図６の方が小さい。即ち、本実施形態の定電圧素子は、中濃度Ｐ型不純物拡散層２６の実効不純物濃度が１×１０１８ｃｍ−３よりも大きい定電圧素子よりも低電流で所望の定電圧を得ることができる。従って、半導体装置内の負荷回路の設定電流を低くすることができて、消費電力を少なくできると共に負荷回路の動作も安定させることができる。
【００４３】
次に、本実施形態の半導体装置を、高濃度Ｐ型不純物拡散層２５および中濃度Ｐ型不純物拡散層２６以外の構成要素についても説明する。
【００４４】
本実施形態の素子分離領域２２は、素子分離絶縁膜によって形成されており、この素子分離絶縁膜は、ＬＯＣＯＳ法で形成されている。素子分離領域２２の直下には、ウェル２１の不純物濃度よりも不純物濃度が大きいＮ型不純物が拡散しているチャネルストッパー層２４が導入されている。このチャネルストッパー層２４は、寄生ＭＯＳ構造の導電チャネルが生じるのを防止する役割を果たす。
【００４５】
また、中濃度Ｐ型不純物拡散層２６は、素子分離領域２２から距離Ｌ１だけ離間して形成されている。ここで中濃度Ｐ型不純物拡散層２６を素子分離領域２２から距離Ｌ１だけ離間させているのは、降伏電圧の経時変動を抑制するためである。
【００４６】
さらに、活性領域２３上には、素子分離領域２２よりも厚さが小さい絶縁層２７が形成されている。この絶縁層２７は、ウェル２１と電極２８とを電気的に絶縁するという働きをする。また、絶縁層２７上および素子分離領域２２上には、電極２８が形成されている。
【００４７】
半導体装置の上方から見ると、この電極２８は、図２に示すように、活性領域２３を環状に囲んでいる。そして、高濃度Ｐ型不純物拡散層２５を中心としてこの電極２８は、素子分離領域２２から延びて、中濃度Ｐ型不純物拡散層２６よりも外側の領域の上方で、中濃度Ｐ型不純物拡散層２６の外端部から所定の距離Ｌ２だけ離間して終端している。換言すると、高濃度Ｐ型不純物拡散層２５を中心として、中濃度Ｐ型不純物拡散層２６の外側の端部と素子分離領域２２の端部との中間で、中濃度Ｐ型不純物拡散層２６の端部から外側に所定の離間距離Ｌ２をもって終端している。この電極２８終端部分は、絶縁層２７上に位置している。このように電極２８と中濃度Ｐ型不純物拡散層２６とが所定距離Ｌ２だけ離間していると、絶縁層２７のこの離間部分の領域には、電子や正孔がトラップされにくくなって降伏電圧の変動を小さくすることができる。
【００４８】
また、高濃度Ｐ型不純物拡散層２５及び電極２８は、層間絶縁膜２９に開口したコンタクトホール３０，３０，…を介して、各々高濃度Ｐ型不純物拡散層用の第１の配線３１及び電極用の第２の配線３２に接続されている。第１の配線３１、第２の配線３２ともにアルミニウムからなっている。
【００４９】
さらに、活性領域２３内には、Ｎ型の低濃度不純物拡散層３３が設けられている。その不純物濃度は、ウェル２１の不純物濃度より大きく中濃度Ｐ型不純物拡散層２６の不純物濃度より小さい。また、低濃度不純物拡散層３３は、活性領域２３において、高濃度Ｐ型不純物拡散層２５および中濃度Ｐ型不純物拡散層２６の下面を覆っている。この低濃度不純物拡散層３３は、高濃度Ｐ型不純物拡散層２５および中濃度Ｐ型不純物拡散層２６からなる領域とウェル２１との間での降伏電圧の大きさを調整する領域である。降伏電圧の大きさは、低濃度不純物拡散層３３の不純物の型および濃度によって調整される。
【００５０】
本実施形態の半導体装置では、所望の定電圧は、１層構造の多結晶シリコンからなる電極２８をフローティング状態にし、高濃度Ｐ型不純物拡散層２５および中濃度Ｐ型不純物拡散層２６からなる領域とウェル２１との間のＰＮ接合の逆方向の降伏電圧になるまで、第１の配線３１を介して高濃度Ｐ型不純物拡散層２５に負電圧を印加することによって得られる。また、１層構造の多結晶シリコンからなる電極２８をフローティング状態にし、高濃度Ｐ型不純物拡散層２５および中濃度Ｐ型不純物拡散層２６からなる領域とウェル２１との間のＰＮ接合の逆方向の降伏電圧になるまで、ウェル２１に正電圧を印加することによっても得られる。所望の定電圧を安定して発生させることは、半導体装置内の負荷回路が安定して動作する上で非常に重要である。なお、本実施形態では所望の定電圧は、例えば、絶対値で９．５〜１０．５Ｖの範囲内の電圧にしている。
【００５１】
本実施形態の半導体装置は、高濃度Ｐ型不純物拡散層２５に隣接し且つその周囲を囲むように形成された中濃度Ｐ型不純物拡散層２６が存しているので、降伏電圧変動が小さくなり、さらに降伏電圧自体も高くなる。さらに、中濃度不純物拡散層２６の実効不純物濃度が１×１０１８ｃｍ−３以下であるので、降伏電圧変動をより小さく抑制することができると共に消費電力を少なくでき、半導体装置の動作を安定にすることができる。また、高濃度Ｐ型不純物拡散層２５の不純物濃度は、中濃度Ｐ型不純物拡散層２６の不純物濃度の１００倍以上であるので、耐圧変動はさらに抑制されている。
【００５２】
次に、本実施形態に係る半導体装置の製造工程について、図８（ａ）〜（ｃ）および図９（ａ）〜（ｃ）を参照しながら説明する。
【００５３】
まず、ウェル２１が形成された半導体基板を用意する。そして、図８（ａ）に示すように、ウェル２１に素子分離領域２２を形成する。これが素子分離領域２２を形成する工程である。この素子分離領域２２は、例えばＬＯＣＯＳ法により形成する。素子分離領域２２の形状は、例えば図２に示すような正８角形状とすることができる。なお、ウェル２１のＮ型不純物濃度は、１０１６ｃｍ−３オーダーであり、素子分離領域２２に囲まれた所定の領域が活性領域２３である。
【００５４】
このとき、ＬＯＣＯＳ膜を形成するための窒化膜マスクに開口を形成した状態で、素子分離領域２２の下になる部分にチャネルストッパー層２４を予め形成しておく。このチャネルストッパー層２４は、例えば、ウェル２１内にドーズ量１０１３ｃｍ−２オーダーのＮ型不純物のイオンを注入することにより形成する。その結果、不純物濃度が１０１８ｃｍ−３オーダーのチャネルストッパー層２２が形成される。
【００５５】
それから、絶縁層２７を形成する工程において、素子分離領域２２で囲まれる活性領域２３の上に酸化膜からなる絶縁層２７を形成する。その後、活性領域２３内に低濃度不純物拡散層３３を形成する。低濃度不純物拡散層３３の形成は、素子分離領域２２をマスクとして、例えばドーズ量が１０１２ｃｍ−２オーダーのＮ型不純物のイオンを注入することにより行う。その結果、活性領域２３のほぼ全体に亘って不純物濃度が１０１７ｃｍ−３オーダーのＮ型の低濃度不純物拡散層３３が形成される。
【００５６】
次に、図８（ｂ）に示すように、絶縁層２７上に電極２８を形成する。この電極２８は、基板上にポリシリコン膜を堆積した後、これをパターンニングして形成する。この電極２８の形状は、例えば正８角形リング状とすることができる。このとき電極２８は、素子分離領域２２と絶縁層２７との上に存している。そして、電極２８の端部のうち絶縁層２７上に存する端部は、素子分離領域２２の開口端部よりも所定距離だけ内側に位置することが好ましい。この所定距離は、１．５μｍ程度が好ましい。なお、素子分離領域２２の開口端部というのは、素子分離領域２２と活性領域２３との境界である。
【００５７】
次に、図８（ｃ）に示すように、ウェル２１の一部に、表面から内部に向かって中濃度Ｐ型不純物拡散層２６を形成する。この中濃度Ｐ型不純物拡散層２６の形成は、ウェル２１内にＰ型不純物のイオンを注入することにより行う。以下に、中濃度Ｐ型不純物拡散層２６の形成工程を順を追って説明する。
【００５８】
まず、基板をフォトレジストでコートした後、これをパターンニングして、開口を有する第１レジスト膜３４を形成する。開口の形状は、例えば正８角形状とすることが好ましい。このとき、第１レジスト膜３４を、素子分離領域２２と電極２８と絶縁層２７との上に配置し、かつその開口端部が、絶縁層２７上に存する電極２８端部よりも所定の距離だけ内側に位置するように形成しておくことが好ましい。この所定の距離は、０．８μｍ程度が好ましい。それから、第１レジスト膜３４をマスクとして、ウェル２１内にドーズ量１０１３ｃｍ−２オーダーのＰ型不純物のイオンを注入することにより、Ｐ型の不純物濃度が１０１８ｃｍ−３オーダーの、中濃度Ｐ型不純物拡散層２６が形成される。この中濃度Ｐ型不純物拡散層２６の不純物濃度は、本工程で注入されたＰ型不純物が主に低濃度不純物拡散層３３形成用のＮ型不純物を始めとした各種Ｎ型およびＰ型不純物と補償され、最終的にはＰ型の１０１７ｃｍ−３オーダーの実効不純物濃度となる。その後、第１レジスト膜３４を除去する。この工程により、電極２８と所定距離Ｌ２だけ離間した中濃度Ｐ型不純物拡散層２６が低濃度不純物拡散層３３の上部に形成される。ここで所定距離Ｌ２は、０．４μｍ以上が好ましく、０．８μｍ程度がより好ましい。
【００５９】
次に、図９（ａ）に示すように、ウェル２１の一部に、表面から内部に向かって高濃度Ｐ型不純物拡散層２５を形成する。この高濃度Ｐ型不純物拡散層２５の形成は、ウェル２１内にＰ型不純物のイオンをさらに注入することにより行う。以下、高濃度Ｐ型不純物拡散層２５の形成工程を順を追って説明する。
【００６０】
まず、基板をフォトレジストでコートした後、これをパターンニングして、開口を有する第２レジスト膜３５を形成する。開口の形状は、例えば正８角形状とすることが好ましい。このとき、第２レジスト膜３５を、素子分離領域２２と電極２８と絶縁層２７との上に配置し、かつ、その開口端部が中濃度Ｐ型不純物拡散層２６の外側端部よりも所定の距離だけ内側に位置するように形成する。この所定の距離は、０．８μｍ程度が好ましい。それから、第２レジスト膜３５をマスクとして、ウェル２１内にドーズ量１０１５ｃｍ−２オーダーのＰ型不純物のイオンを注入することにより、不純物濃度が１０２０ｃｍ−３オーダーの高濃度Ｐ型不純物拡散層２５を、８角形に拡がる中濃度Ｐ型不純物拡散層２６の中央に、且つ中濃度Ｐ型不純物拡散層２６の接合深さよりも深い接合深さとなるように形成する。このような接合深さにすることで、高濃度Ｐ型不純物拡散層２５の底面と側面との境界３７周辺が確実に降伏の起点にすることができて好ましい。この後、第２レジスト膜３５を除去する。この工程により、中濃度Ｐ型不純物拡散層２６に隣り合って接触した高濃度Ｐ型不純物拡散層２５が形成される。ここで、本実施形態の半導体装置の高濃度Ｐ型不純物拡散層２５の不純物濃度は、中濃度Ｐ型不純物拡散層２６の不純物濃度の１００倍以上である。製造工程上、１００００倍程度が上限となる。
【００６１】
その次に、図９（ｂ）に示すように、基板の上の全面に層間絶縁膜２９を堆積した後、高濃度Ｐ型不純物拡散層２５、電極２８にそれぞれ到達する各コンタクトホール３０，３０，…を層間絶縁膜２９に形成する。
【００６２】
次に、図９（ｃ）に示すように、コンタクトホール３０，３０，…内及び層間絶縁膜２９の上にアルミニウム合金膜を堆積した後、これをパターンニングして、高濃度Ｐ型不純物拡散層２５に接続される第１の配線３１と、電極２８に接続される第２の配線３２とを形成する。
【００６３】
なお、ここでいう不純物濃度および実効不純物濃度は、プロセスシミュレーションによって見積もった値である。プロセスシミュレーションではなく、ＳＩＭＳ等により実際に測定した濃度であっても、中濃度Ｐ型不純物拡散層２６の実効不純物濃度は１×１０１８ｃｍ−３以下となるように設定すれば、低電流印加時の耐圧が安定になり、降伏現象が生じる最低の電流値が小さくなる。実測の中濃度Ｐ型不純物拡散層２６の実効不純物濃度も、１×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下であることが好ましい。
【００６４】
以上の工程により、図１及び図２に示す半導体装置の構造を容易に実現できる。なお、中濃度Ｐ型不純物拡散層２６は、プロセスフロー上製造工程を増やさないように、半導体基板の他の領域に形成されるトランジスタのＬＤＤ拡散層と同じ工程で形成されることが好ましい。
【００６５】
（実施形態２）
実施形態２は、低濃度不純物拡散層３３に拡散している不純物がＰ型である点が実施形態１と異なっており、また、中濃度Ｐ型不純物拡散層２６の不純物濃度も実施形態１とは異なっている。その他の点は実施形態１と同じである。以下、実施形態１と異なっている点について説明する。
【００６６】
本実施形態では、低濃度不純物拡散層３３を形成する工程において、Ｐ型の低濃度不純物拡散層３３を活性領域２３内に形成する。具体的には、素子分離領域２２をマスクとして、ドーズ量が１０１１ｃｍ−２オーダーのＰ型不純物のイオン注入を行い、活性領域２３のほぼ全体に亘って不純物濃度が１０１６ｃｍ−３オーダーのＰ型の低濃度不純物拡散層３３を形成する。
【００６７】
それから、中濃度Ｐ型不純物拡散層２６を形成する工程において、第１レジスト膜３４をマスクとして、ウェル２１内にドーズ量１０１３ｃｍ−２オーダーのＰ型不純物のイオン注入を行って、Ｐ型の不純物濃度が１０１７ｃｍ−３オーダーの中濃度Ｐ型不純物拡散層２６を形成する。高濃度Ｐ型不純物拡散層２５の不純物濃度は、１０２０ｃｍ−３オーダーであるので、中濃度Ｐ型不純物拡散層２６の不純物濃度の１００倍以上である。また、この中濃度Ｐ型不純物拡散層２６の実効不純物濃度は、各種Ｎ型およびＰ型不純物の濃度と補償され、最終的には１０１７ｃｍ−３オーダーになっている。
【００６８】
本実施形態の半導体装置は、中濃度Ｐ型不純物拡散層２６の不純物濃度が１×１０１８ｃｍ−３以下であるので、高濃度Ｐ型不純物拡散層２５の側面と下面との境界３７近傍と、ウェル２１とのＰＮ接合部分で安定してアバランシェ現象を発生させることが実施形態１の半導体装置よりも確実にできるようになる。そのため、半導体装置内の定電圧素子の低電流印加時の耐圧が安定になり、降伏現象の発生する最低電流値が低くなる。従って、消費電力を少なくできて負荷回路の動作も安定する。加えて、高濃度Ｐ型不純物拡散層２５の不純物濃度は、中濃度Ｐ型不純物拡散層２６の不純物濃度の１００倍以上であるので、耐圧変動はより抑制されている。また、低濃度不純物拡散層３３がＰ型であるので、降伏電圧は実施形態１よりも高く設定することができる。
【００６９】
これまで説明した実施形態は、本発明の好適な例であって、これらの実施形態に本発明は限定されない。例えば、低濃度不純物拡散層３３がなくても降伏電圧のばらつきを抑制することは可能である。
【００７０】
また、中濃度Ｐ型不純物拡散層２６が高濃度Ｐ型不純物拡散層２５の周囲を囲むように隣接して形成されており且つ不純物濃度が高濃度Ｐ型不純物拡散層２５、中濃度Ｐ型不純物拡散層２６、ウェル２１の順に低くなってさえいれば、降伏電圧変動が抑制されて降伏電圧自体も高くなるという本発明の効果が奏される。
【００７１】
上記の実施形態では、中濃度Ｐ型不純物拡散層２６は、素子分離領域２２からＬ１だけ離間して形成されているが、素子分離領域２２と隣接していても、同様に降伏電圧のばらつきが抑制され、定電圧素子として動作した場合の低電流印加時の耐圧が安定化する。但し、降伏電圧の経時変化が若干大きくなる。
【００７２】
また、上記の実施形態では、電極２８は、中濃度Ｐ型不純物拡散層２６の端部と素子分離領域２２の端部との中間でＬ２の離間距離をもって終端する構成になっているが、中濃度Ｐ型不純物拡散層２６の端部に近接する構成になっていても、また、電極２８自体が存在しない構成になっていても、同様に降伏電圧のばらつきが抑制され、定電圧素子として動作した場合の低電流印加時の耐圧が安定化する。但し、降伏電圧の経時変化が若干大きくなる。
【００７３】
なお、上述した実施形態では、ＬＯＣＯＳ法を用いて素子分離領域２２を形成しているが、ＳＴＩ法（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いて形成するとチャネルストッパー層２４を設けないので、素子分離領域２２とチャネルストッパー層２４との界面に電子あるいは正孔がトラップされるということが生じない。電子あるいは正孔がこのようにトラップされると、ＰＮ接合面におけるウェル２１から高濃度Ｐ型不純物拡散層２５に向かう電界が弱められ、電子あるいは正孔のトラップされる量によって電界が変化する。ＳＴＩ法を用いればこのような電界の変化は生じないので、降伏電圧の経時変動が小さくなり好ましい。
【００７４】
さらに、電極２８は、基本的に導電性の材質であれば多結晶シリコンでも、多結晶シリコンとシリサイドとの積層構造でも、アルミニウムでもよい。また、図１、２に示すように高濃度Ｐ型不純物拡散層２５上のコンタクトホール３０は１個、電極２８上のコンタクトホール３０，３０は上下左右の各辺で各々１個形成しているが、複数個形成してもよい。
【００７５】
また、上記の実施形態において、Ｎ型とＰ型とをそれぞれ入れ替えても構わない。さらに、別の素子構造を備えていても良い。
【図面の簡単な説明】
【図１】本発明の実施形態１に係る半導体装置の断面模式図である。
【図２】本発明の実施形態１に係る半導体装置の平面模式図である。
【図３】本発明の実施形態１に係る半導体装置のカーブトレーサーを用いた電圧―電流特性を示す図面代用写真である。
【図４】中濃度Ｐ型不純物拡散層の実効不純物濃度が１×１０１８ｃｍ−３よりも大きい半導体装置のカーブトレーサーを用いた電圧―電流特性を示す図面代用写真である。
【図５】本発明の素子分離領域に囲まれた領域をウェル内部側から見上げた仮想的な斜視図である。
【図６】本発明の実施形態１に係る半導体装置の電流―電圧特性を示す図である。
【図７】中濃度Ｐ型不純物拡散層の実効不純物濃度が１×１０１８ｃｍ−３よりも大きい半導体装置の電流―電圧特性を示す図である。
【図８】本発明の実施形態１に係る半導体装置の製造フローの前半部分を示した断面模式図である。
【図９】本発明の実施形態１に係る半導体装置の製造フローの後半部分を示した断面模式図である。
【図１０】従来の半導体装置の断面模式図である。
【符号の説明】
１，２１ ウェル
２，２２ 素子分離領域
３，２３ 活性領域
４ Ｎ型不純物拡散層
５，２５ 高濃度Ｐ型不純物拡散層
２６ 中濃度Ｐ型不純物拡散層
７，２７ 絶縁層
８，２８ 電極
９，２９ 層間絶縁膜
１０，３０ コンタクトホール
１１，３１ 第１の配線
１２，３２ 第２の配線
２４ チャネルストッパー層
３３ 低濃度不純物拡散層
３４ 第１レジスト膜
３５ 第２レジスト膜
Claims (12)
- 第１導電型の半導体層に形成された、第２導電型の高濃度不純物拡散層と、
前記高濃度不純物拡散層の周囲を囲むように隣接して形成された、第２導電型の中濃度不純物拡散層と、
前記高濃度不純物拡散層および前記中濃度不純物拡散層を含む領域を囲むように形成された、素子分離領域と
を備え、
前記第２導電型の高濃度不純物拡散層は、前記第１導電型の半導体層の不純物濃度よりも不純物濃度が大きい層であり、
前記第２導電型の中濃度不純物拡散層は、前記第１導電型の半導体層の不純物濃度よりも不純物濃度が大きく、且つ、前記第２導電型の高濃度不純物拡散層の不純物濃度よりも不純物濃度が小さい層である、半導体装置。 - 前記中濃度不純物拡散層における前記第２導電型の不純物濃度は、１×１０１８ｃｍ−３以下である、請求項１に記載の半導体装置。
- 前記高濃度不純物拡散層の不純物濃度は、前記中濃度不純物拡散層の不純物濃度の１００倍以上である、請求項１または２に記載の半導体装置。
- 定電圧素子を含む半導体装置であって、
前記定電圧素子は、
第１導電型の半導体層に形成された、第２導電型の高濃度不純物拡散層と、
前記高濃度不純物拡散層の周囲を囲むように隣接して形成された、第２導電型の中濃度不純物拡散層と、
前記高濃度不純物拡散層および前記中濃度不純物拡散層を含む領域を囲むように形成された、素子分離領域と
を含んでおり、
前記第２導電型の高濃度不純物拡散層は、前記第１導電型の半導体層の不純物濃度よりも不純物濃度が大きい層であり、
前記第２導電型の中濃度不純物拡散層は、前記第１導電型の半導体層の不純物濃度よりも不純物濃度が大きい層であり、
前記高濃度不純物拡散層の不純物濃度は、前記中濃度不純物拡散層の不純物濃度の１００倍以上である、半導体装置。 - 前記中濃度不純物拡散層における実効不純物濃度は、１×１０１８ｃｍ−３以下である、請求項４記載の半導体装置。
- 前記高濃度不純物拡散層の接合深さは、前記中濃度不純物拡散層の接合深さよりも深い、請求項１から５のいずれかに記載の半導体装置。
- 前記半導体層のうち、前記素子分離領域によって囲まれた領域において、前記高濃度不純物拡散層および前記中濃度不純物拡散層の下面を覆うように第１導電型の低濃度不純物拡散層が形成されており、
前記第１導電型の低濃度不純物拡散層は、前記第１導電型の半導体層の不純物濃度よりも不純物濃度が大きく、且つ、前記第２導電型の中濃度不純物拡散層の不純物濃度よりも不純物濃度が小さい層である、請求項１から６のいずれか一つに記載の半導体装置。 - 前記中濃度不純物拡散層と前記素子分離領域とは離間して形成されている、請求項１から７のいずれか一つに記載の半導体装置。
- 前記半導体層のうち、前記素子分離領域によって囲まれた領域上には、絶縁層が形成されており、
前記絶縁層は、前記高濃度不純物拡散層の少なくとも一部を露出する開口部を有しており、
前記絶縁層および前記素子分離領域の上には、電極が形成されており、
前記高濃度不純物拡散層を中心として、前記電極は、前記素子分離領域から延びて、前記中濃度不純物拡散層よりも外側の領域の上方で終端している、請求項１から７のいずれか一つに記載の半導体装置。 - 第１導電型の半導体層に形成された、第２導電型の高濃度不純物拡散層と、
前記高濃度不純物拡散層の周囲を囲むように隣接して形成された、第２導電型の中濃度不純物拡散層と、
前記高濃度不純物拡散層および前記中濃度不純物拡散層を含む領域を囲むように形成された、素子分離領域と
を備え、
前記第２導電型の高濃度不純物拡散層は、前記第１導電型の半導体層の不純物濃度よりも不純物濃度が大きい層であり、
前記第２導電型の中濃度不純物拡散層は、前記第１導電型の半導体層の不純物濃度よりも不純物濃度が大きく、且つ、前記第２導電型の高濃度不純物拡散層の不純物濃度よりも不純物濃度が小さい層であり、
前記第１導電型の半導体層と、前記高濃度不純物拡散層および前記中濃度不純物拡散層のうちの少なくとも前記高濃度不純物拡散層とが協働して定電圧ダイオードとして機能し、
前記高濃度不純物拡散層の接合深さは、前記中濃度不純物拡散層の接合深さよりも深く、
前記第１導電型の半導体層と、前記高濃度不純物拡散層との境界で降伏の起点が生じるように、前記高濃度不純物拡散層よりも前記中濃度不純物拡散層の方が前記不純物濃度が小さくされている、半導体装置。 - 前記降伏の起点が生じる領域は、前記高濃度不純物拡散層の底面と側面との境界周辺の領域であり、
前記高濃度不純物拡散層と前記中濃度不純物拡散層との間の不純物濃度の濃度差は１００倍以上である、請求項１０に記載の半導体装置。 - 前記第１の導電型の半導体層は、第１の導電型の半導体基板または第１導電型のウェルである、請求項１から１１の何れか一つに記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003002778A JP2004214575A (ja) | 2003-01-09 | 2003-01-09 | 半導体装置 |
| US10/704,697 US7019379B2 (en) | 2003-01-09 | 2003-11-12 | Semiconductor device comprising voltage regulator element |
| CNB2004100012077A CN1287470C (zh) | 2003-01-09 | 2004-01-02 | 半导体器件 |
| TW093100449A TWI235498B (en) | 2003-01-09 | 2004-01-08 | Semiconductor device |
| KR10-2004-0001371A KR100520662B1 (ko) | 2003-01-09 | 2004-01-09 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003002778A JP2004214575A (ja) | 2003-01-09 | 2003-01-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004214575A true JP2004214575A (ja) | 2004-07-29 |
Family
ID=32708878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003002778A Pending JP2004214575A (ja) | 2003-01-09 | 2003-01-09 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7019379B2 (ja) |
| JP (1) | JP2004214575A (ja) |
| KR (1) | KR100520662B1 (ja) |
| CN (1) | CN1287470C (ja) |
| TW (1) | TWI235498B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8637952B2 (en) | 2010-04-28 | 2014-01-28 | Kabushiki Kaisha Toshiba | Semiconductor device with zener diode and method for manufacturing same |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4808044B2 (ja) * | 2006-02-24 | 2011-11-02 | ルネサスエレクトロニクス株式会社 | 半導体バルク抵抗素子および半導体バルク抵抗素子を有するモジュール |
| CN102088037B (zh) * | 2009-12-04 | 2013-04-17 | 无锡华润上华半导体有限公司 | 齐纳二极管及其制造方法 |
| CN102610657B (zh) * | 2011-01-20 | 2015-08-19 | 上海华虹宏力半导体制造有限公司 | 钳位二极管结构及其制备方法 |
| CN103811560A (zh) * | 2012-11-07 | 2014-05-21 | 上海华虹宏力半导体制造有限公司 | 钳位二极管及其版图结构和其制造方法 |
Family Cites Families (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5785266A (en) * | 1980-11-17 | 1982-05-27 | Toshiba Corp | Zener diode |
| JPS5988871A (ja) * | 1982-11-12 | 1984-05-22 | バ−・ブラウン・コ−ポレ−ション | 高安定低電圧集積回路表面下降状ダイオ−ド構造体及びその製造方法 |
| JP2724146B2 (ja) * | 1987-05-29 | 1998-03-09 | 日産自動車株式会社 | 縦形ｍｏｓｆｅｔ |
| JPS63301589A (ja) | 1987-05-30 | 1988-12-08 | Nissha Printing Co Ltd | 導電性回路基板の製造方法 |
| JPH01260863A (ja) | 1988-04-12 | 1989-10-18 | Citizen Watch Co Ltd | Ｐｎ接合ダイオード |
| JPH02194645A (ja) | 1989-01-24 | 1990-08-01 | Matsushita Electron Corp | Ｃｍｏｓ半導体装置 |
| IT1237666B (it) * | 1989-10-31 | 1993-06-15 | Sgs Thomson Microelectronics | Processo per la fabbricazione di un componente limitatore della tensione di programmazione e stabilizzatore di tensione incorporato inun dispositivo elettrico con celle di memoria eeprom |
| JPH03180074A (ja) * | 1989-12-08 | 1991-08-06 | Fujitsu Ltd | 半導体装置 |
| US5272098A (en) * | 1990-11-21 | 1993-12-21 | Texas Instruments Incorporated | Vertical and lateral insulated-gate, field-effect transistors, systems and methods |
| US5296393A (en) * | 1990-11-23 | 1994-03-22 | Texas Instruments Incorporated | Process for the simultaneous fabrication of high-and-low-voltage semiconductor devices, integrated circuit containing the same, systems and methods |
| JPH04216677A (ja) * | 1990-12-17 | 1992-08-06 | Nec Kansai Ltd | 定電圧ダイオード及びその製造方法 |
| US5220218A (en) * | 1991-09-23 | 1993-06-15 | General Electric Company | Radiation tolerant complementary MOS logic for bipolar/CMOS integrated circuitry |
| US5322804A (en) * | 1992-05-12 | 1994-06-21 | Harris Corporation | Integration of high voltage lateral MOS devices in low voltage CMOS architecture using CMOS-compatible process steps |
| JP2760709B2 (ja) * | 1992-07-15 | 1998-06-04 | 株式会社東芝 | 高耐圧のｌｄｄ構造を有する半導体装置及びその製造方法 |
| JPH0645619A (ja) | 1992-07-22 | 1994-02-18 | Matsushita Electron Corp | ツェナーダイオード |
| US5756387A (en) * | 1994-12-30 | 1998-05-26 | Sgs-Thomson Microelectronics S.R.L. | Method for forming zener diode with high time stability and low noise |
| EP0746033A3 (en) * | 1995-06-02 | 1999-06-02 | Texas Instruments Incorporated | Improvements in or relating to semiconductor processing |
| JPH09312399A (ja) * | 1995-07-14 | 1997-12-02 | Seiko Instr Inc | 半導体装置とその製造方法 |
| JP3380117B2 (ja) * | 1995-07-24 | 2003-02-24 | セイコーインスツルメンツ株式会社 | 半導体装置とその製造方法 |
| JPH0945912A (ja) * | 1995-07-31 | 1997-02-14 | Nec Corp | 半導体装置およびその製造方法 |
| US5952701A (en) * | 1997-08-18 | 1999-09-14 | National Semiconductor Corporation | Design and fabrication of semiconductor structure having complementary channel-junction insulated-gate field-effect transistors whose gate electrodes have work functions close to mid-gap semiconductor value |
| JPH11163173A (ja) | 1997-09-26 | 1999-06-18 | Sony Corp | 不揮発性半導体記憶装置と、その読み出し方法、及び書き込み方法 |
| JP3164047B2 (ja) * | 1997-11-28 | 2001-05-08 | 日本ビクター株式会社 | 半導体装置 |
| KR100253372B1 (ko) * | 1997-12-08 | 2000-04-15 | 김영환 | 반도체 소자 및 그 제조방법 |
| JPH11204786A (ja) * | 1998-01-14 | 1999-07-30 | Mitsubishi Electric Corp | 高耐圧絶縁ゲート型電界効果トランジスタを有する半導体装置およびその製造方法 |
| US6020614A (en) * | 1998-03-25 | 2000-02-01 | Worley; Eugene Robert | Method of reducing substrate noise coupling in mixed signal integrated circuits |
| JP3472476B2 (ja) | 1998-04-17 | 2003-12-02 | 松下電器産業株式会社 | 半導体装置及びその駆動方法 |
| KR20000051294A (ko) * | 1999-01-20 | 2000-08-16 | 김덕중 | 전기적 특성이 향상된 디모스 전계 효과 트랜지스터 및 그 제조 방법 |
| JP3943322B2 (ja) | 2000-11-07 | 2007-07-11 | 松下電器産業株式会社 | 半導体装置 |
| JP2002170888A (ja) * | 2000-11-30 | 2002-06-14 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP4236848B2 (ja) * | 2001-03-28 | 2009-03-11 | セイコーインスツル株式会社 | 半導体集積回路装置の製造方法 |
| US6740942B2 (en) * | 2001-06-15 | 2004-05-25 | Hrl Laboratories, Llc. | Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact |
| US6762456B1 (en) * | 2001-12-26 | 2004-07-13 | Sirenza Microdevices, Inc. | Multiple conductive plug structure including at least one conductive plug region and at least one between-conductive-plug region for lateral RF MOS devices |
| US6825530B1 (en) * | 2003-06-11 | 2004-11-30 | International Business Machines Corporation | Zero Threshold Voltage pFET and method of making same |
-
2003
- 2003-01-09 JP JP2003002778A patent/JP2004214575A/ja active Pending
- 2003-11-12 US US10/704,697 patent/US7019379B2/en not_active Expired - Fee Related
-
2004
- 2004-01-02 CN CNB2004100012077A patent/CN1287470C/zh not_active Expired - Fee Related
- 2004-01-08 TW TW093100449A patent/TWI235498B/zh not_active IP Right Cessation
- 2004-01-09 KR KR10-2004-0001371A patent/KR100520662B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8637952B2 (en) | 2010-04-28 | 2014-01-28 | Kabushiki Kaisha Toshiba | Semiconductor device with zener diode and method for manufacturing same |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1518130A (zh) | 2004-08-04 |
| KR20040064235A (ko) | 2004-07-16 |
| US20040135225A1 (en) | 2004-07-15 |
| KR100520662B1 (ko) | 2005-10-11 |
| CN1287470C (zh) | 2006-11-29 |
| US7019379B2 (en) | 2006-03-28 |
| TWI235498B (en) | 2005-07-01 |
| TW200415795A (en) | 2004-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6277675B1 (en) | Method of fabricating high voltage MOS device | |
| KR100733751B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
| TWI441335B (zh) | 溝渠式半導體元件及其製作方法 | |
| JP2008078654A (ja) | 半導体素子及びその製造方法 | |
| US9496333B2 (en) | Resurf high voltage diode | |
| JP2008140817A (ja) | 半導体装置 | |
| JPH0878672A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| CN107680955B (zh) | 静电放电保护器件、半导体装置及制造方法 | |
| JP5360735B2 (ja) | 半導体装置 | |
| JP6391136B2 (ja) | 高電圧ダイオード | |
| JP5331497B2 (ja) | 半導体装置およびその製造方法 | |
| CN113517290B (zh) | 半导体元件及其制备方法 | |
| US20020098615A1 (en) | Semiconductor device and method for driving the same | |
| JP2004214575A (ja) | 半導体装置 | |
| US6451645B1 (en) | Method for manufacturing semiconductor device with power semiconductor element and diode | |
| TW201236134A (en) | Electrostatic discharge protection device and manufacturing method thereof | |
| JP3463593B2 (ja) | 電界効果型トランジスタ及びその製造方法 | |
| US10062778B2 (en) | Semiconductor device | |
| US8476619B2 (en) | Semiconductor device and method for fabricating the same | |
| JP4275763B2 (ja) | フィールドプレートを採用した電力用半導体素子及びその製造方法 | |
| JP2006108249A (ja) | 半導体装置及びその製造方法 | |
| JP3312683B2 (ja) | Ｍｏｓ型半導体装置とその製造方法 | |
| US6507070B1 (en) | Semiconductor device and method of making | |
| US6943406B2 (en) | Semiconductor device | |
| KR100424185B1 (ko) | 트랜지스터 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040713 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050805 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051108 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051220 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070710 |