KR100733751B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents
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Abstract
반도체 디바이스 (100) 는, 표면부에 형성된 제 1 도전율-타입 반도체 영역 (104) 을 갖는 반도체 기판 (102); 제 1 도전율-타입 반도체 영역 (104) 상에 형성되는 쇼트키 장벽 다이오드의 애노드 (146); 제 1 도전율-타입 반도체 영역의 표면부에서 애노드 (146) 의 주변을 따라 형성되는 제 2 도전율-타입 가드 링 (114); 다른 영역으로부터 애노드 (146) 를 아이솔레이션하기 위해, 제 1 도전율-타입 반도체 영역 (104) 의 표면부에서 가드 링 (114) 의 주변을 따라, 및 가드 링 (114) 으로부터 이격되어 형성된 아이솔레이션 절연막 (108); 및 애노드 (146) 와 아이솔레이션 절연막 (108) 사이에 위치한 부분에서 반도체 기판의 표면을 커버하고, 애노드 (146) 의 단부와 접촉하는 애노드-형성 마스크 (110a) 를 가짐으로서 구성된다.
반도체 디바이스, 반도체 디바이스 제조 방법
Description
도 1은 본 발명의 일 실시형태에 따른 반도체 디바이스의 구성을 나타낸 단면도.
도 2는 도 1에 도시된 반도체 디바이스의 가드 링과 아이솔레이션 절연막 사이의 영역을 나타낸 확대 단면도.
도 3은 도 1에 도시된 반도체 디바이스의 구성을 나타낸 수평 단면도.
도 4a 내지 4c, 5a 내지 5c, 6a 내지 6c 및 7은 본 발명의 다른 실시형태에 따른 반도체 디바이스를 제조하는 프로세스 단계를 도시한 단면도.
도 8a 내지 8c, 9a 및 9b는 본 발명의 또 다른 실시형태에 의한 반도체 디바이스를 제조하는 프로세스 단계를 나타낸 단면도.
도 10은 도 1에 도시된 반도체 디바이스의 또 다른 예시적인 구성을 나타낸 단면도.
도 11은 종래의 반도체 디바이스의 구성을 나타낸 단면도.
도 12는 도 11에 도시된 반도체 디바이스의 구성을 개략적으로 나타낸 부분 확대 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
31: 제 1 도전율 타입 (N-타입) 반도체 영역
32: 쇼트키 전극
33: P-타입 가드 링
34: 반도체 레이어
44: 아이솔레이션 절연막
52: 절연 레이어
100: 반도체 디바이스
102: 반도체 기판
104: 제 1 도전율-타입 반도체 영역
106, 108: 아이솔레이션 절연막
110: 제 1 절연막
110a: 애노드-형성 마스크
110b: 캐소드-형성 마스크
112: 레지스트 레이어
114: 제 2 도전율-타입 가드 링
116: 접촉 영역
118: 금속막
120: 제 1 실리사이드 전극
122: 제 2 실리사이드 전극
124: 제 2 절연막
126: 레지스트 레이어
128: 금속막
130: 제 1 금속 전극
130a: 제 1 금속 전극의 연장부
132: 제 2 금속 전극
140: 제 3 절연막
142: 레지스트 레이어
144: 금속막
146: 애노드
148: 캐소드
본 출원은 일본 특허 출원 제 2005-131531 호에 기초하며, 그 내용은 여기에 참조로서 포함된다.
본 발명은 반도체 디바이스 및 그것을 제조하는 방법에 관한 것이다.
도 11은 일본 특허 공개 공보 No. H01-246873 에 설명된 반도체 디바이스의 구성을 나타낸 단면도이다. 반도체 디바이스는, 쇼트키 다이오드를 제 1 도전율 타입 (N-타입) 반도체 영역 (31) 상에 형성하는 쇼트키 전극 (32) 및 쇼트키 다이오드 주변의 제 2 도전율 타입 (p-타입) 불순물 영역을 포함하는 가드 링 (33) 을 갖는다. 여기에서의 반도체 디바이스는 가드 링과 접속하여 제공된 도핑된 반도체 레이어 (34) 를 더 포함하고, 도핑된 반도체 레이어 (34) 는 쇼트키 장벽 다이오드의 쇼트키 전극 (32) 과 접촉하여 형성되어, 그들 사이에 배치된 임의의 측벽을 배제하게 된다. 공지된 바와 같이, 이것은 쇼트키 장벽 다이오드의 내 (耐) 전압을 개선시키는 것과, 측벽으로 인한 영역의 불필요한 증가를 피하는 것, 또는 가드 링과 쇼트키 전극 (32) 사이의 거리의 불안정한 변동을 피하는 것을 가능하게 한다. 참조 부호 (44) 는 산화물 후막을 나타내고, 참조 부호 (52) 는 절연 레이어를 나타낸다.
일반적으로, 쇼트키 장벽 다이오드는, 서로 이격된 것으로서 반도체 기판 상에서 형성되는 애노드 및 캐소드를 갖는다. 전극사이의 더 넓은 거리는 순방향 전류 효율을 악화시킨다. 또한, 반도체 디바이스를 소형화하는 관점에서, 가능한, 거리를 좁히는 것이 바람직하다. 그러나, 일본 특허 공개 공보 No. H01-246873 에서 설명된, 쇼트키 전극 (32) 곁에 형성된 도핑된 반도체 레이어를 갖는 반도체 디바이스는 쇼트키 전극 (32; 애노드) 과 대향 전극 (캐소드) 사이의 거리를 불가피하게 넓힌다. 이는 순방향 전류 효율을 악화시키고, 반도체 디바이스의 소형화를 방해한다.
도 12는 일본 특허 공개 공보 No. H01-246873 에서 설명된 반도체 디바이스의 구성을 개략적으로 나타낸 부분 확대 단면도이다.
일반적으로, 그 내부에 형성된 디바이스 아이솔레이션 절연막 (44) 과 같은 절연 재료를 갖는 반도체 영역 (31) 은 디바이스 아이솔레이션 절연막 (44) 과의 인터페이스에서, 그 내부에 형성된 결손 레이어 (defect layer) 를 갖는다. 쇼트키 전극 (32) 에 역방향 전압을 인가할 때, P-타입 가드 링 (33) 과 N-타입 반도체 영역 (31) 사이의 접합부에 공핍 레이어가 형성된다. 결손 레이어와 중첩하기까지 P-타입 가드 링 (33) 과 N-타입 반도체 영역 (31) 사이의 접합부에 형성된 공핍 레이어의 성장은 결손 레이어를 통한 역방향 누설 전류의 증가를 야기하며, 이는 고-전압 쇼트키 장벽 다이오드를 실현하는 것을 어렵게 한다.
일본 특허 공개 공보 No. H01-246873 에서 설명된 반도체 디바이스에서, 도핑된 반도체 레이어 (34) 는 쇼트키 전극 (32) 과 접촉하여 형성된다, 따라서, 쇼트키 전극 (32) 으로의 역방향 전압의 인가는 또한, 도핑된 반도체 레이어 (34) 를 동일한 전위로 셋팅한다. 아이솔레이션 절연막 (44) 과 가드 링 (33) 사이에 절연박막 (48) 을 배치하는 동안, 그 둘 사이의 반도체 영역 (31) 의 전 영역에 걸쳐, 도핑된 반도체 레이어 (34) 가 형성된다. 이것은, P-타입 가드 링 (33) 과 N-타입 반도체 영역 (31) 사이의 인터페이스에서 형성된 공핍 레이어가, 도핑된 반도체 레이어 (34) 의 전계 플레이트 효과로 인해, 결손 레이어까지 도달하는 것을 가능하게 하고, 그 결과, 결손 레이어를 통한 역방향 누설 전류를 증가시킨다.
상술된 바와 같이, 일본 특허 공개 공보 No. H01-246873 에서 개시된 반도체 디바이스는 고-전압 쇼트키 장벽 다이오드를 실현하는 것, 쇼트키 장벽 다이오드의 전류 효율을 개선시키는 것 및 반도체 디바이스를 소형화하는 것의 관점에서 여전히 진행중이다.
본 발명에 의하면, 표면부에 형성된 제 1 도전율-타입 영역을 갖는 반도체 기판; 제 1 도전율-타입 영역 상에 형성된 쇼트키 장벽 다이오드의 금속 전극; 제 1 도전율-타입 영역의 표면부에서 금속 전극의 주변을 따라 형성된 제 2 도전율-타입 영역; 다른 영역으로부터 금속 전극을 아이솔레이션시키기 위해, 제 1 도전율-타입 영역의 표면부에서 제 2 도전율-타입 영역의 주변을 따라, 및 제 2 도전율-타입 영역과 이격되어 형성된 아이솔레이션 절연막; 및 금속 전극과 아이솔레이션 절연막 사이에서 위치한 부분에서 반도체 기판의 표면을 커버하고, 금속 전극의 단부와 접촉되는 절연막을 포함하는 반도체 디바이스가 제공된다.
여기서, 제 2 도전율-타입 영역은 가드 링 영역에 존재할 수도 있다. 본 발명에서, 절연막은 금속 전극의 단부의 위치를 제한한다. 이것은, 제 2 도전율-타입 영역 및 아이솔레이션 절연막에 대하여 원하는 위치에 금속 전극을 형성하는 것을 가능하게 한다. 금속 전극은 아이솔레이션 절연막으로부터 이격되어 있는 바와 같이 형성될 수 있다. 이것은, 금속 전극이 제 1 도전율-타입 영역과 아이솔레이션 절연막 사이의 인터페이스에서 형성된 결손 레이어에 중첩하게 하는 것없이, 금속 전극과 반도체 기판 사이의 바람직한 쇼트키 접촉을 보장하는 것을 가능하게 한다. 또한, 결손-유도 누설 전류를 억제하는 것을 가능하게 한다. 또한, 금속 전극은, 가드 링으로서 기능하는 제 2 도전율-타입 영역 상에 단부가 위치하도록 형성될 수 있다. 이것은, 금속 전극과 반도체 기판 사이의 쇼트키 접촉을 더 개선하는 것과, 결손-유도 누설 전류를 유효하게 억제하는 것을 가능하게 한다. 또한, 금속 전극의 단부에 전계의 집중을 완화하는 것을 가능하게 한다.
절연막 및 금속 전극은, 그들 사이에 임의의 다른 구성물을 배치하는 것없이, 서로 접촉하여 제공되며, 이는 반도체 디바이스를 소형화시키는 것의 이점을 증가시킨다. 또한, 금속 전극과 대향 전극 사이의 거리가 단축되기 때문에, 이들 전극 사이의 전류 효율을 향상시키는 것이 가능하다.
본 발명에서, 제 2 도전율-타입 영역 및 아이솔레이션 절연막은 서로 간의 거리가 유지된다. 즉, 본 발명은, 서로 도전율 타입이 상이한, 제 2 도전율-타입 영역과 제 1 도전율-타입 영역 사이의 PN 접합면이 아이솔레이션 절연막으로부터의 거리가 유지될 수 있도록 반도체 디바이스를 구성할 수 있다. 제 2 도전율-타입 영역과 아이솔레이션 절연막 사이의 거리는, 제 2 도전율-타입 영역과의 인터페이스로부터 연장됨에 따라, 제 2 도전율-타입 영역과 아이솔레이션 절연막 사이의 제 1 도전율-타입 영역의 일부의 공핍 레이어가 아이솔레이션 절연막과 그의 인터페이스를 따라 제 1 도전율-타입 영역에서 형성된 결손 레이어와 중첩되지 않도록, 결정될 수 있다. 이것은, 역방향 누설 전류를 억제하는 것을 가능하게 하고, 따라서, 고-전압 쇼트키 장벽 다이오드를 실현하는 것을 가능하게 한다.
또한, 본 발명에 의하면, 반도체 기판의 표면부에 형성된 제 1 도전율-타입 영역내에 및 쇼트키 장벽 다이오드의 금속 전극 형성 영역 주변에, 그 금속 전극 형성 영역으로부터 이격되어 있는 다른 영역으로부터 금속 전극 형성 영역을 아이솔레이션시키는 아이솔레이션 절연막을 형성하는 단계; 금속 전극 형성 영역의 주 변을 따라, 및 아이솔레이션 절연막으로부터 이격되어, 제 2 도전율-타입 영역을 형성하는 단계; 금속 전극 형성 영역과 아이솔레이션 절연막 사이에 위치한 부분에서 반도체 기판의 표면을 커버하는 절연막을 형성하는 단계; 및 마스크로서 절연막을 사용하여, 금속 전극 형성 영역에서 금속 전극을 형성하는 단계를 포함하는, 쇼트키 장벽 다이오드를 포함하는 반도체 디바이스를 제조하는 방법을 제공한다.
이 프로세스에서, 제 2 도전율-타입 영역을 형성하는 단계와 절연막을 형성하는 단계 중 어느 한 단계는 다른 단계보다 우선할 수도 있다. 반도체 디바이스를 제조하는 방법에서, 금속 전극은, 마스크로서 절연막을 사용하여, 원하는 위치에 형성될 수 있다. 이것은 제 2 도전율-타입 영역 및 아이솔레이션 절연막에 대하여 원하는 위치에 금속 전극을 형성하는 것을 가능하게 한다.
따라서, 본 발명은 쇼트키 장벽 다이오드의 역방향 누설 전류를 억제할 수 있고, 그에 의해, 고-전압 쇼트키 장벽 다이오드를 실현할 수 있다.
본 발명의 상기 및 다른 목적, 이점 및 특징은 첨부 도면과 함께 제시된 다음의 설명으로부터 명백해질 것이다.
(상세한 설명)
다음으로, 본 발명은 예시적인 실시형태를 참조하여 여기서 설명될 것이다. 당업자는 다수의 또 다른 실시형태가 본 발명의 교시를 이용하여 성취할 수 있다는 것과 설명적인 목적을 위해 예시되는 실시형태에 본 발명이 제한되는 것이 아니라는 것을 알 수 있다.
아래의 패러그래프 (paragraph) 에서는, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명할 것이다. 모든 도면에서, 임의의 구성물은 동일한 참조 부호와 함께 주어질 것이고, 간략화를 위해 중복된 설명은 생략할 것이다.
아래의 실시형태는, 제 1 도전율-타입이 N-타입이고, 제 2 도전율-타입은 P-타입인 예시적인 경우로 취급할 것이다.
(제 1 실시형태)
도 1은 일 실시형태의 반도체 디바이스의 구성을 나타낸 단면도이다.
반도체 디바이스 (100) 는, 반도체 기판의 표면부에 형성된 제 1 도전율-타입 반도체 영역 (104; 제 1 도전율 타입 영역) 을 갖는 반도체 기판 (102); 제 1 도전율-타입 반도체 영역 (104) 상에 형성된 쇼트키 장벽 다이오드의 애노드 (146; 금속 전극); 제 1 도전율-타입 반도체 영역 (104) 의 표면부에서 애노드 (146) 의 주변을 따라 형성된 제 2 도전율-타입 가드 링 (114), 및; 다른 영역으로부터 애노드 (146) 를 아이솔레이션시키기 위해, 제 1 도전율-타입 반도체 영역 (104) 의 표면부에서 가드 링 (114) 의 주변을 따라, 및 가드링 (114) 으로부터 이격되어 형성된 아이솔레이션 절연막 (108); 및 애노드 (146) 와 아이솔레이션 절연막 (108) 사이에 위치한 부분의 반도체 기판의 표면을 커버하고, 애노드 (146) 의 단부와 접촉하는 애노드-형성 마스크 (110a) 를 갖는다. 반도체 디바이스 (100) 는 아이솔레이션 절연막 (106), 캐소드-형성 마스크 (110b), 접촉 영역 (116), 제 2 절연막 (124), 및 캐소드 (148) 를 더 포함한다. 이 실시형태에서, 제 1 도전율-타입 반도체 영역 (104) 및 접촉 영역 (116) 은 N-타입 불순물 확산 영역으로 이루어진다. 가드 링 (114) 은 제 1 도전율 타입과는 반대인, 제 2 도전율 타입을 갖는 다. 이 실시형태에서의 가드 링 (114) 은 P-타입 불순물 확산 영역에 의해 구성된다.
애노드-형성 마스크 (110a) 및 캐소드-형성 마스크 (110b) 는 절연막으로 구성된다. 애노드 (146) 는 제 1 실리사이드 전극 (120) 및 제 1 금속 전극 (130) 을 포함한다. 캐소드 (148) 는 제 2 실리사이드 전극 (122) 및 제 2 금속 전극 (132) 을 포함한다. 이 실시형태에서의 반도체 기판 (102) 은 실리콘 기판이다.
이 실시형태에서, 가드 링 (114) 은 아이솔레이션 절연막 (108) 에서 이격되어 배치된다. 애노드 (146) 의 제 1 실리사이드 전극 (120)은 아이솔레이션 절연막 (108) 으로부터 더 크게 이격되어 배치된다. 제 1 실리사이드 전극 (120) 은 가드 링 (114) 상에 제 1 실리사이드 전극의 단부를 위치시키도록 배치된다.
도 2는 도 1에 도시된 반도체 디바이스 (100) 의 가드 링 (114) 과 아이솔레이션 절연막 (108) 사이의 영역을 나타낸 확대 단면도이다.
역방향 전압이 애노드 (146) 와 캐소드 (148) (도 2에 도시되지 않음) 사이에 인가될 때, 가드 링 (114) 과 제 1 도전율-타입 반도체 영역 (104) 사이의 접합부에서 공핍 레이어가 발생된다. 가드 링 (114) 은, 가드 링 (114) 과 제 1 도전율-타입 반도체 영역 (104) 사이의 접합부에 형성된 공핍 레이어가, 제 1 도전율-타입 반도체 영역 (104) 과 아이솔레이션 절연막 (108) 사이의 인터페이스에서 형성된 결손 레이어 사이의 인터페이스를 중첩되지 않도록 하는 정도까지, 아이솔레이션 절연막 (108) 으로부터 이격되어 형성된다. 가드 링 (114) 의 외측 단부 와 아이솔레이션 절연막 (108) 의 단부 사이의 거리 d2 는 애노드 (146) 와 캐소드 (148) 사이에 인가된 전압값, 제 1 도전율-타입 반도체 영역 (104) 및 가드 링 (114) 의 불순물 농도, 및 다른 조건에 의존하여 달라진다.
제 1 도전율-타입 반도체 영역 (104) 의 공핍 레이어의 최대 폭 ln 은 Nd 로서 주어진 제 1 도전율-타입 반도체 영역 (104) 의 불순물 농도, Na 로서의 가드 링 (114) 의 불순물 농도, q 로서의 전자의 전하, ε 로서의 반도체의 유전상수, ε0 로서의 진공의 유전상수, φD 로서의 제 1 도전율-타입 반도체 영역 (104) 과 가드 링 (114) 사이의 확산 전위, 및 V 로서의 애노드 (146) 와 캐소드 (148) 사이에 인가된 최대 전압값을 사용하여, 아래의 수학식으로 표현된다 (푸루카와, "Handoutai Debaisu (반도체 디바이스)", 제 10차 개정판, 코로나 출판사, 1991년 2월 20일, 36 페이지).
거리 d2 는, 제 1 도전율-타입 반도체 영역 (104) 및 아이솔레이션 절연막 (108) 사이의 인터페이스에서의 결손 레이어의 폭과 ln 의 합보다 더 큰 것으로서 결정될 수 있다. 이것은 가드 링 (114) 과 제 1 도전율-타입 반도체 영역 (104) 사이의 접합부에 형성된 공핍 레이어가 결손 레이어에 도달하지 못하도록 하 는 것을 가능하게 한다. 이러한 구조로, 결손 레이어를 통한 역방향 누설 전류가 감소될 수 있으며, 따라서, 고-전압 쇼트키 장벽 다이오드가 실현될 수 있다.
통상적으로, 애노드 (146) 와 캐소드 (148) 사이에 인가된 전압의 최대값 V 는 반도체 디바이스 (100) 의 사용 목적에 의존하여 변하며, 통상적으로 15Ｖ 내지 50Ｖ 로 설정될 수도 있다. 또한, 통상적으로, 제 1 도전율-타입 반도체 영역 (104) 의 불순물 농도 ND, 및 가드 링 (114) 의 불순물 농도 NA 는 반도체 디바이스 (100) 의 사용 목적에 의존하여 변하며, 통상적으로, ND = 1E15 내지 1E17 원자·㎝-3 , 및 NA = 5E16 내지 5E20 원자·㎝-3 으로 설정될 수도 있다.
특히, 가드 링 (114) 의 외측 단부와 아이솔레이션 절연막 (108) 의 단부 사이의 거리 d2 는 d2 = 0.5㎛ 이상으로 조정될 수 있다. 이것은, 제 1 도전율-타입 반도체 영역 (104) 의 공핍 레이어가 아이솔레이션 절연막 (108) 과의 인터페이스에서 결손 레이어와 더 이상 중첩되지 않을 것이기 때문에, 역방향 누설 전류를 감소시키는 것을 가능하게 하고, 이에 의해, 고-전압 쇼트키 장벽 다이오드를 실현하는 것을 가능하게 한다.
예를 들어, d2 의 상한은 d2 = 2.5㎛ 이하로 설정될 수 있다. 이것은, 가드 링 (114) 과 아이솔레이션 절연막 (108) 사이의 거리를 불필요하게 연장하지 않고, 반도체 디바이스 (100) 를 소형화하는 것을 가능하게 한다. 또한, 쇼트키 장벽 다이오드의 순방향 전류 효율의 양호한 레벨을 유지하는 것을 가능하게 한 다.
제 1 실리사이드 전극 (120) 이 가드 링 (114) 상에 위치되어 유지되는 한, 제 1 실리사이드 전극 (120) 의 단부와 가드 링 (114) 의 외측 단부 사이의 거리 d1 에 특정한 제한은 없으며, 통상적으로, 그 거리는 0.1㎛ 내지 1.0㎛ 로 설정될 수도 있다. 이것은, 제 1 실리사이드 전극 (120) 의 단부가 항상 가드 링 (114) 상에 배치될 수 있는 구성을 실현한다.
도 2에 도시된 바와 같이, 이 실시형태에서의 애노드 (146) 의 제 1 금속 전극 (130) 은 제 2 절연막 (124) 상에 연장되어 제공된 연장부 (130a) 를 갖는다. 이 실시형태의 제 2 절연막 (124) 은, 애노드 (146) 와 캐소드 (148) 사이에 인가된 전압하에서도, 가드 링 (114) 과 아이솔레이션 절연막 (108) 사이에 위치된 제 1 도전율-타입 반도체 영역 (104) 이 연장부 (130a) 에 기인하는 전계 플레이트 효과에 의해 영향받는 것을 방지하기 위해 충분한 두께로 형성된다.
통상적으로, 제 2 절연막 (124) 및 애노드-형성 마스크 (110a) 의 총 두께 (높이) 의 값은, 이들 구성물을 포함하는 절연막의 유전 상수에 의존하여 변하며, 통상적으로, 200㎚ 이상, 및 더 바람직하게는 500㎚ 이상으로 설정될 수도 있다. 이것은, 제 1 도전율-타입 반도체 영역 (104) 이 제 1 금속 전극 (130)의 연장부 (130a) 에 기인하는 전계 플레이트 효과에 의해 영향받는 것을 방지하게 하고, 그에 의해, 전압 인가에 따른 제 1 도전율-타입 반도체 영역 (104) 에서의 공핍 레이어 확산을 억제하는 것을 가능하게 한다.
특히, 제 1 도전율-타입 반도체 영역 (104) 과 아이솔레이션 절연막 (108) 사이의 접합면 상부의 영역에서, h 의 범위를 초과하는 금속 전극을 배제하는 것을 가능하게 한다. 이것은, 제 1 도전율-타입 반도체 영역 (104) 에서의 공핍 레이어가 아이솔레이션 절연막 (108) 에 더 근접하여 확산하는 것을 방지할 수 있다.
도면에 도시되어 있지는 않지만, 반도체 디바이스 (100) 는 제 2 절연막 (124) 상에서 형성되는 멀티-레이어 배선 구조체를 포함할 수도 있다. 제 1 금속 전극 (130) 의 연장부 (130a) 도 멀티-레이어 배선 구조체에서 제 1 금속 레이어와 동일한 레이어에 형성될 수도 있다. 즉, 이 실시형태에서, 반도체 기판 (102) 의 표면으로부터 멀티-레이어 배선 구조체에서의 제 1 금속 레이어와 동일한 레이어의 레벨까지의 범위에 걸쳐, 제 1 도전율-타입 반도체 영역 (104) 과 아이솔레이션 절연막 (108) 사이의 접합면 상부의 영역으로부터, 제 1 도전율-타입 반도체 영역 (104) 에 전기적으로 유효한 임의의 컴포넌트를 배제하는 것이 가능하다.
제 2 절연막 (124) 의 두께의 상한은 특정하게 제한되지 않으며, 통상적으로, 1000㎚ 이하로 설정될 수도 있다. 이것은, 제 1 금속 전극 (130) 및 제 2 금속 전극 (132) 과 같은 금속 전극의 충진에 의한 형성 (formation-by-filling) 을 용이하게 한다.
도 3은, 라인 A-A 를 따라 절취한, 도 1에 도시된 반도체 디바이스 (100) 의 구성을 나타낸 수평 단면도이다.
이 실시형태에서의 제 1 실리사이드 전극 (120) 은 평면도에서 직사각형 패턴에 따라 형성된다. 가드 링 (114)은 제 1 실리사이드 전극 (120) 의 주변을 따라 형성된다. 아이솔레이션 절연막 (108) 은, 가드 링 (114) 로부터 이격되어, 가드 링 (114) 주변에 제공된다. 가드 링 (114) 과 아이솔레이션 절연막 (108) 사이의 영역은 애노드-형성 마스크 (110a) 로 커버된다. 제 1 실리사이드 전극 (120) 은, 그의 단부가 중첩되도록 하기 보다는, 애노드-형성 마스크 (110a) 와 접촉하여 제공된다. 즉, 제 1 실리사이드 전극 (120) 의 단부와 애노드-형성 마스크 (110a) 의 단부는 서로 접촉된다.
도 4a 내지 4c, 5a 내지 5c, 6a 내지 6c 및 7은 이 실시형태의 반도체 디바이스 (100) 를 제조하는 프로세스 단계를 도시한 것이다.
먼저, N-타입 불순물 확산 영역으로서 제 1 도전율-타입 반도체 영역 (104) 이 반도체 기판 (102) 상에 형성된다 (도 4a). 제 1 도전율-타입 반도체 영역 (104) 에서 N-타입 불순물의 표면 농도는 1E15 원자·㎝-3 내지 1E17 원자·㎝-3 로 조정될 수 있다. 이는 양호한 쇼트키 접촉을 보장한다.
그 후, 아이솔레이션 절연막 (106) 및 아이솔레이션 절연막 (108) 이 일반적인 자체-정렬 (self-aligned) 아이솔레이션 기술에 의해 제 1 도전율-타입 반도체 영역 (104) 에서 형성된다 (도 4b). 아이솔레이션 절연막 (106) 및 아이솔레이션 절연막 (108) 은 STI (shallow trench isolation) 프로세스 또는 LOCOS (local oxidation of silicon) 프로세스에 의해 형성될 수 있다. 통상적으로, 여기서의 아이솔레이션 절연막 (106) 및 아이솔레이션 절연막 (108) 은 실리콘 산화막으로 이루어진다. 이후의 프로세스에서, 애노드 (146) 는, 이 단면도에 도시된 2 개의 아이솔레이션 절연막 (108) 사이에서 형성된다. 아이솔레이션 절연막 (108) 과 아이솔레이션 절연막 (106) 사이에, 캐소드 (148) 가 형성된다. 제 1 실리사이드 전극 (120)의 단부와 가드 링 (114)의 외측 단부 사이의 거리 d1, 및 가드 링 (114) 의 외측 단부와 아이솔레이션 절연막 (108) 의 단부 사이의 거리 d2 인 2개의 아이솔레이션 절연막 사이의 거리는, 이 후에 형성될 제 1 실리사이드 전극 (120) 의 사이즈에 기초해 설계될 수 있다. 반도체 디바이스 (100) 를 제조하는 프로세스 단계에서, 개별 구성물은 프로세스 변동을 고려하여 설계될 수 있다.
그 후, 제 1 절연막 (110) 이, 제 1 도전율-타입 반도체 영역 (104) 이 노출된 반도체 기판 (102) 의 적어도 일부에서 형성된다 (도 4c). 제 1 절연막 (110)은, 그 이후의 프로세스에서 제 1 도전율-타입 반도체 영역 (104) 상의 소정된 부분에서 실리사이드 막을 선택적으로 형성하기 위한 마스크로서 기능하도록 구성된다. 따라서, 제 1 절연막 (110) 은, 그 제 1 절연막 (110) 이 형성된 영역에서 실리사이드 막의 성장을 간섭할 수 있는 재료에 의해 구성된다. 또한, 제 1 절연막 (110) 은, 그 제 1 절연막 (110) 이 형성된 영역에서 실리사이드 막의 성장을 간섭할 수 있는 두께로 형성된다. 통상적으로, 제 1 절연막 (110) 은 실리콘 산화물막으로 이루어질 수도 있다. 예를 들어, 제 1 절연막 (110) 의 두께는 20 ㎚ 이상으로 조정될 수 있다. 제 1 절연막 (110) 은 열 산화 프로세스 (thermal oxidation process) 또는 CVD (chemical vapor deposition) 프로세스에 의해 형성될 수 있다. 이러한 구성에 의하면, 반도체 기판 (102) 의 표면 상 의, 제 1 절연막이 형성된 영역에서 실리사이데이션 (silicidation) 을 간섭하는 것이 가능하게 된다.
제 1 절연막 (110) 은 일반적인 리소그래피 (lithographic) 기술에 의해 선택적으로 제거되고, 이에 의해, 애노드-형성 마스크 (110a) 및 캐소드-형성 마스크 (110b) 가 형성된다. 더 상세하게, 그 프로세스는, 제 1 절연막 (110) 이 선택적으로 제거되는 마스크로서, 소정의 패턴을 갖는 레지스트 레이어 (112) 를 형성하는 포토레지스트 (photoresist) 프로세스로 시작한다.
그 후, 제 1 절연막 (110) 은 습식 에칭 또는 건식 에칭과 같은 에칭 기술에 의해 레지스트 레이어 (112) 를 사용하여 선택적으로 제거되며, 이에 의해, 제 1 도전율-타입 반도체 영역 (104) 은, 제 1 실리사이드 전극 (120) 이 이 후에 형성되는 영역에 노출되도록 허용된다. 동시에, 제 1 도전율-타입 반도체 영역 (104) 은, 제 2 실리사이드 전극 (122) 이 이 후에 형성되는 영역에 또한 노출되도록 허용된다. 따라서, 애노드-형성 마스크 (110a) 및 캐소드-형성 마스크 (110b) 가 형성된다. 제 1 실리사이드 전극 (120) 이 반도체 기판 (102) 상에서 형성되는 마스크로서 애노드-형성 마스크 (110a)가 기능하기 때문에, d = d1 + d2 의 폭으로 형성된다.
그 후, 가드 링 (114) 및 접촉 영역 (116) 이 각각, 포토레지스트 프로세스 및 이온 주입법 (ion implantation) 에 의해 형성된다 (도 5b). P+ 레이어인 가 드 링 (114) 및 N+ 레이어인 접촉 영역 (116) 은 각각, 이하 설명된 프로세스에 의하여 형성된다. 먼저, 그 내부에 형성된 이온 주입 영역의 개구를 갖는 레지스트 레이어가 포토레지스트 프로세스에 의해 반도체 기판 (102) 상에 형성된다. 그 후, 이온 주입법이 마스크로서의 레지스트 레이어를 통해 실행된다.
여기서의 가드 링 (114) 은, 그의 외측 단부와 아이솔레이션 절연막 (118) 사이의 거리를 상술된 d2 로 조정하도록 형성된다. 또한, 가드 링 (114) 은, 애노드-형성 마스크 (110a) 의 단부가 그 위에 위치하도록 형성된다. 즉, 도 2에 도시된 바와 같이, 가드 링 (114) 은, 거리 d1 과 동일한 길이만큼 애노드-형성 마스크 (110a) 와 중첩하도록 형성된다.
그 후, 통상적으로 스퍼터링 또는 CVD에 의해 반도체 기판 (102) 의 전 영역에 걸쳐 금속막 (118) 이 형성된다 (도 5c). 이 실시형태에서, 금속막 (118) 은 Ti, Co, Ni 등으로 이루어진다. 그 후, 실리콘 기판인 반도체 기판과 금속막 (118) 사이에서 실리사이데이션을 진행시키도록 어닐링이 실행된다. 여기에서의 어닐링 온도는 금속막 (118) 의 종류에 의존하여 적절하게 설정되며, 통상적으로, 500℃ 부터 800℃ 까지 또는 그 주위의 범위에서 선택된다. 상술된 바와 같이, 이 실시형태에서의 애노드-형성 마스크 (110a) 및 캐소드-형성 마스크 (110b) 는, 제 1 도전율-타입 반도체 영역 (104) 이 금속막 (118) 과 접촉하는 영역에서 자체-정렬 방식으로 제 1 실리사이드 전극 (120) 및 제 2 실리사이드 전극 (122) 이 형성되도록, 실리사이데이션을 위한 마스크로서 기능하도록 형성된다 (도 6a).
그 후, 제 2 절연막 (124) 이 반도체 기판 (102) 의 전 표면에 걸쳐 형성된다 (도 6b). 상술된 바와 같이, 제 2 절연막 (124) 은, 이 후에 형성될 제 1 금속 전극 (130) 의 연장부 (130a) 에 기인하는, 제 1 도전율-타입 반도체 영역 (104) 에 대한 전기적 영향을 감소시키기 위해 충분한 두께로 형성된다. 통상적으로, 제 2 절연막 (124) 은, 애노드-형성 마스크 (110a) 의 두께와 총합으로 200㎚ 이상의 두께 만큼 형성될 수도 있다. 더 바람직하게, 제 2 절연막 (124) 은, 애노드-형성 마스크 (110a) 의 두께와 총합으로 500㎚ 이상의 두께만큼 형성될 수도 있다. 이것은 전압 인가에 따른 제 1 도전율-타입 반도체 영역 (104) 의 공핍 레이어의 확산을 억제하는 것을 가능하게 한다.
그 후, 제 2 절연막 (124) 은 일반적인 리소그래피 기술에 의해 선택적으로 제거된다 (도 6c). 더 상세하게, 소정의 패턴을 갖는 레지스트 레이어 (126) 가, 제 2 절연막 (124) 이 선택적으로 제거되는 마스크로서, 포토레지스트 프로세스에 의해 형성된다. 여기에서의 제 2 절연막 (124) 은, 도 5a에서 도시된 프로세스 단계에서 이전에 형성된 애노드-형성 마스크 (110a) 및 캐소드-형성 마스크 (110b) 의 패턴과 동일한 패턴을 가질 수도 있다. 즉, 레지스트 레이어 (126) 는, 도 5a에서 도시된 레지스트 레이어 (126) 와 동일한 패턴에 따라 형성된다. 그 후, 제 2 절연막 (124) 은, 습식 에칭 또는 건식 에칭과 같은 에칭 기술에 의해, 마스크로서의 레지스트 레이어 (126) 를 통해 선택적으로 제거된다.
그 후, 반도체 기판 (102) 의 전 표면에 걸쳐 스퍼터링 또는 CVD에 의해 금 속막 (128) 은 형성된다 (도 7). 금속막 (128) 은 제 1 실리사이드 전극 (120) 및 제 2 실리사이드 전극 (122) 과 같은 실리사이드 막과의 양호한 저항 접촉을 보장하는것이 가능한 재료로 구성될 수 있다. 이러한 재료의 적용가능한 예는 TiN, W, Al, Cu 등을 포함한다.
그 후, 금속막 (128) 은 포토레지스트 프로세스 및 건식 에칭 프로세스에 의해 선택적으로 제거되어, 제 1 금속 전극 (130) 및 제 2 금속 전극 (132) 이 형성된다. 따라서, 도 1에서 도시된 바와 같이 구성된 반도체 디바이스 (100) 가 획득된다.
이 실시형태의 반도체 디바이스 (100) 는, 가드 링 (114) 과 아이솔레이션 절연막 (108) 사이에서 확장하는 공핍 레이어가 쇼트키 장벽 다이오드에 대한 전압 인가에 따라 결손 레이어에 중첩되지 않도록 할 수 있다. 따라서, 역방향 누설 전류를 억제하고, 그 결과, 고-전압 쇼트키 장벽 다이오드를 실현하는 것이 가능하다.
반도체 기판 (102) 의 표면 상에서, 애노드 (146) 의 위치는 애노드-형성 마스크 (110a) 에 의해 제한된다. 이것은, 가드 링 (114) 및 아이솔레이션 절연막 (108) 에 대하여 원하는 위치에 애노드 (146) 를 위치시키는 것을 가능하게 한다. 또한, 반도체 디바이스를 소형화하는 것이 가능하다. 또한, 상술된 역방향 누설 전류를 억제하기 위해 필요한 거리를 유지하면서, 애노드 (146) 와 캐소드 (148) 사이의 거리를 가능한 최소화하는 것이 가능하고, 그에 의해, 순방향 전류 효율을 개선하는 것이 가능하다.
(제 2 실시형태)
이 실시형태는 애노드 (146) 및 캐소드 (148) 의 구성에 있어서 제 1 실시형태와 상이하다.
도 8a 내지 9b는 이 실시형태의 반도체 디바이스를 제조하는 프로세스 단계를 나타낸 단면도이다.
먼저, 도 4b에서 도시된 바와 같이 구성된 구조가, 도 4a 및 4b에 참조된 제 1 실시형태에 설명된 바와 유사한 절차에 따라 형성된다. 다음, P+ 레이어인 가드 링 (114) 및 N+ 레이어인 접촉 영역 (116) 이 각각 포토레지스트 프로세스 및 이온 주입법에 의해 형성된다 (도 8a). 제 1 실시형태에서 설명된 바와 같이, 여기서, 그 외측 단부와 아이솔레이션 절연막 (108)의 단부 사이의 상술된 거리 d2 를 보장하도록 가드 링 (114) 이 형성된다. 또한, 가드 링 (114) 은, 애노드-형성 마스크 (110a) 가 그 위에 위치되도록 형성된다. 즉, 도 2에 도시된 바와 같이, 가드 링 (114)은, d1 의 거리와 동일한 길이만큼 애노드-형성 마스크 (110a) 를 중첩하도록 형성된다.
그 후, 통상적으로, 열산화 프로세스 또는 CVD 프로세스에 의해 반도체 기판 (102) 의 전 표면에 걸쳐 제 3 절연막 (140) 이 형성된다 (도 6b). 제 3 절연막 (140) 의 두께는 제 1 실시형태의 애노드-형성 마스크 (110a) 와 제 2 절연막 (124) 의 두께의 총합과 동일하게 설정될 수 있다. 통상적으로, 제 3 절연막 (140) 의 두께는 200㎚ 이상으로 설정될 수 있으며, 더 바람직하게는 500㎚ 이상이다. 제 3 절연막 (140) 의 두께는, 예를 들어, 1000㎚ 이하로 설정될 수 있다.
그 후, 제 3 절연막은 일반적인 리소그래피 기술에 의해 선택적으로 제거된다 (도 8c). 더 상세하게, 그 프로세스는, 제 3 절연막 (140) 이 선택적으로 제거되는 마스크로서 소정의 패턴을 갖는 레지스트 레이어 (142) 를 형성하는 포토레지스트 프로세스로 시작한다. 여기서 레지스트 레이어 (142) 는, 제 1 실시형태에서 도시된 레지스트 레이어 (112) 와 동일한 패턴에 따라 형성된다. 그 후, 제 3 절연막 (140) 은, 습식 에칭 또는 건식 에칭과 같은 에칭 기술에 의해 마스크로서의 레지스트 레이어 (142) 를 통해 선택적으로 제거된다.
그 후, 금속막 (144) 이 반도체 기판 (102) 의 전 표면에 걸쳐 스퍼터링 또는 CVD에 의해 형성된다 (도 9a). 금속막 (144) 은 TiN, W, Al, Cu 등을 이용함으로서 구성될 수 있다.
그 다음, 금속막 (144) 은, 포토레지스트 프로세스 및 건식 에칭에 의해 선택적으로 제거되어, 애노드 (146) 및 캐소드 (148) 가 형성된다.
또한, 이 실시형태는 제 1 실시형태의 효과와 유사한 효과를 획득하는데 성공적이다.
상기 패러그래프는 특정한 실시형태를 참조하여 본 발명을 설명하였다. 그 실시형태는, 개별의 구성물과 개별의 프로세스 단계의 조합에 대하여 가능한 다양한 변형이 존재하며, 또한 이들 변형이 본 발명의 범위내에 있다는 것을 당업자가 쉽게 알 수 있도록 단지 예시적인 목적일뿐이다.
도 10은, 제 1 실시형태에서 설명된 반도체 디바이스 (100) 의 또 다른 예시적인 구성을 나타낸 단면도이다. 제 1 실시형태는 금속 전극 (130) 이 애노드 (146) 의 제 1 실리사이드 전극 (120) 의 전 표면에 걸쳐 형성된 구성을 도시한 것이었지만, 또한, 가드 링 (114) 이 형성된 위치상에만 제 1 금속 전극 (130) 을 형성하는 것을 허용할 수도 있다.
상기 실시형태에서는, 제 1 도전율-타입이 N-타입으로 정의되고 제 2 도전율-타입은 P-타입으로 정의된 예시적인 경우를 설명하였지만, 또한, 제 1 도전율-타입을 P-타입으로 정의하고 제 2 도전율-타입을 N-타입으로 정의하는 것을 허용할 수도 있다. 이 경우, 제 1 실시형태의 애노드 (146; 제 1 실리사이드 전극 (120) 및 제 1 금속 전극 (130)) 과 제 2 실시형태의 애노드 (146) 는, 예를 들어, Mg, Mg-Al 합금 등을 사용하여 구성될 수 있다.
본 발명은 상기 실시형태에 제한되는 것이 아니고, 본 발명의 사상 및 범위를 벗어남 없이 변형 및 변경될 수도 있음이 명백하다.
본 발명은 쇼트키 장벽 다이오드의 역방향 누설 전류를 억제할 수 있고, 그에 의해 고-전압 쇼트키 장벽 다이오드를 실현할 수 있으며, 쇼트키 장벽 다이오드의 전류 효율을 개선시킬 수 있으며, 반도체 디바이스를 소형화시킬 수 있다.
Claims (8)
- 표면부에 형성되는 제 1 도전율-타입 영역을 갖는 반도체 기판;상기 제 1 도전율-타입 영역 상에 형성되는 쇼트키 장벽 다이오드의 금속 전극;상기 제 1 도전율-타입 영역의 표면부에서 상기 금속 전극의 주변을 따라 형성된 제 2 도전율-타입 영역;다른 영역으로부터 상기 금속 전극을 아이솔레이션하기 위해, 상기 제 1 도전율-타입 영역의 표면부에서 상기 제 2 도전율-타입 영역의 주변을 따라, 그리고 상기 제 2 도전율-타입 영역으로부터 이격되어 형성된 아이솔레이션 절연막; 및상기 금속 전극과 상기 아이솔레이션 절연막 사이에 위치한 부분에서 상기 반도체 기판의 표면을 커버링하고, 상기 금속 전극의 단부와 접촉하는 절연막을 포함하는, 반도체 디바이스.
- 제 1 항에 있어서,상기 절연막은, 상기 제 1 도전율-타입 영역의 표면부의 상기 아이솔레이션 절연막과 상기 제 2 도전율-타입 영역 사이에 위치한 부분 상부에서 200㎚ 이상의 두께를 갖는, 반도체 디바이스.
- 제 1 항에 있어서,상기 금속 전극은, 상기 반도체 기판과 접촉하여 형성되고 상기 절연막과 접촉하여 제공되는 실리사이드 막을 포함하는, 반도체 디바이스.
- 제 2 항에 있어서,상기 금속 전극은, 상기 반도체 기판과 접촉하여 형성되고 상기 절연막과 접촉하여 제공되는 실리사이드 막을 포함하는, 반도체 디바이스.
- 제 1 항에 있어서,상기 제 1 도전율-타입 영역 상에 형성되는 상기 쇼트키 장벽 다이오드의 대향 전극을 더 포함하며,상기 아이솔레이션 절연막은, 상기 금속 전극과 상기 대향 전극 사이에 전압이 인가되게 하도록, 상기 금속 전극과 상기 대향 전극 사이에 배치되는, 반도체 디바이스.
- 제 2 항에 있어서,상기 제 1 도전율-타입 영역 상에 형성되는 상기 쇼트키 장벽 다이오드의 대향 전극을 더 포함하며,상기 아이솔레이션 절연막은, 상기 금속 전극과 상기 대향 전극 사이에 전압이 인가되게 하도록, 상기 금속 전극과 상기 대향 전극 사이에 배치되는, 반도체 디바이스.
- 쇼트키 장벽 다이오드를 포함하는 반도체 디바이스의 제조 방법으로서,반도체 기판의 표면부에 형성된 제 1 도전율-타입 영역 내에 및 쇼트키 장벽 다이오드의 금속 전극 형성 영역 주변에서, 상기 금속 전극 형성 영역으로부터 이격된 다른 영역으로부터 상기 금속 전극 형성 영역을 아이솔레이션하는 아이솔레이션 절연막을 형성하는 단계;상기 금속 전극 형성 영역의 주변을 따라, 그리고 아이솔레이션 절연막으로부터 이격되어, 제 2 도전율-타입 영역을 형성하는 단계;상기 금속 전극 형성 영역과 상기 아이솔레이션 절연막 사이에서 위치한 부분에서 상기 반도체 기판의 표면을 커버하는 절연막을 형성하는 단계; 및상기 절연막을 마스크로서 사용하여, 상기 금속 전극 형성 영역에 금속 전극을 형성하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
- 제 7 항에 있어서,상기 반도체 기판은 실리콘 기판이며;금속 전극을 형성하는 상기 단계는,상기 반도체 기판의 전 표면상에 금속 재료 레이어를 형성하는 단계; 및상기 반도체 기판의 상기 금속 전극 형성 영역의 표면이 상기 금속 재료와 반응하게 하여, 실리사이드를 생성하는 단계를 더 포함하는, 반도체 디바이스의 제조 방법.
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