CN100576570C - 半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 130
- 238000000034 method Methods 0.000 title description 40
- 238000004519 manufacturing process Methods 0.000 title description 5
- 238000009413 insulation Methods 0.000 claims abstract description 111
- 239000002184 metal Substances 0.000 claims abstract description 55
- 229910052751 metal Inorganic materials 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 230000004888 barrier function Effects 0.000 claims abstract description 23
- 230000000694 effects Effects 0.000 claims description 9
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 238000002955 isolation Methods 0.000 abstract description 7
- 150000003377 silicon compounds Chemical class 0.000 description 22
- 230000007547 defect Effects 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 10
- 239000012535 impurity Substances 0.000 description 10
- 239000003795 chemical substances by application Substances 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 4
- 238000010276 construction Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910003023 Mg-Al Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
- H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
- H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
- H01L31/108—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier being of the Schottky type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66136—PN junction diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66143—Schottky diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8611—Planar PN junction diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electromagnetism (AREA)
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Abstract
构造半导体器件100，使其具有：半导体衬底102，其具有在其表面部分中形成的第一电导率型半导体区域104(第一电导率型区域)；肖特基势垒二极管的阳极146(金属电极)，其形成在第一电导率型半导体区域104上；第二电导率型保护环114，其形成在第一电导率型半导体区域104表面部分中沿着阳极146周边；隔离绝缘薄膜108，其形成在沿着第一电导率型半导体区域104表面部分中的保护环114周边并且与其隔开、以将阳极146与其它区域隔离；以及阳极形成掩模110a，其覆盖落在阳极146和隔离绝缘薄膜108之间的部分中的半导体衬底表面并且与阳极146的端部接触。
Description
本申请基于日本专利申请No.2005-131531，其内容通过引用结合在此。
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
图11是显示日本公开专利出版物No.H01-246873中描述的半导体器件构造的剖面图。这种半导体器件具有在第一电导率型(N-型)半导体区域31上形成肖特基二极管的肖特基电极32，以及由肖特基二极管周围的第二电导率型(P-型)杂质组成的保护环33。其中的半导体器件还含有以与保护环接触方式提供的掺杂半导体层34，并且所述的掺杂半导体层34是以与肖特基势垒二极管的肖特基电极32接触的方式形成的，以排除置于它们之间的任何侧壁。据说这使得可以改善肖特基势垒二极管的耐电压性，并且避免由侧壁造成的面积的不必要增加，或者避免保护环和肖特基电极32之间距离的不稳定变化。参考数字44表示厚氧化物薄膜，52表示绝缘层。
肖特基势垒二极管通常具有形成在半导体衬底上彼此隔开的阳极和阴极。电极之间的距离越宽，正向电流效率越差。从减小半导体器件体积考虑，也优选尽可能缩短该距离。但是，日本公开专利出版物No.H01-246873中描述的半导体器件，其具有形成在肖特基电极32旁边的掺杂半导体层34，却不可避免地使肖特基电极32(阳极)和对电极(阴极)之间的距离变宽。这使正向电流效率变差，并且妨碍了半导体器件的小型化。
图12是示意性显示日本公开专利出版物No.H01-246873中所述的半导体器件构造的局部放大剖面图。
半导体区域31，其中形成有绝缘材料如器件隔离绝缘薄膜44，通常具有在其中与器件隔离绝缘薄膜44的界面处形成的缺陷层。当向肖特基电极32施加反向电压时，在P-型保护环33和N-型半导体区域31之间的结处形成耗尽层。形成在P-型保护环33和N-型半导体区域31之间的结处的耗尽层生长直至与缺陷层重叠，将导致穿过缺陷层的反向漏电流的增加，并且这使得难以实现高电压的肖特基势垒二极管。
在日本公开专利出版物No.H01-246873描述的半导体器件中，掺杂半导体层34是以与肖特基电极32接触的方式形成的。因此，向肖特基电极32施加反向电压也将掺杂半导体层34设置在相同的电势。掺杂半导体层34形成在隔离绝缘薄膜44和保护环33之间的半导体区域31的整个区域上，而将薄的绝缘薄膜48安置在它们之间。这使得形成在P-型保护环33和N-型半导体区域31界面处的耗尽层由于场电极效应而达到缺陷层，并且因此增加穿过缺陷层的反向电流泄漏。
如上所述，日本公开专利出版物No.H01-246873中公开的半导体器件在实现高电压肖特基势垒二极管、改善肖特基势垒二极管的电流效率以及半导体器件小型化方面还需要改进。
发明内容
根据本发明，提供一种半导体器件，其包含：半导体衬底，其具有在其表面部分形成第一电导率型区域；金属电极，其形成在所述第一电导率型区域上的肖特基势垒二极管；第二电导率型区域，其形成在所述第一电导率型区域的表面部分中沿着所述金属电极的周边；隔离绝缘薄膜，其形成在所述第一电导率型区域的表面部分中沿着所述第二电导率型区域的周边并且与其隔开，以将所述金属电极与其它区域隔开；和绝缘薄膜，其覆盖落在所述金属电极和所述隔离绝缘薄膜之间部分中的所述半导体衬底表面并且与所述金属电极的端部接触。
此处的第二电导率型区域可以是保护环区域。本发明中，绝缘薄膜限制了金属电极端部的位置。这使得可以在相对于第二电导率型区域和隔离绝缘薄膜的适宜位置处形成金属电极。可以形成金属电极，使其与隔离绝缘薄膜隔开。这使得可以确保在金属电极和半导体衬底之间所需的肖特基接触，而不使金属电极与形成在第一电导率型区域和隔离绝缘薄膜之间界面处的缺陷层重叠。这还使得可以抑制缺陷-诱导的漏电流。另外，可以形成金属电极，使其端部位于起保护环作用的第二电导率型区域上。这还使得可以改善金属电极和半导体衬底之间的肖特基接触，并且有效地抑制缺陷-诱导的漏电流。这还使得可以缓和电场集中到金属电极的端部。
将绝缘薄膜和金属电极以彼此接触而在它们之间不安置任何成分的方式提供，产生了使半导体器件小型化的优点。因为可以缩短了这些电极之间的距离，这还使得可以改善金属电极和对电极之间的电流效率。
本发明中，第二电导率型区域和隔离绝缘薄膜相互保持距离。换言之，本发明可以构造半导体器件，使得可以将电导率类型彼此不同的第二电导率型区域和第一电导率型区域之间的PN结平面，与隔离绝缘薄膜保持距离。可以确定第二电导率型区域和隔离绝缘薄膜之间的距离，使得第二电导率型区域和隔离绝缘薄膜之间的第一电导率型区域的一部分中的耗尽层，该耗尽层延伸自与第二电导率型区域的界面，不与在第一电导率型区域中沿着其与隔离绝缘薄膜界面产生的缺陷层重叠。这使得可以抑制反向漏电流，因此获得高电压肖特基势垒二极管。
根据本发明，还提供制造含有肖特基势垒二极管的半导体器件的方法，该方法包括：在形成在半导体衬底表面部分中的第一电导率型区域中，并且在肖特基势垒二极管的金属电极形成区域周围，形成隔离绝缘薄膜，所述的隔离绝缘薄膜以与所述金属电极形成区域隔开方式将金属电极形成区域与其它区域隔离；沿着所述金属电极形成区域的周边并且与所述隔离绝缘薄膜隔开的方式形成第二电导率型区域；形成覆盖落在所述金属电极形成区域和所述隔离绝缘薄膜之间的部分中的所述半导体衬底表面的绝缘薄膜；并且使用所述的绝缘薄膜作为掩模，在所述金属电极形成区域中形成金属电极。
在该方法中，形成第二电导率型区域的步骤和形成绝缘薄膜的步骤中的任何一个步骤可以先于另一步骤。在制造半导体器件的方法中，可以使用绝缘薄膜作为掩模，在所需的位置形成金属电极。这使得可以在相对于第二电导率型区域和隔离绝缘薄膜的所需位置处形成金属电极。
因此，本发明可以抑制肖特基势垒二极管中的反向漏电流，从而获得高电压肖特基势垒二极管。
附图说明
本发明的上述和其它目的、优点和特征将从以下结合附图的描述变得更加明显，在附图中：
图1是显示根据本发明一个实施方案的半导体器件的一种构造的剖面图；
图2是图1所示半导体器件的保护环和隔离绝缘薄膜之间区域的放大剖面图；
图3是显示图1所示的半导体器件的构造的水平剖面图；
图4A～4C、5A～5C、6A～6C和7是显示制造根据本发明所述实施方案的半导体器件的方法步骤的剖面图；
图8A～8C、9A和9B是显示制造根据本发明另一实施方案的半导体器件的方法步骤的剖面图；
图10是显示图1所示的半导体器件的另一种示例性构造的剖面图；
图11是显示常规半导体器件构造的剖面图；和
图12是示意性显示图11所示半导体器件构造的局部放大剖面图。
具体实施方式
以下将参考说明性的实施方案描述本发明。本领域的技术人员将认识到，使用本发明的教导可以完成许多替代实施方案，并且本发明不受这些用于解释目的而列举的实施方案的限制。
以下段落将参考附图解释本发明的实施方案。需要指出的是，在所有附图中，任何类似的部分均以相同的参考数字给出，可以省略重复的解释从而简明。
下面的实施方案将涉及其中第一电导率类型是N-型，且第二电导率类型是P-型的示例情况。
(第一实施方案)
图1是显示该实施方案的半导体器件一种构造的剖面图。
半导体器件100具有：半导体衬底102，其具有在其表面部分中形成的第一电导率型半导体区域104(第一电导率型区域)；肖特基势垒二极管的阳极146(金属电极)，其形成在第一电导率型半导体区域104上；第二电导率型保护环114，其形成在第一电导率型半导体区域104表面部分中沿着阳极146周边；和隔离绝缘薄膜108，其形成在沿着第一电导率型半导体区域104表面部分中的保护环114周边并且与其隔开、以将阳极146与其它区域隔离；以及阳极形成掩模110a，其覆盖落在阳极146和隔离绝缘薄膜108之间的部分中的半导体衬底表面并且与阳极146的端部接触。半导体器件100还包括隔离绝缘薄膜106、阴极形成掩模110b、接触区116、第二绝缘薄膜124和阴极148。在该实施方案中，第一电导率型半导体区域104和接触区116由N-型杂质扩散的区域组成。保护环114具有与第一电导率类型相反的第二电导率类型。该实施方案的保护环114由P-型杂质扩散的区域构造。
阳极形成掩模110a和阴极形成掩模110b由绝缘薄膜构造。阳极146包括第一硅化物电极120和第一金属电极130。阴极148包括第二硅化物电极122和第二金属电极132。该实施方案中的半导体衬底102是硅衬底。
在该实施方案中，将保护环114以与隔离绝缘薄膜108隔开的方式安置。将阳极146的第一硅化物电极120以与隔离绝缘薄膜108间隔更大的方式安置。安置第一硅化物电极120，使其端部位于保护环114上。
图2是显示图1所示半导体器件100的保护环114和隔离绝缘薄膜108之间的区域的放大剖面图。
当在阳极146和阴极148(图2中未示出)之间施加反向电压时，耗尽层在保护环114和第一电导率型半导体区域104之间的结处产生。保护环114是用以下方式形成的：其与隔离绝缘薄膜108隔开到这样一种程度，使在保护环114和第一电导率型半导体区域104之间的结处形成的耗尽层永远不与在第一电导率型半导体区域104和隔离绝缘薄膜108之间界面处形成的缺陷层之间的界面重叠。保护环114外端部和隔离绝缘薄膜108端部之间的距离d2根据施加在阳极146和阴极148之间的电压、第一电导率型半导体区域104和保护环114的杂质浓度和其它条件而变化。
第一电导率型半导体区域104中耗尽层的最大宽度ln是由下面等式表示的，其中第一电导率型半导体区域104的杂质浓度为ND，保护环114的杂质浓度为NA，电荷为q，半导体的介电常数为ε，真空介电常数为ε0，第一电导率型半导体区域104和保护环114之间的扩散电势为ΦD，并且施加在阳极146和阴极148之间的电压最大值为V(Furukawa，″HandoutaiDebaisu(Semiconductor Device)″，10th edition revised，Corona Publishing Co.，Ltd.，February 20，1991，p.36)：
因此应当理解，可以确定距离d2大于1n与在第一电导率型半导体区域104和隔离绝缘薄膜108之间界面处的缺陷层的宽度的总和。这使得可以使形成在保护环114和第一电导率型半导体区域104之间的结处的耗尽层永远达不到缺陷层。采用这种结构，可以减少穿过缺陷层的反向电流泄漏，因此可以实现高电压肖特基势垒二极管。
施加在阳极146和阴极14之间的电压的最大值V典型地根据半导体器件100的用途而变化，并且可以典型地设置在15～50V。同样，第一电导率型半导体区域104的杂质浓度ND和保护环114的杂质浓度NA也典型地据半导体器件100的用途而变化，并且可以典型地设置为ND＝1E15～1E17原子·cm-3和NA＝5E16～5E20原子·cm-3。
保护环114外端部和隔离绝缘薄膜108端部之间的距离d2可以具体调节为d2＝0.5μm或更大。这使得可以减小反向电流泄漏，因为第一电导率型半导体区域104中的耗尽层将不再与隔离绝缘薄膜108界面处的缺陷层重叠，从而获得高电压肖特基势垒二极管。
例如，可以将d2的上限设置为d2＝2.5μm或更小。这使得可以使半导体器件100小型化，而不必多余地延长保护环114和隔离绝缘薄膜108之间的距离。这还使得可以保持肖特基势垒二极管的正向电流效率的良好水平。
对第一硅化物电极120端部和保护环114外端部之间的距离d1没有特别限制，只要第一硅化物电极120保持落在保护环114上即可，并且可以将该距离典型地设置为0.1μm～1.0μm。这实现了其中第一硅化物电极120端部可以总是被安置在保护环114上这样一种构造。
如图2所示，该实施方案中阳极146的第一金属电极130具有以延伸到第二绝缘薄膜124上的方式提供的延伸部分130a。将该实施方案中的第二绝缘薄膜124形成对于以下足够的厚度：即使在施加在阳极146和阴极148之间的电压下，也防止位于保护环114和隔离绝缘薄膜108之间的第一电导率型半导体区域104受到由延伸部分130a产生的场电极效应的影响。
第二绝缘薄膜124和阳极形成掩模110a的总厚度(高度)h的优选值典型地根据组成这些部分的绝缘薄膜的介电常数而变化，并且可以典型地设置为200nm或更大，更优选为500nm或更大。这使得可以防止第一电导率型半导体区域104受到可归于第一金属电极130的延伸部分130a的场电极效应的影响，从而抑制在电压施加下第一电导率型半导体区域104中耗尽层的扩展。
特别是在第一电导率型半导体区域104和隔离绝缘薄膜108之间的结平面上的区域中，这使得可以在h的范围内排除金属电极。这使得可以防止第一电导率型半导体区域104中的耗尽层更接近隔离绝缘薄膜108的扩展。
尽管图中没有示出，但是半导体器件100可以包括形成在第二绝缘薄膜124上的多层互连结构。第一金属电极130的延伸部分130a可以形成在与多层互连结构中第一金属层相同的层中。换言之，这使得在该实施方案中可以从第一电导率型半导体区域104和隔离绝缘薄膜108之间结平面上的区域，在从半导体衬底102表面直到与多层互连结构中第一金属层相同的层的水平的范围内，排除对第一电导率型半导体区域104有电影响的任何成分。
对第二绝缘薄膜124的厚度的上限没有特别限制，并且可以典型地设置为1000nm或更小。这便于金属电极如第一金属电极130和第二金属电极132的填充形成(formation-by-filling)。
图3是显示图1所示半导体器件100的构造沿着线A-A的水平剖面图。
该实施方案中第一硅化物电极120是按照平面图中矩形图案形成的。沿着第一硅化物电极120的周边形成保护环114。在保护环114周围提供隔离绝缘薄膜108，使其与保护环114隔开。保护环114和隔离绝缘薄膜108之间的区域覆盖有阳极形成掩模110a。提供第一硅化物电极120，使其与阳极形成掩模110a接触，而不是使其端部与阳极形成掩模110a重叠。换言之，第一硅化物电极120的端部和阳极形成掩模110a的端部是相互接触的。
图4A～4C、5A～5C、6A～6C和7显示了制造该实施方案的半导体器件100的方法步骤。
首先，在半导体衬底102上形成作为N-型杂质扩散区的第一电导率型半导体区域104(图4A)。可以将第一电导率型半导体区域104中N-型杂质的表面浓度调节到1E15原子·cm-3～1E17原子·cm-3。这确保良好的肖特基接触。
接着，采用通用的自对准隔离技术在第一电导率型半导体区域104中形成隔离绝缘薄膜106和隔离绝缘薄膜108(图4B)。隔离绝缘薄膜106和隔离绝缘薄膜108可以通过STI(浅沟槽隔离)方法或者LOCOS(局部硅氧化)方法形成。此处隔离绝缘薄膜106和隔离绝缘薄膜108可以典型地由氧化硅薄膜组成。在后一方法中，如该剖面图中所示，在两个隔离绝缘薄膜108之间形成阳极146。在隔离绝缘薄膜108和隔离绝缘薄膜106之间形成阴极148。两个隔离绝缘薄膜108之间的距离可以基于以下条件设计：稍后形成的第一硅化物电极120的大小、第一硅化物电极120端部和保护环114外端部之间的距离d1、以及保护环114外端部和隔离绝缘薄膜108端部之间的距离d2。在制造半导体器件100的方法步骤中，可以考虑加工偏差(process variation)来设计各个部分。
接着，在其中暴露有第一电导率型半导体区域104的半导体衬底102的至少部分上形成第一绝缘薄膜110(图4C)。在后一方法中构造第一绝缘薄膜110，使其起用于在第一电导率型半导体区域104上预定部分中选择性地形成硅化物薄膜的掩模的作用。因此，用能够妨碍其中形成有第一绝缘薄膜110的区域中硅化物薄膜生长的材料构造第一绝缘薄膜110。形成第一绝缘薄膜110至还能够妨碍其中形成有第一绝缘薄膜110的区域中硅化物薄膜生长的厚度。第一绝缘薄膜110可以典型地由氧化硅薄膜组成。例如，可以将第一绝缘薄膜110的厚度调节为20nm或更大。可以用热氧化方法或CVD(化学气相沉积)方法形成第一绝缘薄膜110。根据这样的构造，使得可以妨碍半导体衬底102表面上的其中形成有第一绝缘薄膜110的区域中的硅化反应。
采用通用的平版印刷技术选择性除去第一绝缘薄膜110，从而形成阳极形成掩模110a和阴极形成掩模110b(图5A)。更具体而言，该方法开始于形成作为掩模的具有预定图案的抗蚀剂层112的光致抗蚀剂方法，通过所述的掩模选择性地除去第一绝缘薄膜110。
然后，通过蚀刻技术如湿法蚀刻或干法蚀刻，使用抗蚀剂层112选择性除去第一绝缘薄膜110，从而使第一电导率型半导体区域104暴露在稍后形成第一硅化物电极120的区域中。同时，还在稍后形成第二硅化物电极122的区域中，第一电导率型半导体区域104暴露。如此形成阳极形成掩模110a和阴极形成掩模110b。因为阳极形成掩模110a起通过其在半导体衬底102上形成第一硅化物电极120的掩模作用，形成该掩模至d＝d1+d2的宽度。
然后通过光致抗蚀剂方法和离子注入分别形成保护环114和接触区116(图5B)。作为P+层的保护环114和作为N+层的接触区116是分别按照下述方法形成的。首先，由光致抗蚀剂方法在半导体衬底102上形成抗蚀剂层，所述的抗蚀剂层在其中形成的离子注入区域具有开口。然后通过作为掩模的抗蚀剂层进行离子注入。
此处形成保护环114，以将其外端部和隔离绝缘薄膜108端部之间的距离调节到上述的d2。形成保护环114还可以使阳极形成掩模110a的端部落在其上。换言之，如图2所示，形成保护环114以与阳极形成掩模110a重叠与d1距离相等的长度。
接着，典型地通过溅射或CVD在半导体衬底102的整个表面上形成金属薄膜118(图5C)。在该实施方案中，金属薄膜118可以由Ti、Co、Ni等组成。然后进行退火以在作为半导体衬底的硅衬底和金属薄膜118之间进行硅化反应。此处的退火温度是根据金属薄膜118的种类适当设置的，并且典型地在约500℃～800℃的范围内选择。形成该实施方案中的阳极形成掩模110a和阴极形成掩模110b，使其起到用于上述硅化反应的掩模的作用，从而在第一电导率型半导体区域104与金属薄膜118接触的区域中以自对准方式形成第一硅化物电极120和第二硅化物电极122(图6A)。
接着，在半导体衬底102的整个表面上形成第二绝缘薄膜124(图6B)。如上所述，形成第二绝缘薄膜124，使其厚度足以减小对归于稍后形成的第一金属电极130的延伸部分130a的第一电导率型半导体区域104的电影响。典型地，可以形成第二绝缘薄膜124，使其与阳极形成掩模110a厚度的总和为200nm或更厚。更优选地，可以这样形成第二绝缘薄膜124，使其与阳极形成掩模110a厚度的总和为500nm或更厚。这使得可以抑制在电压施加下第一电导率型半导体区域104中耗尽层的扩展。
接着，采用通用的平版印刷技术选择性地除去第二绝缘薄膜124(图6C)。更具体而言，采用光致抗蚀剂方法形成具有预定图案的抗蚀剂层126，作为通过其选择性除去第二绝缘薄膜124的掩模。此处的第二绝缘薄膜124的图案可以与先前在图5A所示方法步骤中形成的阳极形成掩模110a和阴极形成掩模110b的图案相同。换言之，按照与图5A所示的抗蚀剂层112相同的图案形成抗蚀剂层126。然后采用蚀刻技术如湿法蚀刻或干法蚀刻，通过作为掩模的抗蚀剂层126选择性地除去第二绝缘薄膜124。
然后通过溅射或CVD在半导体衬底102的整个表面上形成金属薄膜128(图7)。可以用能够确保与硅化物薄膜如第一硅化物电极120和第二硅化物电极122有良好欧姆接触的材料构造金属薄膜128。这种材料的可用实例包括TiN、W、Al、Cu等。
然后通过光致抗蚀剂方法和干法蚀刻方法选择性地除去金属薄膜128，从而形成第一金属电极130和第二金属电极132。如此获得如图1中所示构造的半导体器件100。
该实施方案的半导体器件100可以使在保护环114和隔离绝缘薄膜108之间延伸的耗尽层在施加到肖特基势垒二极管的电压下永远不与缺陷层重叠。因此，这使得可以抑制反向电流泄漏，从而获得高电压肖特基势垒二极管。
在半导体衬底102表面上，阳极146的位置受到阳极形成掩模110a限制。这使得可以将阳极146相对于保护环114和隔离绝缘薄膜108定位于所需的位置。还可以使半导体器件100小型化。这还还可以使得阳极146和阴极148之间的距离尽可能地最小化，同时保持抑制上述反向电流泄漏所必需的距离，从而提高正向电流效率。
(第二实施方案)
该实施方案与第一实施方案的不同之处在于：阳极146和阴极148的构造。
图8A～9B是显示制造该实施方案半导体器件的方法步骤的剖面图。
首先，参考图4A和4B按照与第一实施方案中所述类似的程序形成如图4B所示构造的结构。接着，通过光致抗蚀剂方法和离子注入分别形成作为P+层的保护环114和作为N+层的接触区116(图8A)。如第一实施方案所述，此处形成保护环114，以确保其外端部与隔离绝缘薄膜108端部之间的上述距离d2。同样形成保护环114，以使阳极形成掩模110a的端部落在其上。换言之，如图2所示，形成保护环114，以使其与阳极形成掩模110a重叠与d1距离相等的长度。
接着，典型地通过热氧化方法或者CVD方法，在半导体衬底102的整个表面上形成第三绝缘薄膜140(图6B)。可以设置第三绝缘薄膜140的厚度，使其等于第一实施方案中阳极形成掩模110a和第二绝缘薄膜124的总厚度。可以调节第三绝缘薄膜140的厚度，使其典型地为200nm或更厚，更优选为500nm或更厚。例如，可以将第三绝缘薄膜140的厚度设置为1000nm或更薄。
接着，通过通用平版印刷技术选择性地除去第三绝缘薄膜140(图8C)。更具体而言，该方法开始于形成作为掩膜的具有预定图案的抗蚀剂层142的光致抗蚀剂方法，通过该掩模选择性地除去第三绝缘薄膜140。此处的抗蚀剂层142是按照与第一实施方案所示抗蚀剂层112相同的图案形成的。然后采用蚀刻技术如湿法蚀刻或干法蚀刻，通过作为掩模的抗蚀剂层142选择性地除去第三绝缘薄膜140。
然后采用溅射或CVD在半导体衬底102的整个表面上形成金属薄膜144(图9A)。可以通过使用TiN、W、Al、Cu等构造金属薄膜144。
接着，采用光致抗蚀剂方法和干法蚀刻选择性地除去金属薄膜144，从而形成阳极146和阴极148(图9B)。
该实施方案还成功地获得了与第一实施方案类似的效果。
上述段落参考具体实施方案解释了本发明。上述的实施方案仅仅用于解释目的，因此本领域技术人员可以容易地理解，对于各个部分和各个方法步骤的组合可以有各种变体，并且这些变体也在本发明的范围内。
图10是显示第一实施方案中解释的半导体器件100的另一种示例性构造的剖面图。第一实施方案显示了这样一种构造，其中在阳极146的第一硅化物电极120的整个表面上形成第一金属电极130，但是还可以仅在形成保护环114的位置上方形成第一金属电极130。
上述实施方案已经描述了这样的示例情况，其中将第一电导率类型定义为N-型，将第二电导率类型定义为P-型，但是还可以将第一电导率类型定义为P-型，而将第二电导率类型定义为N-型。在这种情况下，可以使用例如Mg、Mg-Al合金等来构造第一实施方案中的阳极146(第一硅化物电极120和第一金属电极130)和第二实施方案中的阳极146。
显而易见的是，本发明不限于上述实施方案，并且可以在不偏离本发明的范围和精神的情况下进行修改和变化。
Claims (6)
1、一种半导体器件，其包含：
半导体衬底；
在所述半导体衬底表面部分形成的第一电导率型区域；
形成在所述第一电导率型区域上的肖特基势垒二极管的金属电极；
第二电导率型区域，其形成在所述第一电导率型区域的表面部分中沿着所述金属电极的周边；
隔离绝缘薄膜，其形成在所述第一电导率型区域的表面部分中沿着所述第二电导率型区域的周边并且与其隔开，以将所述金属电极与其它区域隔开；和
绝缘薄膜，其覆盖并接触落在所述金属电极和所述隔离绝缘薄膜之间的部分中的所述半导体衬底表面并且与所述金属电极的端部接触，
其中所述绝缘薄膜的厚度足以防止落在所述金属电极和所述隔离绝缘薄膜之间的部分中的所述半导体衬底受场电极效应影响。
2、根据权利要求1所述的半导体器件，其中所述的绝缘薄膜在落在所述第二电导率型区域和所述第一电导率型区域表面部分的所述隔离绝缘薄膜之间的部分上的厚度为200nm或更厚。
3、根据权利要求1所述的半导体器件，其中所述的金属电极含有以与所述半导体衬底接触方式形成的并且以与所述绝缘薄膜接触方式提供的硅化物薄膜。
4、根据权利要求2所述的半导体器件，其中所述的金属电极含有以与所述半导体衬底接触方式形成的并且以与所述绝缘薄膜接触方式提供的硅化物薄膜。
5、根据权利要求1所述的半导体器件，还包含形成在所述第一电导率型区域上的所述肖特基势垒二极管的对电极；
其中，将所述隔离绝缘薄膜安置在所述金属电极和所述对电极之间，以使能够在所述金属电极和所述对电极之间施加电压。
6、根据权利要求2所述的半导体器件，还包含形成在所述第一电导率型区域上的所述肖特基势垒二极管的对电极；
其中，将所述隔离绝缘薄膜安置在所述金属电极和所述对电极之间，以使能够在所述金属电极和所述对电极之间施加电压。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005131531A JP2006310555A (ja) | 2005-04-28 | 2005-04-28 | 半導体装置およびその製造方法 |
| JP2005131531 | 2005-04-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1855551A CN1855551A (zh) | 2006-11-01 |
| CN100576570C true CN100576570C (zh) | 2009-12-30 |
Family
ID=37195530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200610077175A Expired - Fee Related CN100576570C (zh) | 2005-04-28 | 2006-04-27 | 半导体器件及其制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20060244050A1 (zh) |
| JP (1) | JP2006310555A (zh) |
| KR (1) | KR100733751B1 (zh) |
| CN (1) | CN100576570C (zh) |
| TW (1) | TWI315099B (zh) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4944460B2 (ja) * | 2005-03-30 | 2012-05-30 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置 |
| JP2008085186A (ja) * | 2006-09-28 | 2008-04-10 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2008085187A (ja) * | 2006-09-28 | 2008-04-10 | Sanyo Electric Co Ltd | 半導体装置 |
| US8368166B2 (en) * | 2007-05-30 | 2013-02-05 | Intersil Americas Inc. | Junction barrier Schottky diode |
| US7750426B2 (en) | 2007-05-30 | 2010-07-06 | Intersil Americas, Inc. | Junction barrier Schottky diode with dual silicides |
| TW200847448A (en) * | 2007-05-30 | 2008-12-01 | Intersil Inc | Junction barrier schottky diode |
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-
2005
- 2005-04-28 JP JP2005131531A patent/JP2006310555A/ja not_active Withdrawn
-
2006
- 2006-04-24 TW TW095114492A patent/TWI315099B/zh not_active IP Right Cessation
- 2006-04-26 US US11/410,932 patent/US20060244050A1/en not_active Abandoned
- 2006-04-27 CN CN200610077175A patent/CN100576570C/zh not_active Expired - Fee Related
- 2006-04-28 KR KR1020060038686A patent/KR100733751B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2006310555A (ja) | 2006-11-09 |
| TW200707728A (en) | 2007-02-16 |
| TWI315099B (en) | 2009-09-21 |
| CN1855551A (zh) | 2006-11-01 |
| KR20060113531A (ko) | 2006-11-02 |
| KR100733751B1 (ko) | 2007-06-29 |
| US20060244050A1 (en) | 2006-11-02 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
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|
| CP01 | Change in the name or title of a patent holder |
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