TW202236589A - 用於在二極體中控制傳導性調變的積體防護結構 - Google Patents

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Abstract

一種微電子裝置(100)包含在基板(104)上之一積體防護結構二極體(102)。該積體防護結構二極體(102)包含該二極體之一第一端子(134)、該二極體之一第二端子(136)，及一防護結構(138)。該防護結構(138)係在該二極體之該第一端子(134)與該二極體之該第二端子(136)之間。該二極體之該第一端子(134)與該防護結構(138)彼此電連接。一選用切換元件(154)可提供該二極體之該第一端子(134)與該防護結構(138)之間的選擇性電連接。添加電連接至該二極體之第一端子(134)之一防護結構(138)，其中該防護結構(138)介於該二極體之該第一端子(134)與該二極體之該第二端子(136)之間，與不具有一防護結構(138)之一二極體相比提供更高崩潰電壓。

Description

用於在二極體中控制傳導性調變的積體防護結構
本發明係關於微電子裝置之領域。更特定言之但非排他地，本發明係關於二極體中之積體防護結構。
二極體已在微電子裝置中形成為靜電放電(ESD)及過電壓保護電路之部分。形成二極體之一些方法在靜電放電條件及過電壓條件下可能需要保護以維持微電子裝置之安全操作區域。需要將二極體整合至微電子裝置中之改良。
本發明介紹一種包含一積體防護結構二極體之微電子裝置。該二極體具有該二極體之在本文中被稱為第一端子之一第一端子及該二極體之在本文中被稱為第二端子之一第二端子，其中兩者皆在該微電子裝置之內部。該第一端子可為一陰極且該第二端子可為一陽極或反之亦然。該第一端子具有一第一傳導性類型，該第二端子具有一第二傳導性類型，且一防護結構具有該第二傳導性類型，與該第二端子橫向分離。該防護結構具有介於該防護結構與該二極體之該第一端子之間的一傳導連接。該防護結構可含有一切換元件。該防護結構係在該第一端子與該第二端子之間。該積體防護結構二極體之該防護結構提供一可控飽和元件，該可控飽和元件在低電流條件期間提供低阻抗且在高注入期間提供高阻抗，此有利於最佳化在ESD及過電壓條件期間之電路保護。
相關申請案之交叉參考本申請案係關於2019年1月14日申請且其全文在此以引用的方式併入本文中之美國臨時專利申請案第63/137,327號(德州儀器檔案號T91896US01)。
參考附圖描述本發明。圖未按比例繪製且其等僅為繪示本發明而提供。下文參考實例性應用描述本發明之若干態樣以用於繪示。應理解，闡述數種特定細節、關係及方法以提供對本發明之理解。本發明不受所繪示之動作或事件排序限制，此係因為一些動作可以不同順序發生及/或與其他動作或事件同時發生。此外，並非需要全部所繪示之動作或事件來實施根據本發明之一方法論。
另外，儘管本文中繪示之一些實施例係以具有擁有深度及寬度之各種區域之二維視圖展示，但應清楚地理解，此等區域係實際上作為一三維結構之一裝置之僅一部分之繪示。因此，當製造於一實際裝置上時，此等區域將具有三個維度，包含長度、寬度及深度。此外，雖然本發明係由涉及主動裝置之實施例繪示，但此等繪示並不旨在限制本發明之範疇或適用性。本發明之主動裝置並不旨在限於所繪示之實體結構。包含此等結構以展現本發明對當前較佳實施例之效用及應用。
應注意，在本發明中可使用諸如頂部、底部、前、後、上面、上方、下面及下方之術語。此等術語不應被解釋為限制一結構或元件之位置或定向，而應用於提供結構或元件之間的空間關係。類似地，諸如「向內」及「向外」之字詞將係指分別朝向及遠離一裝置或區域及其指定部分之幾何中心之方向。
出於本發明之目的，術語「橫向」係指平行於微電子裝置之即時頂表面之一平面之一方向，術語「垂直」被理解為係指垂直於微電子裝置之即時頂表面之該平面之一方向。
出於本發明之目的，術語「傳導」應被理解為意謂「導電」。
出於本發明之目的，術語「一ESD事件之特性」係指過電壓暫態，涵蓋由人體模型、帶電裝置模型、機器模型或IEC 61000-4-2抗擾標準規定之任何過電壓暫態。人體模型可藉由透過與一待測裝置(DUT)串聯之一1.5千歐(kohm)電阻器使一帶電100皮法拉(pF)電容器放電來實施，從而展現小於10奈秒之一上升時間。帶電裝置模型可藉由透過與一1歐電阻器串聯之一寄生電感使一帶電DUT放電來實施，從而展現小於1奈秒之一上升時間。機器模型可藉由透過與一DUT串聯之0.5微亨(uH)電感器使一帶電200 pF電容器放電來實施，從而展現小於10奈秒之一上升時間。IEC 6100 4 2抗擾標準指定0.6奈秒至1奈秒之一上升時間。術語「一ESD事件之特性」排除(即，不涵蓋)具有長於500奈秒之上升時間之電壓突波事件。因此，在一些情況中，過電壓暫態可展現一ESD事件之特性，即，超過100伏特之高電壓，具有通常小於100奈秒之短持續時間，及小於1毫焦耳之能量。在其他情況中，過電壓暫態可展現一電壓突波事件之特性，即，超過電壓敏感電路之最大安全操作範圍幾伏特之電壓，具有大於一安培之高電流容量，長於500奈秒之上升時間，大於1毫秒之持續時間及大於100毫焦耳之能量。
出於本發明之目的，上升時間被定義為一暫態在電位上自該暫態之一峰值電位之20%增加至該峰值電位之80%之一持續時間。出於本發明之目的，術語「高阻抗狀態」係指對任何DC線(諸如一電力線或接地線)具有至少100千歐之一阻抗之一電路節點。
一微電子裝置係形成於具有一半導體材料之一基板中及該基板上。該微電子裝置包含在該基板中之在本文中被稱為二極體之一積體防護結構二極體。半導體及該二極體之一第一端子具有一第一傳導性類型。二極體之一第二端子及二極體之一防護結構具有一第二傳導性類型。半導體材料中之該防護結構係在二極體之第一端子與第二端子之間。
防護結構與二極體之第二端子橫向分離。橫向分離可藉助於防止在基板之頂表面處之矽化物形成來達成。場氧化物、矽化物阻擋層或具有介電質側壁之多晶矽係將二極體之第二端子與防護結構橫向分離之若干可能方法。介電質側壁可為二氧化矽、氮氧化矽及氮化矽之一者。
防護結構具有至二極體之第一端子之一傳導連接。該傳導連接可係透過矽之表面上之矽化物或透過互連系統。二極體之第一端子與防護結構之間的傳導連接容許防護結構在二極體中提供一飽和元件，該飽和元件排出少數電荷載子，此最小化傳導性調變。防護結構容許積體防護結構二極體在高注入下充當一高度飽和電阻器。
二極體之第一端子與防護結構之間的傳導連接可含有一切換元件。當一防護結構積體二極體與一傳統ESD電路並聯使用時，當微電子裝置關閉時，該切換元件可在ESD事件期間在低阻抗下斷開。當微電子裝置開啟時，切換元件可閉合且防護結構積體二極體在過電壓事件期間提供高阻抗且充當一限流器。
圖1展示包含一二極體102之一微電子裝置100之橫截面視圖。藉由實例，微電子裝置100可顯現為一離散半導體裝置、一積體電路、一微機電系統(MEMS)裝置、一電光裝置或一微流體裝置。基板104可為(例如)一塊體半導體晶圓之部分、具有一磊晶層之一半導體晶圓之部分、一絕緣體上矽(SOI)晶圓之部分，或適於形成微電子裝置100之其他結構。
基板104可包含在一基底晶圓110上之一n型埋藏層(NBL) 108。例如，基底晶圓110可為具有1 × 10 17個原子/cm 3至1 × 10 18個原子/cm 3之一摻雜物濃度之p型。替代性地，基底晶圓110可經輕度摻雜，具有低於1 × 10 16之一平均摻雜物濃度。藉由實例，NBL 108可為2微米至10微米厚，且可具有1 × 10 17個原子/cm 3至1 × 10 19個原子/cm 3之一摻雜物濃度。基底晶圓110可包含在NBL 108上之矽之一磊晶層112。磊晶層112係矽106之部分，且(例如)可為2微米至12微米厚。藉由實例，磊晶層112可具有第一連接性類型(在此實例中為n型)，具有1 × 10 15個原子/cm 3至1 × 10 16個原子/cm 3之一摻雜物濃度。
矽106可包含圍繞二極體102之積體深溝槽114之一環以提供與微電子裝置100之其他組件之隔離。一個實例性積體深溝槽114包含自頂表面118延伸至基底晶圓110中之一深溝槽116。深溝槽116包含在深溝槽之表面上之一深溝槽側壁介電質層120。深溝槽側壁介電質層120不傳導且可為一單層(氮化矽、氮氧化矽或二氧化矽之一者)，或深溝槽襯裡可由氮化矽、氮氧化矽及二氧化矽之多個層組成。深溝槽側壁介電質層120在深溝槽116之底部處不連續。一導電深溝槽填充材料122係在深溝槽側壁介電質層120之表面上且形成用於積體深溝槽114之一傳導芯。導電深溝槽填充材料122主要包含矽，且可實施為多晶矽(polycrystalline silicon) (通常被稱為多晶矽(polysilicon))。替代性地，導電深溝槽填充材料122可實施為非晶矽或半非晶矽。導電深溝槽填充材料122提供晶圓表面與基底晶圓110之間的通過深溝槽至基底晶圓開口124之一導電路徑。導電深溝槽填充材料122可具有第二傳導性類型(在此實例中為p型)。導電深溝槽填充材料122可具有5 x 10 18cm ‑3及1 x 10 20cm ‑3之一平均摻雜物濃度，以提供積體深溝槽114之一低等效串聯電阻。導電深溝槽填充材料122可具有靠近頂表面118之一積體深溝槽摻雜區域132以提供導電深溝槽填充材料122與至互連件146之接觸件144之間的低電阻率。提供二極體與微電子裝置之其他組件之間的隔離之另一方法係透過圍繞二極體使用第二傳導性類型之一隔離植入物及第二傳導性類型之一埋藏層。將二極體102與微電子裝置100之其他電路元件隔離之其他方法係在本發明之範疇內。
場氧化物126可用於防止在隨後形成之陽極136、陰極134及二極體102之防護結構138元件之間的矽化物形成。在圖1中展示之實例中，場氧化物126係矽之局部氧化(LOCOS)，但場氧化物126可為如圖2中所展示之淺溝槽隔離件。矽化物阻擋層(未明確展示)或具有介電質側壁之多晶矽(未明確展示)亦可代替場氧化物126使用以防止陰極134、陽極136與防護結構138之間的矽化物形成。多晶矽之介電質側壁可為二氧化矽、氮氧化矽及氮化矽之一者。
二極體102之陰極134由第一傳導性類型128之一摻雜區域組成。在此實例中，第一傳導性類型係n型且可由砷或磷組成。藉由實例，磷及砷可以1 × 10 15個離子/cm 2至1 × 10 16個離子/cm 2之一總劑量植入，且可以20 keV至80 keV之一能量植入。
在圖1中，陽極136及防護結構138由第二傳導性類型130之一摻雜區域組成。在此實例中，第二傳導性類型130係p型且可由硼組成。藉由實例，硼可以1 × 10 15個離子/cm 2至1 × 10 16個離子/cm 2之一總劑量植入，且可以10 keV至50 keV之一能量植入。
積體深溝槽114可具有與導電深溝槽填充材料122相同之傳導性類型(在此實例中為p型)之一積體深溝槽摻雜區域132以改良接觸電阻。摻雜可具有硼。藉由實例，硼可以1 × 10 15個離子/cm 2至1 × 10 16個離子/cm 2之一總劑量植入，且可以10 keV至50 keV之一能量植入。
金屬矽化物140可提供接觸件144與陰極134、陽極136及防護結構138之摻雜區域之間的低電阻。一預金屬介電質(PMD) 142係在矽106之頂表面118上。接觸件144提供二極體102之矽106中之元件與互連件146之間的一傳導路徑。若二極體102如圖1及圖6中所展示由矽中之多於一個陽極136元件組成，則頂表面上方之一陽極連接件150可用於連接二極體102之陽極136元件。一傳導材料之防護結構連接件152之一陰極134係用於將防護結構138連接至陰極134。防護結構連接件152之陰極可具有容許防護結構138及陰極134在矽106之頂表面118上方電隔離之一選用切換元件154。防護結構連接件152之陰極可使用互連件146製成，或可藉由移除陰極134與防護結構138之間的場氧化物126而使用矽106之頂表面118製成。
圖2展示包含一二極體202之一微電子裝置200之橫截面視圖。藉由實例，微電子裝置200可顯現為一離散半導體裝置、一積體電路、一微機電系統(MEMS)裝置、一電光裝置或一微流體裝置。基板204可為(例如)一塊體半導體晶圓之部分、具有一磊晶層212之一半導體晶圓之部分、一絕緣體上矽(SOI)晶圓之部分，或適於形成微電子裝置200之其他結構。
基板204可包含在一基底晶圓210上之一n型埋藏層(NBL) 108。例如，基底晶圓210可為具有1 × 10 17個原子/cm 3至1 × 10 18個原子/cm 3之一摻雜物濃度之p型。替代性地，基底晶圓210可輕度摻雜，具有低於1 × 10 16之一平均摻雜物濃度。藉由實例，NBL 208可為2微米至10微米厚，且可具有1 × 10 1 6個原子/cm 3至1 × 10 1 7個原子/cm 3之一摻雜物濃度。基板204可包含在NBL 208上之矽之一磊晶層212。磊晶層212係矽106之部分，且(例如)可為2微米至12微米厚。藉由實例，磊晶層212在此實例中可為p型，具有1 × 10 15個原子/cm 3至1 × 10 16個原子/cm 3之一摻雜物濃度。
場氧化物226可用於防止在隨後形成之陰極236與二極體202之防護結構238元件之間的矽化物形成。在圖2中展示之實例中，場氧化物226係淺溝槽隔離件(STI)，但在一些實施例中，場氧化物126可為LOCOS隔離件。矽化物阻擋層(未明確展示)或具有介電質側壁之多晶矽(未明確展示)亦可代替場氧化物226使用以防止陰極236與防護結構238之間的矽化物形成。多晶矽之介電質側壁可為二氧化矽、氮氧化矽及氮化矽之一者。
在圖2中，二極體202之陰極236由第一傳導性類型228之一摻雜區域組成。在此實例中，第一傳導性類型228之摻雜區域係n型且可由砷或磷組成。藉由實例，磷及砷可以1 × 10 15個離子/cm 2至1 × 10 16個離子/cm 2之一總劑量植入，且可以20 keV至80 keV之一能量植入。視需要，除了第一傳導性類型228之摻雜區域之外，亦可使用一摻雜井區域229。摻雜井區域229具有第一傳導性類型且可具有磷或砷。在摻雜井區域229之一項實例中，藉由實例，砷可以約5.0 x 10 13cm -2至5.0×10 15cm -2之一劑量植入且以20 keV至80 keV之一能量植入。
在圖2中，陽極234由第二傳導性類型230之一摻雜區域組成。在此實例中，第二傳導性類型230係p型且可由硼組成。藉由實例，硼可以1 × 10 15個離子/cm 2至1 × 10 16個離子/cm 2之一總劑量植入，且可以10 keV至50 keV之一能量植入。防護結構238由n型之第一傳導性類型228之一摻雜區域組成且可由砷或磷組成。藉由實例，磷及砷可以1 × 10 15個離子/cm 2至1 × 10 16個離子/cm 2之一總劑量植入，且可以20 keV至80 keV之一能量植入。
金屬矽化物240可提供接觸件244與陰極236、陽極234及防護結構238之摻雜區域之間的低電阻。在圖2中，金屬矽化物240提供陽極234與防護結構238之間的一傳導連接。一預金屬介電質(PMD) 242係在矽206之頂表面218上。接觸件244提供二極體202之矽206中之元件與互連件246之間的一傳導路徑。若二極體202如圖2中所展示由矽中之多於一個陰極236元件組成，則頂表面上方之一陰極連接件250可用於連接二極體202之陰極236元件。
圖3呈現形成圖1之微電子裝置100之一實例性方法300之一流程圖。在方法300之步驟中提及之結構元件係在圖1中展示。方法300包含步驟302，該步驟302可包含在基底晶圓110上形成NBL 108。NBL 108可藉由在基底晶圓110上方形成在用於NBL 108之一區域中曝露基底晶圓110之一硬遮罩(未明確展示)來形成。以5 × 10 14個離子/cm 2至3 × 10 15個離子/cm 2之一劑量將n型摻雜物(諸如銻及視需要一些砷)植入至基底晶圓110中之由硬遮罩曝露之處。加熱基板104以擴散及活化經植入之n型摻雜物以形成NBL 108。
步驟302包含在NBL 108上形成磊晶層112 (輕度n型摻雜)。在形成NBL 108之後，可藉由一磊晶程序來形成磊晶層112。NBL 108之n型摻雜物可在該磊晶程序期間擴散至磊晶層112中。
方法300以步驟304繼續，該步驟304包含形成提供二極體102與微電子裝置100之其他組件之間的隔離及與至下伏基底晶圓110之一基板接觸兩者之一積體深溝槽114。
積體深溝槽114之形成可以在矽106之頂表面118上形成一襯墊氧化物層、氮化物罩蓋層及氧化物硬遮罩(無一明確展示)開始。在形成襯墊氧化物層、氮化物罩蓋層、氧化物硬遮罩層之後，一圖案化及蝕刻步驟在矽106中形成深溝槽116。在深溝槽116中形成接觸矽106之一深溝槽側壁介電質層120。深溝槽側壁介電質層120可包含矽氮化合物或二氧化矽化合物之一單個層或可包含矽氮化合物、二氧化矽化合物或其他介電質材料之多個層。
在深溝槽側壁介電質層120之沈積之後，可執行一溝槽介電質蝕刻程序(未明確展示)以改良深溝槽側壁介電質層120沿著深溝槽116之側壁之厚度均勻性且溝槽介電質蝕刻亦可用於形成至深溝槽側壁介電質層120中之基底晶圓開口124之一深溝槽以提供介於隨後形成之導電深溝槽填充材料122與基底晶圓110之間的一傳導路徑。
在深溝槽側壁介電質層120之形成之後，在深溝槽116中在深溝槽側壁介電質層120上形成一導電深溝槽填充材料122。導電深溝槽填充材料122主要包含矽，且可實施為多晶矽(polycrystalline silicon) (通常被稱為多晶矽(polysilicon))。替代性地，導電深溝槽填充材料122可實施為非晶矽或半非晶矽。導電深溝槽填充材料122可具有5 x 10 18cm ‑3及1 x 10 20cm ‑3之一平均摻雜物濃度，以提供積體深溝槽114之一低等效串聯電阻。在圖1中，摻雜係p型。在導電深溝槽填充材料122及深溝槽側壁介電質層120之沈積之後，可使用一化學機械拋光程序或一回蝕程序(未明確展示)來移除矽106之頂表面118上之導電深溝槽填充材料122及深溝槽側壁介電質層120。
方法300以步驟304繼續，該步驟304包含形成場氧化物126。例如(10 nm至20 nm之)二氧化矽之一襯墊氧化物(未明確展示)可由矽106之頂表面118形成。在該襯墊氧化物之沈積之後，可形成具有100 nm至200 nm之一厚度之氮化矽層(未明確展示)。形成且圖案化一光阻劑層(未明確展示)以界定其中待移除氮化矽以曝露頂表面118之區域。可使用氮化矽蝕刻程序來移除經曝露區域中之氮化矽以界定用於場氧化物126之區域。在光阻劑之移除之後，可使用一LOCOS程序以在頂表面118之其中已移除氮化矽之區域上生長場氧化物126。該LOCOS程序可為在高於950℃之一溫度下之一熱蒸汽氧化。
方法300以步驟308繼續，該步驟308包含用以形成陰極134、陽極136及防護結構138之光微影及植入步驟。植入第一傳導性類型128 (在此實例中為n型)之一摻雜區域以界定陰極134，且植入第二傳導性類型130 (在此實例中為p型)之一摻雜區域以界定陽極136及防護結構138。此外，在光微影及植入步驟之此序列期間，可形成與導電深溝槽填充材料122相同之傳導性類型之一積體深溝槽摻雜區域132。在此實例中，導電深溝槽填充材料122係p型，因此使用一p型摻雜物。
對於n型植入，將n型摻雜物(諸如磷及砷)植入至頂表面118中之藉由植入遮罩(未明確展示)曝露之處。藉由實例，磷及砷可以1 × 10 15個離子/cm 2至1 × 10 16個離子/cm 2之一總劑量植入，且可以20 keV至80 keV之一能量植入。在植入磷及砷之後，例如藉由一快速熱程序(RTP)工具加熱基板104以活化經植入之磷及砷以形成二極體102之第一傳導性類型128之摻雜區域。
對於p型植入，將p型摻雜物(諸如硼)植入至頂表面118中之藉由一第二植入遮罩(未明確展示)曝露之處。藉由實例，硼可以1 × 10 15個離子/cm 2至1 × 10 16個離子/cm 2之一總劑量植入，且可以10 keV至50 keV之一能量植入。在植入硼之後，例如藉由一快速熱程序(RTP)工具加熱基板104以活化在第二傳導性類型130之摻雜區域及二極體102之積體深溝槽摻雜區域132中之經植入硼。形成第一傳導性類型128之摻雜區域、第二傳導性類型130之摻雜區域及積體深溝槽摻雜區域132之其他方法係在本發明之範疇內。
方法300以圖3中展示之步驟310繼續，該步驟310包含形成金屬矽化物140。金屬矽化物140可藉由在微電子裝置100上在頂表面118處形成接觸矽106之一金屬層來形成。藉由實例，該金屬層可包含鉑、鎢、鈦、鈷、鎳、鉻或鉬。可在金屬層上方形成氮化鈦或氮化鉭之一罩蓋層。隨後，加熱微電子裝置100以使金屬層與矽106及多晶矽發生反應以形成金屬矽化物140。自微電子裝置100移除在區域中(諸如在場氧化物126上方)之未反應金屬，以使金屬矽化物140留在原處。藉由實例，可藉由一濕式蝕刻程序使用硫酸及過氧化氫之一水性混合物或硝酸及鹽酸之一水性混合物來移除未反應之金屬。金屬矽化物140可提供至陰極134、陽極136、防護結構138及積體深溝槽114之接觸件144之較低電阻，其中相較於不具有金屬矽化物140之一類似微電子裝置100具有較低電阻。金屬矽化物140/240可用作陰極134/234 (在此實例中為第一端子)與防護結構138/238之間的一傳導連接，如圖2中所展示。形成金屬矽化物140之其他方法係在本發明之範疇內。
方法300以步驟312繼續，該步驟312包含形成一預金屬介電質(PMD)層142。PMD層142可包含在微電子裝置100上方之可由氮化矽、氮氧化矽及二氧化矽之一者形成之一PMD襯裡(未明確展示)。PMD層142形成於該PMD襯裡(若存在)上方。PMD層142可藉由一或多個介電質沈積程序來形成，藉由實例，包含使用TEOS之一PECVD程序、一高密度電漿(HDP)程序，或使用TEOS或臭氧之一高縱橫比程序(HARP)。PMD層142可藉由氧化物CMP程序平坦化。形成PMD層142之其他方法係在本發明之範疇內。
方法300以步驟314繼續，該步驟314包含透過PMD層142及PMD襯裡(若存在)形成接觸件144。接觸件144可藉由蝕刻穿過PMD層142及PMD襯裡(若存在)之孔以曝露金屬矽化物140來形成。在步驟314之一個版本中，可藉由濺鍍鈦以形成一鈦黏合層，接著使用反應濺鍍或一ALD程序形成氮化鈦擴散障壁來形成接觸件144。在於氮化鈦擴散障壁上形成鎢層之後，可藉由一MOCVD程序使用最初被矽烷還原之六氟化鎢(WF 6)及氫來形成鎢芯。隨後藉由一蝕刻程序、鎢CMP程序或兩者之一組合自PMD層142之一頂表面移除鎢、氮化鈦及鈦，從而留下延伸至PMD層142之該頂表面之接觸件144。在步驟314之另一版本中，可藉由用鎢自下而上填充接觸件144之一選擇性鎢沈積程序來形成接觸件144，從而形成具有一均勻鎢組合物之接觸件144。形成接觸件144之其他方法係在本發明之範疇內。
方法300以步驟316繼續，該步驟316包含在接觸件144上形成互連件146。互連件146可用作陰極134 (在此實例中為第一端子)與防護結構138之間的一傳導連接，如圖1中所展示。
在其中互連件146具有一經蝕刻鋁結構之此實例之版本中，可藉由沈積一黏合層、一鋁層及一抗反射層，且形成未明確展示之一蝕刻遮罩，接著進行一RIE程序以在藉由該蝕刻遮罩曝露之處蝕刻該抗反射層、該鋁層及該黏合層，且隨後移除蝕刻遮罩而形成互連件146。
在其中互連件146具有一鑲嵌結構之此實例之版本中，可藉由在PMD層142上形成IMD層148，且穿過IMD層148蝕刻互連溝槽以曝露接觸件144來形成互連件146。可藉由將鉭濺鍍至IMD層148及經曝露之PMD層142以及接觸件144上，且藉由一ALD程序在經濺鍍之鉭上形成氮化鉭來形成障壁襯裡。可藉由在障壁襯裡上濺鍍銅之一種子層(未明確展示)且在該種子層上電鍍銅以填充互連溝槽來形成銅填充金屬。隨後藉由一銅CMP程序自IMD層148之一頂表面移除銅及障壁襯裡金屬。
在其中互連件146具有一經鍍覆結構之此實例之版本中，可藉由在PMD層142及接觸件144上濺鍍含有鈦之黏合層，接著在黏合層上濺鍍銅之一種子層(未明確展示)來形成互連件146。在種子層上形成曝露互連件146之區域之一鍍覆遮罩。藉由在種子層上在藉由鍍覆遮罩曝露之處電鍍銅來形成互連件146。移除鍍覆遮罩，且藉由濕式蝕刻在互連件146之間移除種子層及黏合層。
圖4展示使用圖3之方法之包含一積體防護結構二極體402之一微電子裝置400之自上而下視圖。該結構係在矽406上。陰極434可經組態為積體防護結構二極體402之中心處之一條。圖4中之防護結構438可為圍繞陰極434之防護結構438之一環。陽極436可經組態為圍繞防護結構438之一環，使得防護結構438係在陽極436與陰極434之間。陰極434、陽極436及防護結構438係在由積體深溝槽414之一環圍繞之NBL 408之一場上方。場氧化物426防止矽化物形成(如在圖3之步驟310中論述)且提供陰極434、陽極436、防護結構438及矽406之表面處之積體深溝槽414之電隔離。諸如矽化物阻擋層(未明確展示)或具有側壁之多晶矽(未明確展示)或其他方法之其他矽化物阻擋方法可用於防止形成如圖1中所論述之金屬矽化物140。接觸件444製成陰極434、陽極436及防護結構438以及互連件446之間的傳導連接。在圖4中，陰極434及防護結構438係透過互連件446連接。如圖1中所展示之一選用切換元件154可用於將陰極434與防護結構438選擇性地分離。若在矽化物(未明確展示)之形成期間在防護結構438與陰極434之間不存在場氧化物426，則防護結構438與陰極434之間的連接可透過矽化物(未明確展示)。
圖5展示包含一積體防護結構二極體502之一微電子裝置500之自上而下視圖。該結構係在矽506上。在圖5中，陽極536 (在此實例中為第二端子)在防護結構538周圍係不連續的。在圖5中，陰極534可經組態為積體防護結構二極體502之中心處之一條。圖5中之防護結構538可為圍繞陰極534之防護結構538之一環。陽極536可經組態為圍繞防護結構538之陽極536之條，使得防護結構538係在陽極536與陰極534之間。雖然在圖5中展示陽極536之兩個條，但使得防護結構538在陽極536與陰極534之間的陽極536條之其他組態係在本發明之範疇內。陰極534、陽極536及防護結構538係在由積體深溝槽514之一環圍繞之NBL 508之一場上方。場氧化物526防止矽化物形成(如在圖3之步驟310中論述)且提供陰極534、陽極536、防護結構538及矽506之表面處之積體深溝槽514之電隔離。諸如矽化物阻擋層(未明確展示)或具有側壁之多晶矽(未明確展示)或其他方法之其他矽化物阻擋方法可用於防止陰極534、陽極536、防護結構538及矽506之表面處之積體深溝槽514之間的矽化物形成且係在本發明之範疇內。接觸件544製成陰極534、陽極536及防護結構538以及互連件546之間的傳導連接。在圖4中，陰極534及防護結構538係透過互連件546連接。如圖1中所展示之一選用切換元件154可用於將陰極534與防護結構538選擇性地分離。若在矽化物形成(未明確展示)期間在防護結構538與陰極534之間不存在場氧化物526，則防護結構538與陰極534之間的連接可透過矽化物(未明確展示)。
圖6展示包含一積體防護結構二極體602之一微電子裝置600之自上而下視圖。該結構係在矽606上。在圖6中，陰極634可經組態為積體防護結構二極體602之中心處之一條。圖5中之防護結構638可由呈一括號形狀(其不容許陰極634與陽極636之間的一直接路徑)之一或多個防護結構638組成。雖然防護結構638在圖6中呈一括號形狀，但防護結構638之其他形狀係在本發明之範疇內。在圖6中，陽極636可經組態為陽極636之條，使得防護結構638係在陽極636與陰極634之間。雖然在圖6中展示陽極636之兩個條，但使得防護結構638在陽極636與陰極634之間的陽極636條之其他組態係在本發明之範疇內。陰極634、陽極636及防護結構638係在由積體深溝槽614之一環圍繞之NBL 608之一場上方。場氧化物626防止矽化物形成(如在圖3之步驟310中論述)且提供陰極634、陽極636、防護結構638及矽606之表面處之積體深溝槽614之電隔離。諸如矽化物阻擋層(未明確展示)或具有介電質側壁之多晶矽(未明確展示)或其他方法之其他矽化物阻擋方法可用於防止陰極634、陽極636、防護結構638及矽606之表面處之積體深溝槽614之間的矽化物形成且係在本發明之範疇內。接觸件644製成陰極634、陽極636及防護結構638以及互連件646之間的傳導連接。在圖6中，陰極634及防護結構638係透過互連件646連接。如圖1中所展示之一選用切換元件154可用於將陰極634與防護結構638選擇性地分離。若在矽化物形成(未明確展示)期間在防護結構638與陰極634之間不存在場氧化物626，則防護結構638與陰極634之間的連接可透過矽化物(未明確展示)。
圖7展示比較具有一防護結構之一二極體及不具有一防護結構之一二極體之一二極體電流對一正向偏壓電壓之一圖表。在增加之正向偏壓電壓下之二極體電流對於不具有防護結構之二極體比對於具有防護結構之二極體更高。此係歸因於二極體之防護結構排出少數載子且最小化傳導性調變，此導致相較於不具有一防護結構之一二極體，具有一防護結構之一二極體在較高正向偏壓下之二極體電流更低。
雖然上文已描述本發明之各項實施例，但應理解，其等僅已藉由實例而非限制呈現。在不脫離本發明之精神或範疇之情況下，可根據本文中之揭示內容進行對所揭示實施例之諸多改變。因此，本發明之廣度及範疇不應受上文描述之實施例之任一者限制。實情係，本發明之範疇應根據以下發明申請專利範圍及其等效物定義。
100:微電子裝置 102:積體防護結構二極體/二極體 104:基板 106:矽 108:n型埋藏層(NBL) 110:基底晶圓 112:磊晶層 114:積體深溝槽 116:深溝槽 118:頂表面 120:深溝槽側壁介電質層 122:導電深溝槽填充材料 124:基底晶圓開口 126:場氧化物 128:第一傳導性類型 130:第二傳導性類型 132:積體深溝槽摻雜區域 134:二極體之第一端子/陰極 136:二極體之第二端子/陽極 138:防護結構 140:金屬矽化物 142:預金屬介電質(PMD) 144:接觸件 146:互連件 148:IMD層 150:陽極連接件 152:防護結構連接件 154:切換元件 200:微電子裝置 202:二極體 204:基板 206:矽 208:n型埋藏層(NBL) 210:基底晶圓 212:磊晶層 218:頂表面 226:場氧化物 228:第一傳導性類型 229:摻雜井區域 230:第二傳導性類型 234:陽極 236:陰極 238:防護結構 240:金屬矽化物 242:預金屬介電質(PMD) 244:接觸件 246:互連件 250:陰極連接件 300:方法 302:步驟 304:步驟 308:步驟 310:步驟 312:步驟 314:步驟 316:步驟 400:微電子裝置 402:積體防護結構二極體 406:矽 408:n型埋藏層(NBL) 414:積體深溝槽 426:場氧化物 434:陰極 436:陽極 438:防護結構 444:接觸件 446:互連件 500:微電子裝置 502:積體防護結構二極體 506:矽 508:n型埋藏層(NBL) 514:積體深溝槽 526:場氧化物 534:陰極 536:陽極 538:防護結構 544:接觸件 546:互連件 600:微電子裝置 602:積體防護結構二極體 606:矽 608:n型埋藏層(NBL) 614:積體深溝槽 626:場氧化物 634:陰極 636:陽極 638:防護結構 644:接觸件 646:互連件
圖1展示具有一積體防護結構二極體之一實例性微電子裝置之橫截面視圖。
圖2展示具有一積體防護結構二極體之一實例性微電子裝置之一橫截面視圖。
圖3呈現形成圖1之微電子裝置之一實例性方法之一流程圖。
圖4係包含一積體防護結構二極體之一實例性微電子裝置之一自上而下視圖。
圖5係具有一積體防護結構二極體之一微電子裝置之一自上而下視圖。
圖6係具有一積體防護結構二極體之一微電子裝置之一自上而下視圖。
圖7係比較具有一防護環結構之一二極體及不具有一防護環結構之一二極體之洩漏電流與反向偏壓電壓之一圖表。
100:微電子裝置
102:積體防護結構二極體/二極體
104:基板
106:矽
108:n型埋藏層(NBL)
110:基底晶圓
112:磊晶層
114:積體深溝槽
116:深溝槽
118:頂表面
120:深溝槽側壁介電質層
122:導電深溝槽填充材料
124:基底晶圓開口
126:場氧化物
128:第一傳導性類型
130:第二傳導性類型
132:積體深溝槽摻雜區域
134:二極體之第一端子/陰極
136:二極體之第二端子/陽極
138:防護結構
140:金屬矽化物
142:預金屬介電質(PMD)
144:接觸件
146:互連件
148:IMD層
150:陽極連接件
152:防護結構連接件
154:切換元件

Claims (25)

  1. 一種包含一二極體之微電子裝置，其包括： 一基板； 該基板上之一第一傳導性類型之一半導體材料； 在該半導體材料中之該二極體之一第一端子，該第一端子具有該第一傳導性類型； 在該半導體材料中之該二極體之一第二端子，該第二端子具有一第二傳導性類型； 在該半導體材料中之該二極體之一防護結構，該防護結構具有該第二傳導性類型，其中該防護結構與該第二端子橫向分離，且該防護結構係在該第一端子與該第二端子之間；及 該二極體之該第一端子與該防護結構之間的一傳導連接。
  2. 如請求項1之微電子裝置，其中該第一傳導性類型係n型且該第二傳導性類型係p型，且該第一端子係一陰極且該第二端子係一陽極。
  3. 如請求項1之微電子裝置，其中該第一傳導性類型係p型且該第二傳導性類型係n型，且該第一端子係一陽極且該第二端子係一陰極。
  4. 如請求項1之微電子裝置，其中該微電子裝置包含在該基板上方在該防護結構與該第二端子之間的矽化物阻擋層。
  5. 如請求項4之微電子裝置，其中該矽化物阻擋層包含選自由二氧化矽、氮化矽及氮氧化矽組成之群組之一材料。
  6. 如請求項4之微電子裝置，其中該矽化物阻擋層包含具有一介電質側壁之多晶矽。
  7. 如請求項1之微電子裝置，其中矽化物係用作該第一端子與該防護結構之間的一傳導連接。
  8. 如請求項1之微電子裝置，其中一互連件係用作該第一端子與該防護結構之間的該傳導連接。
  9. 如請求項1之微電子裝置，其中在該第一端子與該防護結構之間的該傳導連接中存在一切換元件。
  10. 如請求項1之微電子裝置，其中接觸該基板之一深溝槽將該二極體與該微電子裝置之其他元件分離。
  11. 如請求項1之微電子裝置，其中該第二傳導性類型之一摻雜區域將該二極體與該微電子裝置之其他元件分離。
  12. 如請求項1之微電子裝置，其中該防護結構圍繞該第一端子。
  13. 如請求項1之微電子裝置，其中該第二端子圍繞該防護結構。
  14. 如請求項1之微電子裝置，其中該第二端子在該防護結構周圍係不連續的。
  15. 如請求項1之微電子裝置，其中該防護結構係不連續的，其中在該第二端子與該第一端子之間不具有直接路徑。
  16. 一種形成包含一二極體之一微電子裝置之方法，其包括： 在一基板上之一半導體材料中形成該二極體之具有一第一傳導性類型之一第一端子，該半導體材料具有該第一傳導性類型； 在該半導體材料中形成該二極體之具有一第二傳導性類型之一第二端子； 在該半導體材料中形成具有該第二傳導性類型之一防護結構，其中該防護結構與該第二端子橫向分離，且該防護結構係在該第一端子與該第二端子之間；及 形成該第一端子與該防護結構之間的一傳導連接。
  17. 如請求項16之方法，其中該第一傳導性類型係n型且該第二傳導性類型係p型，且該第一端子係一陰極且該第二端子係一陽極。
  18. 如請求項16之方法，其中該第一傳導性類型係p型且該第二傳導性類型係n型，且該第一端子係一陽極且該第二端子係一陰極。
  19. 如請求項16之方法，其中該微電子裝置包含在該基板上方在該防護結構與該第二端子之間的矽化物阻擋層。
  20. 如請求項16之方法，其中矽化物係用作該第一端子與該防護結構之間的一傳導連接。
  21. 如請求項16之方法，其中一互連件係用作該第一端子與該防護結構之間的該傳導連接。
  22. 如請求項19之方法，其中該矽化物阻擋層包含具有一介電質側壁之多晶矽。
  23. 如請求項16之方法，其中在該第一端子與該防護結構之間的該傳導連接中存在一切換元件。
  24. 如請求項16之方法，其中接觸該基板之一深溝槽將該二極體與該微電子裝置之其他元件分離。
  25. 如請求項16之方法，其中具有該第二傳導性類型之一摻雜區域將該二極體與該微電子裝置之其他元件分離。
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