KR101950637B1 - 수직 집적 반도체 디바이스 및 제작 방법 - Google Patents

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인피니언 테크놀로지스 아게
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Abstract

다양한 실시예들에 따른 수직 집적 반도체 디바이스는: 제 1 반도전층; 제 1 반도전층 위에 배치되는 제 2 반도전층; 제 2 반도전층 위에 배치되는 제 3 반도전층; 및 제 1 반도전층 및 제 2 반도전층 사이에 결합되는 전기 바이패스를 포함할 수 있다.

Description

수직 집적 반도체 디바이스 및 제작 방법{VERTICALLY INTEGRATED SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD}
다양한 실시예들은 수직 집적(vertically integrated) 반도체 디바이스 및 수직 집적 반도체 디바이스를 제작하는 방법에 관한 것이다.
반도체 기술에서는 정전 방전(electrostatic discharge; ESD)에 대한 보호를 제공하기 위하여 보호 디바이스들이 필요할 수 있다. 현재 사용되는 보호 디바이스들 중에서, 사이리스터(thyristor)들이 유용한 특성들을 가지고 있을 수 있다. 현재 당업계에서는 횡 집적(laterally integrated) 디바이스들에 기초하는 ESD 개념들뿐만 아니라 수직 집적 디바이스들에 기초하는 개념들이 사용되고 있다. 수직 집적 디바이스들은 횡 집적 디바이스들에 비해 특정한 장점들을 가질 수 있다. 그러나, 수직 집적 디바이스들은 하나 이상의 층들을 서로 위아래로 형성함으로써 제작될 수 있고, 이 하나 이상의 층들은 반도체 재료들, 예를 들어, 도핑(doping)되거나 비도핑(undoped)된 반도체 재료, 예를 들어, 도핑 또는 비도핑된 실리콘을 포함한다.
본 발명의 목적은 수직 집적 반도체 디바이스 및 수직 집적 반도체 디바이스를 제작하는 방법을 제공하는 것이다.
다양한 실시예들에 따르면, 수직 집적 반도체 디바이스는: 제 1 반도전층(semiconducting layer); 제 1 반도전층 위에 배치되는 제 2 반도전층; 제 2 반도전층 위에 배치되는 제 3 반도전층; 및 제 1 반도전층 및 제 2 반도전층 사이에 결합되는 전기 바이패스(bypass)를 포함할 수 있다.
도면들에서, 동일한 참조 문자들은 일반적으로 상이한 도면들 전체에 걸쳐 동일한 부분들을 칭한다. 도면들은 반드시 축적대로인 것은 아니고, 대신 일반적으로 본 발명의 원리들을 설명하는 것이 강조된다. 다음의 설명에서, 본 발명의 다양한 실시예들은 다음의 도면들을 참조하여 설명된다.
도 1은 사이리스터 및 바이패스 다이오드를 포함하는 현재 구입 가능한 ESD 보호 디바이스를 도시하는 도면이다.
도 2는 사이리스터 및 바이패스 다이오드를 포함하는 현재 구입 가능한 ESD 보호 디바이스를 도시하는 도면이다.
도 3a 및 도 3b는 다양한 실시예들에 따라 DES 보호 디바이스 및 등가의 회로를 각각 개략도로 도시하는 도면들이다.
도 4는 다양한 실시예들에 따라 수직 집적 반도체 디바이스를 제작하는 방법의 개략 흐름도를 도시하는 도면이다.
도 5a 내지 도 5f는 다양한 실시예들에 따라 프로세싱 동안 수직 집적 반도체 디바이스를 각각 개략 단면도로 도시하는 도면들이다.
도 6은 다양한 실시예들에 따라 반도체 디바이스를 제작하는 방법의 개략 흐름도를 도시하는 도면이다.
도 7a 내지 도 7h는 다양한 실시예들에 따라, 프로세싱 동안 반도체 디바이스를 각각 개략적인 단면도로 도시하는 도면들이다.
도 8은 다양한 실시예들에 따라 수직 집적 반도체 디바이스를 개략 단면도로 도시하는 도면이다.
도 9a 내지 도 9e는 다양한 실시예들에 따라 프로세싱 동안 반도체 디바이스를 각각 개략 단면도로 도시하는 도면들이다.
도 10a 내지 도 10f는 다양한 실시예들에 따라 반도체 디바이스를 각각 개략 단면도로 도시하는 도면들이다.
도 11은 다양한 실시예들에 따라 수직 반도체 디바이스를 개략 단면도로 도시하는 도면이다.
다음의 상세한 설명은 본 발명이 실시될 수 있는 특정한 세부사항들 및 실시예들을 실례를 통하여 보여주는 첨부 도면들을 참조한다. 이 실시예들은 당업자가 본 발명을 실시하는 것이 가능하도록 충분히 상세하게 설명된다. 다른 실시예들이 사용될 수 있고, 본 발명의 범위를 벗어나지 않고 구조, 논리 및 전기적 변경들이 행해질 수 있다. 다양한 실시예들은 반드시 상호 배타적이지는 않고, 이에 따라 일부 실시예들은 새로운 실시예들을 형성하기 위하여 하나 이상의 다른 실시예들과 결합될 수 있다. 다양한 실시예들은 방법들과 관련하여 설명될 수 있고 다양한 실시예들은 디바이스들과 관련하여 설명될 수 있다. 그러나, 방법들과 관련하여 설명되는 실시예들은 장치들에 유사하게 적용될 수 있고 그 역도 마찬가지임이 이해될 수 있다.
단어 "예시적인"은 본원에서 "예, 인스턴스(instance) 또는 실례의 역할을 하는"을 의미하는 데 사용된다. 본원에서 "예시적인"으로 설명되는 임의의 실시예 또는 설계는 반드시 다른 실시예들 또는 설계들보다 바람직하거나 유리한 것으로 해석되지는 않을 것이다.
용어 "적어도 하나" 및 "하나 이상의"는 1과 같거나 더 큰 임의의 정수, 즉, 1, 2, 3, 4 등을 포함하는 것으로 이해될 수 있다. 용어 "복수"는 2와 같거나 더 큰 임의의 정수, 즉 2, 3, 4, 5 등을 포함하는 것으로 이해된다.
본원에서 피처(feature)를 형성하는 것, 예를 들어, 측 또는 면 "위의" 층을 설명하는데 사용되는 용어 "위"는 이 피처, 예를 들어, 층이 언급된 측 또는 면 "바로 위에", 예를 들어, 직접 접촉하여 형성될 수 있음을 의미하는 데 사용될 수 있다. 본원에서 피처를 형성하는 것, 예를 들어, 측 또는 면 "위의" 층을 설명하는데 사용되는 용어 "위"는 이 피처, 예를 들어, 층이 언급된 측 또는 면 및 형성되는 층 사이에 하나 이상의 추가 층들이 배열된 상태로 언급된 측 또는 층 "상에 간접적으로" 형성될 수 있음을 의미하는 데 사용될 수 있다.
동일한 방식으로, 본원에서 다른 것 위에 배치되는 피처, 예를 들어, 측 또는 면을 "덮는" 층을 설명하는 데 사용되는 단어 "덮다"는 이 피처, 예를 들어 층이 언급된 측 또는 면 위에 그리고 직접 접촉되어 배치될 수 있음을 의미하는 데 사용될 수 있다. 본원에서 다른 것 위에 배치되는 피처, 예를 들어, 측 또는 면을 "덮는" 층을 설명하는 데 사용되는 단어 "덮다"는 이 피처, 예를 들어 층이 언급된 측 또는 면과 덮는 층 사이에 하나 이상의 추가 층들이 배열되어 있는 상태로 언급된 층 또는 면 위에 그리고 간접적으로 접촉되어 배치될 수 있음을 의미하는 데 사용될 수 있다.
캐리어(carrier)(예를 들어, 기판, 웨이퍼 또는 반도체 워크피스(workpiece)) 상부 또는 내부 중 적어도 하나에 제공되는 구조의(또는 구조 요소의) "횡" 연장 또는 "횡으로" 옆에 있는에 관하여 사용되는 용어 "횡(lateral)"은 본원에서 캐리어의 면을 따라 연장되는 것 또는 이 면을 따른 위치 관계를 의미하는 데 사용될 수 있다. 이것은 캐리어의 면(예를 들어, 기판의 면, 웨이퍼의 면 또는 워크피스의 면)이 흔히 주 프로세싱 면으로 칭해지는 기준 역할을 할 수 있음을 의미한다. 더욱이, 구조의(또는 구조 요소의) "폭"에 관하여 사용되는 용어 "폭"은 본원에서 구조가 횡으로 신장되어 있는 것을 의미하는 데 사용될 수 있다. 더욱이, 구조의(또는 구조 요소의) 높이에 관하여 사용되는 용어 "높이"는 본원에서 캐리어의 면에 수직인(예를 들어, 캐리어의 주 프로세싱 면에 수직인) 방향을 따라 구조가 신장되어 있는 것을 의미하는 데 사용될 수 있다. 층의 "두께"에 관하여 사용되는 용어 "두께"는 본원에서 층이 증착되는 지지물(재료 또는 재료 구조)의 면에 수직인 층이 공간적으로 신장되어 있는 것을 의미하는 데 사용될 수 있다. 지지물의 면이 캐리어의 면과 평행하면(예를 들어, 주 프로세싱 면과 평행하면), 지지물의 면에 증착되는 층의 "두께"는 층의 높이와 동일할 수 있다. 더욱이, "수직' 구조는 횡 방향에 수직인(예를 들어, 캐리어의 주 프로세싱 면에 수직인) 방향으로 연장되는 구조로 칭해질 수 있고, "수직" 연장은 횡 방향에 수직인 방향을 따른 연장(예를 들어, 캐리어의 주 프로세싱 면에 수직으로 연장)으로 칭해질 수 있다.
다양한 실시예들은 전기 바이패스 경로(또한 전기 바이패스 또는 전기 쇼트(short)로 칭해짐)를 가지는 수직 집적 반도체 디바이스를 제공한다. 일부 실시예들에서, 전기 바이패스 경로는 pn 접합을 바이패스할 수 있고, 여기서 pn 접합은 n-형 도핑된 반도전층 위에 형성되는 p-형 도핑된 반도전층에 의해, 또는 대안으로, p-형 도핑된 반도전층 위에 형성되는 n-형 도핑된 반도전층에 의해 제공될 수 있다. 반도전층들은 캐리어 위에(예를 들어, 웨이퍼 위에) 또는 다른 층 위에, 예를 들어, 다른 반도전층 위에 또는 금속 층 위에 형성될 수 있다. 더욱이, pn-접합은 n-형 도핑된 반도전 캐리어(예를 들어, n-형 도핑된 웨이퍼) 위에 형성되는 p-형 도핑된 반도전층에 의해 또는 대안으로, p-형 도핑된 반도전 캐리어 위에 형성되는(예를 들어, p-형 도핑된 캐리어 위에 형성되는) n-형 도핑된 반도전층에 의해 제공될 수 있다.
전기 바이패스 경로는 금속 또는 금속 합금에 의해 제공될 수 있고, 여기서 금속 또는 금속 합금은 바이패스될 반도전층들과 접촉될 수 있거나, 전기 바이패스 경로는 전도체 역할을 하는 고농도로 도핑된(heavily doped) 반도체 재료일 수 있다. 다양한 실시예들에 따르면, pn-접합은 금속 또는 금속 합금 또는 임의의 다른 금속 재료에 의해 바이패스될 수 있다. 금속은 하나 이상의 반도전층들과 그리고/또는 반도체 캐리어들과의 저항 접촉(ohmic contact)을 제공할 수 있다. 다양한 실시예들에 따르면, 예를 들어, 화학적 기상 증착(chemical vapor deposition; CVD) 및/또는 물리적 기상 증착(physical vapor deposition; PVD)에 의해 증착되는 탄소, 티타늄, 텅스텐, 게르마늄, 니켓, 코발트, 철, 루테늄, 로듐,플래티늄, 이리듐, 구리, 금, 은, 탄탈럼, 질화 티타늄(titanium nitride)은 pn-접합을 바이패스하는데 사용될 수 있다.
다양한 실시예들에 따르면, 반도전층은 또한 반도체층으로 칭해질 수 있다. 더욱이, 반도전 재료는 또한 반도체 재료로 칭해질 수 있고 반도전 캐리어는 또한 반도체 캐리어로 칭해질 수 있다.
다양한 실시예들에 따르면, 반도체 캐리어(예를 들어, 반도체 기판, 반도체 웨이퍼 등)는 예를 들어, 실리콘, 게르마늄, 그룹 III 내지 V 또는 폴리머들을 포함하는 다른 유형들을 포함하는 다양한 유형들의 반도체 재료들로 구성될 수 있지만, 다른 실시예들에서, 또한 다른 적절한 재료들이 사용될 수 있다. 하나의 실시예에서, 웨이퍼 기판은 실리콘(도핑 또는 비도핑된)으로 제조되고, 대안의 실시예에서, 웨이퍼 기판은 실리콘 온 인슐레이터(silicon on insulator; SOI) 웨이퍼이다. 하나의 대안으로, 웨이퍼 기판에 대해, 임의의 다른 적절한 반도체 재료들, 예를 들어, 갈륨 비소(gallium arsenide; GaAs), 인화 인듐(indium phosphide; InP)과 같은 반도체 화합물 재료가, 그러나 또한 인듐 갈륨 비소(indium gallium arsenide; InGaAs)와 같은 임의의 적절한 삼성분계(ternary) 반도체 화합물 재료 또는 사성분계(quaternary) 반도체 화합물 재료가 사용될 수 있다.
다양한 실시예들은 매우 강건할 수 있는 ESD 보호 요소를 제공한다. 다양한 실시예들에 따르면, ESD 보호는 수직 사이리스터 개념에 기초한다. 다양한 실시예들은 높은 유지 전류(holding current) 및 낮은 순방향 저항(forward resistance)을 가지는 사이리스터를 제공한다. 이것은 예를 들어, 사이리스터의 적어도 하나의 pn-접합에서 전기 쇼트, 예를 들어 금속을 제공함으로써 달성될 수 있다. 다양한 실시예들에 따르면, ESD 보호의 사이리스터 회로는 수직 반도체 디바이스로서 제공될 수 있고, 사이리스터의 pn-접합들은 각각 도핑된 반도전 재료를 포함하는 복수의 층들에 의해 제공될 수 있다. 다양한 실시예들에 따르면, 사이리스터의 pn-접합은 캐리어의 면 아래에 매립될 수 있고 전기 바이패스(또한 전기 쇼트로 칭해진다)는 트렌치(trench)에 의해 제공될 수 있고, 트렌치는 캐리어의 면으로부터 캐리어 내로 형성되고 금속으로 채워지며, 금속은 pn-접합을 바이패스한다. 다양한 실시예들에 따르면, pn-접합을 바이패스하는 것은 적어도 반대로 도핑된 반도전층들 또는 반대로 도핑된 반도전 영역들에 의해 생성되는 공핍 존(depletion zone)을 바이패스하는 것을 포함할 수 있다.
다양한 실시예들에 따르면, 자체의 트리거(trigger), 예를 들어, 항복(breakdown) 이후의 사이리스터의 유지 전류는 래치업(latch-up)이 방지될 수 있도록 상대적으로 높다. 유지 전류는 사이리스터의 p/n 베이스에서 저항을 통해 조정될 수 있다. 높은 유지 전류로 인해, 사이리스터가 ESD 사건 직후에 다시 차단 상태(오프(off) 상태)에 진입하도록, 보호될 시스템이 래치-업 상태로 남아 있는 데 필요한 전류를 제공하는 것이 방지될 수 있다.
고속 데이터 전송 라인들의 인터페이스들(예를 들어, USB 3.1, USB 3.0, 선더볼트(Thunderbolt), HDMI 등)과 같이, 시스템들이 훨씬 더 민감해지고 있으므로, 정전 방전들에 대한 보호 요소들, 소위 ESD 보호를 제공할 필요가 있다. 이를 위해, 보호 요소는 단지 매우 낮은 과전압만을 허용할 수 있다. 이것은 저 동적 내재 레지스턴스(inherent resistance) 및 전압 스냅백(voltage snapback)(스냅백, 부성 레지스턴스(negative resistance))에 의해 달성될 수 있다.
현재 실리콘 기술에서 이용 가능한 ESD 개념들 중 하나는 수직 바이패스 다이오드를 가지는 횡형 사이리스터에 의존한다. 도 1은 횡형 사이리스터(110)(예를 들어, 횡형 pnpn-사이리스터(110)) 및 수직 바이패스 다이오드(120)(예를 들어, 횡형 사이리스터(110)와 병렬로 결합되는 수직 np 다이오드(120))를 포함하는 실리콘 기술에서 현재 구입 가능한 ESD 보호 요소(100)의 단면도(좌측) 및 등가의 회로(우측)을 도시한다. 횡형 사이리스터(110) 및 수직 바이패스 다이오드(120)는 p-형 기판(101) 내에 그리고/또는 상에 형성될 수 있다. 횡형 사이리스터(110)는 3개의 pn-접합들(예를 들어, pn-np-pn)을 포함할 수 있다. 도 1에 도시되는 바와 같이, 횡형 사이리스터(110)는 횡형 사이리스터(110)의 제 1 전극(111a)에 의해 전기적으로 접촉될 수 있는 p-형 영역(111)(또한 애노드(anode) 영역으로 칭해진다), 횡형 사이리스터(110)의 베이스 영역 역할을 할 수 있는 n-형 영역(112), 횡형 사이리스터(110)의 다른 베이스 영역 역할을 할 수 있는 p-형 영역(113) 및 횡형 사이리스터(110)의 제 2 컨택(contact)(102)에 의해 전기적으로 접촉될 수 있는 n-형 영역(114)(또한 캐소드(cathode) 영역으로 칭해진다)을 포함할 수 있다. 횡형 사이리스터(110)의 제 2 컨택(102)은 접지(GND) 전위에 접속될 수 있고/있거나 p-형 기판(101)에 접지(GND) 전위를 제공할 수 있다.
더욱이, 수직 바이패스 다이오드(120)는 수직 바이패스 다이오드(120)의 pn-접합을 형성할 수 있는 p-형 영역(121)(또한 애노드 영역으로 칭해진다) 및 n-형 영역(122)(또한 캐소드 영역으로 칭해진다)을 포함할 수 있다. 수직 바이패스 다이오드(120)는 추가 n-형 영역(123)(추가 n-형 영역(123)은 n-형 영역(122)보다 더 고도로 도핑될 수 있다)을 통해 수직 바이패스 다이오드(120)의 제 1 전극(123c)에 접속되고 p-형 기판(101)을 통해 접지(GND) 전위에, 예를 들어, 횡형 사이리스터(110)의 n-형 영역(114)에 접속되는 바와 동일한 컨택(102)에 접속될 수 있다.
이미 설명된 바와 같이, 접지(GND) 전위는 전기 컨택(102)(또한 전극으로 칭해진다)을 통해 기판(101)에 인가될 수 있다. 접지(GND) 전위는 횡형 사이리스터(110)의 n-형 영역(114)에 인가될 수 있다. 더욱이, 접지(GND) 전위는 추가 p-형 영역(115)(추가 p-형 영역(115)은 p-형 영역(113)보다 더 고도로 도핑될 수 있다)을 통해 횡형 사이리스터(110)의 p-형 영역(113)에 인가될 수 있다. 입력/출력(input/output; I/O) 컨택(103)은 횡형 사이리스터(110)의 p-형 영역(111)에 그리고 수직 바이패스 다이오드(120)의 추가 n-형 영역(123)에 결합될 수 있다. 즉, 2개의 전극들(123c 및 111a)(예를 들어, 수직 바이패스 다이오드(120)의 캐소드(123c) 및 횡형 사이리스터(110)의 애노드(111a))은 매우 동일한 입력/출력(I/O) 컨택(103)에 결합될 수 있다. 그러므로, 수직 바이패스 다이오드(120)는 등가 회로에 도시되는 바와 같이, 입력/출력(I/O) 및 접지(GND) 사이에서 횡형 사이리스터(110)와 병렬로 결합될 수 있다.
ESD 보호 요소(100)는 n-형 영역(112) 및 p-형 기판(101) 사이에 배치되는 n-형 영역(104)을 더 포함할 수 있다. n-형 영역(112) 및 p-형 기판(101) 사이에 배치되는 n-형 영역(104) 및 p-형 기판(101)은 횡형 사이리스터(110)의 n-형 영역(112) 및 접지 전위(GND) 사이에 결합되는 제너 다이오드(Zener diode)를 형성할 수 있다.
더욱이, 횡형 사이리스터(110)의 n-형 영역(112) 및 수직 바이패스 다이오드(120)의 n-형 영역(122)은 에피택셜(epitaxial)로 성장되는 층의 일부일 수 있거나 에피택셜로 성장되는 n-형 도핑된 층, 예를 들어, n-형 도핑된 실리콘 층에 의해 제공될 수 있다. 그러므로, 횡형 사이리스터(110) 및 수직 바이패스 다이오드(120)는 아이솔레이션 트렌치(isolation trench)들(105)에 의해 서로 전기적으로 분리될 수 있다. n-형 영역들(104, 113 및 123)은 n-형 영역들(112 및 122)보다 더 높은 도펀트 농도를 가질 수 있다. p-형 영역들(111, 115 및 121)은 p-형 기판(101) 및 p-형 영역(113)보다 더 높은 도펀트 농도를 가질 수 있다.
각각 전극들(123c, 111a)에 접촉하는 반도체 재료는 전극들(123c, 111a)로부터 쇼트키(Schottky) 컨택이 형성되는 것을 방지하기 위해 고도로 도핑될 수 있고 반도체 재료, 예를 들어, 수직 바이패스 다이오드(120)의 추가 n-형 영역(123)은 전극(123c)과의 저항 접촉을 형성할 수 있고/있거나 횡형 사이리스터(110)의 추가 p-형 영역(115)은 컨택(102)과 저항 접촉을 형성할 수 있다.
도 1에 도시되는 구성은 다음의 결점들 중 하나 이상을 가질 수 있다: 동적 저항 및 ESD 강건성은 수직 사이리스터에 기초하는 ESD 보호 요소에 비해 제한될 수 있고; 스위칭 시간은 수직 사이리스터에 기초하는 ESD 보호 요소에 비해 더 길 수 있다. 횡형 디바이스는 수직 디바이스에 비해 더 큰 웨이퍼 또는 다이 면적을 소비할 수 있다. 즉, 횡형 디바이스는 수직 디바이스에 비해 웨이퍼 또는 다이에서 더 넓은 활성 영역을 필요로 할 수 있다.
현재 이용 가능한 다른 ESD 개념은 수직 사이리스터에 의존하고, 여기서 바이패스 다이오드는 예를 들어, 도 2에 도시되는 바와 같이, 횡으로 전방 측에 다시 접속된다. 도 2는 수직 사이리스터(210) 및 바이패스 다이오드(220)를 포함하는 ESD 보호 요소(200)의 단면도(좌측) 및 등가 회로(우측)를 도시한다. 바이패스 다이오드(220)는 바이패스 다이오드(220)의 pn-접합을 형성할 수 있는 p-형 영역(221)(또한 애노드 영역으로 칭해진다) 및 n-형 영역(222)(또한 캐소드 영역으로 칭해진다)을 포함할 수 있다. 바이패스 다이오드(220)는 추가 n-형 영역(223)(추가 n-형 영역(223)은 n-형 영역(222)보다 더 고도로 도핑될 수 있다)을 통해 제 1 컨택(203)에, 또는 다른 말로, ESD 보호 요소(200)의 입력/출력(I/O) 컨택(203)에 접속될 수 있다. 바이패스 다이오드(220), 예를 들어, 바이패스 다이오드(220)의 p-형 영역(221)은 바이패스 다이오드(220)가 예를 들어, ESD 보호 요소(200)의 제 2 컨택(202)에서 인가되는 접지(GND) 전위에 접속될 수 있도록, 하나 이상의 추가 p-형 영역들을 통해 다시 ESD 보호 요소(200)의 전방 측에 접속(예를 들어, 횡으로)될 수 있다.
도 2에 도시되는 바와 같이, 바이패스 다이오드(220) 및 수직 사이리스터(210)는 n-형 기판(201) 내에 그리고/또는 상에 형성될 수 있다. n-형 기판(201)은 추가 n-형 영역(206, 207)에 의해 ESD 보호 요소(200)의 제 2 컨택(202)에, 예를 들어, 접지(GND) 전위에 접속될 수 있다.
더욱이, ESD 보호 요소(200)의 수직 사이리스터(210)는 3개의 pn-접합들(예를 들어, pn-np-pn)을 포함할 수 있다. 도 2에 도시되는 바와 같이, 수직 사이리스터(210)는 추가 p-형 영역(211a)(추가 n-형 영역(211a)은 p-형 영역(211)보다 더 고도로 도핑될 수 있다)에 의해 제 1 컨택(203)에 전기적으로 접속될 수 있는 p-형 영역(211)(또한 애노드 영역으로 칭해진다)을 포함할 수 있다. 더욱이, n-형 기판(201)은 수직 사이리스터(210)의 n-형 영역(201)을 제공할 수 있다. 수직 사이리스터(210)는 수직 사이리스터(210)의 애노드 베이스 영역 역할을 할 수 있는 p-형 영역(213) 및 수직 사이리스터(210)의 베이스 영역 역할을 할 수 있는 n-형 영역(212)을 더 포함할 수 있다. 수직 사이리스터(210)는 추가 n-형 영역(204)을 포함할 수 있고; 추가 n-형 영역(204)은 n-형 영역(212)보다 더 고도로 도핑될 수 있다.
도 2에 도시되는 구성은 다음의 결점들 중 하나 이상을 가질 수 있다: ESD 보호 요소(200)는 전방 측으로부터 바이패스 다이오드(220)를 접속시키므로 순 방향으로 높은 레지스턴스를 가질 수 있고; 그리고 사이리스터는 낮은 유지 전류를 발생시킬 수 있는 높은 베이스 레지스턴스를 가질 수 있다.
더욱이, 수직 사이리스터(210)의 n-형 영역(211) 및 수직 바이패스 다이오드(220)의 n-형 영역(222)은 에피택셜로 성장되는 층의 일부일 수 있거나 에피택셜로 성장되는 n-형 도핑된 층, 예를 들어, n-형 도핑된 실리콘 층에 의해 제공될 수 있다. 그러므로, 수직 사이리스터(210) 및 수직 바이패스 다이오드(220)는 아이소레이션 트렌치들(205)에 의해 서로 전기적으로 분리될 수 있다. n-형 영역들(204, 223 및 207)은 n-형 영역들(212 및 222)보다 더 높은 도펀트 농도를 가질 수 있다. p-형 영역들(211a, 225)은 p-형 영역(211, 224)보다 더 높은 도펀트 농도를 가질 수 있다.
다양한 실시예들에 따르면, 컨택들(202, 203)에 직접 접촉하는 반도체 재료는 쇼트키 장벽 또는 쇼트키 컨택의 형성을 방지하기 위하여 고도로 도핑될 수 있다.
일반적으로, 도 1 및 도 2에 도시되는 바와 같이, 현재 이용 가능한 ESD 보호 요소(100, 200)는 ESD 보호 요소(100, 200)를 동작시키기 위해 전방 측에 바이패스 다이오드 또는 사이리스터에 대한 추가 금속배선(metallization)을 필요로 할 수 있다.
다양한 실시예들은 매립된 pn-쇼트를 가지는 사이리스터 기반 ESD 보호 요소를 제공한다. 용어 "pn-쇼트"는 p-형 전도 영역(예를 들어, p-도핑된 영역) 및 n-형 전도 영역(예를 들어, n-도핑된 영역) 사이에 p-도핑된 영역 및 n-도핑된 영역 사이의 pn-접합을 바이패스하는 저 저항(low-ohmic) 접속을 포함하거나 칭할 수 있다. 저 베이스 레지스턴스뿐만 아니라 저 바이패스 다이오드 레지스턴스는 pn-쇼트에 의해 달성될 수 있다.
다양한 실시예들에 따르면, 수직 사이리스터 개념에서 유지 전류를 조정하기 위한 레지스턴스는 에피택셜 층 아래에 매립될 수 있고 반면에 추가 다이오드는 병렬로 결합될 수 있다. 다양한 실시예들에 따르면, 이 다이오드의 pn-접합은 바이패스될 수 있다. 일부 실시예들에 따르면, 바이패스는 매우 낮은(또는 사용되는 반도체 재료에 비해 거의 없는) 전기 레지스턴스를 가지는 재료(예를 들어, 금속)로 채워지는 적어도 하나의 트렌치에 의해 실현될 수 있다. 일부 실시예들에 따르면, pn-접합은 금속 플러그(plug)에 의해 바이패스될 수 있다.
도 3a 및 도 3b는 다양한 실시예들에 따르면 수직 사이리스터(310) 및 수직 바이패스 다이오드(320)을 포함하는 ESD 보호 요소(300)의 단면도(우측) 및 등가 회로(좌측)를 각각 도시한다. 등가 회로는 이에 따라 구성되는 ESD 보호 요소(300)의 영역들에 의해 제공되는 구성요소들을 도시하기 위하여 단면도와 겹쳐져 있다. ESD 보호 요소(300)는 적어도 하나의 pn-쇼트, 예를 들어, 수직 사이리스터(310)의 pn-접합 내에 적어도 하나의 pn-쇼트를, 그리고 수직 바이패스 다이오드(320) 아래의 pn-접합 내에 적어도 하나의 pn-쇼트를 포함할 수 있다. 다양한 실시예들에 따르면, 수직 사이리스터(310) 및 수직 바이패스 다이오드(320) 모두는 n-형 반도전 기판(301) 및 n-형 반도전 기판(301) 위에 형성되는 n-형 반도전층(301n)에 의해, 예를 들어 n-형 실리콘 기판(301) 위에 형성되고 에피택셜로 성장되는 n-형 도핑된 실리콘 층(301n)에 의해 제공될 수 있다. 그러나, 수직 사이리스터(310) 및 수직 바이패스 다이오드(320)는 임의의 다른 적절한 반도체 재료 내에 제공될 수 있다. ESD 보호 요소(300)는 n-형 반도전층(301n) 및 n-형 반도전 기판(301) 사이에 p-형 반도전층(301p)(예를 들어, 이온 주입 또는 임의의 다른 적절한 도핑 기술에 의해 또는 에피택셜 p-형 반도전층(301p)을 증착시킴으로써 형성되는)을 포함할 수 있다. 더욱이, ESD 보호 요소(300)는 ESD 보호 요소(300)의 전방 측의 제 1 컨택(303)(예를 들어, 제 1 컨택 패드(303), 예를 들어, 입력/출력(I/O) 단자(303))(제 1 컨택(303)은 예를 들어 n-형 반도전층(301n)과 대면한다), 그리고 예를 들어, 접지(GND) 전위를 인가하기 위하여 ESD 보호 요소(300)의 후방 측에서, 예를 들어, n-형 반도전 기판(301)과 대면하는 제 2 컨택(302)(예를 들어, 제 2 컨택 패드(302))을 포함할 수 있다. 제 2 컨택(302)은 후방 측 컨택 패드일 수 있거나 예를 들어, n-형 반도전 기판(301)과 직접 접촉되는 후방 측 금속배선의 일부일 수 있다. 제 1 컨택(303)은 전방 측 컨택 패드일 수 있거나 전방 측 금속배선의 일부일 수 있고, 여기서 전기 절연 층 또는 전기 절연 층 스택(stack)은 제 1 컨택(303) 및 n-형 반도전층(301n) 사이에 제공될 수 있다. 도 3에 도시되는 바와 같이, 산화 층(303o)(또는 임의의 다른 적절한 전기 절연층) 및 패시베이션 층(passivation layer)(303p)(예를 들어, 전기 절연 유리 또는 임의의 다른 전기 절연 재료를 포함하는)은 n-형 반도전층(301n) 및 제 1 컨택(303) 사이에 형성될 수 있다.
다양한 실시예들에 따르면, 수직 바이패스 다이오드(320)는 수직 바이패스 다이오드(320)의 pn-접합을 형성할 수 있는 p-형 영역(321) 및 n-형 영역(322)을 포함할 수 있다. 수직 바이패스 다이오드(320)는 추가 n-형 영역(323)(추가 n-형 영역(323)은 n-형 영역(322)보다 더 고도로 도핑될 수 있다)을 통해 제 1 컨택(303)에, 또는 다른 말로, ESD 보호 요소(300)의 입력/출력(I/O) 컨택(303)에 접속될 수 있다. 수직 바이패스 다이오드(320)의 n-형 영역(322)은 n-형 반도전층(301n) 및 제 1 컨택(303) 사이에 제공되는 전기 절연 층 또는 층 스택을 통하여(예를 들어, 산화 층(303o)을 통하여 그리고 패시베이션 층(303p)을 통하여) 연장되는 하나 이상의 전극들(303v)에 의해 제 1 컨택(303)에 전기적으로 접속될 수 있다. 수직 바이패스 다이오드(320)의 추가 n-형 영역(323) 및 추가 n-형 영역(323)에 접촉하는 하나 이상의 전극들(303v)은 하나 이상의 저항 컨택들을 형성하도록 구성될 수 있다.
수직 바이패스 다이오드(320), 예를 들어, 수직 바이패스 다이오드(320)의 p-형 영역(321)은 ESD 보호 요소(300)의 후방 측에 접속될 수 있다(예를 들어, 수직으로, 예를 들어, n-형 반도전 기판(301)을 통하여). 그러므로, ESD 보호 요소(300)는 하나 이상의 전기 쇼트들(323), 예를 들어, 수직 바이패스 다이오드(320)의 p-형 영역(321) 및 n-형 반도전 기판(301)에 의해 형성되는 예를 들어 pn-접합을 바이패스하는(또는 공핍 영역을 바이패싱하는) 하나 이상의 pn-쇼트들(333)을 포함할 수 있다. pn-쇼트(333)는 n-형 반도전층(301n)을 통하여 그리고 p-형 반도전층(301p)을 통하여 n-형 반도전 기판(301) 내로 트렌치 또는 트렌치 구조를 형성하고 이 트렌치를 전기 전도성 재료로, 예를 들어, 텅스텐, 구리 및/또는 알루미늄을 포함하는 금속 또는 금속 합금으로 채움으로써 제공될 수 있다.
다양한 실시예들에서, 적어도 하나의 pn-쇼트(333)를 사용함으로써 수직 다이오드(예를 들어, 수직 바이패스 다이오드(320))(단 하나의 pn-접합을 포함하는)를 수직 사이리스터 또는 트랜지스터(하나 이상의 pn-접합을 포함하는) 옆에 효율적으로 통합하는 것이 가능할 수 있다.
다양한 실시예들에 따르면, ESD 보호 요소(300)의 수직 사이리스터(310)는 예를 들어, n-형 반도전층(301n)에 제공되는 제 1 p-형 영역(311)을 포함할 수 있고, 여기서 수직 사이리스터(310)의 제 1 p-형 영역(311)은 n-형 반도전층(301n) 및 제 1 컨택(303) 사이에 제공되는 전기 절연층 또는 층 스택을 통하여(예를 들어, 산화 층(303o)을 통하여 그리고 패시베이션 층(303p)을 통하여) 연장되는 하나 이상의 전극들(303v)에 의해 제 1 컨택(303)에 전기적으로 접속될 수 있다. 더욱이, 수직 사이리스터(310)의 제 1 p-형 영역(311) 및 제 1 p-형 영역(311)에 접촉하는 하나 이상의 전극들(303v)은 하나 이상의 저항 컨택들을 형성하도록 구성될 수 있다.
다양한 실시예들에 따르면, 수직 사이리스터(310)는 예를 들어, n-형 반도전층(301n)의 일부로서 제공되는 n-형 영역(312)을 포함할 수 있고, 여기서 n-형 영역(312)과 제 1 p-형 영역(311)은 수직 사이리스터(310)의 제 1 pn-접합을 제공할 수 있다. 더욱이, 수직 사이리스터(310)는 예를 들어, p-형 반도전층(301p)의 일부로서 제공되는 제 2 p-형 영역(313)을 포함할 수 있고, 여기서 n-형 영역(312) 및 제 2 p-형 영역(313)은 수직 사이리스터(310)의 제 2 pn-접합을 제공할 수 있다. 더욱이, 제 2 p-형 영역(313) 및 n-형 반도전 기판(301)은 수직 사이리스터(310)의 제 3 pn-접합을 제공할 수 있다.
다양한 실시예들에 따르면, ESD 보호 요소(300)는 추가 n-형 영역(304)을 포함할 수 있고(예를 들어, 선택사양으로); 추가 n-형 영역(304)은 수직 사이리스터(310)의 n-형 영역(312)보다 더 고도로 도핑될 수 있다. 다양한 실시예들에서, 추가 n-형 영역(304) 및 제 2 p-형 영역(313)은 제너 다이오드(330)를 제공할 수 있다. 제너 다이오드(330)는 도 3에 도시되는 바와 같이, 하나 이상의 pn-쇼트들(333)을 통해, 제 2 컨택(302)에, 예를 들어, 접지(GND) 전위에 전기적으로 접속될 수 있다.
더욱이, 수직 사이리스터(310)의 n-형 영역(312) 및 수직 바이패스 다이오드(320)의 n-형 영역(322)은 모두 에피택셜로 성장되는 n-형 반도전층(301n)의 일부일 수 있거나 또는 에피택셜로 성장되는 n-형 반도전층(301n)에 의해 예를 들어, n-형 도핑된 실리콘 층에 의해 제공될 수 있다. 이에 따라, 수직 사이리스터(310) 및 수직 바이패스 다이오드(320)는 하나 이상의 아이솔레이션 트렌치들(305)에 의해 서로 전기적으로 분리될 수 있다. n-형 영역은 n-형 영역들(312 및 322)보다 더 높은 도펀트 농도를 가질 수 있다(또는 다른 말로, n-형 영역들(323 및 304)은 n-형 반도전층(301n)보다 더 높은 도펀트 농도를 가질 수 있다).
다양한 실시예들에 따르면, n-형 반도전 기판(301)(또는 임의의 유형의 적절한 n-형 도핑된 캐리어(301))은 예를 들어, 100㎛보다 더 작은 두께를 가질 수 있다. 본원에서 다양한 실시예들에 따라 제공되는 ESD 보호 요소(300)는 전방 측으로부터(예를 들어, 제 1 컨택(303)에서부터) 후방 측으로의(예를 들어, 제 2 컨택(302)으로의) (실례로 수직인) 전류 흐름을 가지는 수직 디바이스로서 구성될 수 있다.
다양한 실시예들에 따르면, pn-쇼트들(333)은 저 저항 전기 전도성 재료가 채워지는 트렌치를 형성함으로써, 예를 들어, 티타늄 및/또는 질화 티타늄을 포함하는 라이너(liner)를 트렌치 내에 증착시키고 후속해서 트랜치를 금속으로, 예를 들어, 텅스텐으로 채움으로써 ESD 보호 요소(300) 내에 제공될 수 있다. 더욱이, 전극들(303v)(또는 다른 말로, 비아(via)(303v) 또는 컨택 금속배선)은 텅스텐을 포함할 수 있다.
도 3a에 도시되는 바와 같이, 아이솔레이션 트렌치들(305)은 n-형 반도전층(301n)을 통하여 p-형 반도전층(301p) 내로 연장될 수 있다. 더욱이, 다양한 실시예들에 따르면, 하나 이상의 아이솔레이션 트렌치들(305)은 도 3b에 도시되는 바와 같이 n-형 반도전층(301n)을 통하여 수직 바이패스 다이오드(320)의 p-형 영역(321) 내로 연장될 수 있고, 여기서, 하나 이상의 추가 아이솔레이션 트렌치들(305)은 수직 사이리스터(310)의 추가 n-형 영역(304) 내로 연장될 수 있고, 예를 들어, 수직 사이리스터(310)의 제 2 p-형 영역(313) 내로 연장되지 않을 수 있다. 다양한 실시예들에 따르면, 수직 바이패스 다이오드(320) 및 수직 사이리스터(310)를 서로 전기적으로 분리시키는 아이솔레이션 트렌치들(305)은 n-형 반도전 기판(301) 내로 연장될 수 있거나 연장되지 않을 수 있다.
도 3a 및 도 3b는 각각 I/O 단자(303) 및 접지(GND) 단자(302) 사이에서 서로 병렬로 결합되는 수직 n-p-다이오드 및 수직 p-n-p-n 사이리스터에 의해 제공되는 ESD 보호 요소(300)를 도시한다. 그러나, ESD 보호 요소(300)는 반대로 도핑될 때 유사하게, 예를 들어, 수직 p-n-다이오드 및 수직 n-p-n-p 사이리스터를 제공받을 수 있다.
도 4는 다양한 실시예들에 따라, 수직 집적 반도체 디바이스를 제작하는 방법(400)의 개략적인 흐름도를 도시하고, 여기서 방법(400)은: 410에서, 제 1 반도전층 위에 제 2 반도전층을 형성하고; 420에서, 제 2 반도전층 위에 제 3 반도전층을 형성하고; 430에서, 제 2 및 제 3 반도전층들을 통하여 제 1 반도전층에 도달하는 트렌치를 형성하고; 그리고, 440에서, 전기 전도성 재료를 트레치 내에 증착시키는 것을 포함할 수 있고, 여기서 트렌치 내의 전기 전도성 재료는 제 1 및 제 2 반도전층들 사이에 전기 쇼트(또한 전기 바이패스로 칭해진다)를 형성한다.
도 5a는 다양한 실시예들에 따라, 예를 들어, 방법(400)의 프로세스 410 및 420이 실행된 이후, 예를 들어, 제 1 반도전층(501) 위에 제 2 반도전층(503)을 형성하고 제 2 반도전층(503) 위에 제 3 반도전층(505)을 형성한 후의 프로세싱 동안의 수직 집적 반도체 디바이스를 개략 단면도로 도시한다. 다양한 실시예들에 따르면, 수직 집적 반도체 디바이스는 층 스택을 형성하는 적어도 3개의 층들(501, 503 및 505)을 포함할 수 있고, 각각의 층은 반도체 재료를 포함하거나 반도체 재료로 구성된다. 더욱이, 제 1 반도전층(501)은 반도체 캐리어(501), 예를 들어, 반도체 기판(501), 반도체 웨이퍼(501) 또는 반도체 워크피스(501)일 수 있다(예를 들어, 일부). 제 1 반도전층(501)은 도핑된 반도체 재료, 예를 들어, p-형 도핑되거나 n-형 도핑된 반도체 재료를 포함할 수 있다. 제 1 반도전층(501)의 반도체 재료는 반도체 기술에서 프로세싱되는 실리콘 또는 임의의 다른 반도체 재료일 수 있다. 제 2 반도전층(503)은 도핑된 반도체 재료, 예를 들어, p-형 도핑되거나 또는 n-형 도핑된 반도체 재료를 포함할 수 있다. 제 2 반도전층(503)의 반도체 재료는 반도체 기술에서 프로세싱되는 실리콘 또는 임의의 다른 반도체 재료일 수 있다. 제 3 반도전층(505)은 도핑된 반도체 재료, 예를 들어, p-형 도핑되거나 n-형 도핑되는 반도체 재료를 포함할 수 있다. 제 3 반도전층(505)의 반도체 재료는 반도체 기술에서 프로세싱되는 실리콘 또는 임의의 다른 반도체 재료일 수 있다.
다양한 실시예들에 따르면, 제 2 반도전층(503)은 화학적 기상 증착(CVD) 또는 물리적 기상 증착(PVD)에 의해 제 1 반도전층(501) 위에(예를 들어, 반도체 캐리어(501) 또는 임의의 유형의 반도전층(501) 위에) 증착될 수 있다. 다양한 실시예들에 따르면, 제 2 반도전층(503)은 예를 들어, CVD 또는 PVD에 의해 제 1 반도전층(501) 위에 에피택셜로 증착될 수 있다. 다양한 실시예들에 따르면, 제 3 반도전층(505)은 예를 들어, CVD 또는 PVD에 의해 제 2 반도전층(503) 위에 에피택셜로 증착될 수 있다. 그러므로, 제 1 반도전층(501)은 실리콘 층(501) 또는 실리콘 캐리어(501)일 수 있고, 제 2 반도전층(503)은 실리콘 층(503)일 수 있고, 그리고 제 3 반도전층(505)은 또한 실리콘 층(505)일 수 있다. 대안으로, 모든 3개의 반도전층들(501, 503 및 505)은 캐리어(도시되지 않음) 위에 에피택셜로 성장될 수 있다.
다양한 실시예들에 따르면, 제 1 반도전층(501)은 p-형 도핑된 실리콘을 포함하고, 제 2 반도전층(503)은 n-형 도핑된 실리콘을 포함하고, 그리고 제 3 반도전층(505)은 p-형 도핑된 실리콘을 포함할 수 있다. 대안으로, 제 1 반도전층(501)은 n-형 도핑된 실리콘을 포함할 수 있고, 제 2 반도전층(503)은 p-형 도핑된 실리콘을 포함할 수 있고, 그리고 제 3 반도전층(505)은 n-형 도핑된 실리콘을 포함할 수 있다.
도 5b는 다양한 실시예들에 따라, 예를 들어, 방법(400)의 프로세스들 410, 420 및 430이 실행된 이후의, 예를 들어, 제 1 반도전층(501) 위에 제 2 반도전층을 형성하고, 제 2 반도전층(503) 위에 제 3 반도전층(505)을 형성하고, 그리고 제 2 및 제 3 반도전층들(503, 505)을 통하여 제 1 반도전층(501)에(예를 들어, 도시되는 바와 같이, 제 1 반도전층(501) 내에) 도달하는 적어도 하나의 트렌치(507)를 형성한 후의 프로세싱 동안에 수직 집적 반도체 디바이스를 개략 단면도로 도시한다.
적어도 하나의 트렌치(507)는 반도체 기술에서 사용되는 바와 같은 패터닝 프로세스(patterning process)에 의해, 예를 들어, 포토리소그래피(photolithography)에 의해 그리고 에칭(etching), 예를 들어, 건식 에칭(dry etching)에 의해 형성될 수 있다. 이에 따라, 패터닝된 마스크 층은 적어도 하나의 트렌치(507)의 위치를 정의하는 제 3 반도전층(505) 위에 제공될 수 있다. 다양한 실시예들에 따르면, 트렌치(507)를 형성하는 것은(방법(400)의 프로세스(430)에서) 적어도 제 2 및 제 3 반도전층들(503, 505)을 에칭하는 것(또는 다른 말로, 부분적으로 제거하는 것)을 포함할 수 있다. 더욱이, 트렌치(507)를 형성하는 것은(예를 들어, 방법(400)의 프로세스(430)에서) 제 1, 제 2 및 제 3 반도전층들(501, 503, 505)을 에칭하는 것(또는 다른 말로, 부분적으로 제거하는 것)을 포함할 수 있다.
도 5c는 다양한 실시예들에 따라, 방법(400)의 프로세스들 410, 420, 430 및 440이 실행된 후의, 예를 들어, 제 1 반도전층(501) 위에 제 2 반도전층(503)을 형성하고, 제 2 반도전층(503) 위에 제 3 반도전층(505)을 형성하고, 제 2 및 제 3 반도전층들(503, 505)을 통하여 제 1 반도전층(501)에 도달하는 적어도 하나의 트렌치(507)를 형성하고, 전기 전도성 재료(509)를 트렌치(507) 내로 증착하는 것 이후의 프로세싱 동안, 수직 집적 반도체 디바이스를 개략 단면도로 도시하고, 여기서 트렌치(507) 내의 전기 전도성 재료(509)는 제 1 및 제 2 반도전층들(501, 503) 사이에 적어도 전기 바이패스를 형성한다.
다양한 실시예들에 따르면, 제 1 및 제 2 반도전층들(501, 503)은 pn-접합을 형성하는 반대로 도핑되는 반도전층들일 수 있고, 트렌치(507) 내의 전기 전도성 재료(509)는 pn-접합을 전기적으로 브릿징(bridging)하거나 전기적으로 바이패스한다(또는 다른 말로, 트렌치(507) 내의 전기 전도성 재료(509)는 pn-접합의 공핍 영역을 전기적으로 브릿징하거나 전기적으로 바이패스한다).
다양한 실시예들에 따르면, 반도전층들(501, 503 및 505)은 수직 다이오드를 형성하고 수직 다이오드 옆에 수직 트랜지스터를 형성하는 것을 가능하게 하고, 반도체층들(501, 503 및 505)은 수직 다이오드에 2개의 pn-접합들을 그리고 수직 다이오드에 2개의 pn-접합들을 제공할 수 있고, 수직 다이오드에 대한 2개의 pn-접합들 중 하나는 트렌치(507) 내의 전기 전도성 재료(509)에 의해 전기적으로 바이패스될 수 있다.
다양한 실시예들에 따르면, 반도전층들(501, 503 및 505)은 수직 다이오드를 형성하고 수직 다이오드 옆에 수직 사이리스터를 형성하는 것을 가능하게 할 수 있고, 여기서 반도전층들(501, 503 및 505)은 수직 사이리스터에 적어도 2개의 pn-접합들을(추가 도핑된 영역들은 도핑 또는 반대(counter) 도핑에 의해 제공될 수 있다), 그리고 수직 다이오드에 2개의 pn-접합들을 제공할 수 있고, 수직 다오이드에 대한 2개의 pn-접합들 중 하나는 트렌치(507) 내의 전기 전도성 재료(509)에 의해 전기적으로 바이패스될 수 있다. 다양한 실시예들에 따르면, 반도전층들(501, 503 및 505)은 수직 트랜지스터를 그리고 수직 트랜지스터 옆에 수직 사이리스터를 형성하는 것을 가능하게 할 수 있다.
다양한 실시예들에 따르면, 전기 전도성 재료(509)는 적어도 하나의 금속, 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 니켈 등을 또는 적어도 하나의 금속 합금, 예를 들어, 구리/알루미늄 합금 또는 임의의 다른 전기 전도성(예를 들어, 금속성) 합금을 포함할 수 있다.
다양한 실시예들에 따르면, 적어도 하나의 트렌치(507)는 예를 들어 도 5c에 도시되는 바와 같이, 전기 전도성 재료(509)에 의해 적어도 부분적으로 채워질 수 있다. 더욱이, 도 5d에서 도시되는 바와 같이, 적어도 하나의 트렌치(507)는 전기 전도성 재료(509)로 완전히 채워질 수 있다. 그러나, 예를 들어, 도 5e에 도시되는 바와 같이, 적어도 하나의 트렌치의 측벽은 제 2 반도전층(503) 및 제 3 반도전층(505) 사이의 전기 쇼트를 방지하기 위하여 전기 절연성 재료(511)로 부분적으로 덮일 수 있다. 이로 인해 예를 들어, 더 용이한 프로세싱을 가능하다.
다양한 실시예들에 따르면, 트렌치(507)를 형성하는 것은(예를 들어, 방법(400)의 프로세스(430)에서): 트렌치가 제 3 반도전층(505)을 통해 제 2 반도전층(503)에 도달하도록 트렌치(507)를 제 1 깊이로 형성하고; 트렌치(507)의 측벽 또는 측벽들을 전기 절연성 재료로 덮고; 그리고 후속해서 연장되는 트렌치가 제 2 반도전층(503)을 통하여 제 1 반도전층(501)에 도달하도록 트렌치를 제 2 깊이로 연장하는 것을 포함할 수 있다. 다양한 실시예들에 따르면, 전기 절연성 재료(511)는 보로실리케이트(붕규산염; borosilicate) 유리를 포함할 수 있지만, 그러나 다른 절연성 재료들이 다양한 실시예들에 따라 사용될 수 있다. 대안으로, 다양한 실시예들에 따르면, 트렌치(507)를 형성하는 것은(방법(400)의 프로세스 430에서): 트렌치가 제 3 반도체층(505)을 통하여 제 2 반도전층(503)에 도달하도록 트렌치(507)를 제 1 깊이로 형성하고; 트렌치(507)의 측벽 또는 측벽들을 도펀트 소스(source)로(예를 들어, 고도로 도핑되거나 과도핑된 재료로 또는 도펀트 소스 역할을 하는 임의의 재료, 예를 들어, 고도로 도핑된 산화물 또는 고도로 도핑된 유리로) 덮고; 도펀트를 도핑된 소스로부터 제 3 반도전층(505)로 확산시켜서 제 3 반도전층(505) 내에 pn-접합을 생성하고; 그리고 후속해서, 연장되는 트렌치가 제 2 반도전층(503)을 통하여 제 1 반도전층(501)에 도달하도록 트렌치를 제 2 깊이로 연장하는 것을 포함할 수 있다. 선택사양으로, 도펀트 소스는 도펀트가 제 3 반도전층(505) 내로 확산된 후에, 제거될 수 있다. 트렌치(507)가 금속으로 채워지면, 확산된 도펀트에 의해 제 3 반도체층(505) 내에 제공되는 pn-접합은 트렌치(507) 내의 금속으로부터 제 3 반도전층(505)을 전기적으로 분리할 수 있다.
더욱이, 예를 들어, 도 5f에 도시되는 바와 같이, 등각 증착(conformal deposition) 프로세스, 예를 들어, 플레이팅(plating), 원자 층 증착(atomic layer deposition; ALD) 또는 CVD 프로세스(예를 들어, 원자 층 CVD 또는 저압 CVD)를 수행함으로써 적어도 하나의 트렌치(507)의 측벽 또는 측벽들만이 전기 전도성 재료(509)로, 예를 들어, 금속 또는 금속 합금으로 덮일 수 있다.
다양한 실시예들에 따르면, 라이너, 예를 들어, 티타늄 라이너는 추가 전기 전도성 재료(509)가 트렌치(507) 내에 증착될 수 있기 전에 트렌치(507) 내에 증착될 수 있다.
더욱이, 다양한 실시예들에 따르면, 전기 전도성 재료(509)는, 또는 다양한 실시예들에서 라이너 재료는 저항 컨택이 반도전층들(501, 503 및 505) 중 적어도 하나의 반도전 재료로 형성될 수 있도록 선택될 수 있다. 대안으로, 전기 전도성 재료(509)는, 또는 다양한 실시예들에서, 라이너 재료는 쇼트키 컨택이 반도체층들(501, 503 및 505) 중 적어도 하나의 반도전 재료로 형성될 수 있도록 선택될 수 있다.
다양한 실시예들에 따르면, 제 2 반도전층(503)은 높은 임피던스 또는 높은 전기 레지스턴스를 가질 수 있고, 그러므로 트렌치(507) 내의 전기 전도성 재료(509)는 제 2 반도전층(503)을 전기적으로 바이패스할 수 있다. 제 2 반도전층(503)은 예를 들어 적게 도핑되거나 비도핑된 반도전 재료, 예를 들어, 적게 도핑되거나 비도핑된 실리콘을 포함할 수 있다. 이 경우에, 제 1 및 제 2 반도전층들(501, 503)은 동일한 도핑 유형으로 이루어져 있을 수 있고, 여기서 제 1 및 제 2 반도전층들(501, 503) 사이에는 pn-접합이 형성되지 않는다.
도 6은 다양한 실시예들에 따라, 반도체 디바이스를 제작하는 방법(600)(예를 들어, 프로세스 플로우(600))의 개략적인 흐름도를 도시하고, 방법(600)은: 610에서, 캐리어(예를 들어, 반도체 웨이퍼)의 면으로부터 캐리어 내로 트렌치(예를 들어, 깊은 트렌치)를 형성하여, 캐리어 내에 매립된 pn-접합을 브릿징하고; 620에서, 캐리어 내에 매립된 pn-접합을 전기적으로 바이패스하는 매립된 pn-쇼트를 제공하기 위해 트렌치를 금속으로 적어도 부분적으로 채우고; 630에서, 금속을 절연 층으로 덮고; 그리고 640에서, 매립된 pn-접합 및 매립된 pn-쇼트가 전기적으로 활성화될 수 있도록, 디바이스를 동작시키는 전기 접속들을 제공하는 것을 포함할 수 있다.
다양한 실시예들에 따르면, 반도체 디바이스를 제작하기 위한 프로세스 플로우는: 웨이퍼 전방 측 위에 전기 절연 층(예를 들어, 산화 층)을 증착시키고; 전기적 절연 층을 패터닝하고(예를 들어, 산화물 개방을 수행하고)(예를 들어, 포토리소그래피를 적용하고); 트렌치(예를 들어, 깊은 트렌치)를 웨이퍼 재료(예를 들어, 실리콘을 포함하거나 실리콘으로 구성되는 웨이퍼 재료) 내로 에칭함으로써, 매립된 주입 층(예를 들어, 매립된 층 또는 매립된 pn-접합)을 브릿징하고; 웨이퍼 전방 측의 면 위에 금속을 증착하여, 트렌치를 금속(예를 들어, 텅스텐)으로 채우고 매립된 pn-쇼트를 제공하고; 웨이퍼 전방 측의 전체 면으로부터 증착된 금속을 제거하고; 금속(예를 들어, 트렌치에 남아 있는)을 절연 층으로 덮고; 웨이퍼 전방 측을 평탄화하고; 그리고 매립된 pn-쇼트가 전기적으로 활성화될 수 있도록, 반도체 디바이스를 동작시키는 전기 접속들을 제공하는 것을 포함할 수 있다.
다음에, 도 7a 내지 도 7h는 다양한 실시예들에 따라 프로세싱 동안 또는 제작 동안 반도체 디바이스(700)를 각각 개략 단면도로 도시한다.
프로세싱 단계(예를 들어, 초기)에서, 다양한 실시예들에 따라 도 7a에 도시되는 바와 같이, 캐리어(701)(예를 들어, 반도체 웨이퍼(701), 칩(701), 다이(701) 또는 반도체 워크피스(701))는 캐리어(701)의 반도체 재료에 배열되는 적어도 매립된 영역(701b)을 포함할 수 있다. 캐리어(701)는 p-형 또는 n-형 도핑된 반도전 재료를 포함하는 기판 영역(701a)을 포함할 수 있다. 캐리어(701)는 p-형 또는 n-형 도핑된 반도전 재료를 포함하는 에피택셜로 성장되는 영역(701c)을 더 포함할 수 있다. 에피택셜로 성장되는 영역(701c)은 기판 영역(701a)과 동일한 반도전 재료 그리고 기판 영역(701a)과 동일한 도핑 유형, 예를 들어, p-형 도핑된 실리콘 또는 n-형 도핑된 실리콘을 포함할 수 있다. 매립된 영역(701b)은 기판 영역(701a) 및 에피택셜로 성장되는 영역(701c) 사이에 배열될 수 있다. 대안으로, 매립된 영역(701b)은 영역들(701a, 701c)을 포함하는 모놀리식 웨이퍼(momolithic wafer)에 형성될 수 있다.
선택적으로, 아이솔레이션 트렌치(705)는 캐리어(701) 내에 예를 들어, 에피택셜로 성장되는 영역(701c)을 통하여 매립된 영역(701b) 내로 수직으로 연장되어 형성될 수 있다. 매립된 영역(701b)은 p-형 또는 n-형 반도전 재료를 포함할 수 있다. 다양한 실시예들에 따르면, 매립된 영역(701b)은 기판 영역(701a) 및/또는 에피택셜로 성장되는 영역(701c)과 동일한 반도전 재료 그리고 기판 영역(701a) 및/또는 에피택셜로 성장되는 영역(701c)과 동일한 도핑 유형 또는 반대의 도핑 영역, 예를 들어, p-형 도핑된 실리콘 또는 n-형 도핑된 실리콘을 포함할 수 있다. 매립된 영역(701b)은 더 낮게 도핑된 영역일 수 있거나, 또는 다른 말로, 높은 전기 레지스턴스를 가질 수 있다.
다양한 실시예들에 따르면, 전기 아이솔레이션(703o, 703p)은 캐리어(701)의 면(701s) 위에 형성될 수 있고, 면(701s)은 예를 들어, 캐리어(701)의 주 프로세싱 면일 수 있다. 다양한 실시예들에 따르면, 산화 층(703o)은 캐리어(701)의 면(701s) 위에 증착되어, 예를 들어, 필드 효과(field effect) 구조에, 예를 들어, 트랜지스터 또는 사이리스터에 필드 산화막(field oxide; FOX)을 제공할 수 있다. 더욱이, 산화 층(703o)은 패시베이션 층(703p), 예를 들어, 보로포스포실리케이트 유리(borophosphosilicate glass; BPSG)를 포함하는, 예를 들어 전기 절연 층에 의해 덮일 수 있다. 매립된 영역은 예를 들어, 이온 주립에 의해 형성될 수 있다.
추가 프로세싱 단계에서, 다양한 실시예들에 따른 도 7b에 도시되는 바와 같이, 캐리어(701)의 면(701s)에서의 전기 아이솔레이션(703o, 703p)은 패터닝될 수 있거나; 또는 다른 말로, 전기 아이솔레이션(703o, 703p)은 개방될 수 있다. 그러므로, 패터닝된 마스크 층(706), 예를 들어, 패터닝된 레지스트 층(resist layer)(706)은 전기 아이솔레이션(703o, 703p) 위에 형성될 수 있다. 전기 아이솔레이션(703o, 703p)은 패터닝된 마스크 층(706) 및 예를 들어, 에칭 프로세스, 예를 들어, 건식 에칭을 사용하여 부분적으로 제거될 수 있다. 이에, 캐리어(701)의 면(701s)은 부분적으로 노출될 수 있다.
추가 프로세싱 단계에서, 다양한 실시예들에 따른 도 7c에 도시되는 바와 같이, 트렌치(707)는 캐리어(701) 내에 형성될 수 있고, 트렌치(707)는 예를 들어, 수직으로, 에피택셜로 성장되는 영역(701c)을 통하여 그리고 매립된 영역(710b)을 통하여 기판 영역(701a) 내로 연장된다. 다른 말로, 트렌치(707)는 매립된 영역(701b)을 브릿징할 수 있다. 트렌치(707)는 에칭, 예를 들어, 건식 에칭 또는 딥 리액티브 이온 에칭(deep reactive ion etching)에 의해 형성될 수 있다. 다양한 실시예들에 따르면, 트렌치(707)는 예를 들어, 캐리어(701) 내로 10㎛를 넘어서 연장되는(예를 들어, 캐리어(701)의 면(701s)으로부터 측정되는) 깊은 트렌치일 수 있다. 트렌치는 캐리어(701)의 반도체 재료 내로 형성될 수 있다.
추가 프로세싱 단계에서, 다양한 실시예들에 따른 도 7d에 도시되는 바와 같이, 금속은 캐리어(701) 위에 증착될 수 있고, 금속(709)은 전기 아이솔레이션(703o, 703p)을 덮고 트렌치(707)를 예를 들어, 완전히 채운다. 선택사양으로, 라이너는 금속(709)이 증착되기 전에 캐리어(701) 위에 증착될 수 있고; 라이너는 노출된 면들을 등각으로 덮는다.
다양한 실시예들에 따라 도 7d에 예시적으로 도시되는 바와 같이, 트렌치(707) 내의 금속(709)은 예를 들어, 매립된 영역(701b)(예를 들어, 낮게 도핑되는 매립된 영역(701b))을 브릿징하거나 바이패스하거나 또는 캐리어(701) 내에 매립된 영역(701b)에 의해 생성되는 하나 이상의 pn-접합들(캐리어(701) 내의 영역들(701a, 701b 및 701c)의 각각의 도핑에 좌우되는)을 브릿징하거나 바이패스하는 매립된 전기 쇼트를 제공할 수 있다.
추가 프로세싱 단계에서, 다양한 실시예들에 따라 도 7e에 도시되는 바와 같이, 전기 아이솔레이션(703o, 703p)을 덮는 금속(709)의 일부분이 제거될 수 있다. 금속(709)은 캐리어(701)의 전체 전방 층으로부터 제거될 수 있으나; 또는 다른 말로, 금속은 단지 트렌치(707)에만 남아 있을 수 있다.
추가 프로세싱 단계에서, 다양한 실시예들에 따라 도 7f에 도시되는 바와 같이, 추가 전기 절연 층(711)은 예를 들어, 보로포스포실리케이트 유리(BPSG)를 포함하거나 이 유리로 구성되어 캐리어(701) 위에 증착될 수 있다. 추가 전기 절연 층(711)은 트렌치(707) 내의 금속(709) 및 전기 아이솔레이션(703o, 703p)을 덮을 수 있다.
추가 프로세싱 단계에서, 다양한 실시예들에 따라 도 7g에 도시되는 바와 같이, 캐리어(701)는 평탄화될 수 있거나, 또는 다른 말로, 캐리어 전방 측은 예를 들어, 화학적 기계 연마(chemical mechanical polishing; CMP)에 의해 평탄화될 수 있다.
추가 프로세싱 단계에서, 다양한 실시예들에 따라 도 7h에 도시되는 바와 같이, 전기 접속들(703v) 및 컨택 패드(703)(예를 들어, I/O 단자(703))는 반도체 디바이스(700)를 동작시키기 위해, 예를 들어, 전류를 캐리어(701)의 영역들(701a, 701b 및 701c) 내로 유도하기 위해 제공될 수 있다. 반도체 디바이스(700)는 전방 측(700f)으로부터 반도체 디바이스(700)의(또는 캐리어(701)의) 후방 측(700b)으로의 전류 흐름을 가지는 수직 반도체 디바이스(700)로서 구성될 수 있다.
아이솔레이션 트렌치(705)는 제 1 pn-접합(770)이 바이패스되지 않도록, 예를 들어, 제 1 pn-접합(770)(예를 들어, 반대로 도핑되는 영역들(701b, 701c)에 의해 제공되는)을 전기 바이패스로부터(예를 들어, 트렌치(707) 내의 금속으로부터) 분리할 수 있다. 그러나, 전기 바이패스(예를 들어, 트렌지(707) 내의 금속(709))는 제 2 pn-접합(780)(예를 들어, 반대로 도핑되는 영역들(701a, 701b)에 의해 제공되는)을 전기적으로 바이패스하거나 전기적으로 쇼트할 수 있다.
도 8은 다양한 실시예들에 따라 수직 반도체 디바이스(800)를 개략 단면도로 도시한다. 도 8은 또한 반도체 디바이스(800)에서의 복수의 도핑된 반도전 영역들 및/또는 도핑된 반도전층들에 의해 제공되는 구성요소들의 등가 회로를 도시한다. 다양한 실시예들에 따르면, 수직 반도체 디바이스(800)는 예를 들어 제 1 다이오드(810) 및 제 1 다이오드(810)에 병렬로 결합되는 2개의 다이오드들(820)을 포함할 수 있고, 이 2개의 다이오드들(820)은 제 2 다이오드 및 제너 다이오드를 포함할 수 있고, 제 2 다이오드 및 제너 다이오드는 서로 직렬로, 예를 들어, 반 직렬(anti-serial)로 결합될 수 있다. 수직 반도체 디바이스(800)는 캐리어(예를 들어, 웨이퍼(801))를 포함하고, 캐리어(801)는 기판 영역(801a)(예를 들어, 제 1 층(801a)), 기판 영역(801a) 위에 형성되는 제1 에피택셜 층(801b)(예를 들어, 제 2 층(801b)) 및 제 1 에피택셜 층(801b) 위에 형성되는 제 2 에피택셜 층(801c)(예를 들어, 제 3 층(801c))을 포함할 수 있다. 기판 영역(801a)은 고도로 n-형 도핑될 수 있고(n+), 제 1 에피택셜 층(801b)은 낮게 n-형 도핑될 수 있고(n-), 제 2 에피택셜 층(801c)는 낮게 p-형 도핑될 수 있다(p-). 다이오드들을 형성하기 위하여, 캐리어(801) 내에는 더 고도로 n-형 도핑된(n+) 영역들 더 고도로 p-형 도핑된(p+) 영역들이 제공될 수 있다.
수직 반도체 디바이스(800)는 수직 반도체 디바이스(800)의 전방 측(800f)에는 제 1 전기 컨택(803)(예를 들어, I/O 단자, 전방 측 컨택 패드 또는 전방 측 금속배선)을, 그리고 예를 들어, 수직 반도체 디바이스(800)를 접지(GND) 전위에 결합하기 위하여 수직 반도체 디바이스(800)의 후방 측(800b)에는 제 2 전기 컨택(802)(예를 들어, 후방 측 컨택 패드 또는 후방 측 금속배선)을 포함할 수 있다.
제 1 및 제 2 다이오드(810, 820)는 각각 하나 이상의 전극들(803v)에 의해(예를 들어, 비아들에 의해 또는 컨택 금속배선에 의해) 제 1 전기 컨택(803)에 결합될 수 있고, 여기서 하나 이상의 전극들(803v)은 제 1 전기 컨택(803) 및 제 2 에피택셜 층(801c) 사이에 배치되는 전기 절연 층(803o, 803p)을 통하여(예를 들어, 산화 층(803o) 및 산화 층(803o) 위에 제공되는 패시베이션 층(803p)을 통하여) 예를 들어, 수직으로 연장될 수 있다.
수직 반도체 디바이스(800)는 아이솔레이션 트렌치들(805) 및 전기 쇼트들(809)(예를 들어, 금속(809)로 채워지는 트렌치들)을 포함할 수 있고, 아이솔레이션 트렌치들(805) 및 전기 쇼트들(809)은 제 1 다이오드(810)가 낮은 레지스턴스를 가지는 제 2 컨택(802)에 결합되도록, 낮은 n-형 도핑된 반도전 재료들(n-)을 포함하는 제 1 에피택셜 층이 제 1 다이오드(810)에 대하여 바이패스될 수 있게 제공된다. 실례로, 낮게 도핑된 반도전 영역은 전기 쇼트들(809)에 의해 바이패스될 수 있다. 아이솔레이션 트렌치들(805)은 예를 들어, 제 1 다이오드(810)에 병렬로 결합되는 2개의 다이오드들(820)이 적절히 기능하는 것을 가능하게 할 수 있다. 다양한 실시예들에 따르면, 적어도 하나의 아이솔레이션 트렌치(805)는 제 1 및 제 2 에피택셜 층들(801b, 801c)을 통하여 기판 영역(801a) 내로 연장될 수 있다.
다음에, 도 9a 내지 도 9e는 다양한 실시예들에 따라 반도체 디바이스(900)를 프로세싱 동안 또는 제작 동안 각각 개략 단면도로 도시한다. 프로세싱 단계(예를 들어, 초기)에서, 다양한 실시예들에 따라 도 9a에 도시되는 바와 같이, 캐리어(901)(예를 들어, 반도체 웨이퍼, 칩 또는 다이)는 적어도 캐리어(901)의 반도체 재료 내에 배열되는 매립 영역(901b)을 포함할 수 있다. 캐리어(901)는 p-형 또는 n-형 도핑된 반도전 재료를 포함하는 기판 영역(901a)을 포함할 수 있다. 캐리어(901)는 p-형 또는 n-형 도핑된 반도전 재료를 포함하는 에피택셜로 성장되는 영역(901c)을 더 포함할 수 있다. 에피택셜로 성장되는 영역(901c)은 기판 영역(901a)과 동일한 반도전 재료들 및 동일한 도핑 유형, 예를 들어, n-형 도핑된 실리콘 또는 n-형 도핑된 실리콘을 포함할 수 있다. 매립된 영역(901b)은 기판 영역(901a) 및 에피택셜로 성장되는 영역(901c) 사이에 배열될 수 있다. 대안으로, 매립된 영역(901b)은 영역들(901a, 901c)을 포함하는 모놀리식 캐리어(901)에 형성될 수 있다. 대안으로, 캐리어(901)는 매립된 영역(901b)을 적어도 부분적으로 덮는 임의의 유형의 반도체 재료를 포함하는 영역(901c) 또는 폴리실리콘 영역(901c)을 포함할 수 있다.
다양한 실시예들에 따르면, 캐리어(901)는 수직 반도체 디바이스(900)를 형성하기 위한 층 구조를 제공할 수 있고, 캐리어(901)는 제1 층(901a) 또는 제 1 영역(901a), 제 1 층(901a) 또는 제 1 영역(901a) 위에 형성되는 제 2 층(901b) 또는 제 2 영역(901b), 제 2 층(901b) 또는 제 2 영역(901b) 위에 형성되는 제 3 층(90c) 또는 제 3 영역(901c)을 포함할 수 있다. 제 1 층(901a) 또는 제 1 영역(901a)은 고도로 n-형 도핑될 수 있고(n+), 제 2 층(901b) 또는 제 2 영역(901b)은 고도로 p-형 도핑될 수 있고(p+), 제 3 층(901c) 또는 제 3 영역(901c)은 낮게 n-형 도핑될 수 있다(n-). 대안으로, 제 1 층(901a) 또는 제 1 영역(901a)은 고도로 p-형 도핑될 수 있고(p+), 제 2 층(901b) 또는 제 2 영역(901b)은 고도로 n-형 도핑될 수 있고(n+), 제 3 층(901c) 또는 제 3 영역(901c)은 낮게 p-형 도핑될 수 있다(p-). 더욱이, 캐리어(901) 내에 제공될 특정한 구성요소들(예를 들어, 하나 이상의 다이오드들, 하나 이상의 트랜지스터들 또는 하나 이상의 사이리스터들)에 바람직한 바에 따라 각각의 도핑 유형들 및 도핑 농도들의 다른 결합들이 제공될 수 있다. 예를 들어, 도 10a 내지 도 10f가 참조된다.
다양한 실시예들에 따르면, 전기 아이솔레이션(903o, 903p)은 캐리어(901)의 면(901s) 위에 형성될 수 있고, 면(901s)은 예를 들어 캐리어(901)의 주 프로세싱 면일 수 있다. 다양한 실시예들에 따르면, 산화 층(903o)은 캐리어(901)의 면(901s) 위에 증착되어, 예를 들어, 필드 효과 구조에, 예를 들어, 트랜지스터 또는 사이리스터에 필드 산화막(FOX)을 제공할 수 있다. 더욱이, 산화 층(903o)은 이미 설명된 바와 같이, 패시베이션 층(903p)에 의해, 예를 들어, 보로포스포실리케이트 유리(BPSG)를 포함하는, 예를 들어 전기 절연 층에 의해 덮일 수 있다.
추가 프로세싱 단계에서, 다양한 실시예들에 따라 도 9b에 도시되는 바와 같이, 적어도 하나의 트렌치(907)(예를 들어, 복수의 트렌치들(907))는 캐리어(901) 내에 형성될 수 있고, 적어도 하나의 트렌치(907)는 제 3 층(901c) 또는 제 3 영역(901c)을 통하여 제 2 층(901b) 또는 제 2 영역(901b) 내로 예를 들어 수직으로 연장될 수 있다. 다른 말로, 적어도 하나의 트렌치(907)는 매립된 층(901b) 내에 도달하도록 제 1 깊이로 형성될 수 있다. 적어도 하나의 트렌치(907)는 제 1 에칭, 예를 들어 건식 에칭 또는 딥 리액티브 이온 에칭에 의해 형성될 수 있다. 다양한 실시예들에 따르면, 적어도 하나의 트렌치(907)는 예를 들어, 캐리어(901) 내로 10㎛를 넘어서 연장되는(예를 들어, 캐리어(901)의 면(901s)으로부터 측정되는) 깊은 트렌치일 수 있다. 적어도 하나의 트렌치(901)는 캐리어(901)의 반도체 재료 내로 형성될 수 있다. 다양한 실시예들에 따르면, 적어도 하나의 트렌치(907)는 캐리어(901)의 영역을 횡으로 둘러쌀 수 있다.
다양한 실시예들에 따르면, 전기 절연 재료(940)(예를 들어, 산화 실리콘, 보로포스포실리케이트 유리)는 캐리어(901) 위에 증착될 수 있고, 전기 절연 재료(940)는 적어도 하나의 트렌치(907)의 측벽 또는 측벽들을 덮을 수 있다. 전기 절연 재료(940)는 예를 들어, ALD 또는 LPCVD를 사용하여, 또는 캐리어가 실리콘을 포함할 수 있는 경우에, 캐리어(901)의 실리콘으로부터 산화 실리콘을 성장시키는 오븐 프로세스(oven process)를 사용하여 등각으로 증착될 수 있다. 후속해서, 적어도 하나의 트렌치(907)는 예를 들어, 적어도 제 2 에칭에 의해, 예를 들어 건식 에칭 또는 딥 리액티브 이온 에칭에 의해 기판(901) 내로 더 깊이 들어갈 수 있다. 이에 의해, 적어도 하나의 트렌치의 바닥에서의 전기 절연 재료(940)는 트렌치가 캐리어(901) 내로 더 깊이 에칭되기 전에 제거될 수 있다. 제 2 에칭 이후에, 적어도 하나의 트렌치(907)는 제 3 층(901c) 또는 제 3 영역(910c)을 통하여, 제 2 층(901b) 또는 제 2 영역(901b)을 통하여, 제 1 층(901a) 또는 제 1 영역(901a) 내로 수직으로 연장될 수 있다. 다른 말로, 적어도 하나의 트렌치(907)는 제 1 층(901a) 또는 제 1 영역(901a) 아래쪽으로 또는 안쪽으로 연장되도록 매립된 층(901b)을 통하는 제 2 깊이로 형성될 수 있다. 실례로, 적어도 하나의 트렌치(907)는 도 9c에서 예시로 도시되는 바와 같이, 매립된 층(901b)을 브릿징할 수 있다.
대안으로, 다양한 실시예들에 따르면, 도펀트 소스 재료(940)(예를 들어, 고도로 도핑된 재료)는 캐리어(901) 위에 증착될 수 있고, 도펀트 소스 재료(940)는 적어도 하나의 트렌치(907)의 측벽 또는 측벽들을 덮을 수 있다. 도펀트 소스 재료(940)는 예를 들어, ALD, LPCVD 또는 임의의 다른 증착 프로세스를 사용하여 등각으로 증착될 수 있다. 더욱이, 도펀트를 도펀트 소스 재료(910c)로부터 제 3 층(901c) 또는 제 3 영역(901c) 내로 확산시키기 위해 어닐링(annealing) 또는 열처리가 수행될 수 있다. 제 3 층(901c) 또는 제 3 영역(901c)이 n-형 도핑된 경우에, 도펀트 소스 재료(940)는 p-형 도펀트 재료일 수 있고 제 3 층(901c) 또는 제 3 영역(901c)이 p-형 도핑되는 경우에 도펀트 소스 재료(940)는 n-형 도펀트 재료를 포함할 수 있다. 이에, 전기 절연 pn-접합(예를 들어, 차단 방향으로의)은 적어도 하나의 트렌치(907) 옆에 제공될 수 있다. 후속해서, 적어도 하나의 트렌치(907)는 예를 들어, 적어도 제 2 에칭에 의해, 예를 들어, 건색 에칭 또는 딥 리액티브 이온 에칭에 의해, 기판(901)으로 더 깊이 들어갈 수 있다. 더욱이, 남은 도펀트 소스 재료(940)는 도펀트가 제 3 층(901c) 또는 제 3 영역(901c) 내로 확산된 후에 그리고 적어도 하나의 트렌치(907)가 캐리어(901) 내로 더 깊게 에칭되기 전에 제거될 수 있다. 제 2 에칭 이후에, 적어도 하나의 트렌치(907)는 제 3 층(901c) 또는 제 3 영역(901c)을 통하여, 제 2 층(901b) 또는 제 2 영역(901b)을 통하여 제 1 층(901a) 또는 제 1 영역(901a) 내로 수직으로 연장될 수 있다. 다른 말로, 적어도 하나의 트렌치(907)는 제 1 층(901a) 또는 제 1 영역(901a) 아래쪽으로 또는 내로 연장되도록 매립된 층(901b)을 통하는 제 2 깊이로 형성될 수 있다. 실례로, 적어도 하나의 트렌치(907)는 도 9c에 예시로 도시되는 바와 같이, 매립된 층(901b)을 브릿징할 수 있다.
더욱이, 적어도 하나의 트렌치(907)는 이미 설명되고 도 9d에서 예시로 도시되는 바와 같이, 금속(909) 또는 금속 재료(909)로 적어도 부분적으로 채워질 수 있다. 도 9d에서 추가 예시로 도시되는 바와 같이, 다양한 실시예들에 따르면, 트렌치(907) 내의 금속(909)은 예를 들어 제 2 층 또는 제 2 영역(901b)(예를 들어, 낮게 도핑된 매립된 영역(901b))을 브릿징 또는 바이패스하거나 캐리어(901) 내에서 생성되는 하나 이상의 pn-접합들을 브릿징하거나 바이패스하는 매립된 전자 쇼트를 제공할 수 있다(반도전층들(901a, 901b 및 901c) 또는 반도전 영역들(901a, 901b 및 901c)의 각각의 도핑에 따라).
도 9d에서 추가 예시로 도시되는 바와 같이, 다양한 실시예들에 따르면, 예를 들어, 보로포스포실리케이트 유리(BPSG) 또는 반도체 기술에서 프로세싱되는 임의의 전기 절연 재료를 포함하거나 이들로 구성되는 추가 전기 절연 층(911)이 캐리어(901) 위에 증착될 수 있다. 추가 전기 절연 층(911)은 트렌치(907) 내의 금속(909) 및 전기 아이솔레이션(903o, 903p)을 덮을 수 있다. 더욱이, 캐리어(901)는 평탄화될 수 있거나, 또는 다른 말로, 캐리어 전방 측은 예를 들어, 화학적 기계적 연마(CMP)에 의해 평탄화될 수 있다.
추가 프로세싱 단계에서, 다양한 실시예들에 따라, 도 9e에 도시되는 바와 같이, 전기 접속들(903v)(예를 들어, 전극들) 및 적어도 하나의 컨택 패드(903)(예를 들어, I/O 단자(903))는 반도체 디바이스(900)를 동작시키기 위해, 예를 들어, 전류를 캐리어(901)의 층들(901a, 901b 및 901c) 또는 영역들(901a, 901b 및 901c) 내로 유도하기 위해 제공될 수 있다. 반도체 디바이스(900)는 전방 층(900f)으로부터 반도체 디바이스(900)의(또는 캐리어(901))의) 후방 측(900b)으로의 전류 흐름을 가지는 수직 반도체 디바이스(900)로서 구성될 수 있다.
다양한 실시예들에 따르면, 추가 도핑된 반도전 영역들(950, 960)은 제 3 층(901c)(또는 제 3 영역(901c))에 전기 컨택 중 적어도 하나를 제공하기 위해, 예를 들어, 제 3 층(901) 또는 제 3 영역(901c)의 도핑 유형 및 추가 도핑된 반도전 영역들(950, 960)의 도핑 유형에 따라 저항 컨택을 형성하거나 또는 제 3 층(901c)(또는 제 3 영역(901c))과 pn-접합을 형성하기 위해 제공될 수 있다.
도 9e에 예시로 도시되는 바와 같이, 반도체 디바이스(900)는 수직 반도체 디바이스(900)로서 구성될 수 있고, 수직 반도체 디바이스(900)는 반도체 디바이스(900)의 전방 측(900f)에는 제 1 전기 컨택을(903)(예를 들어, I/O 단자, 전방 측 컨택 패드 또는 전방 층 금속배선) 그리고 예를 들어, 수직 반도체 디바이스(900)를 접지(GND)와 결합하기 위해 수직 반도체 디바이스(900)의 후방 측(900b)에는 추가 전기 컨택을(예를 들어 후방 측 컨택 패드 또는 후방 측 금속배선) 포함할 수 있다.
다양한 실시예들에 따르면, 반도체 디바이스가 제공될 수 있고, 반도체 디바이스는 본원에서 기술되는 바와 같이, 웨이퍼, 칩 또는 캐리어 내에 매립되는 전기 쇼트를 포함할 수 있다. 그러므로, 반도체 디바이스는 반도체 디바이스가 고속 반도체 디바이스일 수 있거나 또는 고속 반도체 디바이스, 예를 들어, 스위치, 송신기, 수신기, 송수신기로서 사용될 수 있도록 저 커패시턴스를 가질 수 있다. 더욱이, 반도체 디바이스는 동일한 기판에 예를 들어, 수직 기술로, 최적의 바이패스 다이오드 및 최적의 사이리스터 모두를 제공할 수 있다. 더욱이, 다양한 실시예들에 따르면, pn-접합 또는 공핍 영역은 금속에 의해 바이패스될 수 있고, 금속은 pn-접합의 p-형 영역 및 n-형 영역과 저항 컨택들을 형성한다. pn-접합은 수직 기술로 제공될 수 있다. 쇼트키 컨택이 형성되는 것은, 금속 및 반도전 재료 사이의 인터페이스에서 추가의 고도로 도핑되는 반도전 영역들을 사용함으로써 예방될 수 있다.
다양한 실시예들에서, 매립된 전기 쇼트 또는 매립된 전기 바이패스는 본원에서 기술되는 바와 같이, 웨이퍼 본딩 기술(wafer bonding technology)을 통해 제공될 수 있다.
다음에, 도 10a 내지 도 10f는 반도체 디바이스(1000)를 다양한 실시예들에 따라 각각 개략 단면도로 도시하고, 여기서 반도체 디바이스(1000)는 복수의 반도전층들(예를 들어, 2개의 반도전층들(1001a, 1001b), 3개의 반도전층들(1001a, 1001b, 1001c 또는 셋을 넘어서는 반도전층들)을 그리고 복수의 반도전층들 중 적어도 하나의 층을 바이패스하거나 복수의 반도전층들에 의해 생성되는 적어도 하나의 pn-접합을 바이패스하는 적어도 하나의 전기 쇼트를 포함할 수 있다. 다양한 실시예들에 따르면, 적어도 하나의 pn-접합을 바이패스하기 위해, 전기 바이패스(1009)는 금속에 의해 제공될 수 있다. 높은 전기 레지스턴스를 가지는 층(예를 들어, 낮게 도핑된 반도체층)을 바이패스하기 위하여, 전기 바이패스(1009)는 금속(예를 들어, 텅스텐, 알루미늄, 구리 등)에 의해 또는 고도로 도핑되는 반도체 재료(예를 들어, 고도로 도핑되는 폴리실리콘에 의해) 제공될 수 있다.
도핑 유형들 및 도핑 농도들 또한 도면들에서 도시되고, n+는 n으로 표기된 반도전층보다 더 높은 n-형 도핑 농도를 가지는 반도전층을 표기하고, n은 n-로 표시된 반도전층보다 더 높은 n-형 도핑 농도를 가지는 반도전층을 표기하고, 그리고 n-는 n--로 표기되는 반도전층보다 더 높은 n-형 도핑 농도를 가지는 반도전층을 표기한다.
도 11은 캐리어(1100)에 통합되는 수직 사이리스터(1100t) 및 수직 다이오드(1100d)를 개략적으로 도시한다. 수직 사이리스터(1100t)는 수직 사이리스터(1100t)의 각각의 pn-np-pn-접합들을 제공하는 4개의 반도전 영역들(1101a, 1101b, 1101c 및 1101d)을 포함할 수 있다. 수직 사이리스터(1100t)의 세 영역들(1101a, 1101b 및 1101c)은 캐리어(1100)의 세 층들(1100a, 1100b 및 1100c)에 의해 제공될 수 있거나 이 세 층들의 일부일 수 있다.
다양한 실시예들에 따르면, 수직 다이오드(1100d)는 캐리어(1100)의 세 층들(1100a, 1100b 및 1100c)에 의해 캐리어(1100) 내로 통합될 수 있다. 캐리어(1100)의 세 층들(1100a, 1100b 및 1100c)은 제 1 pn-접합 및 제 2 pn-접합을 제공하는 3개의 반도전 영역들(1102a, 1102b 및 1103c)을 제공할 수 있거나 포함할 수 있다. 본원에서 도시되는 바와 같이, 전기 쇼트들(1109)(예를 들어, 금속 바이패스)를 제공함으로써, 단 하나의 pn-접합(반도전 영역들(1102b 및 1103c)에 의해 제공되는)만이 있는 수직 다이오드(1100d)가 캐리어(1100) 내에 제공된다.
다양한 실시예들에 따르면, 수직 다이오드(1100d)는 애노드 영역(1102b) 및 캐소드 영역(1102c)을 포함할 수 있다. 더욱이, 수직 사이리스터(1100t)는 애노드 영역(1101d) 및 캐소드 영역(1101a) 그리고 애노드 영역(1101d) 및 캐소드 영역(1101a) 사이의 2개의 베이스 영역들(1101b 및 1101c)을 포함할 수 있다.
다양한 실시예들에서, 수직 사이리스터(1100t)의 애노드 영역(1101d) 및 수직 다이오드(1100d)의 캐소드 영역(1102c)은 제 1 단자(예를 들어, 캐리어(1100)의 전방 측에 있는)에 전기적으로 결합될 수 있다. 더욱이, 수직 사이리스터(1100t)의 캐소드 영역(1101a) 및 수직 다이오드(1100d)의 애노드 영역(1102b)은 제 2 단자(예를 들어, 캐리어(1100)의 후방 측에 있는)에 전기적으로 결합될 수 있다. 수직 다이오드(1100d)의 애노드 영역(1102b)은 전기 쇼트(1109) 및 n-형 영역(1102a)을 통해 제 2 단자에 결합될 수 있다.
다양한 실시예들에 따르면, 추가 제너 다이오드는 본원에서 이미 설명된 바와 같이, 예를 들어, 수직 사이리스터(1100t)의 2개의 베이스 영역들(1101b 및 1101c) 사이의 추가의 고도로 n-형 도핑되는 영역을 형성함으로써 수직 사이리스터(1100t)에 통합될 수 있다.
유사하게, 수직 다이오드(1100d) 및 수직 사이리스터(1100t)는 반대 도핑 방식으로 구성될 수 있다.
다양한 실시예들에 따른 수직 집적 반도체 디바이스는: 제 1 반도전층; 제 1 반도전층 위에 배치되는 제 2 반도전층; 제 2 반도전층 위에 배치되는 제 3 반도전층; 및 제 1 반도전층 및 제 2 반도전층 사이에 결합되는 전기 쇼트를 포함할 수 있다.
하나 이상의 실시예들에서, 제 1 반도전층 및 제 2 반도전층은 동일한 도전 유형으로 이루어질 수 있다.
하나 이상의 실시예들에서, 제 1 반도전층 및 제 2 반도전층은 반대의 도전 유형으로 이루어질 수 있다.
하나 이상의 실시예들에서, 제 2 반도전층은 제 1 반도전층 상에 직접적으로 배치될 수 있다.
하나 이상의 실시예들에서, 전기 쇼트는 예를 들어, 약 20℃의 온도에서 측정되는 약 1mΩ·cm(밀리옴 센티미터) 이하인 특정한 전기 비저항(resistivity)을 가지는 전기 전도성 재료를 포함할 수 있다.
하나 이상의 실시예들에서, 전기 전도성 재료는 금속 또는 금속 합금 중 적어도 하나를 포함하거나 이들 중 적어도 하나일 수 있다.
하나 이상의 실시예들에서, 금속 또는 금속 합금은 재료들의 그룹으로부터 선택될 수 있고, 그룹은 텅스텐, 구리, 알루미늄, 상술한 재료들 중 적어도 하나를 포함하는 합금으로 이루어진다. 하나 이상의 실시예들에서, 금속 또는 금속 합금은 재료들의 그룹으로부터 선택될 수 있고, 그룹은 약 5.6·10-3mΩ·cm의 특정한 전기 비저항(예를 들어, 약 20℃의 온도에서 측정되는)을 가지는 텅스텐, 약 1.7·10-3mΩ·cm의 특정한 전기 비저항(예를 들어, 약 20℃의 온도에서 측정되는)을 가지는 구리, 약 2.8·10-3mΩ·cm의 특정한 전기 비저항(예를 들어, 약 20℃의 온도에서 측정되는)을 가지는 알루미늄, 약 1.6·10-3mΩ·cm부터 약 1·10-2mΩ·cm까지의 특정한 전기 비저항을 가지는 상술한 재료들 중 적어도 하나를 포함하는 합금으로 구성된다.
하나 이상의 실시예들에서, 전기 전도성 재료는 도핑된 폴리실리콘을 포함할 수 있거나 약 1020cm-3(cm3당 원자들) 이상인 도펀트 농도를 가지는 도핑된 폴리실리콘일 수 있다.
하나 이상의 실시예들에서, 전기 쇼트는 전기 도전성 재료로 적어도 부분적으로 채워지는 트렌치일 수 있다.
하나 이상의 실시예들에서, 전기 쇼트는 금속 플러그를 포함할 수 있거나 금속 플러그일 수 있다.
하나 이상의 실시예들에서, 트렌치는 제 1 및 제 2 반도전층들 중 적어도 하나의 측벽에 인접할 수 있다.
하나 이상의 실시예들에서, 트렌치는 제 1 반도전층의 측벽에 인접하고 제 2 반도전층의 측벽에 인접할 수 있다.
하나 이상의 실시예들에서, 트렌치는 제 3 반도전층의 측벽에 인접할 수 있다.
하나 이상의 실시예들에서, 트렌치의 적어도 하나의 측벽의 상위 부분은 절연 재료로 덮일 수 있다.
하나 이상의 실시예들에서, 트렌치의 적어도 하나의 측벽의 적어도 일부분은 라이너로 덮일 수 있다.
하나 이상의 실시예들에서, 라이너는 금속, 예를 들어, 티타늄 및/또는 질화 티나늄을 포함하거나 또는 이들로 제작될 수 있다.
하나 이상의 실시예들에서, 제 1 반도전층은 예를 들어, 약 3·1018cm-3부터 약 1·1020cm-3까지의 범위 내에서, 약 3·1018cm-3(cm3당 원자들) 또는 3·1019cm-3(cm3당 원자들) 이상인 도펀트 농도로 도핑될 수 있다.
하나 이상의 실시예들에서, 제 2 반도전층은 예를 들어, 약 5·1012cm-3부터 약 1·1019cm-3까지의 범위 내에서, 약 5·1012cm-3(cm3당 원자들) 또는 1·1018cm-3(cm3당 원자들) 이상인 도펀트 농도로 도핑될 수 있다.
하나 이상의 실시예들에서, 제 3 반도전층은 예를 들어, 약 1·1015cm-3부터 약 5·1019cm-3까지의 범위 내에서, 약 1·1015cm-3(cm3당 원자들), 1·1016cm-3(cm3당 원자들), 1·1018cm-3(cm3당 원자들) 또는 3·1019cm-3(cm3당 원자들) 이상인 도펀트 농도로 도핑될 수 있다.
하나 이상의 실시예들에서, 디바이스는 제 1 반도전층 및 제 2 반도전층 사이에 배치되는 제 4 반도전층을 더 포함할 수 있다.
하나 이상의 실시예들에서, 제 1, 제 2 및 제 4 반도전층들은 동일한 도전 유형으로 이루어질 수 있고, 제 4 반도전층은 제 1 및 제 2 반도전층들 중 적어도 하나보다 더 낮은 도펀트 농도를 가질 수 있다.
하나 이상의 실시예들에서, 제 4 반도전층은 예를 들어, 약 1·1012cm-3부터 약 1·1019cm-3까지의 범위 내에서, 약 1·1012cm-3(cm3당 원자들) 또는 5·1013cm-3(cm3당 원자들) 이상인 도펀트 농도로 도핑될 수 있다.
하나 이상의 실시예들에서, 전기쇼트는 제 1 반도전층 및 제 2 반도전층 사이에 배치되는 금속 층을 포함할 수 있다.
하나 이상의 실시예들에서, 디바이스는 다이오드를 포함할 수 있고, 제 2 반도전층은 다이오드의 애노드 영역을 포함하고 제 3 반도전층은 다이오드의 캐소드 영역을 포함한다.
하나 이상의 실시예들에서, 제 1 및 제 3 반도전층들은 n-형 반도전층들일 수 있고 제 2 반도전층은 p-형 반도전층일 수 있다.
하나 이상의 실시예들에서, 디바이스는 사이리스터를 포함할 수 있고, 제 1 반도전층은 사이리스터의 캐소드 영역을 포함하고, 제 2 반도전층을 사이리스터의 제 1 베이스 영역을 포함하고, 그리고 제 3 반도전층은 사이리스터의 제 2 베이스 영역의 적어도 일부분을 포함한다.
하나 이상의 실시예들에서, 제 1 반도전층 및 제 3 반도전층은 n-형 반도전층들일 수 있고, 제 2 반도전층은 p-형 반도전층일 수 있다.
하나 이상의 실시예들에서, 디바이스는 제 3 반도전층 위에 배치되고 사이리스터의 애노드 영역을 포함하는 p-형 반도전층을 더 포함할 수 있다.
하나 이상의 실시예들에서, 사이리스터의 애노드 영역을 포함하는 p-형 반도전층은 약 3·1018cm-3부터 약 1·1021cm-3까지의 범위 내에서 약 1·1021cm-3보다 더 적거나 동일한 도펀트 농도를 가질 수 있다.
하나 이상의 실시예들에서, p-형 반도전층은 약 0.1 ㎛에서 약 2 ㎛까지의 범위 내의 두께를 가질 수 있다.
하나 이상의 실시예들에서, 디바이스는 제 2 반도전층 및 제 3 반도전층 사이에 배치되는 제 4 반도전층을 더 포함할 수 있고, 제 4 반도전층은 사이리스터의 제 2 베이스 영역의 적어도 일부분을 포함한다.
하나 이상의 실시예들에서, 제 1 반도전층은 약 5 ㎛에서 약 80 ㎛의 범위 내의 두께를 가질 수 있다.
하나 이상의 실시예들에서, 제 2 반도전층은 약 0.1 ㎛에서 약 10 ㎛의 범위 내의 두께를 가질 수 있다.
하나 이상의 실시예들에서, 제 3 반도전층은 약 0.1 ㎛에서 약 10 ㎛의 범위 내의 두께를 가질 수 있다.
하나 이상의 실시예들에서, 디바이스는 다이오드 및 다이오드와 병렬로 결합되는 사이리스터를 포함할 수 있고, 제 1 반도전층은 사이리스터의 캐소드 영역을 포함하고, 제 2 반도전층은 다이오드의 애노드 영역 및 사이리스터의 제 1 베이스 영역을 포함하고, 제 3 반도전층은 다이오드의 캐소드 영역 및 사이리스터의 제 2 베이스 영역의 적어도 일부를 포함한다.
하나 이상의 실시예들에서, 디바이스는 제 2 반도전층 및 제 3 반도전층 사이에 배치되는 제 4 반도전층을 더 포함할 수 있고, 제 4 반도전층은 사이리스터의 제 2 베이스 영역의 적어도 일부를 포함한다.
하나 이상의 실시예들에서, 제 1 반도전층 및 제 3 반도전층은 n-형 반도전층들일 수 있고, 제 2 반도전층은 p-형 반도전층일 수 있다.
하나 이상의 실시예들에서, 디바이스는 제 3 반도전층 위에 배치되고 사이리스터의 애노드 영역을 포함하는 p-형 반도전층을 더 포함할 수 있다.
다양한 실시예들을 포함하는 수직 집적 반도체 디바이스는: 제 1 반도전층; 제 1 반도전층 위에 배치되는 제 2 반도전층; 제 2 반도전층 위에 배치되는 제 3 반도전층; 및 제 1 반도전층을 제 2 반도전층에 결합시키는 전기 바이패스를 포함할 수 있다.
다양한 실시예들에 따른 수직 집적 반도체 디바이스는: 사이리스터; 사이리스터에 병렬로 결합되는 다이오드; 다이오드 및 사이리스터 중 적어도 하나의 pn-접합을 바이패스하는 전기 쇼트를 포함할 수 있다.
하나 이상의 실시예들에서, 디바이스는 기판을 더 포함할 수 있고, 전기 쇼트는 기판 내에 매립될 수 있다.
하나 이상의 실시예들에서, 전기 쇼트는 전기 전도성 재료로 채워지는 트렌치를 포함할 수 있다.
하나 이상의 실시예들에서, 전기 전도성 재료는 금속 또는 금속 합금 중 적어도 하나를 포함할 수 있거나 이들 중 적어도 하나일 수 있다.
하나 이상의 실시예들에서, 디바이스는 사이리스터의 캐소드 영역을 포함하는 제 1 반도전층, 제 1 반도전층 위에 배치되고 다이오드의 애노드 영역 및 사이리스터의 제 1 베이스 영역을 포함하는 제 2 반도전층, 및 다이오드의 캐소드 영역 및 사이리스터의 제 2 베이스 영역의 적어도 일부분을 포함하는 제 3 반도전층을 더 포함할 수 있고, 전기 쇼트는 제 1 반도전층 및 제 2 반도전층 사이의 pn-접합을 바이패스한다.
다양한 실시예들에 따른 수직 집적 반도체 디바이스는: 서로 겹겹이 배치되는 2개의 (예를 들어, 매립된) 저 저항 반도전층들로서, 2개의 저 저항 반도전층들은 공통 인터페이스를 가지지 않는, 2개의 저 저항 반도전층들; 2개의 저 저항 반도전층들 사이에 배치되는 (예를 들어, 매립된) 고 저항 반도전층들; 2개의 저 저항 반도전층들을 서로 결합시키고 고 저항 반도전층을 브릿징하는 전기 바이패스를 포함할 수 있다. 하나 이상의 실시예들에서, 2개의 저 저항 반도전층들은 1018cm-3 이상인 도펀트 농도로 도핑될 수 있고, 고 저항 반도전층은 1018cm-3보다 더 적은 도펀트 농도로 도핑될 수 있다. 하나 이상의 실시예들에서, 2개의 저 저항 반도전층들은 1019cm-3 이상인 도펀트 농도로 도핑될 수 있고, 고 저항 반도전층은 1019cm-3보다 더 적은 도펀트 농도로 도핑될 수 있다. 하나 이상의 실시예들에서, 2개의 저 저항 반도전층들은 1020cm-3 이상인 도펀트 농도로 도핑될 수 있고, 고 저항 반도전층은 1020cm-3보다 더 적은 도펀트 농도로 도핑될 수 있다. 하나 이상의 실시예들에서, 2개의 저 저항 반도전층들은 1mΩ·cm보다 더 작은 특정한 전기 비저항을 가질 수 있고, 고 저항 반도전층은 1mΩ·cm보다 더 큰 특정한 전기 비저항을 가질 수 있다.
하나 이상의 실시예들에서, 전기 바이패스는 금속 플러그를 포함할 수 있거나 금속 플러그일 수 있다.
다양한 실시예들에 따른 수직 집적 반도체 디바이스를 제작하는 방법은: 제 1 반도전층 위에 제 2 반도전층을 형성하는 단계; 제 2 반도전층 위에 제 3 반도전층을 형성하는 단계; 제 2 및 제 3 반도전층들을 통하여 제 1 반도전층에 도달하는 트렌치를 형성하는 단계; 전기 전도성 재료를 트렌치 내로 증착시키는 단계를 포함할 수 있고, 트렌치 내의 전기 전도성 재료는 제 1 및 제 2 반도전층들 사이에 전기 쇼트를 형성한다.
하나 이상의 실시예들에서, 트렌치를 형성하는 단계는: 트렌치가 제 3 반도전층을 통하여 제 2 반도전층에 도달하도록 트렌치를 제 1 깊이로 형성하는 단계; 트렌치의 측벽 또는 측벽들을 전기 절연 재료로 덮는 단계; 후속해서 연장된 트렌치가 제 2 반도전층을 통하여 제 1 반도전층에 도달하도록 트렌치를 제 2 깊이로 연장하는 단계를 포함할 수 있다.
하나 이상의 실시예들에서, 트렌치를 형성하는 단계는: 트렌치가 제 3 반도전층을 토아여 제 2 반도전층에 도달하도록 트렌치를 제 1 깊이로 형성하는 단계; 트렌치의 측벽 또는 측벽들을 도펀트를 포함하는 재료로 커버하여, 도펀트를 재료로부터 제 3 반도전층 내로 확산시키는 단계; 및 후속해서 연장되는 트렌치가 제 2 반도전층을 통하여 제 1 반도전층에 도달하도록 트렌치를 제 2 깊이로 연장하는 단계를 포함할 수 있다.
하나 이상의 실시예들에서, 전기 절연 재료는 보로실리케이트 유리를 포함할 수 있거나 보로실리케이트 유리일 수 있다.
하나 이상의 실시예들에서, 트렌치를 형성하는 단계는 적어도 제 2 및 제 3 반도전층들을 에칭하는 단계를 포함할 수 있다.
하나 이상의 실시예들에서, 트렌치를 형성하는 단계는 제 1, 제 2 및 제 3 반도전층들을 에칭하는 단계를 포함할 수 있다.
하나 이상의 실시예들에서, 전기 전도성 재료는 금속 또는 금속 합금 중 적어도 하나를 포함할 수 있거나 이들 중 적어도 하나일 수 있다.
하나 이상의 실시예들에서, 제 2 반도전층을 형성하는 단계는 제 2 반도전층을 에피택셜로 성장시키는 단계를 포함할 수 있다.
하나 이상의 실시예들에서, 제 3 반도전층을 형성하는 단계는 제 3 반도전층을 에피택셜로 성장시키는 단계를 포함할 수 있다.
다양한 실시예들에 따른 수직 집적 반도체 디바이스는: 3개의 반도전층들에 의해 제공되는 제 1 pn-접합 및 제 2 pn-접합을 포함하는 수직 사이리스터; 3개의 반도전층들에 의해 제공되는 제 3 pn-접합 및 제 4 pn-접합을 포함하는 수직 다이오드 구조, 및 수직 사이리스터의 제 2 pn-접합 또는 수직 다이오드 구조의 제 4 pn-접합 중 적어도 하나를 바이패스하는 전기 바이패스를 포함할 수 있다.
다양한 실시예들에 따른 수직 집적 반도체 디바이스는: 서로 겹겹이 배치되는 2개의 저 저항 반도전층들 2개의 저 저항 반도전층들 사이에 배치되는 고 저항 반도전층으로서, 고 저항 반도전층은 2개의 저 저항 반도전층들을 서로 분리시키는, 상기 고 저항 반도전층; 및 2개의 저 저항 반도전층들을 서로 결합시키고 고 저항 반도전층들을 브릿징하는 전기 바이패스를 포함할 수 있다.
본 발명의 다양한 양태들이 특히 특정한 실시예들에 관하여 도시되고 설명되었지만, 형태 및 세부사항의 다양한 변경들이 본원에서 첨부된 청구항들에 의해 정의되는 바에 따른 본 발명의 사상 및 범위를 벗어나지 않고 행해질 수 있음이 당업자에 의해 이해될 것이다. 본 발명의 범위는 그러므로 첨부된 청구항들에 의해 나타나고 따라서 청구항들의 의미 및 등가의 범위 내에 해당하는 모든 변경들은 포함되는 것으로 의도된다.

Claims (18)

  1. 수직 집적(vertically integrated) 반도체 디바이스를 제작하는 방법으로서,
    제 1 반도전층 위에 제 2 반도전층을 형성하는 단계와,
    상기 제 2 반도전층 위에 제 3 반도전층을 형성하는 단계와,
    상기 제 1 반도전층과 상기 제 2 반도전층 사이에 전기 쇼트(electrical short)를 형성하는 단계를 포함하되,
    상기 전기 쇼트를 형성하는 단계는,
    상기 제 3 반도전층 및 상기 제 2 반도전층을 통과하고 상기 제 1 반도전층을 부분적으로 통과하여 연장되는 적어도 하나의 트렌치를 형성하는 단계와,
    상기 적어도 하나의 트렌치 내에 상기 제 3 반도전층의 측벽을 커버하고 상기 제 2 반도전층의 측벽을 부분적으로 커버하는 전기 절연 재료를 제공하는 단계와,
    상기 적어도 하나의 트렌치 내에 전기 전도성 재료를 증착시키는 단계―상기 전기 전도성 재료는 상기 적어도 하나의 트렌치를 완전히 채우고, 상기 적어도 하나의 트렌치 내의 상기 전기 전도성 재료는 상기 제 1 반도전층과 상기 제 2 반도전층 사이에 전기 쇼트를 제공하며, 상기 적어도 하나의 트렌치 내의 상기 전기 절연 재료는 상기 적어도 하나의 트렌치 내의 상기 전기 전도성 재료가 상기 제 2 반도전층과 상기 제 3 반도전층 사이에 전기 쇼트를 제공하지 않도록 배치됨―를 포함하는
    수직 집적 반도체 디바이스 제작 방법.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 트렌치를 형성하는 단계는,
    상기 제 3 반도전층 위에 패터닝된 마스크 층을 형성하는 단계―상기 패터닝된 마스크는 상기 적어도 하나의 트렌치의 위치를 정의함―와,
    상기 제 1 반도전층, 상기 제 2 반도전층, 및 상기 제 3 반도전층으로부터 재료를 제거하도록 에칭하는 단계를 포함하는
    수직 집적 반도체 디바이스 제작 방법.
  3. 제 1 항에 있어서,
    상기 제 1 반도전층 및 상기 제 2 반도전층은 pn 접합을 형성하는 반대로 도핑된 반도전층들인
    수직 집적 반도체 디바이스 제작 방법.
  4. 제 1 항에 있어서,
    상기 전기 전도성 재료는 1mΩ·cm 이하인 특정한 전기 비저항(electrical resistivity)을 갖는
    수직 집적 반도체 디바이스 제작 방법.
  5. 제 1 항에 있어서,
    상기 적어도 하나의 트렌치 내에 상기 전기 절연 재료를 제공하는 단계는 등각 증착 프로세스(conformal deposition process)를 수행하는 단계를 포함하는
    수직 집적 반도체 디바이스 제작 방법.
  6. 제 5 항에 있어서,
    상기 등각 증착 프로세스는 상기 트렌치의 하나 이상의 측벽 상에만 상기 전기 절연 재료를 증착시키는
    수직 집적 반도체 디바이스 제작 방법.
  7. 제 5 항에 있어서,
    상기 등각 증착 프로세스는 플레이팅(plating) 프로세스, 원자 층 증착(atomic layer deposition; ALD) 프로세스, 또는 화학적 기상 증착(chemical vapor deposition; CVD) 프로세스를 포함하는
    수직 집적 반도체 디바이스 제작 방법.
  8. 제 1 항에 있어서,
    상기 전기 절연 재료는 도펀트 소스 재료(dopant source material)를 포함하는
    수직 집적 반도체 디바이스 제작 방법.
  9. 제 1 항에 있어서,
    상기 전기 절연 재료는 보로포스포실리케이트 유리(borophosphosilicate glass)를 포함하는
    수직 집적 반도체 디바이스 제작 방법.
  10. 제 1 항에 있어서,
    상기 전기 절연 재료는 산화 층을 포함하는
    수직 집적 반도체 디바이스 제작 방법.
  11. 제 1 항에 있어서,
    상기 전기 쇼트를 형성하는 단계는,
    상기 제 3 반도전층을 통과하고 상기 제 2 반도전층을 부분적으로 통과하여 연장되는 상기 적어도 하나의 트렌치의 제 1 부분을 형성하는 단계와,
    상기 적어도 하나의 트렌치의 제 1 부분에 상기 제 3 반도전층의 측벽을 커버하고 상기 제 2 반도전층의 측벽을 부분적으로 커버하는 상기 전기 절연 재료를 제공하는 단계와,
    상기 제 2 반도전층의 나머지를 통과하고 상기 제 1 반도전층을 부분적으로 통과하여 연장되는 상기 적어도 하나의 트렌치의 제 2 부분을 형성하는 단계를 더 포함하는
    수직 집적 반도체 디바이스 제작 방법.
  12. 반도체 디바이스를 제작하는 방법으로서,
    캐리어를 제공하는 단계와,
    상기 캐리어의 표면으로부터 상기 캐리어 내로 트렌치를 형성하는 단계―상기 트렌치는 상기 캐리어 내에 배치되는 매립된 pn 접합을 브릿징(bridging)함―와,
    상기 트렌치 내에 매립된 pn 쇼트를 제공하는 단계―상기 매립된 pn 쇼트는 상기 매립된 pn 접합을 전기적으로 바이패싱함―와,
    상기 트렌치 내에서 상기 매립된 pn-쇼트를 절연층으로 커버하는 단계와,
    하나 이상의 전기 접속을 상기 캐리어에 제공하는 단계를 포함하는
    반도체 디바이스 제작 방법.
  13. 제 12 항에 있어서,
    상기 캐리어는 반도체 웨이퍼를 포함하고, 상기 트렌치를 형성하는 단계는,
    상기 웨이퍼의 전면 위에 전기 절연 층을 증착시키는 단계와,
    상기 전기 절연 층을 패터닝하는 단계와,
    상기 웨이퍼의 전면으로부터 상기 웨이퍼 내로 상기 트렌치를 에칭하는 단계를 포함하는
    반도체 디바이스 제작 방법.
  14. 제 13 항에 있어서,
    상기 매립된 pn 쇼트를 제공하는 단계는,
    상기 웨이퍼의 전면 위에 금속을 증착시키는 단계―상기 웨이퍼의 전면 위에 상기 금속을 증착시키는 단계는 상기 트렌치를 상기 금속으로 적어도 부분적으로 채움―와,
    상기 웨이퍼의 전체 전면으로부터 증착된 금속을 제거하는 단계―상기 트렌치 내의 금속은 남아있음―를 포함하는
    반도체 디바이스 제작 방법.
  15. 제 14 항에 있어서,
    상기 매립된 pn 쇼트를 제공하는 단계 이후에 그리고 상기 전기 접속을 제공하는 단계 이전에,
    상기 캐리어의 전면 상에 절연 층을 증착시키는 단계―상기 절연 층은 상기 트렌치 내에 남아있는 상기 금속을 커버함―와,
    상기 전면으로부터 상기 캐리어를 평면화(planarizing)시키는 단계를 더 포함하는
    반도체 디바이스 제작 방법.
  16. 제 13 항에 있어서,
    상기 전기 절연 층은 산화 층인
    반도체 디바이스 제작 방법.
  17. 제 12 항에 있어서,
    상기 매립된 pn 접합은 제 1 매립된 pn 접합이고, 상기 캐리어는 제 2 매립된 pn 접합을 더 포함하는
    반도체 디바이스 제작 방법.
  18. 제 17 항에 있어서,
    상기 캐리어는 격리 트렌치를 포함하고, 상기 격리 트렌치는 상기 제 2 매립된 pn 접합이 상기 매립된 pn 쇼트에 의해 전기적으로 바이패싱되지 않도록 상기 매립된 pn 쇼트로부터 상기 제 2 매립된 pn 접합을 전기적으로 분리하는
    반도체 디바이스 제작 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3054722B1 (fr) 2016-07-26 2018-08-17 Stmicroelectronics (Rousset) Sas Structure de protection d'un circuit integre contre les decharges electrostatiques
US9799647B1 (en) 2016-08-22 2017-10-24 International Business Machines Corporation Integrated device with P-I-N diodes and vertical field effect transistors
DE102016118709B3 (de) * 2016-10-04 2018-01-25 Infineon Technologies Ag Schutzvorrichtung vor elektrostatischer entladung und elektronische schaltvorrichtung
DE102017121693B4 (de) * 2017-09-19 2022-12-08 Infineon Technologies Ag Dotierungsverfahren
KR102303403B1 (ko) * 2017-09-29 2021-09-16 주식회사 키 파운드리 쇼트키 배리어 다이오드
US10930637B2 (en) * 2018-09-06 2021-02-23 Amazing Microelectronic Corp. Transient voltage suppressor
CN112970122B (zh) 2018-10-09 2024-05-14 美光科技公司 形成装置的方法及相关装置与电子系统
US20200227402A1 (en) * 2019-01-16 2020-07-16 Semiconductor Components Industries, Llc Zener diodes and methods of manufacture

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004221569A (ja) * 2003-01-09 2004-08-05 Internatl Business Mach Corp <Ibm> トリプル・ウェル半導体デバイスの静電放電保護回路
JP2007266475A (ja) * 2006-03-29 2007-10-11 Furukawa Electric Co Ltd:The 半導体装置及び電力変換装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2461207C3 (de) * 1974-12-23 1978-03-02 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Thyristor
US5828101A (en) * 1995-03-30 1998-10-27 Kabushiki Kaisha Toshiba Three-terminal semiconductor device and related semiconductor devices
JP3575908B2 (ja) * 1996-03-28 2004-10-13 株式会社東芝 半導体装置
DE10126309B4 (de) * 2001-05-30 2007-09-06 Infineon Technologies Ag Rückwärtssperrendes Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung
SG107645A1 (en) * 2002-09-10 2004-12-29 Sarnoff Corp Electrostatic discharge protection silicon controlled rectifier (esd-scr) for silicon germanium technologies
WO2005065385A2 (en) 2003-12-30 2005-07-21 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7453119B2 (en) * 2005-02-11 2008-11-18 Alphs & Omega Semiconductor, Ltd. Shielded gate trench (SGT) MOSFET cells implemented with a schottky source contact
KR100607413B1 (ko) * 2005-04-27 2006-08-01 삼성전자주식회사 스택형 반도체 장치 및 그 제조 방법
KR100876957B1 (ko) * 2006-10-20 2009-01-07 삼성전자주식회사 노어형 불 휘발성 메모리 소자 및 이를 형성하기 위한 형성방법
DE102007006853B4 (de) * 2007-02-12 2018-05-09 Infineon Technologies Ag ESD-Schutzvorrichtung und elektrische Schaltung mit derselben
DE102007018367B4 (de) * 2007-04-18 2013-09-05 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zu dessen Herstellung
KR100978911B1 (ko) * 2008-02-28 2010-08-31 삼성전자주식회사 반도체 장치 및 그의 형성방법
JP2012038934A (ja) * 2010-08-06 2012-02-23 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
US8669611B2 (en) * 2012-07-11 2014-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for power MOS transistor
US9196568B2 (en) * 2013-10-01 2015-11-24 Infineon Technologies Ag Arrangement and method for manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004221569A (ja) * 2003-01-09 2004-08-05 Internatl Business Mach Corp <Ibm> トリプル・ウェル半導体デバイスの静電放電保護回路
JP2007266475A (ja) * 2006-03-29 2007-10-11 Furukawa Electric Co Ltd:The 半導体装置及び電力変換装置

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