〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
1.以下を含む半導体集積回路装置:
(a)第1の主面及び第2の主面を有する半導体基板;
(b)前記半導体基板の前記第1の主面の第1の領域に設けられたCMOS集積回路部;
(c)前記半導体基板の前記第1の主面の第2の領域に設けられたショットキ・バリア・ダイオード部、
ここで、前記ショットキ・バリア・ダイオード部は以下を含む:
(c1)前記第2の領域の前記第1の主面に設けられた第1のN型半導体領域;
(c2)前記第1のN型半導体領域の前記第1の主面に設けられた開口を有する第1のフィールド絶縁膜領域;
(c3)前記第1のフィールド絶縁膜領域の前記開口内の前記第1の主面に、前記第1のフィールド絶縁膜領域の内周に接して、それに沿うように設けられたP型ガードリング領域;
(c4)前記P型ガードリング領域の内側において、前記第1のN型半導体領域が前記第1の主面に露出したショットキ接合カソード部;
(c5)前記第1のフィールド絶縁膜領域の前記開口上の前記第1の主面に設けられたシリサイド膜;
(c6)前記第1のフィールド絶縁膜領域の前記開口上の前記シリサイド膜上に設けられたアノード・コンタクト電極、
ここで、前記アノード・コンタクト電極は、主に前記P型ガードリング領域の上方に設けられている。
2.前記1項の半導体集積回路装置において、前記アノード・コンタクト電極は、前記ショットキ接合カソード部の上方には、設けられていない。
3.前記1または2項の半導体集積回路装置において、前記P型ガードリング領域は、その全外周部において、前記第1のフィールド絶縁膜領域の前記内周と接している。
4.前記1から3項のいずれか一つの半導体集積回路装置において、前記P型ガードリング領域は、それよりも不純物濃度の低く、且つ、深さの深い第1のP型不純物領域に囲まれている。
5.前記1から4項のいずれか一つの半導体集積回路装置において、前記アノード・コンタクト電極は、一体的に形成されている。
6.前記1から4項のいずれか一つの半導体集積回路装置において、前記アノード・コンタクト電極は、ドット状に分割されてアノード・コンタクト電極列を形成している。
7.前記1から6項のいずれか一つの半導体集積回路装置において、前記P型ガードリング領域は、その内部開口の数が2以上の2次元多重連結形状を有する。
8.前記1から6項のいずれか一つの半導体集積回路装置において、前記P型ガードリング領域は、その内部開口の数が4以上の2次元多重連結形状を有する。
9.前記1から8項のいずれか一つの半導体集積回路装置において、前記アノード・コンタクト電極の形成は、前記シリサイド膜上面をスパッタ・エッチした直後に行われる。
10.前記1から4および6から9項のいずれか一つの半導体集積回路装置において、前記アノード・コンタクト電極は、ドット状に分割されてアノード・コンタクト電極列を形成しており、前記前記P型ガードリング領域に沿って、複数列配置されている。
11.前記1から4および6から10項のいずれか一つの半導体集積回路装置において、前記アノード・コンタクト電極は、ドット状に分割されてアノード・コンタクト電極列を形成しており、前記アノード・コンタクト電極列と前記P型ガードリング領域の内周との距離は、前記アノード・コンタクト電極列と前記P型ガードリング領域の外周との距離よりも、大きくされている。
12.前記1から11項のいずれか一つの半導体集積回路装置において、前記ショットキ接合カソード部の中央部に前記P型ガードリング領域と間隔を置いて設けられた前記第1のN型半導体領域よりも高濃度であってショットキ接合を形成する濃度を有し、前記第1のN型半導体領域よりも浅い第2のN型半導体領域が設けられている。
13.前記1から12項のいずれか一つの半導体集積回路装置において、前記半導体基板はP型シリコン系基板である。
14.前記1から13項のいずれか一つの半導体集積回路装置において、
(i)前記半導体基板はP型シリコン系基板であり、
(ii)前記P型ガードリング領域は、それよりも不純物濃度の低く、且つ、深さの深い第1のP型不純物領域に囲まれており、更に
(iii)前記第1のN型半導体領域と、前記半導体基板固有のP型不純物領域との間には、他のP型不純物領域が介在しない。
15.前記1から14項のいずれか一つの半導体集積回路装置において、
(i)前記半導体基板はP型シリコン系基板であり、
(ii)前記ショットキ接合カソード部の中央部に前記P型ガードリング領域と間隔を置いて設けられた前記第1のN型半導体領域よりも高濃度であってショットキ接合を形成する濃度を有し、前記第1のN型半導体領域よりも浅い第2のN型半導体領域が設けられており、更に
(iii)前記第1のN型半導体領域と、前記半導体基板固有のP型不純物領域との間には、他のP型不純物領域が介在しない。
16.前記1から15項のいずれか一つの半導体集積回路装置において、前記ショットキ・バリア・ダイオード部の前記第1のN型半導体領域は、リング状のP型アイソレーション領域によって、前記CMOS集積回路部から電気的に分離されている。
17.前記1から16項のいずれか一つの半導体集積回路装置において、前記第1のフィールド絶縁膜領域の外周部の前記第1の主面は、
(i)前記ショットキ・バリア・ダイオード部の前記第1のN型半導体領域は、リング状のP型アイソレーション領域によって、前記CMOS集積回路部から電気的に分離されており、
(ii)前記第1のフィールド絶縁膜領域の外周部の前記第1の主面は、前記P型アイソレーション領域よりも高濃度のリング状のP型アイソレーション・コンタクト領域により囲まれている。
18.前記1から17項のいずれか一つの半導体集積回路装置において、前記第1のフィールド絶縁膜領域の前記開口と異なる開口に、前記第1のN型半導体領域よりも高濃度のN型カソード・コンタクト領域が設けられている。
19.前記1から18項のいずれか一つの半導体集積回路装置において、前記アノード・コンタクト電極がない部分における前記シリサイド膜の厚さは、20nmから30nmである。
20.前記1から19項のいずれか一つの半導体集積回路装置において、前記シリサイド膜はコバルト・シリサイドを主要な成分とする膜である。
21.前記1から19項のいずれか一つの半導体集積回路装置において、前記シリサイド膜はニッケル・シリサイドを主要な成分とする膜である。
22.半導体集積回路装置の製造方法であって、前記半導体集積回路装置は以下を含む:
(a)第1の主面及び第2の主面を有する半導体基板;
(b)前記半導体基板の前記第1の主面の第1の領域に設けられたCMOS集積回路部;
(c)前記半導体基板の前記第1の主面の第2の領域に設けられたショットキ・バリア・ダイオード部、
ここで、前記ショットキ・バリア・ダイオード部は以下を含む:
(c1)前記第2の領域の前記第1の主面に設けられた第1のN型半導体領域;
(c2)前記第1のN型半導体領域の前記第1の主面に設けられた開口を有する第1のフィールド絶縁膜領域;
(c3)前記第1のフィールド絶縁膜領域の前記開口内の前記第1の主面に、前記第1のフィールド絶縁膜領域の内周に接して、それに沿うように設けられたP型ガードリング領域、ここで、前記P型ガードリング領域は、それよりも不純物濃度の低く、且つ、深さの深い第1のP型不純物領域に囲まれている;
(c4)前記P型ガードリング領域の内側において、前記第1のN型半導体領域が前記第1の主面に露出したショットキ接合カソード部;
(c5)前記第1のフィールド絶縁膜領域の前記開口上の前記第1の主面に設けられたシリサイド膜;
(c6)前記第1のフィールド絶縁膜領域の前記開口上の前記シリサイド膜上に設けられたアノード・コンタクト電極、
ここで、前記アノード・コンタクト電極は、主に前記P型ガードリング領域の上方に設けられており、
前記半導体集積回路装置の製造方法は以下の工程を含む:
(x)前記半導体基板の前記第1の主面にP型不純物を導入することによって、前記CMOS集積回路部のN型MOSFETが形成されるP型ウエル領域と、前記ショットキ・バリア・ダイオード部の前記第1のP型不純物領域をほぼ同時に形成する工程。
〔本願における記載形式・基本的用語・用法の説明〕
1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
2.同様に実施の態様等の記載において、材料、組成等について、「AからなるX」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Aを主要な成分として含むX」等の意味である。たとえば、「シリコン系部材」または「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG(Fluorosilicate Glass)、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ(Nano-Clustering Silica:NSC)等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜(ポーラス系絶縁膜)、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
5.「ウエハ」というときは、通常は半導体集積回路装置(半導体装置、電子装置も同じ)をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、SOI基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
6.「MOS」とは、語源的には「Metal−Oxide−Semiconductor」の意味であり、具体的にシリコン系半導体に例をとれば、ポリシリコン(ポリサイド、ポリメタルその他のメタル電極)、シリコン酸化膜(ゲート酸化膜またはゲート絶縁膜)、及びシリコン系半導体(GaAsその他の半導体)等からなる構造をさすが、一般に、広義に「MIS」すなわち、「Metal−Insulator−Semiconductor」の意味で使用されているので、本願もそれに従う。したがって、ゲート絶縁膜がシリコン・ナイトライドその他のHi−k絶縁膜の場合も、当然に含まれる。
7.「リング状の領域」は、本願においては、その内部に比較的大きな開口部を少なくとも一つ有する2次元多重重連結領域に対応する。すなわち、実質的に開口を有さない2次元単連結領域(なお、ここでは、領域に差し渡しに比較して、あまりに小さな開口は開口とはみなさない)ではないことを表す。従って、「リング」といっても、その外部輪郭形状は円形や楕円形に限定されず、正方形、長方形、その他の形状も含むことは言うまでもない。
7.プロセスの説明において、「同時に」とは、言うまでもないことであるが、文脈より、そうでないことが明らかである場合を除き、「同一の単位ステップまたはステップの単位セットにより」という意味であり、「時間的に厳密に同時に」ということではない。
8.添付図面中のいわゆる拡散領域(不純物ドープ領域または不純物領域)の表示は、主に製造プロセス中のイオン注入のためのマスク呼称を用いて示した。すなわち、
PSD:主にP型MOSFETの高濃度ソース・ドレイン領域、
PW:主に直接P型MOSFETを形成するP型ウエル領域(P型内部ウエル)、
PV:主に電界緩和用のP型中間濃度領域、
PiSO:主にP型アイソレーション領域、
NSD:主にN型MOSFETの高濃度ソース・ドレイン領域、
NW:主に直接N型MOSFETを形成するN型ウエル領域(N型内部ウエル)、
NV:主に電界緩和用のN型中間濃度領域、
DNW:主に2重ウエルの低濃度Nウエル、埋め込みN型領域等のである。ここで、一般的濃度関係の概略は、それぞれPSD>PW>PV>PiSO>P−Sub(P型基板の固有のP型不純物濃度)、NSD>NW>NV>DNWである。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、本願の各実施の形態では、上述のLCDドライバにショットキー・バリア・ダイオードを内蔵した場合を例示している。すなわち、ショットキー・バリア・ダイオードを、液晶ディスプレイを駆動させるための各集積回路(低耐圧MOSFET、中耐圧MOSFETおよび高耐圧MOSFET)と同一チップ上に形成した場合を例示している。しかし、本願で例示するショットキー・バリア・ダイオードは、特にLCDドライバに内蔵したものに限られるものではなく、ショットキー・バリア・ダイオードを内蔵する他の集積回路に適用することができる。
1a.本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造1a、すなわち「基本構造」)等の説明(主に図1から図4)
図1は接合上電極型ショットキー・バリア・ダイオードの逆方向リーク電流のコンタクト・バリア・メタル成膜前スパッタ・エッチ量依存性を示す統計データである。すなわち、コバルト・シリサイド膜をスパッタ・エッチした厚さによって、ショットキー・バリア・ダイオードの逆方向リーク電流(印加電圧12ボルト、温度摂氏25度)がどのように分布するかをそれぞれのサンプル集合(スパッタ・エッチ量で分類された)の逆方向リーク電流の標準偏差(σ)で規格化して示したものである。回帰直線(または回帰直線)が立っているほど、ばらつきが少ないといえる。これによると、スパッタ・エッチ量によっては、逆方向リーク電流が大きくばらつく結果となることがわかる。
この原因は、シリコン基板(基板の上部N型部分)とコバルト・シリサイド膜との間で、ショットキー接合を形成しているため、スパッタ・エッチによりコバルト・シリサイド膜(アノード)が薄くなると、直上の接続電極の影響を直接受けるためと考えられる。
図2は本願の一実施の形態である半導体集積回路装置に組み込まれたガードリング上電極型のショットキー・バリア・ダイオード(デバイス構造1)の断面構造図である。図3は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造1a)の要部領域12の拡大断面構造図である。図4は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造1a)のX−X’断面が図2に対応する上面構造図(ショットキー・バリア・ダイオード部37)である。半導体基板1の第1の主面1f上の第1の領域36および第2の領域38には、CMOSデバイス等が集積されたCMOS集積回路部35(第1の領域36)と、ここで説明するショットキー・バリア・ダイオード部37(以下に説明する他のショットキー・バリア・ダイオード部が設けられる部分を含めて第2の領域38とする)がある。これらに基づいて、前記デバイス構造1(主にデバイス構造1a)の説明を行う。
図2から図4に示すように、前記実施の形態のショットキー・バリア・ダイオードは、一般にP型シリコン単結晶基板1(P型シリコン系基板)の上面(すなわち第1の主面1f、一方、下面は裏面すなわち第2の主面1r)及びその近傍を含むN型半導体領域2(カソード)に作られる。このN型半導体領域2は周辺を囲むP型素子分離領域4と下方のP型埋め込み領域3(以下に説明するようにSBD部の下部のP型埋め込み領域3は必要に応じて、省略したり、N型埋め込み領域DNW等で置き換えることができる)によって、その他の領域から素子分離されている。基板1の上面には多数の開口を有するSTI(Shallow Trench Isolation)型のフィールド絶縁膜5がほぼ全面に設けられている。このフィールド絶縁膜5で覆われた領域は、図4においては、実線の矢印(境界は太い点線で示す)で示されている。また、フィールド絶縁膜5で覆われた領域の端部を太い点線で明示した(その他の上面図においても同じ)。図4において、たとえば領域2bはN型半導体領域2(第1のN型半導体領域)上でフィールド絶縁膜5で覆われた領域である。フィールド絶縁膜5の内、矢印40で示された部分が第1のフィールド絶縁膜領域40である。一方、矢印41で表された部分が、その外側のフィールド絶縁膜領域である。この第1のフィールド絶縁膜領域40の正方形又は長方形(その他の形状であってもよい)の開口、すなわちショットキー接合用開口31(ショットキ・ダイオード主要部に対応する)の周辺部にはフィールド絶縁膜5に接して、高濃度のP型ガードリング領域9が設けられている(ショットキ・ダイオード主要部31からP型ガードリング領域9を除いた部分はショットキ接合カソード部39である)。その外側には、N型ボディ・コンタクト用開口領域32が設けられている。開口領域32には高濃度のN型ボディ・コンタクト領域7(すなわちN型カソード・コンタクト領域)が設けられており、その下部には、それよりも不純物濃度が若干薄いN型半導体領域8が電界緩和領域として設けられている。さらに、その外側のP型素子分離領域4(P型アイソレーション領域)上には、環状のP型ボディ・コンタクト用開口領域33(すなわち、P型アイソレーション・コンタクト領域)が設けられている(フィールド絶縁膜5の内、P型ボディ・コンタクト用開口領域33の内側の部分が、第1のフィールド絶縁膜領域40にあたる。一方、P型ボディ・コンタクト用開口領域33の反対側は外部分フィールド絶縁膜領域41である。)。この開口領域33には、高濃度のP型ボディ・コンタクト領域13が設けられている。これらの開口領域31,32,33の半導体基板表面部には、それぞれコバルト・シリサイド膜10が形成されている。そして、これらの開口領域31,32,33のそれぞれのコバルト・シリサイド膜10上には、コンタクト電極11,14,15がそれぞれ設けられている。ここで、開口領域31においては、N型半導体領域2が表面に出ている部分2a(図4)には、原則として、アノード・コンタクト電極11を設けず、P型ガードリング領域9が設けられている部分の上部に、アノード・コンタクト電極11を集中配置している。これは、先に説明したように、ショットキー接合を形成する部分の上部にアノード・コンタクト電極11を設けると、コバルト・シリサイド膜10のスパッタ・エッチ量の変動により、ショットキー・バリア・ダイオードの特性が変動することを防止するためである。ここで、アノード・コンタクト電極11の位置は、合わせずれによって、P型ガードリング領域9からはみ出さないように、P型ガードリング領域9の内側端部から十分に距離を取ることが望ましい。すなわち、アノード・コンタクト電極列(より正確にはその内端)とP型ガードリング領域9の内周との距離は、アノード・コンタクト電極列(より正確にはその外端)とP型ガードリング領域9の外周との距離よりも、大きくされている。
このSBD構造の長所は、P型ガードリング領域9が第1のフィールド絶縁膜領域40のショットキー接合用開口31の外周、すなわち、第1のフィールド絶縁膜領域40の内周と接して形成されているので、SBDの耐圧等の動作特性がフィールド端部の影響を受けにくいことである。また、アノード・コンタクト電極11が多数のドット状電極に分かれているので、リソグラフィの最適化が容易に行えるメリットがある。
1b.本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造1b、すなわち「2列配置」)等の説明(主に図2及び図5から図6)
この例は、前記セクション1aの例の平面レイアウト上の変形例であり、異なる部分のみを説明する。
図5は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造1b)の要部領域12の拡大断面構造図である。図6は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造1b)のX−X’断面が図2に対応する上面構造図である。これらに基づいて、前記デバイス構造1bの説明を行う。
この例では、図5及び図6に示すように、電流容量を確保するために、P型ガードリング領域9の上方にコンタクト電極11を2列(複数列)に配置している。
このSBD構造の特徴は、アノード・コンタクト電極列が複数列形成されているので、一列の場合と比較して、高い順方向電流容量を確保できるメリットがある点にある。他の長所は、先と同様に、P型ガードリング領域9が第1のフィールド絶縁膜領域40のショットキー接合用開口31の外周、すなわち、第1のフィールド絶縁膜領域40の内周と接して形成されているので、SBDの耐圧等の動作特性がフィールド端部の影響を受けにくいことである。また、アノード・コンタクト電極11が多数のドット状電極に分かれているので、リソグラフィの最適化が容易に行えるメリットがある。
1c.本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造1c、すなわち「格子状配置」)等の説明(主に図2及び図7から図8)
この例は、前記セクション1aから1bの例の平面レイアウト上のその他の変形例であり、異なる部分のみを説明する。
図7は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造1c)の要部領域12の拡大断面構造図である。図8は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造1c)のX−X’断面が図2に対応する上面構造図である。これらに基づいて、前記デバイス構造1cの説明を行う。
この例では、図8に示すように、電流容量を確保するとともに、N型半導体領域2内での電流分布の均一化のために、P型ガードリング領域9自体の平面形状(上面形状)を格子状または内部開口の数が2以上の2次元多重連結体としている。この場合、内部開口の数を4以上とすると特に好適である。
このSBD構造の特徴は、P型ガードリング領域9が2次元5重連結構造(3重連結、4重連結でも効果がある)であるので、電流パスが広く取れるので、コバルト・シリサイド層の寄生抵抗を低減できるメリットがある点にある。他の長所は、先と同様に、P型ガードリング領域9が第1のフィールド絶縁膜領域40のショットキー接合用開口31の外周、すなわち、第1のフィールド絶縁膜領域40の内周と接して形成されているので、SBDの耐圧等の動作特性がフィールド端部の影響を受けにくいことである。また、アノード・コンタクト電極11が多数のドット状電極に分かれているので、リソグラフィの最適化が容易に行えるメリットがある。また、アノード・コンタクト電極11を配置できる面積が増えるメリットもある。この場合は、電極がドット状でも、一体型でも同じである。
1d.本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造1d、すなわち「連続体電極」)等の説明(主に図2及び図9)
この例は、前記セクション1aから1cの例の平面レイアウト上の更にその他の変形例であり、異なる部分のみを説明する。
図9は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造1d)のX−X’断面が図2に対応する上面構造図である。これに基づいて、前記デバイス構造1dの説明を行う。
この例では、図9に示すように、電流容量を確保するために、P型ガードリング領域9の上方に環状連続体のコンタクト電極11を配置している。この方式は、フォトリソグラフィ上の条件設定上の困難はあるものの、コンタクト面積を十分に確保する上で有効である。レイアウト上は、先に説明したように、コンタクト電極11が、合わせずれにより、N型半導体領域2が表面に出ている部分2aにはみ出さないように、P型ガードリング領域9の内側端部から十分に距離を取ることが望ましい。一方、P型ガードリング領域9の外側端部から若干はみだしても、電流容量は若干減少するものの、特性上、特に問題は起きない。
このSBD構造の特徴は、アノード・コンタクト電極11が一体的に形成されているので、面積の割には電流容量が高く取れるメリットがある点にある。他の長所は、先と同様に、P型ガードリング領域9が第1のフィールド絶縁膜領域40のショットキー接合用開口31の外周、すなわち、第1のフィールド絶縁膜領域40の内周と接して形成されているので、SBDの耐圧等の動作特性がフィールド端部の影響を受けにくいことである。
2a.本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造2a、すなわち「中央高濃度領域」)等の説明(主に図10から図12)
この例は、前記セクション1aから1dの例の縦構造上の変形例であり、異なる部分のみを説明する。
図10は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造2)の断面構造図である。図11は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造2a)の要部領域12の拡大断面構造図である。図12は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造2a)のX−X’断面が図10に対応する上面構造図である。これらに基づいて、前記デバイス構造2(主にデバイス構造2a)の説明を行う。
この例では、図10から図12に示すように、逆方向耐圧を改善するために、N型半導体領域21(前記例の第1のN型半導体領域に対応)の濃度を落としている。これによって、耐圧は向上するが、順方向電流特性は、悪くなるので、ショットキー接合用開口31の中央部表面に、N型半導体領域21よりも不純物濃度の濃いN型半導体領域17(すなわち、第2のN型半導体領域)を設けることにより、順方向電流特性の向上を図ったものである。この場合は、パンチスルーの防止のために、N型半導体領域17の下部にはP型埋め込み領域3を設けないことが望ましい。ただし、パンチスルーの問題が発生しないか又はほとんど問題とならない場合には、P型埋め込み領域3を設けてもよいことは言うまでもない。
2b.本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造2b、すなわち「中央高濃度領域+2列配置」)等の説明(主に図10及び図13から図14)
この例は、前記セクション1aから1dの例を基礎としたセクション2aの例の縦構造上の変形例であり、それらと異なる部分のみを説明する。
図13は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造2b)の要部領域12の拡大断面構造図である。図14は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造2b)のX−X’断面が図10に対応する上面構造図である。これらに基づいて、前記デバイス構造2bの説明を行う。
この例では、図13及び図14に示すように、順方向電流の増加に対応して、セクション2と同様に、P型ガードリング領域9の上方にコンタクト電極11を2列(複数列)に配置している。
3a.本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造3a、すなわち「ガードリング緩和領域」)等の説明(主に図15から図17)
この例は、前記セクション1aから1dの例を基礎とした2a及び2bの例の縦構造上のその他の変形例であり、異なる部分のみを説明する。
図15は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造3a)の断面構造図である。図16は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造3a)の要部領域12の拡大断面構造図である。図17は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造3a)のX−X’断面が図15に対応する上面構造図である。これらに基づいて、前記デバイス構造3aの説明を行う。
この例では、図15および図16に示すように、高濃度のP型ガードリング領域9の周辺に、それよりも不純物濃度が低濃度のP型半導体領域18(すなわち第1のP型不純物領域)を設けることにより、逆方向耐圧の向上を図ったものである。ここで、図2のようにN型半導体領域2の下部にP型埋め込み領域3があると、パンチスルーを生じやすいので、たとえば、N型半導体領域2よりも不純物濃度が低濃度のN型埋め込み半導体領域22等とすることが望ましい。
このSBD構造の特徴は、高濃度のP型ガードリング領域9の周辺に、それよりも不純物濃度が低濃度のP型半導体領域18(電界緩和領域)が設けられているので、逆方向耐圧を改善することができる点にある。また、N型半導体領域2の下部にP型埋め込み領域3ではなく、N型半導体領域2よりも不純物濃度が低濃度のN型埋め込み半導体領域22となっているので、順方向電流の経路抵抗を低減できるメリットがある。
3b.本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造3b、すなわち「ガードリング緩和領域+2列配置」)等の説明(主に図15及び図18から図19)
この例は、前記セクション1aから1d及び2a及び2bの例を基礎とした3aの例の縦構造上のその他の変形例であり、異なる部分のみを説明する。
図18は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造3b)の要部領域12の拡大断面構造図である。図19は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造3b)のX−X’断面が図15に対応する上面構造図である。
この例では、図18および図19に示すように、セクション1bまたは2bの例と同様に、電流容量を確保するために、P型ガードリング領域9の上方にコンタクト電極11を2列(複数列)に配置している。
3c.本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造3c、すなわち「ガードリング緩和領域+格子状配置」)等の説明(主に図15及び図20から図21)
この例は、前記セクション1aから1d及び2a及び2bの例を基礎とした3a及び3bの例の縦構造上のその他の変形例であり、異なる部分のみを説明する。
図20は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造3c)の要部領域12とその周辺の拡大断面構造図である。図21は本願の一実施の形態の半導体集積回路装置の組み込み型ショットキー・バリア・ダイオード(デバイス構造3c)のX−X’断面が図15に対応する上面構造図である。
この例では、図20および図21に示すように、セクション1cの例と同様に、電流容量を確保するとともに、N型半導体領域2内での電流分布の均一化のために、緩和領域18を伴ったP型ガードリング領域9自体の平面形状(上面形状)を格子状または内部開口の数が2以上の2次元多重連結体としている。この場合、内部開口の数を4以上とすると特に好適である。
4.本願の一実施の形態の半導体集積回路装置の製造方法の説明(主に図22から図38、図39から図52、図53から図65、図66から図76、図77から図86及び図87)
これまでのセクションで説明した組み込み型ショットキー・バリア・ダイオードを有する半導体集積回路装置の製造方法をデバイス構造1a、2a、及び3aの場合を例にとり説明する。図87は以下に説明するデバイス断面フロー図の相互関係を説明する対応関係説明図表である。この表において、第1列(No.列を除く、以下同じ)は、プロセスの単位ステップ(a,b,c等)であり、各単位ステップは一般に複数のサブ・ステップ(要素ステップ)を含む。第2列は低耐圧CMOS FETおよび中耐圧CMOS FET部分の説明図である(中耐圧CMOS FET部分はPMOS FET部分を例示)。第3列は高耐圧CMOS FET部分の説明図である(NMOS FET部分を例示)。第4列、第5列及び第6列は、それぞれデバイス構造1,2および3に対応するSBD部分の説明図である。ここで、これら第2列から第6列の部分は、同一のウエハの同一のチップ領域(必ずしもすべてのタイプのSBDが同一のウエハ上または同一のチップ領域内にある必要はない)にあるとして、説明している。すなわち、半導体集積回路装置の製造工程特にウエハ工程は、基本的にウエハ単位または複数のウエハを含むバッチ単位で行われるので、同一のウエハ上の各部分は同時に処理されると見ることができる。たとえば、露光は一般にショット単位で行われるが、そのウエハに対する露光工程を一括してみれば、同一の工程において、実質的に同時に行われるといえる。また、同一の名称の要素ステップが異なる列(第2列から第6列)に対して行われたときは、それは実質的に同時に行われていることを示す。以下ステップ順に説明する。
(1)ステップa(素子分離溝形成):
図22は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部(PMOS FET部分のみを例示、以下同じ)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップa)である。
図22に示すように、先ず、P型単結晶シリコン基板1(ここでは、たとえば300ファイ・ウエハとするが、450φでも300φ未満のウエハでもよい)のデバイス主面(第1の主面)上の熱酸化膜上に、CVDによる窒化シリコン51を通常のリソグラフィにより、アクティブ領域(主に素子が形成される領域)上の窒化シリコン51が残るようにパターニングする。このパターニングされた窒化シリコン51をマスクとして、基板1の第1の主面にドライエッチングによりSTI用素子分離溝52を形成する。
次に、高耐圧部について説明する。この高耐圧部と上に説明した低耐圧部および中耐圧部とで、CMOS集積回路部35を構成する。このCMOS集積回路部35が設けられる第1の主面1f上の領域が、第1領域36である。
図39は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部(NMOS FET部分のみを例示、以下同じ)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップa)である。
図39に示すように、STI用素子分離溝52の形成と同時に埋め込みゲート絶縁膜用溝82を形成する。
次に、SBD部(デバイス構造1)について説明する。この部分(以下のSBD部も含む)がショットキ・バリア・ダイオード部37を構成する。このショットキ・バリア・ダイオード部37が設けられる第1の主面1f上の領域が、第2領域38である。
図53は本願の一実施の形態の半導体集積回路装置の製造方法の内、SBD部(デバイス構造1)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップa)である。
図53に示すように、図22と同様に、SBD部のアノード部91の周縁にSTI用素子分離溝52を形成する。
次に、SBD部(デバイス構造2および3)については前記SBD部(デバイス構造1)と実質的に同一であり、説明は繰り返さない。
(2)ステップb(素子分離溝埋め込み):
図23は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップb)である。
図23に示すように、全面にCVDシリコン酸化膜55を形成した後、STI溝エッチングの白黒反転レジストパターンによって、後のCMPのためのリバース・パターン・エッチングを行う。窒化シリコン51上には薄い熱酸化膜56が残る。
次に、高耐圧部について説明する。図40は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップb)である。
図40に示すように、この部分に対しても、同様にリバース・パターン・エッチングを行う。
次に、SBD部(デバイス構造1)について説明する。図54は本願の一実施の形態の半導体集積回路装置の製造方法の内、SBD部(デバイス構造1)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップb)である。
図54に示すように、図23と同様に、SBD部においても、CVDシリコン酸化膜55を形成した後、STI溝エッチングの白黒反転レジストパターンによって、後のCMPのためのリバース・パターン・エッチングを行う。窒化シリコン51上には薄い熱酸化膜56が残る。
次に、SBD部(デバイス構造2および3)については前記SBD部(デバイス構造1)と実質的に同一であり、説明は繰り返さない。
(3)ステップc(N型ディープ・ウェル形成):
図24は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップc)である。
図24に示すように、CMP処理により、第1の主面1aを平坦化し、溝の中にフィールド絶縁膜5を残す。その後、N型不純物をイオン注入して比較的不純物濃度の低いN型ディープ・ウェル領域DNWを所定の部分に形成する。
次に、高耐圧部について説明する。図41は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップc)である。
図41に示すように、N型ディープ・ウェルDNWのイオン注入の前に、P型不純物をイオン注入して比較的不純物濃度の低いP型ディープ・ウェル領域PiSO(場所により「P型アイソレーション領域」とも言う)を高耐圧部の所定の部分に形成する。前記平坦化処理により埋め込みゲート絶縁膜用溝82内に埋め込みゲート絶縁膜5a,5bが形成される。
次に、SBD部(デバイス構造1)について説明する。図55は本願の一実施の形態の半導体集積回路装置の製造方法の内、SBD部(デバイス構造1)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップc)である。
図55に示すように、高耐圧部についての図41に示した処理と同時に、SBD部のアイソレーション領域となるP型ディープ・ウェル領域PiSOを導入する。
次に、SBD部(デバイス構造2)について説明する。図66は本願の一実施の形態の半導体集積回路装置の製造方法の内、SBD部(デバイス構造2)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップc)である。
図66に示すように、高耐圧部についての図41に示した処理と同時に、SBD部のアイソレーション領域となるP型ディープ・ウェル領域PiSOを導入する。
次に、SBD部(デバイス構造3)については前記SBD部(デバイス構造2)と実質的に同一であり、説明は繰り返さない。
(4)ステップd(N型内部ウェル形成):
図25は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップd)である。
図25に示すように、N型不純物をイオン注入してN型ディープ・ウェルDNWよりも不純物濃度が高い内部ウェル領域NVを中耐圧部に形成する。
次に、高耐圧部について説明する。図42は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップd)である。
図42に示すように、前記N型不純物のイオン注入と同時に、中耐圧部の内部ウェル領域NVは高耐圧部にも作られるが、こちらはソース・ドレイン領域となる。
次に、SBD部(デバイス構造1)について説明する。図56は本願の一実施の形態の半導体集積回路装置の製造方法の内、SBD部(デバイス構造1)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップd)である。
図56に示すように、中耐圧部の内部ウェル領域NVを形成すると同時に、SBD部のカソード領域となるN型不純物領域NVを形成する。更に、高耐圧部のP型MOSFETのソース・ドレイン領域となるP型不純物領域PVのイオン注入と同時に、SBD部の周辺アイソレーション領域となるP型不純物領域PVを導入する。
次に、SBD部(デバイス構造2)について説明する。図67は本願の一実施の形態の半導体集積回路装置の製造方法の内、SBD部(デバイス構造2)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップd)である。
図67に示すように、中耐圧部の内部ウェル領域NVを形成すると同時に、SBD部のカソード領域となるN型不純物領域NVを形成する。更に、高耐圧部のP型MOSFETのソース・ドレイン領域となるP型不純物領域PVのイオン注入と同時に、SBD部の周辺アイソレーション領域となるP型不純物領域PVを導入する。
次に、SBD部(デバイス構造3)について説明する。図77は本願の一実施の形態の半導体集積回路装置の製造方法の内、SBD部(デバイス構造3)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップd)である。
図77に示すように、中耐圧部の内部ウェル領域NVを形成すると同時に、SBD部の主要カソード領域となるN型不純物領域DNWと比較して高濃度のN型不純物領域NVを形成する。更に、高耐圧部のP型MOSFETのソース・ドレイン領域となるP型不純物領域PVのイオン注入と同時に、SBD部の周辺アイソレーション領域となるP型不純物領域PVを導入する。
(5)ステップe(高耐圧ゲート絶縁膜形成):
図26は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップe)である。
図26に示すように、ここは高耐圧部のゲート絶縁膜形成工程であるが、同時に低耐圧部および中耐圧部のアクティブ領域にも熱酸化膜が形成される。
次に、高耐圧部について説明する。図43は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップe)である。
図43に示すように、高耐圧部のゲート酸化膜(絶縁膜)83を形成する。高耐圧部のゲート酸化膜は下層の熱酸化膜等(15nm程度)と上層のCVDシリコン酸化膜の2層よりなり、このCVDシリコン酸化膜等は、高耐圧部以外の部分では、すぐに除去される。
次に、SBD部(デバイス構造1)について説明する。図57は本願の一実施の形態の半導体集積回路装置の製造方法の内、SBD部(デバイス構造1)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップe)である。
図57に示すように、高耐圧部のゲート酸化膜としての上層のCVDシリコン酸化膜はこの部分では、上記のごとく、堆積後、すぐに除去される。
次に、SBD部(デバイス構造2)について説明する。図68は本願の一実施の形態の半導体集積回路装置の製造方法の内、SBD部(デバイス構造2)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップe)である。
図68に示すように、高耐圧部のゲート酸化膜としての上層のCVDシリコン酸化膜はこの部分では、上記のごとく、堆積後、すぐに除去される。SBD部(デバイス構造3)についても同様である。
(6)ステップf(6V MOS FETチャネル注入):
図27は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップf)である。
図27に示すように、主に中耐圧MOS FET部のVth制御のため、全面に不純物がイオン注入(主要な制御領域E)される(いわゆるチャネル注入である。以下同様)。
次に、SBD部(デバイス構造1)について説明する。図58は本願の一実施の形態の半導体集積回路装置の製造方法の内、SBD部(デバイス構造1)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップf)である。
図58に示すように、中耐圧MOS FET部のVth制御のために全面に不純物がイオン注入されるため、この部分の表面にも自動的に不純物が注入される(注入領域は煩雑になるので特に必要な場合以外表示しない。以下同じ)。
次に、SBD部(デバイス構造2)について説明する。図69は本願の一実施の形態の半導体集積回路装置の製造方法の内、SBD部(デバイス構造2)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップf)である。
図69に示すように、中耐圧MOS FET部のVth制御のために全面に不純物がイオン注入されるため、この部分の表面にも自動的に不純物が注入される。SBD部(デバイス構造3)についても同様である。
(7)ステップg(ウェル形成):
図28は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップg)である。
図28に示すように、PMOS FETの領域にNウェルNWを、NMOS FETの領域にPウェルPWをそれぞれ形成するとともに、それぞれのイオン注入のためのレジストパターンを利用して、PMOS FETの領域およびNMOS FETの領域にVth制御のための不純物をそれぞれイオン注入(注入領域PE,NE)する。その後、不要になったレジストパターンを除去する。
次に、SBD部(デバイス構造1)について説明する。図59は本願の一実施の形態の半導体集積回路装置の製造方法の内、SBD部(デバイス構造1)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップg)である。
図59に示すように、PMOS FETの領域にNウェルNWを形成する際に、SBD部のカソード・コンタクト部にN型不純物領域NWをイオン注入により形成する。
次に、SBD部(デバイス構造2)について説明する。図70は本願の一実施の形態の半導体集積回路装置の製造方法の内、SBD部(デバイス構造2)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップg)である。
図70に示すように、低耐圧部のPMOS FETの領域にNウェルNWをイオン注入により形成する際に、同時に、SBD部のカソード・コンタクト部にN型不純物領域NWをイオン注入により形成する。また、低耐圧部のNMOS FETの領域にPウェルPWをイオン注入により形成する際に、同時に、SBD部のガードリングが形成される部分に低濃度P型ガードリング領域PWをイオン注入により形成する。
次に、SBD部(デバイス構造3)について説明する。図80は本願の一実施の形態の半導体集積回路装置の製造方法の内、SBD部(デバイス構造3)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップg)である。
図80に示すように、低耐圧部のPMOS FETの領域にNウェルNWをイオン注入により形成する際に、同時に、SBD部のカソード・コンタクト部にN型不純物領域NWをイオン注入により形成する。
(8)ステップh(ゲート電極膜形成):
図29は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップh)である。
図29に示すように、高耐圧部および中耐圧部の最終的なゲート熱酸化膜(ゲート絶縁膜)形成のための熱酸化処理を実行する。その後、通常のリソグラフィにより、低耐圧部の熱酸化膜を除去する。その後、低耐圧部のゲート酸化膜(ゲート絶縁膜)形成のための熱酸化処理(酸窒化処理等を含む)を実行する。このようにすることにより、中耐圧部のゲート酸化膜61は、低耐圧部のそれよりも若干厚くなる。次に、全面に250nm程度のCVDポリ・シリコン膜を成膜して、そのN型デバイス部分(SBDはこの場合はN型デバイス部分)およびP型デバイス部分にそれぞれN型およびP型の不純物をイオン注入により、ドープして、N型ポリ・シリコン膜DGNおよびP型ポリ・シリコン膜DGPを形成する。
次に、高耐圧部について説明する。図44は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップh)である。
図44に示すように、高耐圧部にも同様にN型ポリ・シリコン膜DGNが形成される。
次に、SBD部(デバイス構造1)について説明する。図60は本願の一実施の形態の半導体集積回路装置の製造方法の内、SBD部(デバイス構造1)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップh)である。
図60に示すように、高耐圧部および中耐圧部におけるN型ポリ・シリコン膜DGNの形成と同時に、SBD部にも、N型ポリ・シリコン膜DGNが形成される。
次に、SBD部(デバイス構造2)について説明する。図71は本願の一実施の形態の半導体集積回路装置の製造方法の内、SBD部(デバイス構造2)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップh)である。
図71に示すように、高耐圧部および中耐圧部におけるN型ポリ・シリコン膜DGNの形成と同時に、SBD部にも、N型ポリ・シリコン膜DGNが形成される。SBD部(デバイス構造3)についても同様である。
(9)ステップi(ゲート電極パターニング):
図30は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップi)である。
図30に示すように、通常のリソグラフィにより、ゲート電極62,63,64をパターニングする。その後、ゲート・パターニング用のレジスト・パターンを除去する。続いて、ゲート電極の再酸化処理を実行する。新たなレジスト・パターンをイオン注入のマスクとして用いて、中耐圧部のPMOS FETのLDD構造のP型エクステンション領域MPLDを形成するためのイオン注入を行う。更に、同じレジスト・パターンを用いて、中耐圧部のPMOS FETのN型ハロー(Halo)領域MNHを形成するためのイオン注入を行う。
次に、高耐圧部について説明する。図45は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップi)である。
図45に示すように、高耐圧部においても同時に、ゲート電極86をパターニングする。
次に、SBD部(デバイス構造1)について説明する。図61は本願の一実施の形態の半導体集積回路装置の製造方法の内、SBD部(デバイス構造1)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップi)である。
図61に示すように、低耐圧部および中耐圧部等のゲート電極のパターニングの結果として、SBD部のN型ポリ・シリコン膜DGNは全部除去される。
次に、SBD部(デバイス構造2)について説明する。図72は本願の一実施の形態の半導体集積回路装置の製造方法の内、SBD部(デバイス構造2)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップi)である。
図72に示すように、低耐圧部および中耐圧部等のゲート電極のパターニングの結果として、SBD部のN型ポリ・シリコン膜DGNは全部除去される。SBD部(デバイス構造3)についても同様である。
(10)ステップj(LDD注入):
図31は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップj)である。
図31に示すように、新たなレジスト・パターンをイオン注入のマスクとして用いて、低耐圧部のPMOS FETのLDD構造のP型エクステンション領域PLDを形成するためのイオン注入を行う。更に、同じレジスト・パターンを用いて、低耐圧部のPMOS FETのN型ハロー(Halo)領域NHを形成するためのイオン注入を行う。ここで一旦レジスト・パターンを除去する。その後、新たなレジスト・パターンをイオン注入のマスクとして用いて、低耐圧部のNMOS FETのLDD構造のN型エクステンション領域NLDを形成するためのイオン注入を行う。更に、同じレジスト・パターンを用いて、低耐圧部のNMOS FETのP型ハロー(Halo)領域PHを形成するためのイオン注入を行う。その後、不要になったレジストパターンを除去する。
(11)ステップk(サイド・ウォール絶縁膜堆積):
図32は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップk)である。
図32に示すように、ウエハ1の第1の主面の全面に100nm程度の厚さのCVDシリコン酸化膜65を堆積する。
次に、高耐圧部について説明する。図46は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップk)である。
図46に示すように、CVDシリコン酸化膜65は高耐圧部にも堆積される。
次に、SBD部(デバイス構造1)について説明する。図62は本願の一実施の形態の半導体集積回路装置の製造方法の内、SBD部(デバイス構造1)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップk)である。
図62に示すように、CVDシリコン酸化膜65はSBD部にも堆積される。
次に、SBD部(デバイス構造2)について説明する。図73は本願の一実施の形態の半導体集積回路装置の製造方法の内、SBD部(デバイス構造2)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップk)である。
図73に示すように、CVDシリコン酸化膜65はSBD部にも同様に堆積される。SBD部(デバイス構造3)についても同様である。
(12)ステップl(SD注入):
図33は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップl)である。
図33に示すように、ドライエッチングによって、CVDシリコン酸化膜65を加工して、サイド・ウォール65とする。次に、新たなレジスト・パターンをイオン注入のマスクとして用いて、低耐圧部のNMOS FETの高濃度N型ソース・ドレイン領域NSDを形成するためのイオン注入を行う。ここで一旦レジスト・パターンを除去する。その後、新たなレジスト・パターンをイオン注入のマスクとして用いて、低耐圧部のPMOS FETの高濃度P型ソース・ドレイン領域PSDを形成するためのイオン注入を行う。その後、不要になったレジストパターンを除去する。
次に、高耐圧部について説明する。図47は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップl)である。
図47に示すように、高耐圧部にも同時にサイド・ウォール65が形成される。更に、低耐圧部のNMOS FETの高濃度N型ソース・ドレイン領域NSDを形成するためのイオン注入を行う際に、同時に高耐圧部のNMOS FETのN型エクステンション領域NV内に高濃度N型ソース・ドレイン領域NSDを形成する。
次に、SBD部(デバイス構造1)について説明する。図63は本願の一実施の形態の半導体集積回路装置の製造方法の内、SBD部(デバイス構造1)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップl)である。
図63に示すように、低耐圧部のNMOS FETの高濃度N型ソース・ドレイン領域NSDを形成するためのイオン注入の際に、同時にSBD部のカソード・コンタクト部半導体基板表面部に高濃度N型半導体領域NSDを導入する。その後、低耐圧部のPMOS FETの高濃度P型ソース・ドレイン領域PSDを形成するためのイオン注入の際に、同時にSBD部の半導体基板表面部にP型ガードリングPSDを、周辺のアイソレーション領域の半導体基板表面部に高濃度P型不純物領域PSDを形成する。
次に、SBD部(デバイス構造2)について説明する。図74は本願の一実施の形態の半導体集積回路装置の製造方法の内、SBD部(デバイス構造2)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップl)である。
図74に示すように、低耐圧部のNMOS FETの高濃度N型ソース・ドレイン領域NSDを形成するためのイオン注入の際に、同時にSBD部のカソード・コンタクト部半導体基板表面部に高濃度N型半導体領域NSDを導入する。その後、低耐圧部のPMOS FETの高濃度P型ソース・ドレイン領域PSDを形成するためのイオン注入の際に、同時にSBD部の半導体基板表面部の低濃度P型ガードリングPWの内部に高濃度P型ガードリングPSDを、周辺のアイソレーション領域の半導体基板表面部に高濃度P型不純物領域PSDをそれぞれ形成する。
次に、SBD部(デバイス構造3)について説明する。図84は本願の一実施の形態の半導体集積回路装置の製造方法の内、SBD部(デバイス構造3)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップl)である。
図84に示すように、低耐圧部のNMOS FETの高濃度N型ソース・ドレイン領域NSDを形成するためのイオン注入の際に、同時にSBD部のカソード・コンタクト部半導体基板表面部に高濃度N型半導体領域NSDを導入する。その後、低耐圧部のPMOS FETの高濃度P型ソース・ドレイン領域PSDを形成するためのイオン注入の際に、同時にSBD部の低濃度N型ディープ・ウエル領域DNWの表面部に高濃度P型ガードリングPSDを、周辺のアイソレーション領域の半導体基板表面部に高濃度P型不純物領域PSDをそれぞれ形成する。
(13)ステップm(コバルト膜形成):
図34は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップm)である。
図34に示すように、ソース・ドレイン領域および高耐圧部を除くゲート電極上等にコバルト・シリサイド層10を形成する。
次に、高耐圧部について説明する。図48は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップm)である。
図48に示すように、高耐圧部のソース・ドレイン領域NSD上にも同時にコバルト・シリサイド層10を形成する。
次に、SBD部(デバイス構造1)について説明する。図64は本願の一実施の形態の半導体集積回路装置の製造方法の内、SBD部(デバイス構造1)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップm)である。
図64に示すように、低耐圧部および中耐圧部に関するコバルト・シリサイド層10(出来上がり厚さはコンタクト電極のない部分で、中心値25nm、最も好適な範囲20nmから30nm)を形成するのと同時に、SBD部においても、ショットキ接合の現実のアノード側メタル部となるコバルト・シリサイド層10を形成する。このとき、カソード・コンタクト部、周辺アイソレーション・コンタクト部にもコバルト・シリサイド層10を形成する。
次に、SBD部(デバイス構造2)について説明する。図75は本願の一実施の形態の半導体集積回路装置の製造方法の内、SBD部(デバイス構造2)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップm)である。
図75に示すように、低耐圧部および中耐圧部に関するコバルト・シリサイド層10を形成するのと同時に、SBD部においても、ショットキ接合の現実のアノード側メタル部となるコバルト・シリサイド層10を形成する。このとき、カソード・コンタクト部、周辺アイソレーション・コンタクト部にもコバルト・シリサイド層10を形成する。SBD部(デバイス構造3)についても同様である。
(14)ステップo(コンタクト):
図35は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップo)である。
図35に示すように、ウエハ1の第1の主面の全面に50nm程度の厚さのプラズマCVDシリコン・ナイトライド膜68を堆積する。その上に、プラズマCVDシリコン酸化膜69(最終的な厚さは500nm程度)を堆積する。このプラズマCVDシリコン酸化膜69をCMPにより平坦化する。平坦化されたプラズマCVDシリコン酸化膜69にコンタクト・ホール開口用のレジスト・パターンを形成する。このレジスト・パターンをマスクとして、ドライエッチングにより、コンタクト・ホール開口を形成する。その後、不要になったレジストパターンを除去する。その後、コンタクト・ホール開口内の下地を若干エッチング除去(たとえば10nm程度)するために、アルゴン雰囲気下でスパッタ・エッチする(この工程の変動の影響を避けることが本実施例のようなSBD構造の変更が必要とされる一つの要因である)。このスパッタ・エッチは、たとえば枚葉装置を用いてアルゴンガス流量20sccm、RFパワー500W(60MHz)、圧力0.5Pa程度の条件下で行われる。
続けて、バリアメタルの一部として、チタンをたとえば10nm程度、スパッタリングにより成膜する。更に、続けて、バリアメタルの一部として、チタン・ナイトライドを30nm程度、スパッタリングおよびCVDにより成膜する。その後、コンタクト・ホール開口が埋まるように、CVDによりタングステン層を形成する。このタングステン層の不要な部分をCMPにより除去することで、プラグ70とする。更に、第1層配線となるアルミニウム系配線層M1(たとえば下からTi/TiN/Alを主要な成分とする銅その他の添加物を数%以下程度含むアルミ合金/Ti/TiNからなる多層構造体;厚さは、たとえば10nm/30nm/300nm/10nm/20nm)をスパッタ成膜する。これを通常のリソグラフィにより、パターニングする。その後、不要になったレジストパターンを除去する。
次に、高耐圧部について説明する。図49は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップo)である。
図49に示すように、低耐圧部および中耐圧部におけるプラズマCVDシリコン・ナイトライド膜68およびプラズマCVDシリコン酸化膜69の形成、平坦化、コンタクト工程、アルミニウム系配線層M1形成までの配線工程のそれぞれと同時に、高耐圧部にも同様の処理が行われる。
次に、SBD部(デバイス構造1)について説明する。図65は本願の一実施の形態の半導体集積回路装置の製造方法の内、SBD部(デバイス構造1)に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップo)である。
図65に示すように、低耐圧部および中耐圧部に対する処理と平行して、SBD部に対して以下のように処理が進められる。すなわち、ウエハ1の第1の主面の全面に50nm程度の厚さのプラズマCVDシリコン・ナイトライド膜68を堆積する。その上に、プラズマCVDシリコン酸化膜69を堆積する。このプラズマCVDシリコン酸化膜69をCMPにより平坦化する。平坦化されたプラズマCVDシリコン酸化膜69にコンタクト・ホール開口用のレジスト・パターンを形成する。このレジスト・パターンをマスクとして、ドライエッチングにより、コンタクト・ホール開口を形成する。その後、不要になったレジストパターンを除去する。その後、コンタクト・ホール開口内の下地を若干エッチング除去するために、アルゴン雰囲気下でスパッタ・エッチする。続けて、バリアメタルの一部として、チタンをたとえば10nm程度、スパッタリングにより成膜する。更に、続けて、バリアメタルの一部として、チタン・ナイトライドを30nm程度、スパッタリングおよびCVDにより成膜する。その後、コンタクト・ホール開口が埋まるように、CVDによりタングステン層を形成する。このタングステン層の不要な部分をCMPにより除去することで、プラグ70およびSBD部のアノード・コンタクト・プラグ11とする。更に、第1層配線となるアルミニウム系配線層M1をスパッタ成膜する。これを通常のリソグラフィにより、パターニングする。その後、不要になったレジストパターンを除去する。
SBD部(デバイス構造2、3)については、それぞれ図76および図86に示されているが、SBD部(デバイス構造1)と同じであり、説明は繰り返さない。
(15)ステップp(下層配線):
図36は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップp)である。
図36に示すように、層間絶縁膜73(最終的な厚さは500nm程度)を堆積して、適宜平坦化を行い、先と同様にタングステン・プラグ71および第2層配線M2を形成する。この第2層配線M2の構造も主要厚さも第1層配線M1とほぼ同じであるが、アルミニウム合金層の厚さは350nm程度である。この後、これらとまったく同様に、層間絶縁膜74(最終的な厚さは500nm程度)を堆積して、適宜平坦化を行い、先と同様にタングステン・プラグ72および第3層配線M3を形成する。
次に、高耐圧部について説明する。図50は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップp)である。
図50に示すように、低耐圧部および中耐圧部に対するアルミニウム系配線層M2,M3の形成と同時に、高耐圧部についても、アルミニウム系配線層M2,M3の形成が行われる。
以降のSBD部(デバイス構造1から3)への処理は、各種の耐圧のCMOS FET部と基本的に同じプロセスになるので説明を繰り返さない。
(16)ステップq(上層配線):
図37は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップq)である。
図37に示すように、層間絶縁膜75(最終的な厚さは500nm程度)を堆積して、適宜平坦化を行い、先と同様にタングステン・プラグ76および第4層配線M4(たとえば下からTi/TiN/Alを主要な成分とする銅その他の添加物を数%以下程度含むアルミ合金/TiNからなる多層構造体;厚さは、たとえば10nm/30nm/1000nm/70nm)を形成する。
次に、高耐圧部について説明する。図51は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップq)である。
図51に示すように、低耐圧部および中耐圧部に対するアルミニウム系配線層M4の形成と同時に、高耐圧部についても、アルミニウム系配線層M4の形成が行われる。
(17)ステップr(バンプパッド形成):
図38は本願の一実施の形態の半導体集積回路装置の製造方法の内、低耐圧部および中耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップr)である。
図38に示すように、ファイナル・パッシベーション膜77を堆積する。最後にバンプ・パット開口78を形成する。この開口部に露出した第4層配線M4の上層TiN膜は必要に応じて、除去する。
次に、高耐圧部について説明する。図52は本願の一実施の形態の半導体集積回路装置の製造方法の内、高耐圧部に関するプロセス・フローを説明するデバイス断面図(プロセス・ステップr)である。
図52に示すように、高耐圧部についても、ファイナル・パッシベーション膜77の堆積、および、バンプ・パット開口78の形成が行われる。その後、特に図示はしないが、バンプ・パッド開口78内の第4層配線M4上に、金等の導電膜からなるバンプ電極を形成する。
5.サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、P型シリコン系基板(その他エピタキシャル基板、SOI基板等)のN型表面と金属シリサイド(その他金属、合金を含む)間でショットキ接合を形成する具体例を中心に説明したが、本願発明はそれに限定されることなく、P型およびN型を相互に反転した構造にも適用できることは、言うまでもない(一般に半導体側をN型とする方が電気特性がよいと考えられている)。また、P型シリコン系基板ではなく、N型シリコン系基板やその他の半導体基板(絶縁膜基板上の基体半導体層を含む)上に形成してもよい。
また、前記実施の形態では、コバルト・シリサイドを使用したプロセスおよびデバイスについて、具体的に説明したが、本願発明はそれに限定されることなく、ニッケル・シリサイド、チタン・シリサイド、またはその他のシリサイドを用いたプロセスおよびデバイスにも適用できることは言うまでもない。
このような場合、一般に電流量確保のため、ショットキー接合領域上に多数のコンタクト電極(たとえば、TiN等のバリア・メタル層を有するタングステン・プラグ)をマトリクス状に密集配置することが行われている。このバリア・メタル層を堆積する前に、コンタクトホールの底のシリサイド層(たとえばコバルト・シリサイド)の表面をスパッタ・エッチング処理することが広く行われている。