KR20210047221A - 저저항 인터커넥트 구조 - Google Patents

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KR20210047221A
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Abstract

인터커넥트 구조와 이것을 형성하는 방법이 여기에 개시된다. 예시적인 인터커넥트 구조는 제1 유전체층 내의 제1 컨택 피처와, 제1 유전체층 위의 제2 유전체층과, 제1 컨택 피처 위의 제2 컨택 피처와, 상기 제2 유전체층과 제2 유전체 피처 사이의 배리어층과, 배리어충과 제2 컨택 피처 사이의 라이너를 포함한다. 제1 컨택 피처와 제2 컨택 피처 사이의 계면은 라이너는 포함하지만 배리어층은 없다.

Description

저저항 인터커넥트 구조{LOW-RESISTANCE INTERCONNECT STRUCTURES}
집적 회로(integrated circuit, IC) 산업은 기하급수적으로 성장하고 있다. IC 재료 및 설계에 있어서의 기술적 진보는 여러 세대의 IC를 생산하였고, 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 발전 과정에서, 기능적 밀도(즉, 칩 면적당 상호접속된 장치의 수)는 기하학적 사이즈(즉, 제조 공정을 이용하여 생성될 수 있는 최소형의 컴포넌트(또는 라인))가 감소하면서 일반적으로 증가하고 있다. 이 스케일 축소 과정은 일반적으로, 생산 효율을 높이고 연관 비용을 낮춤으로써 혜택을 제공한다.
이러한 스케일 축소는 IC의 처리 및 제조 복잡성을 증대시키며, 이러한 진보가 달성되도록 IC 처리 및 제조에서도 유사한 발전이 필요하다. 예를 들어, 컨택 비아는 일부 게이트 컨택 및 소스/드레인 컨택을 인터커넥트 구조의 제1 금속층에 전기적으로 접지시키는데 사용될 수 있는데, 이것은 전력 레일로 지칭될 수도 있다. 이들 게이트 컨택 및 소스/드레인 컨택을 제1 금속층에 전기적으로 결합시키는 데에 게이트 컨택 비아 또는 소스/드레인 컨택 비아를 사용하면 전류 밀집 효과(current crowding effect)로 인해 저항을 상승시킬 수 있다. 또한, 게이트 컨택 비아 또는 소스/드레인 컨택 비아가 타원형 또는 레이스트랙(recetrack) 형태를 갖도록 확대될 때, 임계 치수 균일성(CUD, critical dimension uniformity) 및 수율이 감소할 수 있다. 따라서, 기존의 인터커넥트 구조가 대체로 그 의도하는 목적에 적절하다 하더라도, 모든 면에서 완전히 만족스럽지는 못하다.
본 개시내용은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 기법에 따라, 다양한 피처들이 비율에 따라 도시되지 않으며, 예시적인 목적으로만 이용됨을 강조한다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 본 개시내용의 다양한 양태에 따른 반도체 디바이스의 컨택 구조를 제조하는 방법의 흐름도이다.
도 2 내지 도 9와 도 10a는 본 개시내용의 다양한 양태에 따라, 도 1의 방법의 다양한 제조 단계에 있어서의 제1 방향을 따른 워크피스의 단편적 단면도이다.
도 10b는 본 개시 내용의 다양한 양태에 따른, 도 10a와는 상이한 단편적 단면도이다.
도 11은 본 개시내용의 다양한 양태에 따른 도 10a의 워크피스의 개략적 평면도이다.
도 12와 도 13a는 본 개시내용의 다양한 양태에 따라, 제2 방향을 따른 도 11의 컨택 구조의 단편적 단면도이다.
도 13b는 본 개시내용의 양태에 따른, 도 13a와는 상이한 단편적 단면도이다.
도 14는 본 개시내용의 다양한 양태에 따른, 복수의 디바이스 영역을 포함하는 반도체 디바이스의 개략적 평면도이다.
도 15는 본 개시내용의 다양한 양태에 따라, 도 14의 반도체 디바이스의 디바이스 영역 중 하나에서 구현되는 다른 컨택 구조이다.
본 개시내용은 개괄적으로 집적 회로(IC) 디바이스에 관한 것이며, 더 구체적으로는 IC 디바이스의 컨택 구조에 관한 것이다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다.
또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다. 또한, 이어지는 본 개시내용에 있어서 다른 피처 위에, 다른 피처에 연결 및/또는 결합되는, 피처를 형성하는 것은, 이들 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 또한 이들 피처가 직접 직접 접촉하지 않도록 추가 피처가 이들 피처 사이에 개재되어 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 공간적으로 상대적인 용어, 예를 들어, "하위", "상위", "수평", "수직", "위", "상측", "아래", "하측", "상부", "하부" "상단", "하단" 등뿐만 아니라 그 파생어(예를 들어, "수평으로", "하향으로", "상향으로" 등)은 본 개시내용의 한 피처와 다른 피처와의 관계를 용이하게 설명하기 위해 사용된다. 공간적으로 관련된 용어는 피처를 포함하는 디바이스의 상이한 방향을 포함하는 것이 의도된다.
IC 제조 공정 플로우는 통상 3개의 카테고리, 즉 FEOL(front-end-of-line), MEOL(middle-end-of-line), 및 BEOL(back-end-of-line)로 구분된다. FEOL는 일반적으로 트랜지스터와 같은 IC 디바이스를 제조하는 것에 관한 공정을 포함한다. 예를 들어, FEOL 공정은 격리 피처, 게이트 구조, 및 소스 및 드레인 피처(일반적으로 소스/드레인 피처라고 함)를 형성하는 것을 포함할 수 있다. MEOL은 일반적으로 게이트 구조 및/또는 소스/드레인 피처에 대한 컨택과 같은, IC 디바이스의 전도성 피처(또는 전도성 영역)에 대한 컨택을 제조하는 것에 관한 공정을 포함한다. BEOL은 일반적으로 FEOL 및 MEOL에 의해 제조된 IC 피처(여기서는 각각 FEOL 및 MEOL 피처 또는 구조라고 지칭됨)를 상호접속시켜서 IC 디바이스의 동작을 가능하게 하는 다층 인터커넥트(MLI, multilayer interconnect)를 제조하는 것에 관한 공정을 포함한다.
IC 기술이 소규모 기술 노드로 발전함에 따라, MEOL 및 BEOL 공정은 중대한 난제를 경험하고 있다. 예를 들어, 설계 요건으로 인해, 일부 게이트 컨택 및 소스/드레인 컨택을 포함하는 일부 MEOL 피처는 제1 금속층(M0)을 통해 전기적으로 접지되는데, 이것은 전력 레일 또는 전력 레일 라인으로 지칭될 수도 있다. 통상적으로, 게이트 컨택 및 소스/드레인 컨택 둘 다를 형성한 후, 이들 접지 대상 게이트 컨택 및 소스/드레인 컨택을 제1 금속층에 결합시키기 위해 유전체층을 관통하여 컨택 비아가 형성된다. 제1 금속층과 컨택 비아의 상이한 재료, 계면 저항, 및 컨택 비아의 더 작은 치수로 인해, 접지 대상 컨택을 제1 금속층에 결합시키기 위해 컨택 비아를 사용하면 전류 밀집 효과 및 저항 상승을 초래할 수 있다. MEOL 피처가 점점 작아짐에 따라, 이러한 종래의 기술의 컨택 비아도 점점 작아짐으로써, 전류 밀집 효과를 악화시킨다.
본 개시내용은 병합 가능한 접지 대상 MEOL 피처들에 전기적으로 결합되는 공통 레일 라인을 구현하는 컨택 구조 및 방법을 개시한다. 공통 레일은 제1 금속층에 평행하게 연장될 수 있고, 제1 금속층과의 접촉 면적을 크게 증가시킬 수 있다. 공통 레일 라인의 구현은 전류를 균등하게 분배하고 전류 밀집 효과를 완화시킴으로써, MEOL 컨택과 제1 금속층 사이의 저항을 감소시킬 수 있다. 상이한 실시형태는 상이한 장점을 가질 수 있으며, 임의의 실시형태에 대한 특별한 장점이 반드시 요구되지 않는다.
도 1은 본 개시내용의 다양한 양태에 따른 반도체 디바이스의 컨택 구조를 제조하는 방법(100)의 흐름도를 도시한다. 도 2 내지 도 10a는 본 개시내용의 방법(100)의 다양한 실시형태에 따라, 도 1의 방법(100)의 다양한 제조 단계에 있어서의 제1 방향을 따른 워크피스의 단편적 단면도이다. 추가 단계들이 방법(100)의 이전, 도중, 및 이후에 제공될 수 있으며, 설명한 단계들의 일부는 방법(100)의 추가 실시형태를 위해 이동, 교체, 또는 제거될 수도 있다. 부가 피처가 도 2 내지 도 10a에 도시된 컨택 구조에 추가될 수 있으며, 후술하는 피처 중 일부는 도 2 내지 도 10a에 도시하는 인터커넥트 구조의 다른 실시형태에서 대체, 수정 또는 제거될 수도 있다.
도 1과 도 2를 참조하면, 방법(100)은 게이트 구조(206) 및 소스/드레인 피처(205)를 포함하는 워크피스(200) 위에 제1 층간 유전체(ILD, interlayer dielectric)층(216)이 퇴적되는 블록(102)을 포함한다. 방법(100)의 결론에서, 워크피스(200)가 반도체 디바이스(200)로 제조될 수 있다. 이 점에 있어서, 워크피스(200)는 적절한 맥락에서 반도체 디바이스(200)로도 칭해질 수 있다. 반도체 디바이스(200)는 마이크로프로세서, 메모리, 및/또는 기타 IC 디바이스 내에 포함될 수 있다. 일부 구현예에서, 반도체 디바이스(200)는 저항기, 커패시터, 인덕터, 다이오드, p타입 FET(PFET), n타입 FET(NFET), 금속 산화물 반도체 FET(MOSFET), CMOS(complementary MOS) 트랜지스터, BJT(bipolar junction transistor), LDMOS(lateralally diffused MOS) 트랜지스터, 고전압(high voltage) 트랜지스터, 고주파 트랜지스터, 기타 적절한 컴포넌트, 또는 이들의 조합 등의 다양한 수동 및 능동 마이크로전자 디바이스를 포함하는, IC칩, 시스템 온 칩(SoC), 또는 이들의 일부일 수 있다. 트랜지스터는 핀형 FET(FinFET) 또는 게이트-올-어라운드(GAA) 트랜지스터와 같은 멀티 게이트 트랜지스터 또는 평면형 드랜지스터일 수 있다. 도 2는 본 개시내용의 발명 개념을 더 잘 이해하도록 명확화를 위해 단순화되었다. 추가의 피처가 반도체 디바이스(200)에 추가될 수 있고, 후술하는 피처의 일부는 반도체 디바이스(200)의 다른 실시형태에서 대체, 수정 또는 제거될 수 있다.
반도체 디바이스(200)는 기판(웨이퍼)(202)을 포함한다. 도시하는 실시형태에서, 반도체 기판(202)은 실리콘을 포함한다. 대안으로 또는 추가로, 기판(202)은 게르마늄 등의 다른 원소 반도체와, 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물 등의 화합물 반도체와, 실리콘 게르마늄(SiGe), GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP 등의 혼정 반도체, 또는 그 조합을 포함한다. 일부 구현예에서, 기판(202)은 하나 이상의 III-V족 재료, 하나 이상의 II-IV족 재료, 또는 이들의 조합을 포함한다. 일부 구현예에서, 기판(202)은 SOI(실리콘-온-인슐레이터) 기판, SGOI(실리콘-게르마늄-온-인슐레이터) 기판, 또는 GOI(게르마늄-온-인슐레이터) 기판과 같은 SOI 기판이다. 반도체-온-인슐레이터 기판은 SIMOX(separation by implantation of oxygen), 웨이퍼 접합, 및/또는 다른 적절한 방법을 이용해서 제조될 수 있다. 기판(202)은 반도체 디바이스(200)의 요건에 따라 구성된, p타입 도핑 영역, n타입 도핑 영역, 또는 이들의 조합과 같은 다양한 도핑 영역(도시 생략)을 포함할 수 있다. p타입 도핑 영역(예컨대, p타입 웰)은 붕소, 인듐, 기타 p타입 도펀트, 또는 이들의 조합 등의 p타입 도펀트를 포함한다. n타입 도핑 영역(예컨대, n타입 웰)은 인, 비소, 기타 n타입 도펀트, 또는 이들의 조합 등의 n타입 도펀트를 포함한다. 일부 구현예에서, 기판(202)은 p타입 도펀트와 n타입 도펀트의 조합으로 형성된 도핑 영역을 포함한다. 다양한 도핑 영역은 기판(202) 상에 그리고/또는 내에 직접 형성될 수 있으며, 예컨대 p웰 구조, n웰 구조, 이중 웰 구조, 융기 구조, 또는 이들의 조합을 제공한다. 다양한 도핑 영역을 형성하기 위해 이온 주입 공정, 확산 공정, 및/또는 다른 적절한 도핑 공정이 수행될 수 있다. 편의상, 기판(202)은 도 3 내지 도 10에 도시되지 않는다.
반도체 디바이스(200)의 다양한 디바이스 영역 등의 다양한 영역을 격리시키기 위해 격리 피처(도시 생략)가 기판(202) 위에 또/또는 내에 형성된다. 예를 들어, 격리 피처는 능동 디바이스 영역 및/또는 수동 디바이스 영역을 규정하고 이들을 서로 전기적으로 격리시킨다. 격리 피처는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 기타 적절한 격리 재료, 또는 이들의 조합을 포함한다. 격리 피처는 STI(Shallow Trench Isolation) 구조, DTI(Deep Trench Isolation) 구조, 및/또는 LOCOS(Local Oxidation of Silicon) 구조 등의 상이한 구조를 포함할 수 있다. 일부 구현예에서, 격리 피처는 STI 피처를 포함한다. 예를 들어, STI 피처는 기판(202)에 트렌치를 에칭하고(예컨대, 건식 에칭 공정 및/또는 습식 에칭 공정을 사용하여) 절연체 재료로 트렌치를 충전함으로써(예컨대, 화학적 기상 퇴적(CVD) 공정 또는 스핀-온 글래스 공정을 사용하여) 형성될 수 있다. 과량의 절연체 재료 제거하고 그리고/또는 격리 피처의 상면을 평탄화하기 위해 화학적 기계 연마(CMP) 공정이 수행될 수 있다. 일부 구현예에서, STI 피처는 트렌치를 충전하는, 산화물 라이너층 위에 배치된 실리콘 질화물 등의 다층 구조를 포함한다.
게이트 구조(206)는 기판(202) 위에 배치되며, 이들 중 하나 이상은 소스 영역(20)과 드레인 영역(20) 사이에 개재되는데, 채널 영역(10)은 소스 영역(20)과 드레인 영역(20) 사이에 규정된다. 게이트 구조(206)가 채널 영역(10)과 결합하여, 동작 중에 소스/드레인 영역(20) 사이에 전류가 흐를 수 있다. 일부 구현예에서는, 게이트 구조(206) 각각이 핀 구조(204)의 일부를 감싸도록 게이트 구조(206)가 핀 구조(204) 위에 형성된다. 예를 들어, 게이트 구조(206)가 핀 구조(204)의 채널 영역(10)을 감싸서 핀 구조(204)의 소스 영역(20)과 드레인 영역(20) 사이에 개재된다. 일부 실시형태에서, 게이트 구조(206)는 반도체 디바이스(200)의 설계 요건에 따라 원하는 기능을 달성하도록 구성되는 금속 게이트(MG) 스택을 포함한다. 일부 구현예에서, 금속 게이트 스택은 게이트 유전체와, 게이트 유전체 위에 게이트 전극을 포함한다. 게이트 유전체는 실리콘 산화물, 하이-k 유전체 재료, 기타 적절한 유전체 재료, 또는 이들의 조합 등의 유전체 재료를 포함한다. 일반적으로 하이-k 유전체 재료는 예컨대 실리콘 산화물의 유전 상수(k≒3.9)보다 높은 유전 상수를 가진 유전체 재료를 칭한다. 예시적인 하이-k 유전체 재료는 하프늄, 알루미늄, 지르코늄, 란탄, 탄탈, 티탄, 이트륨, 산소, 질소, 기타 적절한 성분, 또는 이들의 조합을 포함한다. 일부 구현예에서, 게이트 유전체는, 예컨대 실리콘 산화물을 포함하는 계면층, 및 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, HfO2-Al2O3,　TiO2, Ta2O5,　La2O3,　Y2O3, 기타 적절한 하이-k 유전체 재료, 또는 이들의 조합을 포함하는 하이-k 유전체층와 같은 다층 구조를 포함한다. 게이트 전극은 전기 전도성 재료를 포함한다. 일부 구현예에서, 게이트 전극은 하나 이상의 캡핑층, 일함수층, 글루/배리어 층, 및/또는 금속 충전(또는 벌크)층과 같은 다수의 층을 포함한다. 캡핑층은 금속 전극의 게이트 유전체와 다른 층 사이에서 성분의 확산 및/또는 반응을 방지 또는 없애는 재료를 포함할 수 있다. 일부 구현예에서, 캡핑층은 티탄 질화물(TiN), 탄탈 질화물(TaN), 텅스텐 질화물(W2N), 티탄 실리콘 질화물(TiSiN), 탄탈 실리콘 질화물(TaSiN), 또는 이들의 조합 등의 금속과 질소를 포함한다. 일함수층은 원하는 일함수(예컨대, n타입 일함수 또는 p타입 일함수)를 갖도록 튜닝된, n타입 일함수 재료 및/또는 p타입 일함수 재료와 같은 전도성 재료를 포함한다. p타입 일함수 재료는 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 기타 p타입 일함수 재료, 또는 이들의 조합을 포함한다. n타입 일함수 재료는 Ti, Al, Ag, Mn, Zr, TiAl, TiAlC, TaC, TaCN, TaSiN, TaAl, TaAlC, TiAlN, 기타 n타입 일함수 재료, 또는 이들의 조합을 포함한다. 글루/배리어 층은 일함수층과 금속 충전층 등의 인접한 층들 사이의 접착을 증진시키는 재료 및/또는 일함수층과 금속 충전층 등의 게이트 층들 사이에서의 확산을 막고 또/또는 줄이는 재료를 포함할 수 있다. 예를 들어, 글루/배리어 층은 금속(예컨대, W, Al, Ta, Ti, Ni, Cu, Co, 기타 적절한 금속, 또는 이들의 조합), 금속 산화물, 금속 질화물(예컨대, TiN) 또는 이들의 조합을 포함한다. 금속 충전층은 Al, W, 및/또는 Cu 등의 적절한 전도성 재료를 포함할 수 있다.
에피택셜 소스 피처(205)와 에피택셜 드레인 피처(205)(간단하게 소스/드레인 피처(205)라고 칭함)가 기판(202)의 소스/드레인 영역(20)에 배치될 수 있다. 게이트 구조(206)와 소스/드레인 피처(205) 각각은 반도체 디바이스(200)의 트랜지스터의 일부를 형성한다. 따라서 게이트 구조(206) 및/또는 소스/드레인 피처(205)는 다르게는 디바이스 피처라고 칭해진다. 일부 구현예에서, 소스/드레인 피처(205)는 핀 구조(204)의 소스/드레인 영역(20)을 감싼다. 에피택시 공정은 CVD 퇴적 기술(예컨대, 기상 에피택시(VPE), UHV-CVD(ultra-high vacuum CVD), LPCVD, 및/또는 PECVD), 분자빔 에피택시, 기타 적절한 SEG 공정, 또는 이들의 조합을 구현할 수 있다. 소스/드레인 피처(205)는 n타입 도펀트 및/또는 p타입 도펀트로 도핑될 수 있다. 일부 구현예에서, 트랜지스터가 n타입 디바이스(예컨대, n채널을 구비함)로서 구성될 경우, 소스/드레인 피처(205)는 인, 기타 n타입 도펀트, 또는 이들의 조합이 도핑된 실리콘 함유 에피택셜층 또는 실리콘-탄소 함유 에피택셜층일 수 있다(예컨대, Si:P 에피택셜층 또는 Si:C:P 에피택셜층을 형성함). 일부 구현예에서, 트랜지스터가 p타입 디바이스(예컨대, p채널을 구비함)로서 구성될 경우, 소스/드레인 피처(205)는 붕소, 기타 p타입 도펀트, 또는 이들의 조합이 도핑된 실리콘 및 게르마늄 함유 에피택셜층일 수 있다(예컨대, Si:Ge:B 에피택셜층을 형성함). 일부 구현예에서는, 반도체 디바이스(200)의 소스/드레인 피처(205)에서 도펀트를 활성화시키기 위해 어닐링 공정이 수행된다.
도 2에 도시하는 바와 같이, 워크피스(200)는 게이트 구조(206)의 측벽을 따라 배치되는 제1 게이트 스페이서(208)와, 제1 게이트 스페이서(208)의 측벽을 따라 배치되는 제2 게이트 스페이서(210)도 포함할 수 있다. 일부 실시형태에서, 제1 게이트 스페이서(208)와 제2 게이트 스페이서(210)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 산탄질화물, 로우-k(유전 상수가 약 3.9보다 작음) 유전체 재료, 또는 적절한 유전체 재료를 포함할 수 있다. 워크피스(200)는 게이트 구조(206) 위에 그리고 소스/드레인 피처(205) 사이에 배치된 ILD층(212)과, 게이트 상부 에칭 정지층(214)도 포함한다. 일부 실시형태에서, ILD층(212)과 제1 ILD층(216)은 동일한 조성을 가질 수 있다. 이들 실시형태에서, ILD층(212)과 제1 ILD층(216)은 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, TEOS 형성 산화물, PSG, BPSG, 로우-k 유전체 재료, 기타 적절한 유전체 재료, 또는 이들의 조합을 포함하는 유전체 재료를 포함할 수 있다. 예시적인 로우-k 유전체 재료는 FSG, 탄소 도핑 실리콘 산화물, Black Diamond®(미국 캘리포니아주 산타 클라라에 소재한 Applied Materials사의 제품), Xerogel, 에어겔, 비정질 플루오로화 탄소, 파릴렌, BCB, SiLK(미국 미시간주 미들랜드에 소재한 Dow Chemical사의 제품), 폴리이미드, 기타 로우-k 유전체 재료, 또는 이들의 조합을 포함할 수 있다. 게이트 상부 에칭 정지층(214)은 ILD층(212) 및 제1 ILD층(216)과는 상이한 재료를 포함한다. 일부 실시형태에서, 게이트 상부 에칭 정지층(214)은 실리콘 질화물 또는 실리콘 산질화물 등의 실리콘과 질소를 포함할 수 있다. ILD층(212), 게이트 상부 에칭 정지층(214) 및 제1 ILD층(216)은 워크피스(200) 위에서, 예컨대 퇴적 공정(예컨대, 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 원자층 퇴적(ALD), 고밀도 플라즈마 CVD(HDPCVD), 금속 유기 CVD(MOCVD), 원격 플라즈마 CVD(RPCVD), 플라즈마 강화 CVD(PECVD), 저압 CVD(LPCVD), 대기압 CVD(APCVD), 도금, 기타 적절한 방법, 또는 이들의 조합)에 의해 형성될 수 있다. 일부 구현예에서, ILD층(212), 제1 ILD층(216) 및 게이트 상부 에칭 정지층(214)은 예컨대 워크피스(200) 위에 유동성 재료(액체 화합물 등)을 퇴적하여 열 어닐링(thermal annealing) 및/또는 자외선 처리 등의 적절한 기술에 의해 그 유동성 재료를 고체로 변환시키는 것을 포함하는 유동성 CVD(FCVD) 공정에 의해 형성된다. ILD층(212), 제1 ILD층(216) 및 게이트 상부 에칭 정지층(214)을 위한 재료의 퇴적에 후속하여, CMP 공정 및/또는 기타 평탄화 공정이 행해져서, ILD층(212), 제1 ILD층(216) 및 게이트 상부 에칭 정지층(214)은 상부층의 형성을 도모하도록 실질적으로 평면의 표면을 갖게 된다.
이제 도 1과 도 3을 참조하면, 방법(100)은 소스/드레인 피처(205)의 일부를 노출시키도록 소스/드레인 컨택 개구부(218)가 형성되는 블록(104)을 포함한다. 제1 ILD층(216), 게이트 상부 에칭 정지층(214) 및 ILD층(212)을 통해 소스/드레인 컨택 개구부(218)를 형성하는 것은 리소그래피 공정 및/또는 에칭 공정의 사용을 포함할 수 있다. 일부 구현예에서, 리소그래피 공정은 제1 ILD층(216) 위에 레지스트층을 형성하는 것, 레지스트층을 패턴 방사선에 노출시키는 것, 노출된 레지스트층을 현상하여, 소스/드레인 피처(205)의 적어도 일부를 노출시키도록 소스/드레인 컨택 개구부(218)를 에칭하기 위한 마스킹 엘리먼트로서 사용될 수 있는 패터닝된 레지스트층을 형성하는 것을 포함한다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 기타 에칭 공정, 또는 이들의 조합을 포함한다.
이제 도 1과 도 4을 참조하면, 방법(100)은 소스/드레인 컨택 개구부(218)에 소스/드레인 컨택(219)이 형성되는 블록(106)을 포함한다. 소스/드레인 컨택(219)은 실리사이드층(222), 제1 배리어층(220), 및 금속 충전층(224)을 포함할 수 있다. 일부 구현예에서, 실리사이드층(222)은 소스/드레인 컨택 개구부(218)에 노출되는 소스/드레인 피처(205)의 부분 상에 형성된다. 일부 구현예에서, 실리사이드층(222)은 소스/드레인 피처(205)의 노출된 부분 위에 금속층을 퇴적함으로써 형성될 수 있다. 금속층은 실리사이드층 형성을 증진시키기에 적합한 임의의 재료, 예컨대, 니켈, 백금, 팔라듐, 바나듐, 티탄, 코발트, 탄탈, 이테르븀, 지르코늄, 기타 적절한 금속, 또는 이들의 조합을 포함한다. 금속층의 퇴적 이후, 워크피스(200)는 이어서 소스/드레인 피처(205)의 성분(예컨대, 실리콘 및/또는 게르마늄)을 금속과 반응시키도록 어닐링된다. 따라서 실리사이드층(222)은 금속층 내의 금속과 소스/드레인 피처(205)의 성분(예컨대, 실리콘 및/또는 게르마늄)을 포함한다. 일부 구현예에서, 실리사이드층(222)은 니켈 실리사이드, 티탄 실리사이드, 또는 코발트 실리사이드를 포함할 수 있다. 금속층의 잔여부와 같은 미반응 금속은 에칭 공정과 같은 임의의 적절한 공정에 의해 선택적으로 제거된다. 일부 실시형태에서, 제1 배리어층(220)은 탄탈, 탄탈 질화물, 탄탈 탄화물, 티탄, 티탄 질화물, 티탄 탄화물, 및 이웃하는 유전체층에의 산소 확산 또는 금속 확산을 막을 수 있는 기타 적절한 재료로 형성될 수 있다. 제1 배리어층(220)은 원자층 퇴적(ALD), 화학적 기상 퇴적(CVD), 또는 무전해 퇴적(ELD)을 사용하여 퇴적될 수 있고 약 0.5 nm와 약 5 nm 사이의 두께로 형성될 수 있다. 금속 충전층(224)은 텅스텐, 니켈, 탄탈, 티탄, 알루미늄, 구리, 코발트, 탄탈 질화물, 티탄 질화물, 루테늄, 및/또는 기타 적절한 전도성 재료 등의 임의의 적절한 전도성 재료로 형성될 수 있다. 일례에 있어서, 금속 충전층(224)은 텅스텐으로 형성된다. 금속 충전층(224)은 물리적 기상 퇴적(PVD), CVD, ALD, 전기도금, ELD, 또는 기타 적절한 퇴적 공정, 또는 이들의 조합을 사용하여 퇴적될 수 있다. 도시하지는 않지만, 라이너가 제1 배리어층(220)과 금속 충전층(224) 사이에 형성되어 제1 배리어층(220)과의 금속 충전층(224)의 접착을 도모할 수도 있다. 경우에 따라, 라이너는 코발트, 코발트 질화물, 코발트 탄화물, 또는 기타 적절한 금속, 금속 질화물, 또는 금속 탄화물을 포함할 수 있다. 라이너는 ALD, CVD, ELD, 또는 PVD를 사용하여 퇴적될 수 있고, 약 0.5 nm와 3 nm 사이의 두께로 형성될 수 있다. 이후에, CMP 공정과 같은 평탄화 공정에 의해 제1 ILD층(216), 제1 배리어층(220), 라이너(존재할 경우), 및 금속 충전층(224)의 상부 표면들을 평탄화함으로써 임의의 과량의 재료가 제거될 수 있다.
이제 도 1과 도 5를 참조하면, 방법(100)은 워크피스(200) 위에 컨택 에칭 정지층(CESL)(226)이 퇴적되는 블록(108)을 포함한다. 일부 실시형태에서, CESL(226)은 제1 ILD층(216)과는 상이한 재료를 포함할 수 있다. 일부 실시형태에서, CESL(226)은 실리콘 질화물 또는 실리콘 산질화물 등의 실리콘과 질소를 포함할 수 있다. 일부 구현예에서, CESL(226)은 예컨대 퇴적 공정(CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, APCVD, 도금, 기타 적절한 방법, 또는 이들의 조합)에 의해 워크피스(200) 위에 형성된다. 일부 다른 구현예에서, CESL(226)은 예컨대 워크피스(200) 위에 유동성 재료(액체 화합물 등)을 퇴적하여 열 어닐링(thermal annealing) 및/또는 자외선 처리 등의 적절한 기술에 의해 그 유동성 재료를 고체 재료로 변환시키는 것을 포함하는 FCVD 공정에 의해 형성될 수도 있다.
이제 도 1과 도 5를 참조하면, 방법(100)은 제2 ILD층(228)이 CESL(226) 위에 퇴적되는 블록(110)을 포함한다. 제2 ILD층(228)은 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, TEOS 형성 산화물, PSG, BPSG, 로우-k 유전체 재료, 기타 적절한 유전체 재료, 또는 이들의 조합을 포함하는 유전체 재료를 포함할 수 있다. 예시적인 로우-k 유전체 재료는 FSG, 탄소 도핑 실리콘 산화물, Black Diamond®(미국 캘리포니아주 산타 클라라에 소재한 Applied Materials사의 제품), Xerogel, 에어겔, 비정질 플루오로화 탄소, 파릴렌, BCB, SiLK(미국 미시간주 미들랜드에 소재한 Dow Chemical사의 제품), 폴리이미드, 기타 로우-k 유전체 재료, 또는 이들의 조합을 포함할 수 있다. 일부 구현예에서, 제2 ILD층(228)은 예컨대 퇴적 공정(CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, APCVD, 도금, 기타 적절한 방법, 또는 이들의 조합)에 의해 워크피스(200) 위에 형성될 수 있다. 일부 다른 구현예에서, 제2 ILD층(228)은 예컨대 워크피스(200) 위에 유동성 재료(액체 화합물 등)을 퇴적하여 열 어닐링(thermal annealing) 및/또는 자외선 처리 등의 적절한 기술에 의해 그 유동성 재료를 고체 재료로 변환시키는 것을 포함하는 FCVD 공정에 의해 형성될 수도 있다.
이제 도 1과 도 6을 참조하면, 방법(100)은 제2 ILD층(228), CESL(226), 제1 ILD층(216), 게이트 상부 에칭 정지층(214)을 통해 게이트 컨택 개구부(230)가 형성되는 블록(112)을 포함한다. 제2 ILD층(228), CESL(226), 제1 ILD층(216), 게이트 상부 에칭 정지층(214)을 통해 게이트 컨택 개구부(230)를 형성하는 것은 리소그래피 공정 및/또는 에칭 공정의 사용을 포함할 수 있다. 일부 구현예에서, 리소그래피 공정은 제2 ILD층(228) 위에 레지스트층을 형성하는 것, 레지스트층을 패턴 방사선에 노출시키는 것, 노출된 레지스트층을 현상하여, 게이트 구조(206)의 적어도 일부를 노출시키도록 소스/드레인 컨택 개구부(230)를 에칭하기 위한 마스킹 엘리먼트로서 사용될 수 있는 패터닝된 레지스트층을 형성하는 것을 포함한다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 및/또는 기타 에칭 공정, 또는 이들의 조합을 포함한다.
이제 도 1과 도 7을 참조하면, 방법(100)은 게이트 컨택 개구부(230)과 유체 연통되며 소스/드레인 컨택(219)을 노출시키는 공통 레일 개구부(common rail opening)(232)가 형성되는 블록(114)을 포함한다. 공통 레일 개구부(232)는 CESL(226)과 제2 ILD층(228)을 통해 형성되고, 형성되면, 공통 레일 개구부(232)의 측벽은 CESL(226)과 제2 ILD층(228)에 의해 둘러싸여 라이닝된다. 도 7의 CESL(226)과 제2 ILD층(228)은 공통 레일 개구부(232)를 형성하기 위해 제거되었으며, 공통 레일 개구부(232) 주위의 CESL(226)과 제2 ILD층(228)의 부분은 여전히 존재하는 것을 알아야 한다. 도 7에 도시하는 바와 같이, 공통 레일 개구부(232)는 게이트 컨택 개구부(230)와 유체 연통되며, 소스/드레인 컨택(219)의 상부 표면은 노출되어 있다. 일부 구현예에서, CESL(226)과 제2 ILD층(228)을 통해 공통 레일 개구부(232)를 형성하는 것은 리소그래피 공정 및/또는 에칭 공정의 사용을 포함할 수 있다. 일부 구현예에서, 리소그래피 공정은 제2 ILD층(228) 위에 레지스트층을 형성하는 것, 레지스트층을 패턴 방사선에 노출시키는 것, 노출된 레지스트층을 현상하여, 공통 레일 개구부(232)를 에칭하기 위한 마스킹 엘리먼트로서 사용될 수 있는 패터닝된 레지스트층을 형성하는 것을 포함한다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 및/또는 기타 에칭 공정, 또는 이들의 조합을 포함한다. 공통 레일 개구부(232)의 에칭은 CESL(226)의 하부 표면 주위에서 정지하도록 조정된다(timed).
이제 도 1과 도 8을 참조하면, 방법(100)은 게이트 컨택 개구부(230)와 공통 레일 개구부(232)에 게이트 컨택(235)과 공통 레일 라인(236)이 형성되는 블록(116)을 포함한다. 일부 실시형태에 있어서, 블록(116)에서, 배리어층(234)이 게이트 컨택 개구부(230)와 공통 레일 개구부(232) 내에 등각으로 퇴적되어 게이트 컨택 개구부(230)와 공통 레일 개구부(232)의 측벽을 덮는다. 배리어층(234)은 탄탈, 탄탈 질화물, 탄탈 탄화물, 티탄, 티탄 질화물, 티탄 탄화물, 및 이웃하는 유전체층에의 산소 확산 또는 금속 확산을 막을 수 있는 기타 적절한 재료로 형성될 수 있다. 배리어층(234)은 ALD, CVD, 또는 ELD를 사용하여 퇴적될 수 있다. 도 8에 도시하는 실시형태에서, 게이트 구조(206) 상에서 배리어층(234)의 부분을 제거하고 접촉 저항을 감소시키기 위해 이방성 에칭백 공정이 수행된다. 배리어층(234)이 형성된 후에, 텅스텐, 니켈, 탄탈, 티탄, 알루미늄, 구리, 코발트, 탄탈 질화물, 티탄 질화물, 루테늄, 및/또는 기타 적절한 전도성 재료와 같은 금속 충전 재료가 게이트 컨택 개구부(230)와 공통 레일 개구부(232)에 퇴적되어 게이트 컨택(235)과 공통 레일 라인(236)을 형성할 수 있다. 즉, 게이트 컨택(235)과 공통 레일 라인(236)은 원피스(one-piece) 전도성 바디부일 수 있고 전체적으로 균일한 조성을 가질 수 있다. 일례로, 게이트 컨택(235)과 공통 레일 라인(236)은 텅스텐으로 형성된다.
일부 실시형태에서, 게이트 컨택(235) 내의 결함 또는 공극을 방지하기 위해, 게이트 컨택(235)과 공통 레일 라인(236)의 형성은 두단계 공정(two-stage process)으로 행해질 수 있다. 두단계 공정 중 제1 단계에서, 게이트 컨택(235)이 CVD 또는 ALD를 사용하여 상향식(bottom-up fashion)으로 형성될 수 있다. 예를 들어, 게이트 구조(216)에 대해 강한 친화성을 갖지만 배리어층(234)에 대해서는 약한 친화성을 갖는 전구체가 사용될 수 있다. 이러한 전구체는 게이트 컨택 개구부(230)에 노출된 게이트 구조(206)에 선택적으로 부착될 수 있는 반면, CESL(226)과 제2 ILD층(228)의 노출된 표면은 실질적으로 전구체가 없다. 게이트 구조(206)의 노출된 표면에 부착된 전구체는 이어서 반응 가스와 반응하여 게이트 컨택(235)의 전도성 금속층이 형성되게 할 수 있다. 게이트 컨택(235)이 공통 레일 개구부(232)의 바닥면 상의 배리어층(234)과 상부 표면 높이를 갖도록 실질적으로 퇴적된 후에, 두단계 공정의 제2 단계가 계속해서 공통 레일 라인(236)을 형성할 수 있다. 일부 구현예에서, 두단계 공정의 제2 단계는 CVD, ALD, 또는 적절한 퇴적 방법을 포함할 수 있다. 두단계 공정의 제1 단계와는 상이하게, 제2 단계는 금속 충전 재료를 상향식으로 퇴적하지 않는다.
일부 실시형태에서, 게이트 컨택(235)과 공통 레일 라인(236)의 형성은 시드층의 지원으로 행해질 수도 있다. 일부 구현예에서는 시드층이 박막 또는 금속 합금층일 수도 있다. 예를 들어, 시드층은 팔라듐(Pd), 금(Au), 은(Ag), 알루미늄(Al), 니오븀(Nb), 크롬(Cr), 붕소(B), 티탄(Ti), 인듐(In), 망간(Mn), 및 이들의 조합을 포함할 수 있다. 시드층은 물리적 기상 퇴적(PVD), CVD, ALD, 또는 무전해 도금을 사용하여 공통 레일 개구부(232)과 게이트 컨택 개구부(230) 위에 퇴적될 수 있다. 공통 레일 개구부(232)와 게이트 컨택 개구부(230)에 시드층이 퇴적된 후에, 텅스텐, 니켈, 탄탈, 티탄, 알루미늄, 구리, 코발트, 탄탈 질화물, 티탄 질화물, 루테늄, 및/또는 기타 적절한 전도성 재료와 같은 금속 충전 재료가 전기도금 또는 무전해 도금에 의해 게이트 컨택 개구부(230)와 공통 레일 개구부(232)에 퇴적되어 게이트 컨택(235)과 공통 레일 라인(236)을 형성할 수 있다.
이제 도 1과 도 9를 참조하면, 방법(100)은 워크피스(200) 위에 제3 ILD층(238)이 퇴적되는 블록(118)을 포함한다. 일부 실시형태에서, 제3 ILD층(238)은 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, TEOS 형성 산화물, PSG, BPSG, 로우-k 유전체 재료, 기타 적절한 유전체 재료, 또는 이들의 조합을 포함하는 유전체 재료를 포함할 수 있다. 예시적인 로우-k 유전체 재료는 FSG, 탄소 도핑 실리콘 산화물, Black Diamond®(미국 캘리포니아주 산타 클라라에 소재한 Applied Materials사의 제품), Xerogel, 에어겔, 비정질 플루오로화 탄소, 파릴렌, BCB, SiLK(미국 미시간주 미들랜드에 소재한 Dow Chemical사의 제품), 폴리이미드, 기타 로우-k 유전체 물질, 또는 이들의 조합을 포함할 수 있다. 제3 ILD층(238)은 예컨대 퇴적 공정(CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, APCVD, 도금, 기타 적절한 방법, 또는 이들의 조합)에 의해 워크피스(200) 위에 형성될 수 있다. 일부 구현예에서, 제3 ILD층(238)은 예컨대 공통 레일 라인(236)과 배리어층(234) 위를 포함하여 워크피스(200) 위에 유동성 재료(액체 화합물 등)을 퇴적하여 열 어닐링(thermal annealing) 및/또는 자외선 처리 등의 적절한 기술에 의해 그 유동성 재료를 고체 재료로 변환시키는 것을 포함하는 FCVD 공정에 의해 형성될 수도 있다. 제3 ILD층(238)을 위한 재료의 퇴적에 이어, 제3 ILD층(238)이 실질적으로 상부층의 형성을 향상시키기 위해 실질적으로 평면의 표면을 갖도록, CMP 공정 및/또는 기타 평탄화 공정이 행해진다.
도 1과 도 10a를 참조하면, 방법(100)은 공통 레일 라인(236) 위에서 제3 ILD층(238)에 금속 라인(240)이 형성되는 블록(120)을 포함한다. 일부 실시형태에서, 금속 라인(240)은 구리로 형성될 수 있고, CVD, PVD, ELD, 전기도금, 또는 적절한 방법을 사용하여 형성될 수 있다. 도 10a에는 별도로 도시하지 않는 일부 실시형태에서는, 금속 라인(240)과 금속 라인(240)을 둘러싸는 제3 ILD층(238) 사이에 배리어층이 형성될 수도 있다. 금속 라인(240)은 제1 금속층의 부분이며 제2 금속층(240)으로서 칭해질 수도 있다.
도 1을 참조하면, 방법(100)은 추가 공정이 수행되는 블록(122)을 포함한다. 이러한 추가 공정은 금속 라인(240) 위에의 추가 인터커넥트 구조의 형성을 포함할 수 있다. 추가 인터커넥트 구조는 복수의 유전체층, 복수의 금속층, 및 복수의 유전체층 각각을 통해 연장되는 복수의 컨택층을 포함할 수 있다. 컨택 비아는 인접한 금속층들을 전기적으로 연결한다. 이들 인터커넥트 구조와 제1 금속 라인(240)을 총칭하여 MLI 또는 인터커넥트 구조라고 할 수도 있다. MLI는 FEOL 레벨에서의 다양한 능동 디바이스와, MLI에 매립될 수 있는 수동 디바이스를 기능적으로 상호접속시킨다.
도 2 내지 도 10은 워크피스(200)로부터 제조될 반도체 디바이스(200)의 설계에 따라 금속 라인(240)을 통해 접지되는 게이트 구조와 소스/드레인 피처에 게이트 컨택(235)과 소스/드레인 컨택(219)이 결합되는 경우의 예시적인 워크피스(200)를 도시한다. 도 2 내지 도 10의 예시적인 워크피스(200)의 도시는 전체 게이트 구조 또는 전체 소스/드레인 피처가 접지되어야 한다는 것을 어떤 식으로도 암시하지 않는다. 이와 관련하여, 금속 라인(240)에 전기적으로 결합되는 게이트 구조(206)와 소스/드레인 피처(205)는 접지 대상 MEOL 컨택으로 지칭될 수 있다. 본 개시내용의 실시형태를 구현하기 위해, 반도체 디바이스(200)에 대한 레이아웃 생성 프로세스는 공통의 레일 라인에 이어서 제1 금속층에 공동으로 결합하기 위해 병합 가능한 이웃한 접지 대상 MEOL 컨택을 그룹핑하는 방법을 결정하는 동작들을 포함할 수 있다. 일부 실시형태에서, 모든 병합 가능한 접지 대상 MEOL 컨택은, 공통 레일이 모든 병합 가능한 접지 대상 MEOL 컨택에 결합하기 위해 직선의 세장형의 형상(straight elongated shape)을 갖도록, 직선을 따라 분포되어 있다. 복수의 MEOL 컨택이 공통 레일 라인(예컨대, 공통 레일 라인(236))에 공동으로 결합될 수 있다면, 공통 레일 라인은 전류를 분배하고 전류 밀집을 완화시킴으로써 저항을 감소시키도록 기능할 수 있다. 즉, 본 개시내용에 따른 공통 레일 라인의 길이의 하한은 접지 대상 두 MEOL 컨택 사이의 거리이다. 공통 레일 라인(예컨대, 공통 레일 라인(236))의 목적은 금속 라인(240)에 전기적으로 결합되는 것이기 때문에, 공통 레일 라인의 길이는 금속 라인(240)의 길이에 의해 제한된다. 일부 실시형태에서, 금속 라인(240)은 직선의 세장형의 형상을 갖는다. 적어도 일부 실시형태에서, 금속 라인(240)은 반도체 디바이스(200)에 걸쳐 확장될 수 있으며, 반도체 디바이스의 기판(202)과 실질적으로 동일 종단일 수 있다(coterminous). 일부 실시형태에서, 공통 레일 라인(236)의 폭은 금속 라인(240)의 폭보다 작다. 공통 레일 라인(236)과 금속 라인(240) 간의 치수, 치수 비율 및 중첩은 아래에서 더 논의될 것이다.
이제 도 10b를 참조한다. 워크피스(200)가 더미 또는 비작동(non-operational transistor) 트랜지스터를 포함하는 경우의 일부 실시형태에서, 소스/드레인 컨택(219)은 게이트 컨택(235)이 결합된 게이트 구조(206)에 인접한 소스/드레인 영역(205) 위에 형성되어 소스/드레인 영역(205)에 전기적으로 결합된다. 이들 실시형태에서, 동일 트랜지스터의 소스/드레인 영역(205) 및 게이트 구조(206)는 각각 소스/드레인 컨택(219) 및 게이트 컨택(235)을 통해 둘 다 공통 레일 라인(236)에 전기적으로 결합된다. 더미 트랜지스터는 표준 메모리/로직 셀 사이의 격리 구조로서 기능할 수 있다. 더미 트랜지스터는 또한 로딩 효과를 감소시키기 위해 덜 조밀한 영역에 형성될 수도 있다.
도 11은 도 10a의 워크피스(200)의 개략적 평면도이다. 도 11에 도시하는 바와 같이, 우측 상의 게이트 구조(206)는 게이트 컨택(235)을 통해 공통 레일 라인(236)에 전기적으로 결합되고, 소스/드레인 피처(205)(도 10에 도시)는 소스/드레인 컨택(219)을 통해 공통 레일 라인(236)에 전기적으로 결합된다. 공통 레일 라인(236)은 접지를 위해 금속 라인(240)에 전기적으로 결합된다. 중간에 있는 게이트 구조(206)는 연결시키는 게이트 컨택이 없기 때문에 공통 레일 라인(236)에 전기적으로 결합되지 않는다. 금속 라인(240) 외에도, 게이트 구조(206) 및 소스/드레인 컨택(219)에 결합되지 않는 또 다른 금속 라인(240')도 있다. 도 11에 나타내는 실시형태에서, 공통 레일 라인(236)은 X 방향을 따른 길이 L0와 Y 방향을 따른 폭 W0을 갖고, 금속 라인(240)은 X 방향을 따른 길이 L1과 Y 방향을 따른 폭 W1을 가지며, 또 다른 금속 라인(240')은 Y 방향을 따른 폭 W2를 갖는다. 일부 구현예에서, 금속 라인(240)은 L1이 L0보다 크고 W1이 W0보다 크도록 더 길어지고 더 넓어진다. L0는 약 10 nm와 약 90 nm 사이일 수 있다. 경우에 따라, 또 다른 금속 라인(240')이 임의의 공통 레일 라인에 전기적으로 결합되도록 설계되지 않기 때문에, 또 다른 금속 라인(240')은 금속 라인(240)과 폭이 같지 않다. 즉, 이들 경우에는, W2가 W1보다 작다. 일부 실시형태에서는, W1가 적어도 W2의 두배일 수 있다. 이들 실시형태에서, W1은 약 20 nm와 약 120 nm 사이일 수 있고 W2은 약 10 nm와 약 30 nm 사이일 수 있다. 일부 대안의 실시형태에서, 금속 라인(240 및 240')은 동일한 폭을 갖는다. 즉, W2는 W1과 같다.
금속 라인(240)은 금속 라인(240)의 배치를 좌우하는 설계 룰이 금속 라인(240)이 공통 레일 라인(236) 바로 위에 형성되는 것을 막지 않는다면 공통 레일 라인(236)과 완전히 중첩될 수 있다. 다른 실시형태에서, 설계 룰은 금속 라인(240)이 공통 레일 라인(236)의 면적의 약 50%와 약 100%를 덮도록 금속 라인(240)의 배치를 지시할 수도 있다. 금속 라인(240)이 공통 레일 라인(236)의 면적의 50% 미만과 수직으로 중첩될 때에, 공통 레일 라인(236)의 형성과 연관된 추가 비용을 정당화하기에 전류 밀집 효과의 개선이 충분하지 않을 수 있음이 관찰되었다. 여기서, 추가 비용은 추가 마스크 비용 및 공정 시간(즉, 택 타임)의 증가와 연관된 비용을 포함할 수 있다. 경우에 따라, X 방향을 따라, 금속 라인(240)은 공통 레일 라인(236)보다 좌측으로 XS1 양만큼 그리고 우측으로 XS2 양만큼 돌출한다. 마찬가지로, Y 방향을 따라, 금속 라인(240)은 공통 레일 라인(236)보다 공통 레일 라인(236) 위로 YS1 양만큼 그리고 공통 레일 라인(236) 아래로 YS2 양만큼 돌출한다. 도 11에 도시하는 바와 같이, XS1, XS2, YS1 및 YS2의 양 각각은, 금속 라인(240)이 공통 레일 라인(236)보다 돌출할 경우에는 포지티브일 수도 또는 공통 레일 라인(236)이 금속 라인(240)보다 돌출할 경우에는 네거티브일 수도 있다. 경우에 따라, XS1 및 XS2 각각의 절대 값은 약 0 nm와 약 30 nm 사이일 수 있다. 일부 구현예에서, YS1은 약 -10 nm와 약 20 nm 사이이고, YS2는 약 -10 nm와 약 15 nm 사이이다. 일부 실시형태에서, XS1/L0 또는 XS2/L0는 약 1/3일 수 있고, YS1/W0 또는 YS2/W0는 약 1/2일 수 있다. 일부 실시형태에서, YS1/W1는 1/8일 수 있고, YS2/W1는 1/16일 수 있다.
도 12와 도 13a는 섹션 I-I'및 섹션 II-II'을 따른 도 11의 컨택 구조의 단편적 단면도이다. 도 12와 도 13a로부터 게이트 컨택(게이트 컨택(235))이 여전히 존재하는 경우에는, 컨택이 공통 레일 라인(236)과 병합하는 것을 볼 수 있다. 소스/드레인 컨택(219)이 접지를 위해 공통 레일 라인(236)에 전기적으로 결합될 때에, 소스/드레인 컨택 비아는 필요하지 않는다. 종래로부터 소스/드레인 컨택 비아는 접지 대상 소스/드레인 컨택을 제1 금속층에 결합하는데 사용될 수 있다. 종래의 기술에서, 소스/드레인 컨택 비아는 접촉 면적을 늘리기 위해 타원형 또는 레이스트랙 형상을 갖도록 형성될 수 있다. 타원형 및 레이스트랙 형상의 컨택 비아의 형성은 타원형 및 레이스트랙 형상의 컨택 비아가 너무 많이 연장될 때에 결함을 유발하여 쇼팅을 야기할 수도 있음이 관찰되었다. 예를 들어, 원형의 컨택 비아의 형성과 비교하여, 타원형 및 레이스트랙 형상의 컨택 비아의 형성은 감소된 임계 치수 균일성(CDU, critical dimension uniformity)을 갖는다. 경우에 따라, CDU는 약 30%만큼이나 많이 감소될 수도 있다. 타원형 또는 레이스트랙형 컨택 비아를 없앰으로써, 본 개시내용의 실시형태는 성능, 공정 윈도우, 및 수율도 개선할 수 있다.
섹션 II-II'는 공통 레일 라인(236)과 소스/드레인 컨택(219)의 단자 단부 사이의 접합부를 통과하여 공통 레일 라인(236)이 도 13a에 도시하는 바와 같이 Y 방향을 따라 소스/드레인 컨택(219) 위로 부분적으로만 연장됨을 주목해야 한다. 도 13b에 도시하는 일부 다른 경우에서는, 공통 레일 라인(236)이 X 방향을 따라 소스/드레인 컨택(219)을 가로 질러 걸쳐 있을 수 있어 공통 레일 라인(236)은 Y 방향을 따라 소스/드레인 컨택(219) 위로 완전히 연장될 수 있다.
이제 반도체 디바이스(300)가 개략적으로 예시되는 도 14를 참조한다. 일부 실시형태에서, 반도체 디바이스(300)는 상이한 피쳐 치수를 갖는 복수의 디바이스 영역을 포함한다. 도 14에 도시하는 바와 같이, 반도체 디바이스(300)는 적어도 제1 디바이스 영역(310) 및 제1 디바이스 영역(310)과는 상이하며 별개인 제2 디바이스 영역(320)을 포함한다. 일부 실시형태에서, 도 10a, 도 10b, 도 11, 도 12, 도 13a, 및 도 13b에 도시하는 컨택 구조는 제1 디바이스 영역(310)에 구현되지만 제2 디바이스 영역(320)에는 구현되지 않으며, 도 15에 도시하는 컨택 구조는 제2 디바이스 영역(320)에는 구현되지만 제1 디바이스 영역(310)에는 구현되지 않는다. 일부 실시형태에서, 제1 디바이스 영역에서의 소스/드레인 컨택의 임계 치수는 제2 디바이스 영역(320)에서의 소스/드레인 접점의 임계 치수보다 작다. 임계 치수의 예는 소스/드레인 컨택의 상부 표면의 폭 또는 직경일 수 있다.
경우에 따라, 제1 디바이스 영역(310)과 제2 디바이스 영역(320)은 상이한 기능을 수행한다. 예를 들어, 제1 디바이스 영역(310)은 메모리 디바이스 영역일 수 있고, 제2 디바이스 영역(320)은 로직 디바이스 영역일 수 있다. 다른 예로, 제1 디바이스 영역(310)은 로직 디바이스 영역일 수 있고, 제1 디바이스 영역(320)은 입출력 디바이스 영역일 수 있다. 메모리 디바이스 영역은 정적 랜덤 액세스 메모리(SRAM) 셀, 다이나믹 RAM(DRAM) 셀, 저항 변화 RAM(RRAM) 셀, 자기저항 RAM(MRAM) 셀, 리드 온리 메모리(ROM) 셀 등과 같은 메모리 셀을 포함할 수 있다. 로직 디바이스 영역은 AND, OR, NAND, NOR, XOR, INV, AND-OR-인버터(AOI), OR-AND-인버터(OAI), MUX, 플립플롭, BUFF, 래치, 딜레이, 클록 셀 등과 같은 로직 게이트 셀을 포함할 수 있다.
후술하는 바와 같이, 도 10a, 도 10b, 도 11, 도 12, 도 13a, 및 도 13b의 컨택 구조의 이러한 선택적 구현은 장점을 제공한다. 소량의 게이트 누설 전류만이 게이트 컨택을 통해 전도되기 때문에 전류 밀집 효과는 게이트 컨택에 미치는 것보다 소스/드레인 컨택에 더 많은 영향을 미치는 것으로 관찰되었다. 전압 강하가 전류와 저항의 곱(product)으로 계산되기 때문에 소량의 게이트 누설 전류는 작은 전압 강하를 초래할 수 있다. 반면, 소스/드레인 영역을 통과한 전류는 훨씬 더 크며 더 큰 전압 강하를 초래할 수 있다. 또한, 소스/드레인 컨택(예컨대, 소스/드레인 컨택(219))의 상부 표면의 치수 또는 직경이 약 27~33 nm(30 nm 포함) 미만일 때에, 전류 밀집 효과의 감소와 같은, 도 10a, 도 10b, 도 11, 도 12, 도 13a, 및 도 13b의 컨택 구조의 구현과 연관된 이익이 해당 컨택 구조와 연관된 추가 비용보다 중요하다. 이러한 추가 비용은 제조 공정에서의 임의의 추가 마스크의 비용 및 연장된 택 타임(즉, 공정 시간)으로 인한 비용을 포함한다. 반면, 소스/드레인 컨택(예컨대, 소스/드레인 컨택(219))의 상부 표면의 치수가 약 27~33 nm(30 nm 포함)보다 클 때에, 전류 밀집 효과는 덜 두드러지고, 해당 컨택 구조와 연관된 추가 비용은 해당 이익보다 중요할 수 있다. 이익이 비용보다 중요한 경우의 디바이스 영역에 도 10a, 도 10b, 도 11, 도 12, 도 13a, 및 도 13b의 컨택 구조를 선택적으로 구현함으로써, 이익이 거의 또는 전혀 없는 구조에 과도한 비용이 들지 않을 것이다.
이제 도 15를 참조한다. 도 10a, 도 10b, 도 11, 도 12, 도 13a, 및 도 13b의 컨택 구조가 구현되지 않는 제2 디바이스 영역(320)에는, 도 15의 컨택 구조가 구현된다. 도 15의 컨택 구조에 있어서, 게이트 컨택(235)는 게이트 컨택 비아(437)를 통해 금속 라인(240)에 전기적으로 결합되고, 소스/드레인 컨택(219)은 소스/드레인 컨택 비아(439)를 통해 금속 라인(240)에 전기적으로 결합된다. 도 15에 도시하는 일부 실시형태에서, 게이트 컨택 비아(437)와 소스/드레인 컨택 비아(439)는 CESL(226)과 제2 ILD층(228)을 통해 형성된다. 게이트 컨택 비아(437)는 제2 배리어층(444)을 포함할 수 있고, 소스/드레인 컨택 비아(439)는 제3 배리어층(446)을 포함할 수 있다. 일부 실시형태에서, 제2 배리어층(444)과 제3 배리어층(446)은 탄탈, 탄탈 질화물, 탄탈 탄화물, 티탄, 티탄 질화물, 티탄 탄화물, 및 이웃하는 유전체층에의 산소 확산 또는 금속 확산을 막을 수 있는 기타 적절한 재료로 형성될 수 있다. 제2 및 제3 배리어층(444 및 446)은 원자층 퇴적(ALD), 화학적 기상 퇴적(CVD), 또는 무전해 퇴적(ELD)을 사용하여 퇴적될 수 있고 약 0.5 nm와 약 5 nm 사이의 두께로 형성될 수 있다. 게이트 컨택 비아(437) 및 소스/드레인 컨택 비아(439)를 위한 금속 충전층(439)은 텅스텐, 니켈, 탄탈, 티탄, 알루미늄, 구리, 코발트, 탄탈 질화물, 티탄 질화물, 루테늄, 및/또는 기타 적절한 전도성 재료 등의 임의의 적절한 전도성 재료로 형성될 수 있다. 도 10a, 도 10b, 도 11, 도 12, 도 13a, 및 도 13b에 예시한 컨택 구조와 비교해서, 도 15의 컨택 구조는 복수의 병합 가능한 접지 대상 MEOL 컨택에 전기적으로 결합되는 공통 레일 라인(236)에 대응하는 어떤 구조도 포함하지 않는다.
여기에 개시하는 컨택 구조 및 방법은 여러 이점을 제공한다. 일부 실시형태에서, 본 개시내용의 컨택 구조는 병합 가능한 접지 대상 MEOL 피처들에 전기적으로 결합되는 공통 레일 라인을 포함한다. 공통 레일은 제1 금속층에 평행하게 연장될 수 있고, 제1 금속층과의 접촉 면적을 크게 증가시킬 수 있다. 공통 레일 라인은 전류의 균등한 분배 및 전류 밀집 효과의 완화를 도움으로써, MEOL 컨택과 제1 금속층 사이의 저항을 감소시킬 수 있다.
본 개시내용은 다수의 상이한 실시형태를 제공한다. 일 실시형태에서, 반도체 디바이스의 컨택 구조가 제공된다. 컨택 구조는, 게이트 구조와 접촉하며 제1 유전체층을 통해 연장되는 게이트 컨택과, 소스/드레인 피처와 접촉하며 상기 제1 유전체층을 통해 연장되는 소스/드레인 컨택과, 상기 게이트 컨택 및 상기 소스/드레인 컨택과 접촉하는 공통 레일 라인과, 상기 공통 레일 라인과 접촉하며 상기 반도체 디바이스의 접지에 전기적으로 결합되는 전력 레일 라인을 포함한다.
일부 실시형태에서, 상기 게이트 컨택, 상기 소스/드레인 컨택, 및 상기 공통 레일 라인은 텅스텐, 루테늄, 니켈, 또는 코발트를 포함한다. 일부 실시형태에서, 전력 레일 라인은 구리를 포함한다. 일부 구현예에서, 상기 전력 레일 라인은 길이 방향을 따라 제1 길이(L1)를 포함하고, 상기 공통 레일 라인은 상기 길이 방향을 따라 상기 게이트 컨택과 상기 소스/드레인 컨택 사이에 연장되며, 상기 길이 방향을 따라 제2 길이(L2)를 포함하고, 상기 제2 길이(L2)는 상기 제1 길이(L1)보다 작다. 경우에 따라, 상기 전력 레일 라인은 상기 길이 방향에 수직인 폭 방향을 따라 제1 폭(W1)을 포함하고, 상기 공통 레일 라인은 상기 폭 방향을 따라 제2 폭(W2)을 포함하고, 상기 제1 폭(W1)은 상기 제2 폭(W2)과 같거나 그보다 크다. 일부 구현예에서, 상기 전력 레일 라인은 상기 공통 레일 라인 바로 위에 배치되며 상기 공통 레일 라인과 중첩된다. 경우에 따라, 상기 공통 레일 라인은 세장형의(elongated) 직사각형 형상을 포함한다. 일부 실시형태에서, 컨택 구조에는, 상기 게이트 컨택과 한편으로는 상기 소스/드레인 컨택과의 사이에, 다른 한편으로는 상기 전력 레일 라인과의 사이에 컨택 비아가 없다.
다른 실시형태에서, 반도체 디바이스의 컨택 구조가 제공된다. 상기 컨택 구조는 게이트 구조와 소스/드레인 피처 위의 제1 유전체층과, 상기 제1 유전체층 위의 컨택 에칭 정지층과, 상기 소스/드레인 피처와 접촉하고, 상기 제1 유전체층을 통해 연장되며, 상기 컨택 에칭 정지층 아래에 상부 표면을 갖는 소스/드레인 컨택과, 상기 게이트 구조와 접촉하는 게이트 컨택과, 상기 게이트 컨택 및 상기 소스/드레인 컨택과 접촉하고, 상기 컨택 에칭 정지층을 통해 연장되며, 상기 컨택 에칭 정지층보다 높은 상부 표면을 갖는 공통 레일 라인과, 상기 공통 레일 라인 바로 위에 배치되며 상기 공통 레일 라인과 접촉하는 전력 레일 라인을 포함하고, 상기 전력 레일 라인은 접지된다.
일부 실시형태에서, 상기 전력 레일 라인의 제1 길이(L1)는 제1 방향을 따라 연장되고, 상기 공통 레일 라인의 제2 길이(L2)는 상기 제1 방향을 따라 연장되며, 상기 반도체 디바이스는 접지될 복수의 소스/드레인 구조 및 복수의 게이트 구조를 더 포함하고, 복수의 게이트 컨택이 상기 복수의 게이트 구조와 각각 접촉하며 상기 제1 방향을 따라 정렬되고, 복수의 소스/드레인 컨택이 상기 복수의 소스/드레인 컨택 피처와 접촉하며 상기 제1 방향을 따라 정렬되고, 상기 복수의 게이트 컨택 및 복수의 소스/드레인 컨택은 상기 공통 레일 라인과 접촉한다. 일부 실시형태에서, 상기 제1 길이(L1)는 상기 제2 길이(L2)보다 크다. 일부 실시형태에서, 상기 전력 레일 라인의 제1 폭(W1)은 제1 길이에 수직인 제2 방향을 따라 연장되고, 상기 공통 레일 라인의 제2 폭(W2)은 제2 방향을 따라 연장되며, 상기 제1 폭(W1)은 상기 제2 폭(W2)보다 크다. 경우에 따라, 상기 게이트 컨택, 상기 소스/드레인 컨택, 및 상기 공통 레일 라인은 텅스텐, 루테늄, 니켈, 또는 코발트를 포함하고, 상기 전력 레일 라인은 구리를 포함한다.
또 다른 실시형태에서, 방법이 제공된다. 상기 방법은 워크피스 내의 게이트 구조와 소스/드레인 피처 위에 제1 유전체층을 퇴적하는 단계와, 상기 소스/드레인 피처의 일부를 노출시키기 위해 상기 제1 유전체층을 관통하는 소스/드레인 컨택 개구부를 형성하는 단계와, 상기 소스/드레인 컨택 개구부에 소스/드레인 컨택을 형성하는 단계와, 상기 워크피스의 상부 표면과 상기 소스 소스/드레인 컨택의 상부 표면 위에 컨택 에칭 정지층을 퇴적하는 단계와, 상기 컨택 에칭 정지층 위에 제2 유전체층을 퇴적하는 단계와, 상기 게이트 구조를 노출시키기 위해 상기 제1 유전체층, 상기 컨택 에칭 정지층, 및 상기 제2 유전체층을 관통하는 게이트 컨택 개구부를 형성하는 단계와, 상기 게이트 컨택 개구부와 유체 연통되며 상기 소스/드레인 컨택의 상부 표면을 노출시키는 공통 레일 개구부를 형성하는 단계와, 상기 게이트 컨택 개구부에 게이트 컨택을 형성하는 단계와, 상기 공통 레일 개구부에 공통 레일 라인을 형성하는 단계와, 상기 공통 레일 라인 위에서 상기 공통 레일 라인과 접촉하는 전력 레일 라인을 형성하는 단계를 포함한다.
일부 실시형태에서, 상기 공통 레일 개구부에 공통 레일 라인을 형성하는 단계는, 상기 게이트 컨택과 상기 소스/드레인 컨택을 전기적으로 결합시키는 단계를 포함한다. 일부 실시형태에서, 상기 방법은 상기 게이트 컨택 개구부와 상기 공통 레일 개구부의 표면들 위에 배리어층을 형성하는 단계와, 퇴적된 배리어층을 이방성 리세싱하여 상기 게이트 구조의 상부 표면을 노출시키는 단계를 더 포함한다. 일부 실시형태에서, 상기 게이트 컨택 개구부에 게이트 컨택을 형성하는 단계에 제1 퇴적 공정이 사용되고, 상기 공통 레일 개구부에 공통 레일 라인을 형성하는 단계에 제2 퇴적 공정이 사용되며, 상기 제1 퇴적 공정은 상기 제2 퇴적 공정과 상이하다. 일부 구현예에서, 상기 게이트 컨택 개구부에 게이트 컨택을 형성하는 단계와 상기 공통 레일 개구부에 공통 레일 라인을 형성하는 단계에 단일 공정이 사용된다. 경우에 따라, 상기 게이트 컨택 개구부에 게이트 컨택을 형성하는 단계는 상기 게이트 구조에 친화성을 갖는 전구체를 사용하여 상향식으로 상기 게이트 컨택을 형성하는 단계를 포함한다. 일부 실시형태에서, 상기 게이트 컨택을 형성하는 단계는 상기 게이트 컨택 개구부에 텅스텐, 루테늄, 니켈, 또는 코발트를 퇴적하는 단계를 포함하고, 상기 공통 레일 라인을 형성하는 단계는 상기 공통 레일 개구부에 텅스텐, 루테늄, 니켈, 또는 코발트를 퇴적하는 단계를 포함하고, 상기 전력 레일 라인을 형성하는 단계는 구리를 사용하여 상기 전력 레일 라인을 형성하는 단계를 포함한다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 반도체 디바이스의 컨택 구조에 있어서,
게이트 구조와 접촉하며 제1 유전체층을 통해 연장되는 게이트 컨택과,
소스/드레인 피처와 접촉하며 상기 제1 유전체층을 통해 연장되는 소스/드레인 컨택과,
상기 게이트 컨택 및 상기 소스/드레인 컨택과 접촉하는 공통 레일 라인과,
상기 공통 레일 라인과 접촉하며 상기 반도체 디바이스의 접지에 전기적으로 결합되는 전력 레일 라인을 포함하는, 컨택 구조.
2. 제1항에 있어서, 상기 게이트 컨택, 상기 소스/드레인 컨택, 및 상기 공통 레일 라인은 텅스텐, 루테늄, 니켈, 또는 코발트를 포함하는, 컨택 구조.
3. 제1항에 있어서, 상기 전력 레일 라인은 구리를 포함하는, 컨택 구조.
4. 제1항에 있어서,
상기 전력 레일 라인은 길이 방향을 따라 제1 길이(L1)를 포함하고,
상기 공통 레일 라인은 상기 길이 방향을 따라 상기 게이트 컨택과 상기 소스/드레인 컨택 사이에 연장되며, 상기 길이 방향을 따라 제2 길이(L2)를 포함하고,
상기 제2 길이(L2)는 상기 제1 길이(L1)보다 작은, 컨택 구조.
5. 제4항에 있어서,
상기 전력 레일 라인은 상기 길이 방향에 수직인 폭 방향을 따라 제1 폭(W1)을 포함하고,
상기 공통 레일 라인은 상기 폭 방향을 따라 제2 폭(W2)을 포함하며,
상기 제1 폭(W1)은 상기 제2 폭(W2)과 같거나 그보다 큰, 컨택 구조.
6. 제1항에 있어서, 상기 전력 레일 라인은 상기 공통 레일 라인 바로 위에 배치되며 상기 공통 레일 라인과 중첩되는, 컨택 구조.
7. 제1항에 있어서, 상기 공통 레일 라인은 세장형의 직사각형 형상을 포함하는, 컨택 구조.
8. 제1항에 있어서, 상기 컨택 구조에는, 상기 게이트 컨택과 한편으로는 상기 소스/드레인 컨택과의 사이에, 다른 한편으로는 상기 전력 레일 라인과의 사이에 컨택 비아가 없는 것인, 컨택 구조.
9. 반도체 디바이스의 컨택 구조에 있어서,
게이트 구조와 소스/드레인 피처 위의 제1 유전체층과,
상기 제1 유전체층 위의 컨택 에칭 정지층과,
상기 소스/드레인 피처와 접촉하고, 상기 제1 유전체층을 통해 연장되며, 상기 컨택 에칭 정지층 아래에 상부 표면을 갖는 소스/드레인 컨택과,
상기 게이트 구조와 접촉하는 게이트 컨택과,
상기 게이트 컨택 및 상기 소스/드레인 컨택과 접촉하고, 상기 컨택 에칭 정지층을 통해 연장되며, 상기 컨택 에칭 정지층보다 높은 상부 표면을 갖는 공통 레일 라인과,
상기 공통 레일 라인 바로 위에 배치되며 상기 공통 레일 라인과 접촉하는 전력 레일 라인을 포함하고, 상기 전력 레일 라인은 접지되는, 컨택 구조.
10. 제9항에 있어서,
상기 전력 레일 라인의 제1 길이(L1)는 제1 방향을 따라 연장되고,
상기 공통 레일 라인의 제2 길이(L2)는 상기 제1 방향을 따라 연장되며,
상기 반도체 디바이스는 접지될 복수의 소스/드레인 구조 및 복수의 게이트 구조를 더 포함하고,
복수의 게이트 컨택이 상기 복수의 게이트 구조와 각각 접촉하며 상기 제1 방향을 따라 정렬되고,
복수의 소스/드레인 컨택이 상기 복수의 소스/드레인 컨택 피처와 접촉하며 상기 제1 방향을 따라 정렬되고,
상기 복수의 게이트 컨택 및 복수의 소스/드레인 컨택은 상기 공통 레일 라인과 접촉하는, 컨택 구조.
11. 제10항에 있어서, 상기 제1 길이(L1)는 상기 제2 길이(L2)보다 큰, 컨택 구조.
12. 제10항에 있어서,
상기 전력 레일 라인의 제1 폭(W1)은 상기 제1 방향에 수직인 제2 방향을 따라 연장되고,
상기 공통 레일 라인의 제2 폭(W2)은 상기 제2 방향을 따라 연장되며,
상기 제1 폭(W1)은 상기 제2 폭(W2)보다 큰, 컨택 구조.
13. 제9항에 있어서,
상기 게이트 컨택, 상기 소스/드레인 컨택, 및 상기 공통 레일 라인은 텅스텐, 루테늄, 니켈, 또는 코발트를 포함하고,
상기 전력 레일 라인은 구리를 포함하는, 컨택 구조.
14. 방법에 있어서,
워크피스 내의 게이트 구조와 소스/드레인 피처 위에 제1 유전체층을 퇴적하는 단계와,
상기 소스/드레인 피처의 일부를 노출시키도록 상기 제1 유전체층을 관통하는 소스/드레인 컨택 개구부를 형성하는 단계와,
상기 소스/드레인 컨택 개구부에 소스/드레인 컨택을 형성하는 단계와,
상기 워크피스의 상부 표면과 상기 소스 소스/드레인 컨택의 상부 표면 위에 컨택 에칭 정지층을 퇴적하는 단계와,
상기 컨택 에칭 정지층 위에 제2 유전체층을 퇴적하는 단계와,
상기 게이트 구조를 노출시키도록 상기 제1 유전체층, 상기 컨택 에칭 정지층, 및 상기 제2 유전체층을 관통하는 게이트 컨택 개구부를 형성하는 단계와,
상기 게이트 컨택 개구부와 유체 연통되며 상기 소스/드레인 컨택의 상부 표면을 노출시키는 공통 레일 개구부를 형성하는 단계와,
상기 게이트 컨택 개구부에 게이트 컨택을 형성하는 단계와,
상기 공통 레일 개구부에 공통 레일 라인을 형성하는 단계와,
상기 공통 레일 라인 위에서 상기 공통 레일 라인과 접촉하는 전력 레일 라인을 형성하는 단계를 포함하는, 방법.
15. 제14항에 있어서, 상기 공통 레일 개구부에 공통 레일 라인을 형성하는 단계는, 상기 게이트 컨택과 상기 소스/드레인 컨택을 전기적으로 결합시키는 단계를 포함하는, 방법.
16. 제14항에 있어서,
상기 게이트 컨택 개구부와 상기 공통 레일 개구부의 표면들 위에 배리어층을 형성하는 단계와,
퇴적된 배리어층을 이방성 리세싱하여 상기 게이트 구조의 상부 표면을 노출시키는 단계를 더 포함하는, 방법.
17. 제14항에 있어서,
상기 게이트 컨택 개구부에 게이트 컨택을 형성하는 단계와 상기 공통 레일 개구부에 공통 레일 라인을 형성하는 단계에 단일 공정이 사용되고,
상기 제1 퇴적 공정은 상기 제2 퇴적 공정과는 상이한, 방법.
18. 제14항에 있어서, 상기 게이트 컨택 개구부에 게이트 컨택을 형성하는 단계와 상기 공통 레일 개구부에 공통 레일 라인을 형성하는 단계에 단일 공정이 사용되는, 방법.
19. 제14항에 있어서, 상기 게이트 컨택 개구부에 게이트 컨택을 형성하는 단계는 상기 게이트 구조에 친화성을 갖는 전구체를 사용하여 상향식으로 상기 게이트 컨택을 형성하는 단계를 포함하는, 방법.
20. 제14항에 있어서,
상기 게이트 컨택을 형성하는 단계는 상기 게이트 컨택 개구부에 텅스텐, 루테늄, 니켈, 또는 코발트를 퇴적하는 단계를 포함하고,
상기 공통 레일 라인을 형성하는 단계는 상기 공통 레일 개구부에 텅스텐, 루테늄, 니켈, 또는 코발트를 퇴적하는 단계를 포함하며,
상기 전력 레일 라인을 형성하는 단계는 구리를 사용하여 상기 전력 레일을 형성하는 단계를 포함하는, 방법.

Claims (10)

  1. 반도체 디바이스의 컨택 구조에 있어서,
    게이트 구조와 접촉하며 제1 유전체층을 통해 연장되는 게이트 컨택과,
    소스/드레인 피처와 접촉하며 상기 제1 유전체층을 통해 연장되는 소스/드레인 컨택과,
    상기 게이트 컨택 및 상기 소스/드레인 컨택과 접촉하는 공통 레일 라인과,
    상기 공통 레일 라인과 접촉하며 상기 반도체 디바이스의 접지에 전기적으로 결합되는 전력 레일 라인
    을 포함하는, 컨택 구조.
  2. 제1항에 있어서, 상기 게이트 컨택, 상기 소스/드레인 컨택, 및 상기 공통 레일 라인은 텅스텐, 루테늄, 니켈, 또는 코발트를 포함하는, 컨택 구조.
  3. 제1항에 있어서, 상기 전력 레일 라인은 구리를 포함하는, 컨택 구조.
  4. 제1항에 있어서,
    상기 전력 레일 라인은 길이 방향을 따라 제1 길이(L1)를 포함하고,
    상기 공통 레일 라인은 상기 길이 방향을 따라 상기 게이트 컨택과 상기 소스/드레인 컨택 사이에 연장되며, 상기 길이 방향을 따라 제2 길이(L2)를 포함하고,
    상기 제2 길이(L2)는 상기 제1 길이(L1)보다 작은, 컨택 구조.
  5. 제4항에 있어서,
    상기 전력 레일 라인은 상기 길이 방향에 수직인 폭 방향을 따라 제1 폭(W1)을 포함하고,
    상기 공통 레일 라인은 상기 폭 방향을 따라 제2 폭(W2)을 포함하며,
    상기 제1 폭(W1)은 상기 제2 폭(W2)과 같거나 그보다 큰, 컨택 구조.
  6. 제1항에 있어서, 상기 전력 레일 라인은 상기 공통 레일 라인 바로 위에 배치되며 상기 공통 레일 라인과 중첩되는, 컨택 구조.
  7. 제1항에 있어서, 상기 공통 레일 라인은 세장형의 직사각형 형상을 포함하는, 컨택 구조.
  8. 제1항에 있어서, 상기 컨택 구조에는, 상기 게이트 컨택과 한편으로는 상기 소스/드레인 컨택과의 사이에, 다른 한편으로는 상기 전력 레일 라인과의 사이에 컨택 비아가 없는 것인, 컨택 구조.
  9. 반도체 디바이스의 컨택 구조에 있어서,
    게이트 구조와 소스/드레인 피처 위의 제1 유전체층과,
    상기 제1 유전체층 위의 컨택 에칭 정지층과,
    상기 소스/드레인 피처와 접촉하고, 상기 제1 유전체층을 통해 연장되며, 상기 컨택 에칭 정지층 아래에 상부 표면을 갖는 소스/드레인 컨택과,
    상기 게이트 구조와 접촉하는 게이트 컨택과,
    상기 게이트 컨택 및 상기 소스/드레인 컨택과 접촉하고, 상기 컨택 에칭 정지층을 통해 연장되며, 상기 컨택 에칭 정지층보다 높은 상부 표면을 갖는 공통 레일 라인과,
    상기 공통 레일 라인 바로 위에 배치되며 상기 공통 레일 라인과 접촉하는 전력 레일 라인
    을 포함하고, 상기 전력 레일 라인은 접지되는, 컨택 구조.
  10. 방법에 있어서,
    워크피스 내의 게이트 구조와 소스/드레인 피처 위에 제1 유전체층을 퇴적하는 단계와,
    상기 소스/드레인 피처의 일부를 노출시키도록 상기 제1 유전체층을 관통하는 소스/드레인 컨택 개구부를 형성하는 단계와,
    상기 소스/드레인 컨택 개구부에 소스/드레인 컨택을 형성하는 단계와,
    상기 워크피스의 상부 표면과 상기 소스 소스/드레인 컨택의 상부 표면 위에 컨택 에칭 정지층을 퇴적하는 단계와,
    상기 컨택 에칭 정지층 위에 제2 유전체층을 퇴적하는 단계와,
    상기 게이트 구조를 노출시키도록 상기 제1 유전체층, 상기 컨택 에칭 정지층, 및 상기 제2 유전체층을 관통하는 게이트 컨택 개구부를 형성하는 단계와,
    상기 게이트 컨택 개구부와 유체 연통되며 상기 소스/드레인 컨택의 상부 표면을 노출시키는 공통 레일 개구부를 형성하는 단계와,
    상기 게이트 컨택 개구부에 게이트 컨택을 형성하는 단계와,
    상기 공통 레일 개구부에 공통 레일 라인을 형성하는 단계와,
    상기 공통 레일 라인 위에서 상기 공통 레일 라인과 접촉하는 전력 레일 라인을 형성하는 단계
    를 포함하는, 방법.
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