KR102432280B1 - 반도체 소자 - Google Patents

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Abstract

베리어막으로 매립된 콘택 구조물을 구비하는 핀펫이 개시된다. 핀펫은 제1 방향을 따라 연장하고 제2 방향을 따라 일정하게 이격되는 다수의 액티브 핀들을 구비하는 기판, 제2 방향을 따라 연장하고 제1 방향을 따라 이격되도록 상기 기판 상에 배치되는 다수의 게이트 구조물들, 게이트 구조물과 인접한 액티브 핀 상에 배치되는 반도체 접합층들, 게이트 구조물을 덮고 불순물 층의 적어도 일부를 노출하는 콘택 홀을 구비하는 층간 절연막, 및 콘택 홀의 상부 내측벽을 덮는 측부 베리어 및 측부 베리어와 일체로 배치되고 콘택 홀의 하부를 매립하는 하부 베리어를 구비하는 베리어 패턴과 측부 베리어 및 하부 베리어로 둘러싸이고 콘택 홀의 상부를 매립하는 도전성 콘택 패턴을 구비하는 콘택 구조물을 포함한다. 게이트간 간격의 축소에도 불구하고 콘택 구조물의 보이드 불량을 방지할 수 있다.

Description

반도체 소자{Semiconductor devices}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는, 핀 타입의 게이트 전극을 갖는 핀펫(finFET)에 관한 것이다.
반도체 소자의 고집적화 및 사이즈 축소에 따라 활성영역의 크기도 지속적으로 감소하고 있다. 이에 따라, 게이트 전극 및 채널의 선폭 감소로 인한 게이트 저항이나 문턱전압의 증가를 야기하고 모스 트랜지스터의 채널길이도 짧아져서 게이트 전극에 의한 채널구동 능력이 저하되는 단채널 효과(short channel effect)가 발생하게 된다.
반도체 소자들의 사이즈를 축소시키면서도 채널영역을 충분히 확보하기 위해 게이트 영역을 돌출시켜 채널영역을 확장하는 핀(fin) 타입의 게이트 구조물을 구비하는 반도체 소자인 핀펫(fin field effect transistor, finFET)이 널리 이용되고 있다.
그러나, 반도체 소자의 임계치수가 축소되면서 인접하는 게이트간 이격공간의 사이즈도 축소되고 이에 따라 콘택 홀의 폭도 축소되는 문제점이 있다. 상기 콘택 홀 폭의 축소는 콘택 홀의 종횡비 증가를 야기하고 후속하는 콘택 매립 공정에서 보이드와 같은 다양한 불량을 야기하고 있다.
본 발명의 목적은 상술한 바와 같은 문제점을 개선하기 위해 제안된 것으로서, 콘택 홀의 하부를 베리어 메탈막으로 매립한 콘택 구조물을 구비하는 반도체 소자를 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자는 기판 상에 배치된 하부 구조물을 덮고 관통개구를 구비하여 상기 기판을 부분적으로 노출하는 절연막 및 상기 관통 개구의 상부 내측벽을 덮는 측부 베리어 및 상기 측부 베리어와 일체로 배치되고 상기 관통 개구의 하부를 매립하는 하부 베리어를 구비하는 베리어 패턴 및 상기 측부 베리어 및 상기 하부 베리어로 둘러싸이고 상기 관통 개구의 상부를 매립하는 도전성 콘택 패턴을 구비하는 콘택 구조물을 포함한다.
일실시예로서, 상기 베리어 패턴은 금속 및 금속 질화물 중의 적어도 하나를 포함하고 상기 콘택 패턴은 도전성 금속을 포함한다.
일실시예로서, 상기 베리어 패턴은 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 루테늄(Ru), 코발트(Co), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 및 이들의 합성물로 구성된 그룹으로부터 선택된 어느 하나의 물질을 포함하고, 상기 콘택 패턴은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru) 및 이들의 합성물로 구성된 그룹으로부터 선택된 어느 하나의 물질을 포함한다.
일실시예로서, 상기 콘택 패턴은 결정핵생성(nucleation) 공정에 의해 형성된 결정핵 금속패턴을 포함한다.
일실시예로서, 상기 콘택 패턴은 물리기상증착(PVD) 공정에 의해 형성된 PVD 금속패턴 및 화학기상 증착(CVD) 공정에 의해 상기 PVD 금속 패턴 상에 형성되는 CVD 금속패턴을 포함한다.
일실시예로서, 상기 PVD 금속 패턴은 상기 콘택 구조물의 하부 폭과 동일한 두께를 갖는다.
일실시예로서, 상기 측부 베리어는 상기 관통개구의 내측벽으로부터 0.5nm 내지 2nm의 두께를 갖고, 상기 기판으로부터 상기 하부 베리어 상면까지의 거리인 하부 베리어 높이는 상기 기판으로부터 상기 도전 패턴 상면까지의 거리인 콘택 구조물 높이의 1/2배 내지 2/3배의 범위를 갖는다.
일실시예로서, 상기 하부 베리어 높이는 20nm 내지 50nm의 범위를 갖고 상기 도전패턴 높이는 40nm 내지 70nm의 범위를 갖는다.
일실시예로서, 상기 콘택 구조물은 하부 선폭보다 큰 상부 선폭을 구비하여 역사다리꼴 형상을 갖는다.
일실시예로서, 상기 하부 선폭은 5-10nm의 범위를 갖고 상기 상부선폭은 14-20nm의 범위를 갖는다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자는 제1 방향을 따라 연장하고 제1 방향과 수직한 제2 방향을 따라 일정하게 이격되도록 배치되는 다수의 액티브 핀들을 구비하는 기판, 상기 제2 방향을 따라 연장하고 상기 제1 방향을 따라 이격되도록 상기 기판 상에 배치되는 다수의 게이트 구조물들, 상기 게이트 구조물과 인접한 상기 액티브 핀 상에 배치되는 반도체 접합층들, 상기 게이트 구조물을 덮고 상기 불순물 층의 적어도 일부를 노출하는 콘택 홀을 구비하는 층간 절연막, 및 상기 콘택 홀의 상부 내측벽을 덮는 측부 베리어 및 상기 측부 베리어와 일체로 배치되고 상기 콘택 홀의 하부를 매립하는 하부 베리어를 구비하는 베리어 패턴 및 상기 측부 베리어 및 상기 하부 베리어로 둘러싸이고 상기 콘택 홀의 상부를 매립하는 도전성 콘택 패턴을 구비하는 콘택 구조물을 포함한다.
일실시예로서, 상기 기판은 베이스 몸체, 상기 베이스 몸체 상에 배치되는 기판 절연층 및 상기 기판 절연층 상에 배치된 반도체 층을 구비하는 절연 실리콘(silicon on insulator, SOI) 기판을 포함한다.
일실시예로서, 상기 게이트 구조물은 상기 액티브 핀의 표면을 덮도록 상기 제2 방향을 따라 연장하는 게이트 절연패턴, 인접하는 상기 액티브 핀 사이의 이격공간을 매립하도록 상기 게이트 절연패턴 상에 배치되는 게이트 도전패턴, 상기 게이트 도전패턴의 상면을 덮고 상기 게이트 절연패턴의 상면과 동일한 상면을 갖는 게이트 캡핑 패턴을 포함한다.
일실시예로서, 상기 게이트 구조물의 5nm 내지 10nm의 선폭을 갖는다.
일실시예로서, 상기 반도체 접합층으로부터 상기 하부 베리어 상면까지의 거리인 하부 베리어 높이는 상기 기판으로부터 상기 도전 패턴 상면까지의 거리인 콘택 구조물 높이의 1/2배 내지 2/3배의 범위를 갖는다.
일실시예로서, 상기 하부 베리어 높이는 20nm 내지 50nm의 범위를 갖고 상기 도전패턴 높이는 40nm 내지 70nm의 범위를 갖는다.
일실시예로서, 상기 콘택 구조물은 5-10nm의 범위를 갖는 하부 선폭과 14-20nm의 범위를 갖는 상부 선폭을 구비하여 역사다리꼴 형상으로 배치된다.
일실시예로서, 상기 베리어 패턴은 금속 질화물을 포함하고, 상기 콘택 패턴은 도전성 금속을 포함한다.
일실시예로서, 상기 콘택 패턴은 결정핵생성(nucleation) 공정에 의해 형성된 텅스텐 패턴을 포함한다.
일실시예로서, 상기 콘택 패턴은 물리기상증착(PVD) 공정에 의해 형성된 제1 코발트 패턴 및 화학기상 증착 공정(CVD) 및 물리기상증착(PVD) 공정에 의해 상기 제1 코발트 패턴 상에 형성되는 제2 코발트 패턴을 포함한다.
본 발명에 의한 반도체 소자에 의하면, 콘택 홀의 하부는 베리어 메탈로 매립하고 상부는 베리어 메탈과 도전성 금속패턴으로 매립하여 갭필 특성이 우수한 베리어 메탈로 폭이 좁은 콘택 홀의 하부를 매립함으로써 콘택 홀의 큰 종횡비에도 불구하고 콘택 구조물 내부의 보이드 불량을 효과적으로 방지할 수 있다.
콘택 홀의 하부는 베리어 메탈막을 형성하는 공정에서 일정한 높이까지 매립하고 콘택 홀의 상부만 측벽에 형성된 상부 베리어와 하부를 매립하는 하부 베리어로 한정되어 도전막으로 매립할 공간의 영역이 축소된다. 이에 따라, 콘택 패턴용 도전막으로 매립해야 할 공간의 높이가 감소하여 콘택 패턴의 내부에 발생하는 보이드 불량을 현저하게 줄일 수 있다. 특히, 10nm이하 공정에서, 콘택 홀의 하부를 매립하는 하부 베리어의 두께를 조정함으로써 기존 공정조건을 변화시키지 않고도 게이트간 간격의 축소로 인한 콘택 구조물의 보이드 불량을 효과적으로 방지할 수 있다.
도 1은 본 발명의 일실시예에 의한 반도체 소자를 나타내는 단면도이다.
도 2a는 도 1에 도시된 반도체 소자의 콘택 구조물을 상세하게 나타내는 도면이다.
도 2b는 도 2a에 도시된 콘택 구조물의 변형례를 나타내는 도면이다.
도 3 내지 도 10은 본 발명의 일실시예에 따라 도 1에 도시된 반도체 소자의 제조방법을 나타내는 공정 단면도들이다.
도 11은 본 발명의 일실시예에 의한 반도체 소자를 구비하는 디스플레이 장치의 구성도이다.
도 12는 본 발명의 일실시예에 의한 반도체 소자를 구비하는 CMOS SRAM 소자의 회로도이다.
도 13은 본 발명의 일실시예에 의한 반도체 소자를 구비하는 CMOS NAND 장치의 회로도이다.
도 14는 본 발명의 일실시예에 의한 반도체 소자를 구비하는 메모리 장치의 구성도이다.
도 15는 본 발명의 일실시예에 의한 반도체 소자를 구비하는 전자 시스템의 구성도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 소자의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일실시예에 의한 반도체 소자를 나타내는 단면도이다. 도 1에서 I-I' 단면은 반도체 기판에 배치된 액티브 핀을 따라 절단한 단면도이며 II-II' 단면은 게이트 구조물을 따라 절단한 단면도이다.
도 1을 참조하면, 본 발명의 일실시예에 의한 반도체 소자(1000)는 액티브 핀(104)을 구비하는 기판(100), 상기 기판(100) 상에 배치된 다수의 게이트 구조물(210) 및 상기 게이트 구조물(210) 사이에 배치되는 콘택 구조물(310)을 포함한다.
일실시예로서, 상기 기판(100)은 기판의 상부와 하부를 구분하는 절연층을 구비하고 전기적으로 반도체 특성을 갖는다면 다양한 기판을 포함할 수 있다. 본 실시예의 경우, 상기 기판(100)은 한 쌍의 실리콘 층이 절연층에 의해 구분되는 실리콘 온 인슐레이터(silicon on insulator, SOI)기판을 포함한다. 이에 따라, 상기 기판(100)은 베이스 몸체(101)를 구비하고 상기 베이스 몸체(101)를 덮는 기판 절연층(102) 및 상기 기판 절연층(102)을 덮는 반도체 층(103)을 구비할 수 있다.
본 실시예에 의한 반도체 소자(1000)는 로직(logic) 소자, CIS(CMOS imaging sensor)와 같은 이미지 센서소자, 플래시 메모리나 디램과 같은 메모리 소자 등 다양한 집적회로 소자를 포함한다. 따라서, 상기 기판(100)은 상기 반도체 소자(1000)의 특성과 기능에 따라 다양한 종류의 반도체 기판을 포함할 수 있음은 자명하다.
본 실시예의 경우, 상기 베이스 몸체(101)는 단결정 실리콘을 포함하고 상기 베이서 몸체(101)를 덮는 기판 절연층(102)은 실리콘 산화물을 포함한다. 상기 기판 절연층(102)을 덮는 반도체 층은 단결정 실리콘으로 구성된다.
상기 반도체 층(103)은 제1 방향을 따라 연장도록 표면으로부터 돌출되어 핀(fin) 타입의 활성영역과 상기 활성영역을 둘러싸는 필드영역으로 구분되고 상기 필드영역은 절연물질로 매립되어 상기 활성영역을 전기적으로 분리하는 소자 분리막(110)으로 매립된다.
이에 따라, 상기 활성영역은 반도체 층(103)의 표면으로부터 돌출되는 라인형상의 액티브 핀(104)으로 구성되고 서로 인접하는 액티브 핀(104)은 소자분리막(110)에 의해 서로 전기적으로 분리되어 배치된다. 제1 방향을 따라 연장하는 액티브 핀(104)은 제1 방향과 수직한 제2 방향을 따라 일정거리만큼 이격되어 다수 배치되고, 제1 방향을 따라 연장하는 라인형상의 상기 소자 분리막(110)도 액티브 핀(104) 사이를 매립하도록 제2 방향을 따라 일정한 간격으로 이격되어 배치된다.
따라서, 라인형상을 갖는 상기 액티브 핀(104)과 소자 분리막(110)은 제2 방향을 따라 서로 교호적으로 배치된다. 이때, 상기 소자분리막(110)의 상면은 액티브 핀(104)의 상면보다 낮게 배치된다. 상기 소자 분리막(110)은 실리콘 산화물과 같은 산화물 또는 실리콘 질화물과 같은 질화물을 포함할 수 있다.
일실시예로서, 상기 게이트 구조물(210)은 상기 제2 방향을 따라 연장하고 상기 제1 방향을 따라 이격되도록 상기 기판(100) 상에 배치되는 다수의 라인 구조물로 구성된다. 이에 따라, 상기 액티브 핀(104)은 게이트 구조물(210)에 의해 부분적으로 둘러싸이도록 배치된다.
예를 들면, 상기 게이트 구조물(210)은 상기 액티브 핀(104)의 표면을 덮도록 상기 제2 방향을 따라 연장하는 게이트 절연패턴(211), 인접하는 상기 액티브 핀(104) 사이의 이격공간을 매립하도록 상기 게이트 절연패턴(211) 상에 배치되는 게이트 도전패턴(212) 및 상기 게이트 도전패턴(212)의 상면을 덮고 상기 게이트 절연패턴(211)의 상면과 동일한 상면을 갖는 게이트 캡핑 패턴(213)을 포함한다.
상기 게이트 절연패턴(211)은 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함할 수 있으며, 게이트 도전패턴(212)은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 저저항 금속 혹은 이들의 금속 질화물을 포함할 수 있다. 상기 게이트 절연패턴(211) 아래의 기판 상에는 패드 산화막(도시안됨)이 더 배치될 수도 있다. 상기 게이트 캡핑 패턴(213)은 게이트 도전패턴(212)을 덮는 절연물질을 포함하여 상기 콘택 구조물(310)과 게이트 도전패턴(212) 사이의 기생 커패시턴스를 최소화하고 후속공정에서 게이트 도전패턴(212)이 손상되는 것을 방지할 수 있다. 예를 들면, 상기 게이트 캡핑 패턴(213)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중의 어느 하나로 구성될 수 있다.
본 실시예의 경우, 상기 게이트 구조물(210)은 약 3nm 내지 약 20nm,의 선폭을 가지며, 바람직하게는, 약 5nm 내지 약 10nm의 선폭을 갖는다.
상기 게이트 구조물(210)의 측벽에는 게이트 스페이서(220)가 배치되어 후속하는 콘택 홀 형성을 위한 식각공정으로부터 상기 게이트 구조물(210)을 보호할 수 있다. 따라서, 상기 한 쌍의 게이트 스페이서(220)가 상기 게이트 도전패턴(212)에 대하여 상기 제1 방향을 따라 대칭적으로 배치된다. 상기 게이트 스페이서(220)는 실리콘 질화물과 같은 질화물로 구성될 수 있다.
상기 게이트 구조물(210) 양 측부 배치된 액티브 핀(104) 상에는 소스/드레인 영역으로 제공되는 반도체 접합층(230)이 제공된다.
예를 들면, 상기 반도체 접합층(230)은 상기 액티브 핀(104)의 단부로부터 재성장한 반도체 물질을 포함하며 상기 반도체 소자(1000)의 특성에 따라 p형 또는 n형 불순물을 포함한다. 본 실시예의 경우, 상기 액티브 핀(104)의 단부에 리세스를 형성하고 리세스의 내부에 에피택시얼 공정에 의해 반도체 층을 성장시키고 성장된 반도체 층으로 이온 주입공정에 의해 불순물을 주입하여 접합층(230)을 형성할 수 있다. 그러나, 상기 액티브 핀(104)의 상면으로 직접 불순물을 이온주입 함으로써 형성할 수도 있다. 예를 들면, 상기 반도체 접합층(230)은 SiGe막, Ge막, SiC막 및 InGaAs 막 중의 어느 하나를 포함할 수 있다.
상기 게이트 구조물(210)을 덮고 상기 반도체 접합층(230)의 적어도 일부를 노출하는 콘택 홀(H)을 구비하는 제1 및 제2 층간 절연막(240,250)이 배치된다.
상기 제1 층간 절연막(240)은 인접하는 게이트 구조물(210)들 사이의 이격공간을 매립하도록 배치되어 상기 게이트 구조물(210)과 마찬가지로 제2 방향을 따라 연장하는 라인 형상으로 배치되고 상기 게이트 구조물(210)과 교호적으로 배치된다. 상기 제2 층간 절연막(250)은 제1 층간절연막(240) 및 상기 게이트 구조물(210)을 덮고 평탄한 상면을 갖도록 배치된다. 이에 따라, 상기 게이트 구조물(210) 및 반도체 접합층(230)은 상부에 배치되는 배선 구조물과 전기적으로 분리된다. 예를 들면, 상기 제1 및 제2 층간 절연막(240, 250)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
상기 제1 및 제2 층간 절연막(240,250)을 관통하는 콘택 홀(CH)을 통하여 상기 반도체 접합층(230)이 부분적으로 노출되어 상기 콘택 홀(CH)을 매립하는 콘택 구조물(310)과 접촉하게 된다. 본 실시예의 경우, 상기 콘택 구조물(310)은 상기 반도체 접합층(300)의 내부까지 연장되는 단일한 플러그(plug) 구조물로 제공된다.
도 2a는 도 1에 도시된 반도체 소자의 콘택 구조물을 상세하게 나타내는 도면이며, 도 2b는 도 2a에 도시된 콘택 구조물의 변형례를 나타내는 도면이다.
도 2a 및 도 2b를 참조하면, 상기 콘택 구조물(310)은 상기 콘택 홀(CH)의 내측벽과 하부공간을 매립하는 베리어 패턴(barrier pattern, 311) 및 상기 베리어 패턴(311)으로 둘러싸이고 상기 콘택 홀(CH)의 상부공간을 매립하는 도전성 콘택 패턴(312)을 포함한다.
예를 들면, 상기 베리어 패턴(311)은 상기 콘택 홀의 상부 내측벽을 덮는 측부 베리어(311a) 및 상기 측부 베리어(311a)와 일체로 배치되고 상기 콘택 홀(CH)의 하부를 매립하는 하부 베리어(311b)를 포함한다.
본 실시예의 경우, 상기 게이트 구조물(210)은 약 3nm 내지 20nm의 미세선폭을 가지므로 서로 인접한 게이트 구조물(210) 사이의 이격공간도 축소된다. 이에 따라, 상기 콘택 홀(CH)의 폭도 반도체 소자의 임계치수 축소에 따라 수십나노 이하로 축소된다.
또한, 반도체 소자의 임계치수 축소에 따라 게이트 구조물(210)의 선폭이 축소됨에도 불구하고 상기 층간 절연막(240,250)의 두께를 같은 비율로 줄이는 것은 어려우므로, 상기 콘택 홀(CH)의 종횡비는 급격하게 증가한다. 따라서, 상기 제1 및 제2 층간 절연막(240,250)의 식각에 의해 형성되는 상기 콘택 홀(CH)은 하부 영역 보다는 상부 영역에서의 식각이 우수하게 진행되어 상부 영역보다는 하부 영역의 폭이 좁게 형성된다.
따라서, 상기 콘택 홀(CH)의 상부 폭(W1)을 기준으로 상기 베리어 패턴(310)을 형성하기 위한 베리어 막(미도시)을 형성하는 경우, 상기 상기 콘택 홀(CH)의 하부 영역을 상기 베리어 막으로 매립할 수 있다. 이에 따라, 상기 도전성 콘택 패턴(312)을 형성하기 위한 도전막(미도시) 보다는 갭필 특성이 우수한 베리어 막을 이용하여 종횡비가 큰 콘택 홀(CH)의 하부를 매립함으로써 상기 콘택 구조물(310)내에 발생하는 보이드를 제거할 수 있다.
본 실시예의 경우, 제2 층간 절연막(250)에 형성되고 약 14-20nm의 범위를 갖는 상부 폭(W1)과 제1 층간 절연막(240)에 형성되어 상기 반도체 접합층(230)을 노출하고 약 5-10nm의 범위를 갖는 하부 폭(W2)을 갖도록 상기 콘택 홀(CH)을 형성하고, 상기 콘택 홀(CH)의 측벽으로부터 약 1nm 내지 약 5nm의 두께를 갖도록 상기 베리어 막을 형성함으로써 베리어막에 의해 콘택 홀(CH)의 하부를 매립할 수 있다.
이에 따라, 상기 콘택 홀(CH)의 상부에는 상부 측벽을 덮는 측부 베리어(311a)가 배치되고 하부에는 인접하는 하부 측벽과 상기 반도체 접합층(230)을 덮는 베리어 막이 누적되어 콘택 홀(CH)의 하부공간을 매립하는 벌크 형상의 하부 베리어(311b)가 배치된다. 따라서, 상기 하부 베리어(311b)의 높이(h2)는 상기 콘택 홀(CH)의 하부 폭(W2)과 베리어 막의 두께에 따라 결정된다.
상기 베리어 패턴(311)은 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 루테늄(Ru), 코발트(Co), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN)과 같은 금속 및/또는 금속 질화물을 포함한다. 이때, 상기 베리어막 패턴(311)은 단일막 또는 다층막 구조를 가질 수 있다.
예를 들면, 상기 베리어 패턴(311)은 금속 질화물로 구성된 단일막으로 구성될 수도 있고, 금속막과 금속 질화막이 적층된 이중막으로 구성될 수도 있다. 이중막으로 구성된 베리어 패턴은 상기 제1 및 제2 층간 절연막(240,250)과 상기 반도체 접합층(230)과 접촉하여 상기 콘택패턴(312)을 구성하는 도전물질이 상기 층간 절연막(240,250)으로 확산하는 것을 방지하는 확산 방지막과 상기 확산 방지막 상에 배치되어 확산 방지막(미도시)과 도전패턴의 접착시키는 접착층(미도시)으로 구성될 수 있다. 이때, 상기 하부 베리어(311b)는 확산방지막 보다는 접착층이 더 큰 두께를 갖도록 배치된다.
본 실시예의 경우, 상기 베리어 패턴(311)은 티타늄 질화물로 구성된 단일막으로 이루어지고 상기 콘택 패턴(312)은 티타늄 질화막으로 둘러싸인 콘택 홀(CH)의 상부공간에 배치된다.
상기 콘택 패턴(312)은 베리어 패턴(311)으로 한정된 콘택 홀(CH)의 내부를 매립하도록 배치되어 상기 콘택 홀(CH)을 통하여 노출된 반도체 접합층(230)과 상부에 배치되는 배선 구조물(500)을 전기적으로 연결한다.
예를 들면, 상기 콘택 패턴(312)은 저저항 금속물질로 구성되어 배선 구조물과의 접촉저항을 낮게 유지한다. 상기 저저항 금속물질은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru)을 포함한다. 이들은 단독으로 이용되거나 합성물로 이용될 수 있다.
상기 콘택 패턴(312)은 다양한 증착공정에 의해 도전물질을 증착하고 평탄화함으로써 형성될 수 있다. 이와 달리, 콘택 홀(CH)의 상부공간은 베리어 패턴(311)에 의해 내부공간이 축소되므로, 상부공간을 매립할 정도로 도전막을 성장시킬 수 있는 결정화 공정(nucleation process)에 의해서도 형성될 수 있다.
예를 들면, 상기 콘택 패턴(312)은 결정핵을 구비하는 액상의 금속용액(metal solution)을 상기 콘택 홀(CH)의 상부공간으로 공급하여 결정핵 생성(nucleation) 공정에 의해 상부공간을 매립하는 금속층으로 형성할 수 있다. 본 실시예의 경우, 상기 콘택 패턴(312)은 결정핵 생성 공정에 의해 상기 상부공간을 매립하는 텅스텐 패턴을 포함한다. 상기 결정핵 생성공정은 분자단위로 막질을 형성할 수 있으므로 좁은 영역에서 균일한 막질을 형성할 수 있으며 베리어 패턴(311)과의 접착성을 충분히 높일 수 있다.
이와 달리, 하부 베리어(311b)와의 경계면에서는 금속입자를 물리적으로 충돌시켜 접착성을 높이고 이어서 화학반응에 의해 막질을 증착함으로써 콘택 패턴(312) 형성 속도를 높일 수 있다.
예를 들면, 도 2b에 도시된 바와 같이, 상기 하부 베리어(311b)의 표면으로 물리기상증착(physical vapor deposition, PVD) 공정에 의해 PVD 금속막(312a)을 형성한 후 상기 PVD 금속막 패턴(312a)의 상부에 화학기상증착(chemical vapor deposition, CVD) 공정에 의해 상기 상부공간의 나머지 부분을 매립하는 CVD 금속막 패턴(312b)을 형성할 수도 있다. 이때, 상기 PVD 금속패턴(312a)은 상기 콘택 홀(CH)의 하부 폭(W2)과 동일한 두께(t)를 갖도록 배치되어
이에 따라, 상기 콘택 패턴(312)은 하부에 배치되는 PVD 금속패턴(312a)과 CVD 금속패턴(312b)의 이중패턴으로 구성될 수 있다. 예를 들면, 상기 PVD 금속 패턴(312a)은 상기 콘택 홀(CH)의 하부 폭(W2)과 동일한 두께(t)를 구비하여, CVD 금속 패턴(312b)과 베리어 패턴(311)을 충분한 강도로 접착할 수 있다. 예를 들면, 상기 PVD 금속 패턴(312a)은 약 5nm 내지 약 10nm의 두께를 갖는다.
본 실시예의 경우, 상기 콘택 패턴(312)은 코발트(Co)로 구성되어 하부 베리어(311b) 상에 배치되고 PVD 공정으로 형성되는 PVD 코발트 패턴 및 상기 PVD 코발트 패턴 상에 CVD 공정으로 형성되는 CVD 코발트 패턴을 포함한다.
콘택 구조물(310)의 전체 높이(H)가 일정한 경우, 상기 콘택 패턴(312)의 높이(h2)는 하부 베리어(311b)의 높이(h1)에 따라 결정되고, 하부 베리어(311b)의 높이(h1)는 콘택 홀(CH)의 하부 폭(W2)과 상부 베리어(311a)의 측부 두께의 최소값에 따라 달라진다.
따라서, 상기 콘택 홀(CH)을 형성하기 위한 식각조건을 조절하여 하부 폭(W2)의 사이즈를 조절하고, 베리어 패턴(311)을 형성하기 위한 증착공정의 공정조건을 제어하여 상부 베리어(311a)의 측부 두께를 조절함으로써 상기 하부 베리어(311b)의 높이(h1)를 제어할 수 있다.
상기 콘택 패턴(312)의 높이(h2)가 너무 큰 경우 종횡비 증가에 의해 콘택 패턴의 보이드 불량을 효과적으로 방지하기 어렵고, 높이(h2)가 너무 작은 경우 접합층(230)과 도전성 콘택 패턴(312) 사이의 이격거리인 하부 베리어(311b)의 높이(h1)가 너무 크게 되어 접합층(230)과 콘택 구조물(310) 접속저항이 증가할 수 있다. 따라서, 상기 하부 베리어(311b)의 높이(h1)는 콘택 구조물(310)의 높이(H)와 비교하여 적절한 범위로 제한되어야 한다.
본 실시예의 경우, 상기 하부 베리어(311b)의 높이(h1)는 상기 콘택 구조물 높이(H)의 약 1/2배 내지 2/3배의 범위를 갖도록 조절된다. 이에 따라, 접촉저항 증가를 방지하면서 보이드와 같은 공정불량을 최소화함으로써 콘택 구조물(310)의 성능을 최적하게 유지할 수 있다.
예를 들면, 상기 콘택 구조물(310)의 높이(H)가 약 40nm 내지 약 100nm의 범위를 갖고 상기 상부 베리어(311a)가 콘택 홀(CH)의 상부 측벽으로부터 약 0.5nm 내지 약 2.0nm의 두께를 갖는 경우, 상기 하부 베리어(311b)의 높이(h1)는 약 20nm 내지 약 50nm의 범위를 가질 수 있다.
이때, 상기 콘택 홀(CH)은 하부 폭(W2)보다 상부의 폭(W1)이 크게 형성되므로 상기 콘택 홀(CH)을 매립하는 콘택 구조물(310)도 상부 선폭이 하부 선폭보다 크게 되는 역사다리꼴 형상으로 배치된다.
상술한 바와 같은 콘택 구조물(310)은 상기 게이트 구조물(210)의 선폭이 약 10nm이하를 갖도록 축소되어 게이트간 이격거리가 급격하게 축소되는 경우, 콘택 구조물(310)의 전기적 특성을 안정적으로 확보할 수 있다.
상기 콘택 구조물(310) 및 상기 제2 층간 절연막(250)의 상면에 배치되어 콘택 구조물(310)과 전기적으로 연결되는 콘택 패드(320)가 배치되고 상기 콘택패드(320)를 덮는 제1 절연막(410)이 배치된다. 상기 제1 절연막(410)에는 콘택 패드(320)를 부분적으로 노출하는 비아 홀이 구비된다.
상기 제1 절연막(410)의 상면을 덮는 식각 저지막(415) 및 제2 절연막(420)이 차례로 적층되고 상기 제2 절연막 및 식각 저지막(415)을 관통하여 상기 비아 홀과 연통하는 트렌치가 구비된다.
상기 비아 홀 및 트렌치를 매립하는 배선 구조물(500)이 배치된다. 상기 배선 구조물(500)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta)과 같은 저저항 금속물질로 구성되어 외부로부터 전송되는 전기적 신호를 상기 콘택 패드(320) 및 콘택 구조물(310)을 통하여 반도체 접합층(230)으로 전송한다. 바람직하게는, 상기 콘택 패드(320)와 배선 구조물(500) 사이에 접촉저항을 저하시킬 수 있도록 금속 실리사이드층(미도시)이 더 배치될 수 있다.
상기 제2 절연막(420) 및 배선 구조물(500)의 상면을 덮는 보호막(510)이 배치되어 배선 구조물(500) 및 하부의 게이트 구조물(210)과 콘택 구조물(310)을 외부 환경으로부터 보호한다.
상술한 바와 같은 반도체 소자에 의하면, 콘택 홀의 하부는 베리어막으로 매립하고 상부는 도전성 콘택 패턴으로 매립함으로써 콘택 홀의 종횡비가 증가하는 경우에도 보이드 불량없이 콘택 구조물의 전기적 특성을 안정적으로 확보할 수 있다.
특히, 게이트 구조물이 10nm 이하로 축소되어 인접하는 게이트간 이격거리가 축소되는 경우 종래의 콘택 홀 형성을 위한 식각공정과 베리어 패턴을 형성하기 위한 증착공정의 공정조건만을 변경함으로써 간단하게 보이드 불량을 방지할 수 있다. 이에 따라, 10nm 이하의 선폭을 갖는 핀펫의 동작 안정성을 현저하게 높일 수 있다.
본 실시예에서는 액티브 핀 상에 게이트 구조물이 배치된 핀펫을 예시적으로 개시하고 있지만, 본 발명의 특징이 반드시 핀펫에만 한정되는 것이 아님은 자명하다.
이하, 본 발명의 일실시예에 따라 반도체 소자의 제조방법을 설명한다.
도 3 내지 도 10은 본 발명의 일실시예에 따라 도 1에 도시된 반도체 소자의 제조방법을 나타내는 공정 단면도들이다.
도 3을 참조하면, 반도체 기판(100)의 상부를 부분적으로 식각하여 트렌치를 형성하고, 상기 트렌치 하부를 채우는 소자 분리막(110)을 형성한다.
예시적인 실시예들에 있어서, 소자 분리막(110)은 상기 트렌치를 충분히 채우는 절연막을 기판(100) 상에 형성하고, 기판(200) 상면이 노출될 때까지 상기 절연막을 평탄화한 후 기판(100)의 일부가 노출되도록 상기 절연막 상부를 제거함으로써 형성될 수 있다. 상기 절연막은 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.
상기 트렌치 및 소자 분리막(110)이 형성됨에 따라, 상기 소자 분리막(110)에 의해 노출된 기판(100)의 일부는 상기 기판의 액티브 영역으로 제공되는 액티브 핀(104)으로 형성된다. 예시적인 실시예들에 있어서, 상기 액티브 핀(104)은 기판(100) 상면에서 제1 방향으로 연장된다.
상기 기판(100)상에 상기 제1 방향과 수직한 제2 방향을 따라 연장하는 다수의 더미(dummy) 게이트 구조물들(209)을 형성한다. 상기 더미 게이트 구조물들(209)은 기판(100)의 액티브 핀(104) 및 소자 분리막(110) 상에 게이트 절연막(미도시), 더미 게이트 전극막(미도시) 및 게이트 마스크막(미도시)을 순차적으로 형성한 후, 포토레지스트 패턴(미도시)을 사용하는 사진 식각 공정을 통해 상기 게이트 마스크막을 패터닝하여 게이트 마스크 패턴(203)을 형성하고, 상기 게이트 마스크 패턴(203)을 식각 마스크로 사용하여 더미 게이트 전극막 및 게이트 절연막을 순차적으로 식각함으로써 형성될 수 있다. 이에 따라, 상기 각 더미 게이트 구조물들(209)은 기판(100)의 액티브 핀(104) 및 상기 소자 분리막(110)상에 순차적으로 적층된 게이트 절연막 패턴(201), 더미 게이트 전극(202) 및 게이트 마스크 패턴(203)을 포함한다.
상기 각 더미 게이트 구조물들(209)의 측벽 상에 게이트 스페이서(220)를 형성한다.
이어서, 도시하지는 않았지만, 상기 데미 게이트 구조물(214) 양 측의 액티브 핀(204)을 식각하여 리세스부를 형성하고, 상기 리세스부에 선택적 에피택시얼 성장 공정을 수행하여 상기 리세스부 내에 에피택시얼 패턴을 형성할 수 있다.
도 4를 참조하면, 상기 더미 게이트 구조물들(209) 양측의 액티브 핀(104)에 소스/드레인으로 제공되는 반도체 접합층(230)을 형성한다.
일실시예로서, 상기 접합층(230)은 액티브 핀(104)에 불순물을 이온주입하여 형성할 수 있다. 다른 실시예로서, 상기 액티브 핀(104)의 리세스부에 에피택시얼 성장 공정을 수행할 때 인시튜로 불순물을 도핑시켜 상기 에피택시얼 패턴에 불순물 영역을 형성할 수 있다.
도 5를 참조하면, 상기 더미 게이트 구조물(209), 게이트 스페이서(220), 액티브 핀(104) 및 소자 분리막(110)을 덮는 제1 층간 절연막(240)을 충분한 높이로 형성한 후, 더미 게이트 구조물(209)의 게이트 마스크 패턴(203)이 노출될 때까지 제1 층간 절연막(240)을 평탄화한다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정에 의해 수행될 수 있다. 제1 층간 절연막(240)은 실리콘 산화물이나 실리콘 질화물을 포함할 수 있다.
이어서, 상기 더미 게이트 구조물(209)을 제거하여 게이트 홀(미도시)을 형성하고 상기 게이트 홀을 채우는 게이트 절연패턴(211), 게이트 도전패턴(212) 및 게이트 캡핑 패턴(213)을 형성한다.
구체적으로, 상기 게이트 홀을 구비하는 제1 층간 절연막(240)의 표면 프로파일을 따라 고유전 물질을 포함하는 게이트 절연막(미도시)을 형성하고, 게이트 홀을 매립하는 게이트 전극막(미도시)을 게이트 절연막 상에 형성한다. 예를 들면, 상기 게이트 절연막은 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하고, 상기 게이트 전극막은 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속과 금속 질화물과 같은 저저항 금속을 포함할 수 있다.
이후, 제1 층간 절연막(240)의 상면이 노출될 때까지 상기 게이트 전극막 및 상기 게이트 절연막을 평탄화하고, 상기 게이트 전극막의 일부를 제거하여 리세스를 형성한다. 이에 따라, 게이트 홀의 측벽과 바닥면을 덮는 게이트 절연패턴(211) 및 게이트 홀의 하부를 매립하는 게이트 도전패턴(212)을 형성한다. 또한, 상기 게이트 도전패턴(212) 상부의 리세스를 매립하는 캡핑막(미도시)을 형성한 후 상기 제1 층간 절연막(240)이 노출되도록 평탄화함으로써 게이트 도전패턴(212)을 덮는 게이트 캡핑패턴(213)을 형성한다. 상기 캡핑막은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중의 어느 하나로 구성될 수 있다.
이에 따라, 상기 액티브 핀(104)에 수직한 제2 방향을 따라 연장되고, 게이트 절연패턴(211), 게이트 도전패턴(212) 및 게이트 캡핑패턴(213)을 구비하는 라인 형상의 게이트 구조물(210)이 형성된다. 상기 게이트 구조물(210)과 상기 접합층(230)은 핀펫으로 제공될 수 있다. 인접하는 게이트 구조물(210) 사이의 이격공간은 상기 제1 층간 절연막(240)으로 매립되어 전기적으로 서로 구분된다.
이때, 상기 게이트 구조물(210)의 선폭은 약 3nm 내지 15nm, 바람직하게는, 약 5nm 내지 약 10nm의 범위를 갖도록 형성할 수 있다.
도 6을 참조하면, 상기 제1 층간 절연막(240) 상에 상기 게이트 구조물(210) 및 반도체 접합층(230)을 덮는 제2 층간 절연막(250)을 형성하고, 상기 접합층(230)을 노출하도록 상기 제1 및 제2 층간 절연막(240,250)을 관통하는 콘택 홀(contact hole, CH)을 형성한다.
제2 층간 절연막(250) 상에 마스크 패턴(미도시)을 형성하고 상기 마스크 패턴을 식각 마스크로 이용하는 이방성 식각공정을 수행하여 제2 층간 절연막(250) 및 제2 층간 절연막(250) 하부의 제1 층간 절연막(240)을 부분적으로 제거한다. 이에 따라, 상기 콘택 홀(CH)을 통하여 반도체 접합층(230)의 적어도 일부를 노출한다. 상기 이방성 식각 공정은 반응성 이온 식각, 자기 강화된 반응성 이온 식각, 유도결합 플라즈마 식각 공정 등을 포함할 수 있다.
선택적으로, 상기 이방성 식각공정을 수행하는 중에 상기 콘택 홀(CH)의 표면 부위는 반응성 이온 또는 고밀도의 플라즈마에 의하여 손상될 수 있다. 상기 식각손상을 회복하기 위한 큐어링 막(미도시)을 더 형성할 수도 있다.
이때, 상기 콘택 홀(CH)은 하부 폭(W2)이 상부 폭(W1)보다 작게 되도록 형성하여 후속하는 베리어 메탈막을 형성하는 과정에서 콘택 홀(CH)의 하부에 하부 베리어(311b)를 용이하게 형성할 수 있도록 할 수 있다. 본 실시예의 경우, 상기 콘택 홀(CH)은 약 5nm 내지 약 10nm의 하부 폭(W2)과 약 14nm 내지 약 20nm의 상부 폭(W1)을 갖도록 형성한다.
도 7은을 참조하면, 상기 콘택 홀(CH)의 측벽을 덮고 하부를 매립하는 베리어 패턴(311)을 형성한다.
예를 들면, 상기 콘택 홀(CH)의 측벽과 바닥면 및 상기 제2 층간 절연막(250)의 상면을 따라 베리어막(미도시)을 형성하고 제2 층간 절연막(250)의 상면이 노출되도록 평탄화하여 콘택 홀(CH)의 측벽 및 하부를 매립하는 베리어 패턴(311)을 형성한다.
베리어 패턴(311)은 후속공정에서 콘택 패턴(312)을 형성하기 위한 증착공정이 진행되는 동안 콘택 패턴을 구성하는 도전성 금속물질이 상기 층간 절연막(240,250)으로 확산되는 것을 방지한다.
상기 베리어막은 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 루테늄(Ru), 코발트(Co), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 등과 같은 금속 및/또는 금속 질화물을 사용하여 형성할 수 있다. 선택적으로, 상기 베리어막은 금속 질화막의 단일막으로 구성되거나 금속막 및 금속질화막의 이중막으로 구성될 수 있다.
상기 베리어막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 또는 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다.
이때, 상기 콘택 홀(CH)은 측면이 하방으로 경사지게 배치되고 상기 게이트 구조물(210)의 선폭 축소에 따라 게이트간 이격거리가 좁게 형성되므로, 콘택 홀(CH)의 하부에서는 하부 측벽에 증착되는 베리어 막질과 바닥면에 형성되는 베리어 막질이 응집되어 덩어리 형태로 형성된다. 이에 따라, 상기 콘택 홀(CH)의 상부 측벽은 상기 베리어 막으로 균일하게 덮이고 콘택 홀(CH)의 하부공간은 응집된 베리어 벌크로 매립된다.
평탄화 공정에 의해 제2 층간 절연막(250)을 노출하고 콘택 홀(CH)의 내부에만 베리어막이 잔류하도록 제거함으로써 콘택 홀(CH)의 상부측벽을 덮는 측부 베리어(311a) 및 콘택 홀(CH)이 하부공간을 매립하는 벌크 형상의 하부 베리어(311b)를 포함하는 베리어 패턴(311)을 형성하게 된다.
이때, 콘택 홀(CH)의 측벽을 덮는 베리어막의 두께를 조절함으로써 하부공간을 매립하도록 응집하는 베리어 벌크의 높이를 조절함으로써, 상기 하부 베리어(311b)의 높이(h1)가 콘택 홀(CH) 전체높이(H)의 약 1/2배 내지 2/3배의 범위를 갖도록 형성한다.
예를 들면, 콘택 홀(CH)의 하부 폭(W2)이 약 5nm 내지 약 10nm의 범위를 갖고 상기 콘택 홀(CH)의 전체높이(H)가 약 40nm 내지 약 100nm의 범위를 갖는 경우, 상기 베리어막이 콘택 홀(CH)의 내측면으로부터 약 0.5nm 내지 약 2nm의 두께를 갖도록 형성함으로써 상기 하부 베리어(311b)를 약 20nm 내지 약 50nm의 높이(h2)를 갖도록 형성할 수 있다.
도 8을 참조하면, 상기 하부 베리어(311b)와 측부 베리어(311a)로 한정된 콘택 홀(CH)의 상부공간을 매립하는 콘택 패턴(312)을 형성한다. 이에 따라, 상기 콘택 홀(CH)의 내부에 베리어 패턴(311)과 콘택 패턴(312)으로 구성되는 콘택 구조물(310)을 완성한다.
예를 들면, 결정핵을 구비하는 금속 용액(metal solution)을 상기 콘택 홀(CH)의 상부공간으로 공급하여 결정핵 생성(nucleation) 공정에 의해 상부공간을 매립하는 금속막으로 형성할 수 있다. 본 실시예의 경우, 상기 콘택 패턴(312)은 결정핵 생성 공정에 의해 상기 상부공간을 매립하는 텅스텐 패턴을 포함한다.
상기 금속막은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru) 및 이들의 합성물 중의 어느 하나로 구성될 수 있다.
본 실시예에서는 콘택 홀(CH)의 상부공간을 매립하기 위한 공정으로서 평탄화 공정이 요구되지 않는 핵결정 공정을 예시적으로 개시하고 있지만, 증착공정에 의해 상기 상부공간을 매립하고 제2 층간 절연막(250)을 덮는 금속막을 형성한 후 평탄화 공정에 의해 상기 금속막이 콘택 홀(CH)의 상부공간에만 잔류하도록 제거함으로써 상기 콘택 패턴(312)을 형성할 수도 있다.
이와 달리, 하부 베리어(311b)와의 경계면에서는 금속입자를 물리적으로 충돌시켜 접착성을 높이고 이어서 화학반응에 의해 막질을 증착함으로써 콘택 패턴(312) 형성 속도를 높일 수 있다.
도 9를 참조하면, 상기 하부 베리어(311b)의 표면으로 물리기상증착(physical vapor deposition, PVD) 공정에 의해 PVD 금속패턴(312a)을 형성한 후 화학기상증착(chemical vapor deposition, CVD) 공정에 의해 상기 PVD 금속패턴(312a) 및 제2 층간 절연막(250)의 상면을 덮는 CVD 금속막(미도시)을 형성한다. 이어서, 상기 CVD 금속막을 제2 층간 절연막(250)의 상면이 노출되도록 평탄화 함으로써 PVD 금속패턴(312a)을 덮고 콘택 홀(CH)의 상부 잔여 공간을 매립하는 CVD 금속막 패턴(312b)을 형성한다. 이때, 상기 PVD 금속패턴(312a)은 상기 콘택 홀(CH)의 하부 폭(W2)과 동일한 두께(t)를 갖도록 배치되어
이에 따라, 상기 콘택 패턴(312)은 하부에 배치되는 PVD 금속패턴(312a)과 CVD 금속패턴(312b)의 이중패턴으로 구성될 수 있다. 예를 들면, 상기 PVD 금속 패턴(312a)은 상기 콘택 홀(CH)의 하부 폭(W2)과 동일한 두께(t)를 구비하여, CVD 금속 패턴(312b)과 베리어 패턴(311)을 충분한 강도로 접착할 수 있다. 예를 들면, 상기 PVD 금속 패턴(312a)은 약 5nm 내지 약 10nm의 두께를 갖는다.
본 실시예의 경우, 상기 콘택 패턴(312)은 코발트(Co)로 구성되어 하부 베리어(311b) 상에 배치되고 PVD 공정으로 형성되는 PVD 코발트 패턴 및 상기 PVD 코발트 패턴 상에 CVD 공정으로 형성되는 CVD 코발트 패턴을 포함한다.
도 10을 참조하면, 상기 콘택 구조물(310)과 접촉하는 콘택 패드를 제2 층간 절연막(250) 상에 형성한다. 예를 들면, 증착공정에 의해 제2 층간 절연막(250)을 덮는 패드막(미도시)을 형성한 후 식각공정에 의해 콘택 구조물(310)을 덮는 콘택 영역에만 상기 패드막이 잔류하도록 제거함으로써 콘택 구조물(310)의 상면을 덮는 콘택 패드(250)를 형성할 수 있다.
상기 콘택 패드(310)는 배선 구조물(500)과 콘택 구조물(310) 사이의 접촉 영역을 확장하기 위한 수단이므로 상기 반도체 소자(1000)의 구조와 형상에 따라 선택적으로 배치될 수 있다.
이후, 상기 콘택 패드(320)를 덮는 제1 절연막(410), 식각 저지막(415) 및 제2 절연막(420)을 형성하고 상기 제1 절연막(410), 식각 저지막(415) 및 제2 절연막(420)을 부분적으로 제거하여 콘택 패드(320)를 노출하는 비아 홀 및 트렌치를 형성한다. 상기 비아 홀 및 트렌치를 매립하는 배선 구조물(500)을 형성함으로써 상기 반도체 소자(1000)를 완성할 수 있다.
상술한 바와 같은 본 발명의 예시적 실시예들에 의한 반도체 소자들은 디지탈 회로 또는 아날로그 회로를 구성하는 트랜지스터를 구성할 수 있다.
예를 들면, 본 발명의 예시적 실시예들에 의한 반도체 소자들은 고전압에서 동작하는 비휘발성 메모리 소자인 플래쉬 메모리 소자 또는 EEPROM(electrically erasable and programmable read only memory) 소자의 주변 회로를 구성하는 고전압 트랜지스터를 구성할 수 있다. 또한, 본 발명의 기술적 사상에 의한 반도체 소자들은 10 V 이상의 동작 전압, 예를 들면 20 ∼ 30V의 동작 전압을 요구하는 LCD (liquid crystal display)용 IC 장치, 또는 100 V의 동작 전압을 요구하는 PDP (plasma display panel)에 이용되는 집적회로(integrated circuit, IC) 칩 등에 포함되는 트랜지스터를 구성할 수 있다. 또한, 모바일 기기의 애플리케이션 프로세서(application processor, AP)와 같은 로직회로의 로직 칩을 구성할 수도 있다.
도 11은 본 발명의 일실시예에 의한 반도체 소자를 구비하는 디스플레이 장치의 구성도이다.
도 11을 참조하면, 본 발명의 일실시예에 의한 디스플레이 장치(2000)는 디스플레이 구동 집적회로 (display driver IC: DDI)(2100) 및 상기 DDI(2100)와 연결되어 이미지 신호를 처리하는 중앙처리장치(main processing unit, MPU, 2200) 및 상기 DDI(2100)에 의해 구동되어 상기 이미지를 표시하는 디스플레이 패널(2300)을 포함한다.
상기 DDI(2100)는 제어부(controller)(2110), 파워 공급 회로부 (power supply circuit)(2120), 드라이버 블록 (driver block)(2130) 및 메모리 블록 (memory block)(2140)을 포함한다.
상기 제어부(2110)는 중앙 처리 장치 (main processing unit: MPU)(2200)로부터 인가되는 명령을 수신하여 디코딩하고 상기 명령에 따른 동작을 구현하기 위해 DDI(2100)의 각 블록들을 제어한다. 파워 공급 회로부(2120)는 제어부(2110)의 제어에 응답하여 구동 전압을 생성한다. 드라이버 블록(2130)은 제어부(2110)의 제어에 응답하여 파워 공급 회로부(2120)에서 생성된 구동 전압을 이용하여 디스플레이 패널(2300)을 구동한다. 디스플레이 패널(2300)은 액정 디스플레이 패널 (liquid crystal display pannel) 또는 플라즈마 디스플레이 패널 (plasma display pannel)일 수 있다.
메모리 블록(2140)은 제어부(2110)로 입력되는 명령 또는 제어부(2110)로부터 출력되는 제어 신호들을 일시적으로 저장하거나, 필요한 데이터들을 저장하는 블록으로서, 랜덤 액세스 메모리(random access memory, RAM)이나 읽기전용 메모리(read only memory, ROM)와 같은 다양한 메모리 소자를 구비할 수 있다.
이때, 상기 파워 공급 회로부(2120), 드라이버 블록(2130) 및 메모리 블록(2140)은 도 1, 도 2a 및 2b를 참조하여 상술한 본 발명의 예시적인 실시예들에 의한 반도체 소자를 포함할 수 있다.
디스플레이 장치(2000)의 경박 단소 경향에 따라 상기 DDI(2100)의 사이즈는 축소되고 실장밀도는 증가하여 파워공급 회로부(2120), 드라이버 블록(2130) 및 메모리 블록(2140)의 점유면적이 축소되고 이에 따라 개별적인 반도체 소자의 선폭 및 게이트간 이격공간이 축소된다 할지라도 본 발명의 실시예들에 의한 반도체 소자의 콘택 구조물 내부의 보이드 불량을 효과적으로 방지할 수 있다. 이에 따라, 게이트 구조물의 선폭이 축소되고 반도체 소자의 점유면적 축소에도 불구하고 충분한 동작 안정성을 보장할 수 있다.
도 12는 본 발명의 일실시예에 의한 반도체 소자를 구비하는 CMOS SRAM 소자의 회로도이다.
도 12를 참조하면, 상기 CMOS SRAM 소자(3000)는 한 쌍의 구동 트랜지스터(3100)를 포함한다. 상기 한 쌍의 구동 트랜지스터(3100)는 각각 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(3110) 및 NMOS 트랜지스터(3120)로 이루어진다. 상기 CMOS SRAM 소자(3000)는 한 쌍의 전송 트랜지스터(3130)를 더 포함한다. 상기 구동 트랜지스터(3100)를 구성하는 PMOS 트랜지스터(3110) 및 NMOS 트랜지스터(3120)의 공통 노드에 상기 전송 트랜지스터(3130)의 소스가 교차 연결된다. 상기 PMOS 트랜지스터(3110)의 소스에는 전원 단자(Vdd)가 연결되어 있으며, 상기 NMOS 트랜지스터(3120)의 소스에는 접지 단자가 연결된다. 한 쌍의 전송 트랜지스터(3130)의 게이트에는 워드 라인(WL)이 연결되고 한 쌍의 전송 트랜지스터(3130) 각각의 드레인에는 비트 라인(BL) 및 반전된 비트 라인이 각각 연결된다.
상기 CMOS SRAM 소자(3000)의 구동 트랜지스터(3100) 및 전송 트랜지스터(3130) 중 적어도 하나는 본 발명의 일실시예에 의한 반도체 소자를 적어도 하나 포함할 수 있다.
반도체 소자의 사이즈 축소 및 게이트 선폭의 감소에도 불구하고 콘택 구조물의 보이드 불량을 방지하고 전기적 특성을 안정적으로 확보함으로써 상기 CMOS SRAM 소자(3000)의 동작 안정성을 훼손하지 않으면서 소자 사이즈를 효과적으로 줄일 수 있다. 이에 따라, 고밀도 고성능 CMOS SRAM 소자를 구현할 수 있다.
도 13은 본 발명의 일실시예에 의한 반도체 소자를 구비하는 CMOS NAND 장치의 회로도이다.
도 13을 참조하면, CMOS NAND 장치(4000)는 서로 다른 입력 신호가 전달되는 한 쌍의 CMOS 트랜지스터를 포함한다. 상기 CMOS NAND 장치(4000)는 본 발명의 일실시예에 의한 반도체 소자를 PMOS 트랜지스터 및 NMOS 트랜지스터로 이용할 수 있다.
이에 따라, 상기 CMOS NAND 장치(4000)의 콘택 구조물의 전기적 특성과 동작 안정성을 저해하지 않으면서 효과적으로 사이즈를 줄일 수 있다. 이에 따라, CMOS NAND 장치(4000)의 동작 안정성을 훼손하지 않으면서 메모리 용량을 현저하게 높일 수 있다.
도 14는 본 발명의 일실시예에 의한 반도체 소자를 구비하는 메모리 장치의 구성도이다.
도 14를 참조하면, 상기 메모리 장치(5000)는 메모리 유닛(5100) 및 상기 메모리 유닛(5100)의 동작을 제어하는 메모리 콘트롤러(5200)를 포함한다. 상기 메모리 콘트롤러(5200)는 외부 호스트(5300)의 요청에 응답하여 상기 메모리 유닛(5100)으로부터의 데이타 독출 및/또는 상기 메모리 유닛(5100)으로의 데이타 기입을 위하여 상기 메모리 유닛(5100)을 제어한다.
상기 메모리 유닛(5100) 및 메모리 콘트롤러(5200)를 구성하는 반도체 소자는 본 발명의 예시적 실시예들에 의한 상술한 반도체 소자로 구성될 수 있다.
본 발명에 의한 반도체 소자는 축소된 게이트 선폭 및 게이트간 이격공간에도 불구하고 콘택 구조물의 보이드 불량을 충분히 방지함으로써 콘택 구조물의 안정적인 동작 신뢰성을 확보할 수 있다. 이에 따라, 동작 안정성의 훼손없이 상기 메모리 장치(5000)의 사이즈를 충분히 줄일 수 있다. 이에 따라, 상기 메모리 장치(5000)의 용량을 안정적으로 높일 수 있다.
도 15는 본 발명의 일실시예에 의한 반도체 소자를 구비하는 전자 시스템의 구성도이다.
도 15를 참조하면, 상기 전자 시스템(6000)은 무선 통신 장치 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다.
상기 전자 시스템(6000)은 콘트롤러(6100), 입출력 장치(6200), 메모리(6300) 및 무선 인터페이스(6400)를 포함하며 이들은 각각 버스 라인(6500)을 통해 상호 연결되어 있다.
상기 콘트롤러(6100)는 마이크로프로세서(microprocessor), 디지탈 신호 프로세서 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(6200)는 키패드(keypad), 키보드(keyboard), 또는 디스플레이(display) 중 적어도 하나를 포함할 수 있다.
상기 메모리(6300)는 콘트롤러(6100)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(6300)는 사용자 데이터(user data)를 저장하는 데 사용될 수 있다.
상기 전자 시스템(6000)은 무선 커뮤니케이션 네트워크를 통해 데이터를 전송/수신하기 위하여 무선 인터페이스(6400)를 이용할 수 있다. 상기 무선 인터페이스(6400)는 안테나 및/또는 무선 트랜시버(wireless transceiver)를 포함할 수 있다.
예를 들면, 상기 전자 시스템(6000)은 CDMA(code division multiple access), GSM(global system for mobile communications), NADC(north American digital cellular), E-TDMA(extended-time division multiple access), 및/또는 WCDMA(wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다.
상기 전자 시스템(6000)은 본 발명의 예시적인 실시예들에 의한 반도체 소자를 이용하여 구현할 수 있다. 이에 따라, 상기 전자 시스템(6000)을 구성하는 단위 반도체 소자들은 사이즈의 축소에도 불구하고 높은 동작 안정성을 확보할 수 있으므로 높은 동작 안정성과 고성능을 갖는 전자 시스템(6000)을 얇고 작게 제조할 수 있다.
본 발명의 일실시예에 의한 반도체 소자에 의하면, 콘택 홀의 하부는 베리어 메탈로 매립하고 상부는 베리어 메탈과 도전성 금속패턴으로 매립하여 갭필 특성이 우수한 베리어 메탈로 폭이 좁은 콘택 홀의 하부를 매립함으로써 콘택 홀의 큰 종횡비에도 불구하고 콘택 구조물 내부의 보이드 불량을 효과적으로 방지할 수 있다.
콘택 홀의 하부는 베리어 메탈막을 형성하는 공정에서 일정한 높이까지 매립하고 콘택 홀의 상부만 측벽에 형성된 상부 베리어와 하부를 매립하는 하부 베리어로 한정되어 도전막으로 매립할 공간의 영역이 축소된다. 이에 따라, 콘택 패턴용 도전막으로 매립해야 할 공간의 높이가 감소하여 콘택 패턴의 내부에 발생하는 보이드 불량을 현저하게 줄일 수 있다. 특히, 10nm이하 공정에서, 콘택 홀의 하부를 매립하는 하부 베리어의 두께를 조정함으로써 기존 공정조건을 변화시키지 않고도 게이트간 간격의 축소로 인한 콘택 구조물의 보이드 불량을 효과적으로 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. 기판 상에 배치된 하부 구조물을 덮고 관통개구를 구비하여 상기 기판을 부분적으로 노출하는 절연막; 및
    상기 관통 개구의 상부 내측벽을 덮는 측부 베리어 및 상기 측부 베리어와 일체로 배치되고 상기 관통 개구의 하부를 매립하는 하부 베리어를 구비하는 베리어 패턴 및 상기 측부 베리어 및 상기 하부 베리어로 둘러싸이고 상기 관통 개구의 상부를 매립하는 도전성 콘택 패턴을 구비하는 콘택 구조물을 포함하고,
    상기 측부 베리어는 상기 관통 개구의 내측벽으로부터 0.5nm 내지 2nm의 두께를 갖고, 상기 기판으로부터 상기 하부 베리어 상면까지의 거리인 하부 베리어 높이는 상기 기판으로부터 상기 콘택 패턴의 상면까지의 거리인 콘택 구조물 높이의 1/2배 내지 2/3배의 범위를 갖는 반도체 소자.
  2. 제1항에 있어서, 상기 베리어 패턴은 금속 및 금속 질화물 중의 적어도 하나를 포함하고 상기 콘택 패턴은 도전성 금속을 포함하는 반도체 소자.
  3. 제2항에 있어서, 상기 베리어 패턴은 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 루테늄(Ru), 코발트(Co), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 및 이들의 합성물로 구성된 그룹으로부터 선택된 어느 하나의 물질을 포함하고, 상기 콘택 패턴은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru) 및 이들의 합성물로 구성된 그룹으로부터 선택된 어느 하나의 물질을 포함하는 반도체 소자.
  4. 제3항에 있어서, 상기 콘택 패턴은 결정핵생성(nucleation) 공정에 의해 형성된 결정핵 금속패턴을 포함하는 반도체 소자.
  5. 제3항에 있어서, 상기 콘택 패턴은 물리기상증착(PVD) 공정에 의해 형성된 PVD 금속패턴 및 화학기상 증착(CVD) 공정에 의해 상기 PVD 금속 패턴 상에 형성되는 CVD 금속패턴을 포함하는 반도체 소자.
  6. 삭제
  7. 제1항에 있어서, 상기 하부 베리어 높이는 20nm 내지 50nm의 범위를 갖고 상기 콘택 패턴 높이는 40nm 내지 70nm의 범위를 갖는 반도체 소자.
  8. 제1항에 있어서, 상기 콘택 구조물은 5nm 내지 10nm의 범위를 갖는 하부선폭과 14nm 내지 20nm의 범위를 갖는 상부 선폭을 갖는 반도체 소자.
  9. 제1 방향을 따라 연장하고 제1 방향과 수직한 제2 방향을 따라 일정하게 이격되도록 배치되는 다수의 액티브 핀들을 구비하는 기판;
    상기 제2 방향을 따라 연장하고 상기 제1 방향을 따라 이격되도록 상기 기판 상에 배치되는 다수의 게이트 구조물들;
    상기 게이트 구조물과 인접한 상기 액티브 핀 상에 배치되는 반도체 접합층;
    상기 게이트 구조물을 덮고 상기 접합층의 적어도 일부를 노출하는 콘택 홀을 구비하는 층간 절연막; 및
    상기 콘택 홀의 상부 내측벽을 덮는 측부 베리어 및 상기 측부 베리어와 일체로 배치되고 상기 콘택 홀의 하부를 매립하는 하부 베리어를 구비하는 베리어 패턴 및 상기 측부 베리어 및 상기 하부 베리어로 둘러싸이고 상기 콘택 홀의 상부를 매립하는 도전성 콘택 패턴을 구비하는 콘택 구조물을 포함하고,
    상기 접합층으로부터 상기 하부 베리어 상면까지의 거리인 하부 베리어 높이는 상기 기판으로부터 상기 콘택 패턴의 상면까지의 거리인 콘택 구조물 높이의 1/2배 내지 2/3배의 범위를 갖는 반도체 소자.
  10. 제9항에 있어서, 상기 게이트 구조물은 상기 액티브 핀의 표면을 덮도록 상기 제2 방향을 따라 연장하는 게이트 절연패턴, 인접하는 상기 액티브 핀 사이의 이격공간을 매립하도록 상기 게이트 절연패턴 상에 배치되는 게이트 도전패턴, 상기 게이트 도전패턴의 상면을 덮고 상기 게이트 절연패턴의 상면과 동일한 상면을 갖는 게이트 캡핑 패턴을 포함하는 반도체 소자.
  11. 제10항에 있어서, 상기 게이트 구조물의 5nm 내지 10nm의 선폭을 갖는 반도체 소자.
  12. 삭제
  13. 제9항에 있어서, 상기 하부 베리어 높이는 20nm 내지 50nm의 범위를 갖고 상기 콘택 패턴의 높이는 40nm 내지 70nm의 범위를 갖는 반도체 소자.
  14. 제10항에 있어서, 상기 콘택 구조물은 5-10nm의 범위를 갖는 하부 선폭과 14-20nm의 범위를 갖는 상부 선폭을 구비하여 역사다리꼴 형상으로 배치되는 반도체 소자.
  15. 제9항에 있어서, 상기 베리어 패턴은 티타늄 질화물을 포함하고, 상기 콘택 패턴은 결정핵생성(nucleation) 공정에 의해 형성된 텅스텐 패턴을 포함하는 반도체 소자.
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