KR20070095012A - 반도체 소자 제조 방법 - Google Patents

Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 콘택홀(트렌치)에 베리어메탈 형성시, 증착 두께의 조절을 통해 결함유발을 방지하는 반도체 소자의 제조 방법에 관한 것으로써, 이를 위해 본 발명은, 소정의 하부층이 형성된 기판 상에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적 식각하여 상기 기판이 노출되는 트렌치를 형성하는 단계 및 소정의 AC 바이어스 파워를 인가하는 IMP 방식을 이용하여 상기 트렌치의 바닥부 양에지에 두꺼운 두께를 갖는 베리어메탈을 증착하는 단계를 포함하는 반도체 소자의 제조 방법을 제공하고, 플래쉬 메모리 소자에서 이슈가 되고 있는 섹터 이레이즈 결함(sector erase fail)을 해결시켜, 반도체 소자의 특성 향상 및 수율증대에 기여할 수 있으며, 메탈 저항이 증가되는 문제점을 해결하여, 반도체 소자의 전류 특성을 개선시킬 수 있는 효과를 얻는다.

베리어매탈, 티타늄, 티타늄질화막, 텅스텐, 층간절연막

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 콘택홀 매립을 나타내는 단면도.

도 2a는 텅스텐막이 기판과 접촉하는 것을 나타낸 전자현미경 사진.

도 2b는 베리어메탈의 증착시 끊어지는 곳을 나타낸 전자현미경 사진.

도 3a 및 도 3b는 각각 메탈 저항의 증가에 따른 드레인 전류의 변화와 문턱전압 변화에 따른 드레인 전류의 변화를 나타낸 그래프.

도 4a 및 도 4b는 본 발명의 일실시예에 따른 반도체 소자의 콘택홀 매립 방법을 나타낸 단면도.

도 5는 키홀이 형성된 하부층과 접하는 베리어메탈이 정상적으로 형성된 것을 나타내는 전자현미경 사진.

* 도면의 주요부분에 대한 부호의 설명 *

21 : 반도체 기판 22 : 층간절연막

23b : 베리어메탈(티타늄/티타늄질화막)

24 : 텅스텐막

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 콘택홀(트랜치) 매립 공정에 관한 것이다.

반도체 소자의 선폭 미세화 및 집적도 증가에 따라 기존의 RIE(Reactive Ion Etch) 공정을 이용한 배선 형성 방법으로는 요구되는 배선 선폭을 만족시킬 수 없게 되었다. 따라서, 현재에는 다마신(damascene)법을 이용하여 배선을 형성하고 있다.여기서, 다마신(damascene)법에 의한 배선 형성방법의 경우, RIE 방법 적용 시와는 달리 트렌치(trench) 형태로 형성되어 있는 패턴 지역에 금속 배선 물질을 증착/매립하여야 한다.

낸드 플래쉬 메모리 소자(NAND flash memory device)의 소스 콘택(source contact)도 이러한 트렌치 패턴의 일종으로, 기존의 콘택 구조와 다르게 3차원 구조를 띄게 되어서 금속배선 물질의 증착/매립시 어려움이 있다.

도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 콘택홀 매립을 나타내는 단면도이다.

우선, 도 1을 참조하면, 소정의 하부층이 형성된 반도체 기판(11)에 층간절연막(12)이 형성되고, 층간절연막(12)을 선택적 식각하여 형성된 트렌치의 양측벽 및 바닥에 증착되는 베리어메탈(13a)과 베리어메탈(13a)이 형성된 트렌치를 매립하는 콘택물질막(14)이 형성된다.

여기서, 베리어메탈(13a)은 콜리메이트드(collimated) PVD(Physical Vapour Deposition) 방식으로 증착되는 티타늄(Ti)막과 컨벤셔널 방식으로 증착되는 티타늄질화(TiN)막으로 이루어지는데, 상기 증착방식의 특성상 베리어메탈(13a)의 프로파일이 상기 트렌치 내부의 얇은 층이 형성된다. 이는 후속 콘택물질막(14)으로써 텅스텐(WF₆)막 증착시 플루오린(F, fluorine)이 기판 또는 층간절연막(12)에 침투하는데, 이는 기판과 반응하여 유전막을 형성하여 저항을 증가시키는 원인이 된다. 이는 도 2a의 전자현미경 사진 중 A를 참조하면 더욱 확실할 것이다.

그리고, 이를 해결하기 위해, 베리어메탈(13a)의 형성두께를 증가시킬 경우, 종횡비가 증가하여 콘택물질막(14) 매립시 보이드 및 심이 발생되는 원인이 된다. 이는 메탈 저항을 증가시키는 원인이 된다.

다음으로, 도 1b를 참조하면, 베리어메탈(13b)로 IMP(ionized metal plasma) 방식으로 증착되는 티타늄막과 CVD 방식으로 증착되는 티타늄질화막을 사용할 경우로, 이와 같이 베리어메탈(13b)을 형성하게 되면, 티타늄질화막 증착시 플라즈마 트리트먼트(plasma treatment)에 의하여 트렌치의 바닥면은 결정(crystalline)을 이루지만, 트렌치의 양측면은 비정질상으로 남아서 후속 열처리(anneal) 공정에서 트렌치 바닥면의 양에지에 티타늄질화막이 얇게 형성된다. 이는 도 2b의 전자현미경 사진 중 B를 참조하면 더욱 명확할 것이고, 이는 도 1a와 같은 문제의 원인이 된다.

그리고, 도 1a와 도 1b의 구조에서, 하부층에서 키홀이 발생된 상태에서 상 기 하부층 상에 베리어메탈(13b)을 형성하게 될 경우, 상기 키홀에 의해 베리어메탈(13b)의 프로파일이 불규칙적으로 형성되고, 이는 반도체 소자의 결함을 유발하는 원인이 된다.

도 3a 및 도 3b는 각각 메탈 저항의 증가에 따른 드레인 전류의 변화와 문턱전압 변화에 따른 드레인 전류의 변화를 나타낸 그래프이다.

우선 도 3a를 참조하면, 메탈 저항이 증가한 셀의 경우(Y)는 드레인 전류의 증가폭이 매우 작은 것을 확인할 수 있으며, 도 3b를 참조하면, 셀의 문턱전압이 증가하면 마찬가지로 드레인 전류의 증가폭이 매우 작은 것을 확인할 수 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 콘택홀(트렌치)에 베리어메탈 형성시, 증착 두께의 조절을 통해 결함유발을 방지하는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.

상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 소정의 하부층이 형성된 기판 상에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적 식각하여 상기 기판이 노출되는 트렌치를 형성하는 단계 및 소정의 AC 바이어스 파워를 인가하는 IMP 방식을 이용하여 상기 트렌치의 바닥부 양에지에 두꺼운 두께를 갖는 베리어메탈을 증착하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 4a 및 도 4b는 본 발명의 일실시예에 따른 반도체 소자의 콘택홀 매립 방법을 나타낸 단면도이다.

우선, 도 4a에 도시된 바와 같이, 소정의 하부층이 형성된 반도체 기판(21)에 층간절연막(22)을 형성하고, 층간절연막(22)을 선택적 식각하여 형성된 트렌치의 양측벽 및 바닥에 베리어메탈(23a)을 형성하고, 베리어메탈(23a)이 형성된 트렌치를 콘택물질막(24)으로 매립한다.

여기서, 베리어메탈(23a)을 형성하는 공정을 더욱 자세하게 설명하면, IMP 방식으로 티타늄막을 증착하고, 이후 IMP 방식으로 티타늄질화막을 증착한다.

이때, 티타늄막의 증착조건은 1.5~3.0W의 DC 파워, 1.5~3.0W의 RF 파워, 00~150W의 AC 바이어스 파워 및 10~50mTorr의 챔버압력에서 진행하고, 티타늄질화막은 1.5~3.0W의 DC 파워, 1.5~3.0W의 RF 파워, 100~150W의 AC 바이어스 파워 및 N₂ 가스를 이용하고, 20~100mTorr의 챔버압력에서 진행한다.

여기서 중요한 것은 AC 바이어스 파워로써, 상기 티타늄막과 티타늄질화막을 각각 증착할 때, 100~150W의 AC 바이어스 파워를 인가하게 되면, 상기 트렌치 바닥 부에 두께가 두꺼운 베리어메탈(23a)을 얻을 수 있다. 이는 베리어메탈(23a)과 접하는 하부층에 키홀이 형성되었을 경우를 극복하기 위한 방법으로써, 도 5를 참조하면, 더욱 명확할 것이다. 즉 도 5를 보면, 하부층에 키홀이 형성되어 있으나, 하부층과 접하는 베리어메탈은 결함없이 잘 접속되어 있는 것을 확인할 수 있다.

또한, 키홀이 형성된 하부층을 포함하는 반도체 소자에서 도 4a와 같은 프로파일을 갖는 베리어메탈(23a)을 형성하는 방법으로써, 상기 티타늄막과 티타늄질화막을 IMP 방식으로 증착하되, 2 스텝으로서, 1스텝으로 상기 키홀을 매립한 후, 2스텝으로 상기 트렌치 내부에 증착하여 안정적인 베리어메탈을 형성할 수 있다.

다음으로, 도 4b는 도 4a와 동일한 순으로 베리어메탈(23b)을 형성하되, 티타늄 및 티타늄질화막 증착시 AC 바이어스 파워를 200~500W로 진행한다. 이때, 여타 증착 조건은 도 4a의 공정 조건과 동일하게 유지한다. 이렇게 AC 바이어스 파워를 증가시키면, 트렌치 바닥부의 양 에지에 두꺼운 두께를 갖는 베리어메탈(23b)을 얻을 수 있다. 즉, 콘택물질막(24)으로 사용되는 텅스텐막(WF₆)의 플루오린이 하부층에 침투되는 것을 방지할 수 있다는 것이다.

전술한 바와 같이 본 발명은 콘택홀 역할의 트렌치에 매립되는 베리어메탈(23a, 23b)의 두께를 조절하여 이후 매립되는 콘택물질막으로써의 텅스텐막의 플루오린이 침투되는 것을 방지하며, 베리어메탈(23a, 23b)과 접하는 하부층에 키홀이 발생하였을 경우도 결함이 발생하지 않게 한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

이상에서 살펴본 바와 같이, 본 발명은 베리어메탈의 증착두께를 조절하여 전술한 문제점들을 해결한다. 특히, 플래쉬 메모리 소자에서 이슈가 되고 있는 섹터 이레이즈 결함(sector erase fail)을 해결시켜, 반도체 소자의 특성 향상 및 수율증대에 기여할 수 있다.

그리고, 메탈 저항이 증가되는 문제점을 해결하여, 반도체 소자의 전류 특성을 개선시킬 수 있는 효과를 얻는다.

Claims (7)

1. 소정의 하부층이 형성된 기판 상에 층간절연막을 형성하는 단계;

   상기 층간절연막을 선택적 식각하여 상기 기판이 노출되는 트렌치를 형성하는 단계; 및

   소정의 AC 바이어스 파워를 인가하는 IMP 방식을 이용하여 상기 트렌치의 바닥부 양에지에 소정의 두께를 갖는 베리어메탈을 증착하는 단계

   를 포함하는 반도체 소자의 제조 방법.
2. 제1항에 있어서,

   상기 베리어메탈은 티타늄/티타늄질화막의 적층구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
3. 제1항에 있어서,

   상기 소정의 AC 바이어스 파워는 200~500W로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
4. 제2항에 있어서,

   상기 티타늄은 1.5~3.0W의 DC 파워, 1.5~3.0W의 RF 파워, 00~150W의 AC 바이어스 파워 및 10~50mTorr의 챔버압력에서 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
5. 제2항에 있어서,

   상기 티타늄질화막은 1.5~3.0W의 DC 파워, 1.5~3.0W의 RF 파워, 100~150W의 AC 바이어스 파워 및 N₂ 가스를 이용하고, 20~100mTorr의 챔버압력에서 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
6. 키홀을 포함하는 하부층이 형성된 기판 상에 층간절연막을 형성하는 단계;

   상기 층간절연막을 식각하여 상기 키홀이 부분적으로 노출되는 콘택홀을 형성하는 단계;

   IMP 방식을 이용한 1차 베리어메탈 증착 공정으로 상기 키홀을 매립하는 단계;

   2차 베리어메탈 증착 공정으로 상기 콘택홀 바닥부에 소정의 두께를 갖는 베리어메탈을 형성하는 단계

   를 포함하는 반도체 소자의 제조 방법.
7. 제6항에 있어서,

   상기 베리어메탈은 티타늄/티타늄질화막의 적층구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.

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