KR20090078109A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 다마신 패턴 내부에 형성되는 도전성 물질의 갭-필(gap-fill)특성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 형성된 층간 절연막을 식각하여 콘택홀을 형성하는 단계; 반도체 기판을 포함한 층간 절연막의 표면에 금속막을 형성하는 단계; 반도체 기판 및 금속막이 반응하여 형성되는 금속 실리사이드막이 상기 금속막보다 두껍게 부피 팽창하도록 열처리를 실시하는 단계; 반도체 기판과 반응하지 않은 금속막이 제거되고 금속막이 제거되면서 노출되는 층간 절연막 상부 모서리가 더 식각되도록 식각 공정을 실시하는 단계; 및 콘택홀 내부에 콘택 플러그를 형성하는 단계를 포함한다.
티타늄 실리콘 화합물, 부피 팽창, 층간 절연막 모서리 라운드 처리

Description

반도체 소자의 제조 방법{Manufacturing method of semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 다마신 패턴 내부에 형성되는 도전성 물질의 갭-필(gap-fill)특성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자는 다수의 트랜지스터들을 포함하고 있으며, 이러한 트랜지스터들은 반도체 기판에 형성된 접합 영역과 접속되는 금속배선을 통하여 전압을 인가받아 동작한다. 금속 배선은 절연막을 관통하여 접합 영역을 노출시키는 콘택홀의 내부에 형성된 콘택 플러그를 통해 접합 영역과 접속된다.
또한, 반도체 소자가 고집적화됨에 따라 콘택홀 사이를 분리하기 위한 공간을 확보하기가 어려워졌다. 최근에는 콘택홀 사이즈가 감소함에 따라 콘택홀의 종횡비가 증가하여 콘택홀 형성을 위한 식각 공정 진행시, 층간 절연막의 중간 깊이의 측벽이 과도하게 식각되는 보잉(bowing) 현상이 발생한다. 또한 콘택홀 깊이가 깊어짐에 따라 콘택 플러그를 형성하기 위해 도전성 물질로 콘택홀 내부를 매립할 때, 도전성 물질이 콘택홀 내부를 완전히 채워지지 못하고 도전성 물질의 접합 경계인 심(seam)이 발생하거나, 보이드(void)가 발생한다. 이 후, 콘택 플러그 형성을 위한 화학적 기계적 연마(Chemical Mechanical Polishing : CMP) 공정 진행시 이용되는 슬러리에 포함된 H2O2 가 금속 내부의 심 또는 보이드에 침투하여 콘택홀 내부에 형성된 도전성 물질 일부 또는 모두가 제거되는 문제가 발생한다. 이와 같이 콘택홀 내부에 형성된 도전성 물질 일부 또는 모두가 제거되면, 콘택 플러그가 비정상적으로 형성되거나 콘택 플러그가 형성되지 않으므로 금속 배선과 접합 영역의 전기적인 접속이 어려워 반도체 소자의 동작이 불가능해진다. 이러한 문제는 콘택홀에서 뿐 아니라 트렌치 내부에 도전성 물질을 매립하는 경우에도 발생한다. 따라서 콘택홀 및 트렌치를 포함하는 다마신 패턴 내부에 도전성 물질의 갭-필(gap-fill) 특성을 향상시킬 수 있는 반도체 소자의 제조 방법이 요구된다.
본 발명에 따른 반도체 소자의 제조 방법은 다마신 패턴 내부에 형성되는 도전성 물질의 갭-필(gap-fill)특성을 향상시킬 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 형성된 층간 절연막을 식각하여 콘택홀을 형성하는 단계; 반도체 기판을 포함한 층간 절연막의 표면에 금속막을 형성하는 단계; 반도체 기판 및 금속막이 반응하여 형성되는 금속 실리사이드막이 상기 금속막보다 두껍게 부피 팽창하도록 열처리를 실시하는 단계; 반도체 기판과 반응하지 않은 금속막이 제거되고 금속막이 제거되면서 노출되는 층간 절연막 상부 모서리가 더 식각되도록 식각 공정을 실시하는 단계; 및 콘택홀 내부에 콘택 플러그를 형성하는 단계를 포함한다.
금속막은 티타늄(Ti)을 포함한다.
층간 절연막 상부 모서리가 더 식각되도록 식각 공정을 실시하는 단계에서 층간 절연막의 상부 모서리는 라운드 형태가 된다.
층간 절연막 상부 모서리가 더 식각되도록 식각 공정을 실시하는 단계 이 후, 층간 절연막 표면에 베리어막을 형성하는 단계를 더 포함한다.
베리어막은 티타늄(Ti)막 및 티타늄질화막(TiN) 중 어느 하나 또는 둘다를 포함한다.
금속막의 두께는 50Å 내지 100Å의 범위인 것이 바람직하다.
금속막은 PECVD(Plasma Enhanced Chemical Vapor Deposition)방법으로 증착된다.
열처리 온도는 675℃ 내지 900℃인 것이 바람직하다.
금속 실리사이드막의 두께는 65Å 내지 130Å의 범위인 것이 바람직하다.
본 발명은 금속 실리 사이드막의 두께가 콘택홀 상부의 폭을 넓히는 식각 공정을 충분히 견딜 수 있을 정도로 두껍게 형성되도록 한다. 이와 같이 본 발명은 콘택홀 상부가 더 넓어져 도전성 물질의 갭-필 특성이 개선될 뿐 아니라 금속 실리사이드막이 식각 공정 후에도 존재하므로 반도체 기판과 콘택 플러그의 오믹 접촉이 안정적으로 이루어질 수 있게 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 금속을 실리콘 기판에 증착하는 경우 온도에 따른 금속 실리사이드 막의 부피 팽창을 나타내는 사진들이다. 도 1에서는 티타늄(Titanium : Ti)을 실리콘(Si) 기판에 증착한 경우, 티타늄 실리사이드(TiSix)의 부피 팽창 현상을 예로 실험한 사진들이다.
도 1을 참조하면, 실리콘 기판(Si) 상에 25nm의 티타늄막(Ti)을 증착하고 열을 가하면 실리콘 기판(Si)과 티타늄막(Ti) 계면에서 실리콘과 티타늄이 반응하여 티타늄 실리사이드(TiSix)가 형성된다. 티타늄 실리사이드(TiSix)가 생성될 때 부피가 증가하여 티타늄막(Ti)을 포함하는 박막의 두께가 증가하는 특성이 있다 이때, 티타늄막(Ti)의 반응 정도는 온도에 따라 다르고, 티타늄 실리사이드(TiSix)의 팽창 정도 또한 온도에 따라 다르다. 본 발명에 따른 반도체 소자의 제조 방법은 금속막이 반도체 기판에 증착될 때, 금속 실리사이드막이 형성되면서 본래 금속막에 비해 금속 실리사이드막의 부피가 팽창하는 현상을 이용하여 다마신 패턴 내부에 형성되는 도전성 물질의 갭-핍 특성을 향상시킨다.
이하에서는 콘택홀 내부에 콘택 플러그를 형성하는 경우를 일례로 본 발명의 실시예를 설명하였으나, 본 발명은 콘택홀 내부에 콘택 플러그를 형성하는 경우에 한정되는 것이 아니라 트렌치 등의 다마신 패턴 내부에 도전성 물질을 형성하는 경우에 모두 적용될 수 있다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 단계적으로 나타내는 단면도들이다.
도 2a를 참조하면, 터널 절연막, 플로팅 게이트, 유전체막 및 컨트롤 게이트를 포함하는 게이트 패턴, 소자 분리막, 접합 영역을 포함하는 하부 구조(미도시) 가 마련된 반도체 기판(201)상에 층간 절연막(203) 및 하드 마스크막(205)을 형성한다. 층간 절연막(205)은 산화막을 포함한다. 하드 마스크막(205)은 SiON(205a)/아몰포스 카본(amorphous carbon)(205b)/SiON(205a)의 삼중 구조로 형성될 수 있다.
도 2b를 참조하면, 하드 마스크막(205)을 패터닝한 후, 패터닝된 하드 마스크막(205)을 식각 마스크로 사용하는 식각 공정으로 층간 절연막(203)을 식각하여 층간 절연막(203)에 반도체 기판(201)(특히, 접합영역(미도시))을 노출시키는 콘택홀(220)이 형성된다. 도면에 도시하지 않았으나, 콘택홀(220) 형성 시 중간 깊이에서 층간 절연막(203) 측벽이 더 식각되는 보잉(bowing) 현상에 의해 층간 절연막(203) 상부 모서리는 오버행(overhang)과 같은 형태를 갖게 된다.
도 2c를 참조하면, 콘택홀(220)이 형성된 층간 절연막(203)의 표면을 따라 금속막(207)을 증착한다. 금속막(207)은 티타늄을 포함한다. 금속막(207)은 스텝 커버리지(step coverage) 특성이 좋은 PECVD(Plasma Enhanced Chemical Vapor Deposition)방법으로 증착한다. 금속막(207)의 증착 두께는 콘택홀(220) 내부에 형성되는 콘택 플러그의 누설 전류를 최소화하기 위해 50Å 내지 100Å의 두께로 증착하는 것이 바람직하다. PECVD방법으로 증착된 금속막(207)은 층간 절연막(203)의 상부 및 측면에서 90% 내지 100%로 거의 동일한 제1 두께(d1)로 증착된다. 이 때 콘택홀(220)의 상부는 제1 폭(W1)으로 형성되었다고 가정한다.
도 2d를 참조하면, 콘택홀(220) 하부에서 반도체 기판(201) 상에 형성된 금속막(207)이 금속 실리사이드(207a)가 되면서 부피 팽창이 일어난다. 이 때, 도 1 에서 상술한 바와 같이 열처리 온도를 통해 금속막(207)의 반응 정도를 조절하여 금속 실리사이드막(207a)의 부피 팽창 정도를 조절할 수 있다. 본 발명에서 콘택홀(220) 하부의 금속 실리사이드막(207a)의 두께는 열처리에 의해 제1 두께(d1)보다 두꺼운 제2 두께(d2)가 되도록 한다. 이 때 제2 두께(d2)는 후속 식각 공정을 견딜 수 있도록 제1 두께(d1)의 140%이상이 되는 것이 바람직하다. 더욱 구체적으로 부피 팽창에 의한 제2 두께(d2)는 65Å 내지 130Å인 것이 바람직하다. 이렇게 부피 팽창을 발생시키고 후속 공정에서 식각 시 반도체 기판(201)의 손실을 막기 위해 열처리 온도는 675℃ 내지 900℃인 것이 바람직하다.
도 2e를 참조하면, 식각 공정을 통해 금속막(207) 및 금속 실리사이드막(207a)이 식각된다. 이때, 금속 실리사이드막(207a)의 식각 속도는 금속막(207)보다 느리다. 이에 따라 상대적으로 얇고 식각 속도가 빠른 금속막(207)이 먼저 제거되고, 금속 실리사이드막(207a)은 일부 제거되어 제2 두께(d2)보다 얇은 제3 두께(d3)가 된다. 이 때, 콘택홀(220)의 측벽 및 상부에서 상대적으로 얇게 형성된 금속막(207) 먼저 제거되고, 노출된 콘택홀(220) 상부 모서리가 더 식각되어 라운드(round)형태가 된다. 이에 따라 금속 실리사이드막(207a)이 식각되는 동안 콘택홀(220)의 상부의 폭이 도 2c에서 상술한 제1 폭(W1)에서 제2 폭(W2)으로 넓어진다. 결과적으로 층간 절연막(220) 상부에 오버행 형성되어 콘택홀(220) 상부의 폭이 좁게 형성되었더라도 층간 절연막 상부가 라운드 형태로 형성되면서 층간 절연막(203)의 오버행이 제거될 수 있다. 또한 제2 두께(d2)의 금속 실리사이드막(207a)은 콘택홀(220) 상부의 폭이 넓어지도록 식각되는 과정에서 제3 두께(d3) 가 된다. 남은 금속 실리사이드막(207a)은 반도체 기판(201)과 콘택 플러그 사이에서 오믹 콘택을 형성한다.
도 2f를 참조하면, 후속 공정에서 형성되는 도전성 물질과 층간 절연막(203)의 접착 특성(adhesion)을 개선하고, 도전성 물질을 CVD(Chemical Vapor Deposition)방식으로 증착시 이용되는 증착 가스가 반도체 기판(201)에 확산되어 반도체 기판(201)을 손상시키는 것을 방지하기 위한 베리어 막(210)이 층간 절연막(203)의 표면에 형성된다. 베리어 막(210)은 티타늄막(207)과 티타늄 질화막(TiN)(209) 중 어느 하나 또는 둘다를 포함한다. 티타늄막(207) 및 티타늄 질화막(209)은 인-시츄(in-situ)로 증착될 수 있으며, 물리적 기상 증착(Physical Vapor Deposition : PVD)방법으로 증착될 수 있다.
도 2g를 참조하면, 베리어 막(210)이 형성된 반도체 기판(201) 상에 콘택홀(220)을 매립하도록 도전성 물질(211)을 증착한다. 도전성 물질(211)은 CVD방법으로 증착할 수 있다. 도전성 물질(211)은 텅스텐(W)을 포함한다. 텅스텐 증착시 발생할 수 있는 플로린(fluorin)은 베리어 막(210)에 포함된 티타늄 질화막(209)에 의해 차단되어 반도체 기판(201)이 손상되는 것이 방지된다. 본 발명에 따른 도전성 물질(211)은 층간 절연막(203) 상부에 형성되는 오버행이 제거된 후 형성되므로 보이드(void) 및 심(seam)이 형성되는 것이 방지되어 갭-필(gap-fill) 특성이 향상된다.
도 2h를 참조하면, 화학적 기계적 연마(Chemical Mechanical Polishing : 이하, "CMP"라 함) 공정으로 층간 절연막(203)의 상부를 평탄화함과 아울러 콘택 홀(220) 내부에 콘택 플러그(211a)가 형성된다. CMP공정 진행시 슬러리에 포함된 H2O2등의 물질은 갭-필 특성이 향상된 도전성 물질(211) 내부로 침투하지 못하므로 도전성 물질(211)의 일부 또는 전체가 제거되는 현상을 방지할 수 있다. 이에 따라 본 발명에 따른 콘택 플러그(211a)의 불량을 개선하여 반도체 소자의 수율을 향상시킬 수 있다.
도 2i를 참조하면, 콘택 플러그(211a)가 형성된 후, 층간 절연막(203)의 표면에 배선 절연막(213)이 더 형성될 수 있다. 배선 절연막(213)에는 콘택 플러그(211a)를 노출시키는 다마신 패턴이 형성되고 다마신 패턴 내부에 금속 배선이 형성되어 이웃하는 금속 배선이 격리된다.
이와 같이 본 발명은 금속 실리사이드막의 두께가 콘택홀 상부의 폭을 넓히는 식각 공정을 충분히 견딜 수 있을 정도로 두껍게 형성되도록 한다. 이와 같이 본 발명은 콘택홀 상부가 더 넓어져 도전성 물질의 갭-필 특성이 개선될 뿐 아니라 금속 실리사이드막이 식각 공정 후에도 존재하므로 반도체 기판과 콘택 플러그의 오믹 접촉이 안정적으로 이루어질 수 있게 한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 티타늄을 실리콘 기판에 증착하고 열처리를 실시한 경우, 티타늄 실리사이드의 부피 팽창 현상을 나타내는 도면들.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 제조 방법을 단계적으로 나타내는 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
201 : 반도체 기판 207 : 금속막
207a : 금속 실리사이드 203 : 층간 절연막
205 : 하드 마스크막 220 : 콘택홀
210 : 베리어막 211 : 도전성 물질
211a : 콘택 플러그

Claims (9)

  1. 반도체 기판 상에 형성된 층간 절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 반도체 기판을 포함한 상기 층간 절연막의 표면에 금속막을 형성하는 단계;
    상기 반도체 기판 및 상기 금속막이 반응하여 형성되는 금속 실리사이드막이 상기 금속막보다 두껍게 부피 팽창하도록 열처리를 실시하는 단계;
    상기 반도체 기판과 반응하지 않은 금속막이 제거되고 상기 금속막이 제거되면서 노출되는 상기 층간 절연막 상부 모서리가 더 식각되도록 식각 공정을 실시하는 단계; 및
    상기 콘택홀 내부에 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 금속막은 티타늄(Ti)을 포함하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 층간 절연막 상부 모서리가 더 식각되도록 식각 공정을 실시하는 단계에서 상기 층간 절연막의 상부 모서리는 라운드 형태가 되는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 층간 절연막 상부 모서리가 더 식각되도록 식각 공정을 실시하는 단계 이 후, 상기 층간 절연막 표면에 베리어막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 베리어막은 티타늄(Ti)막 및 티타늄질화막(TiN) 중 어느 하나 또는 둘다를 포함하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 금속막의 두께는 50Å 내지 100Å의 범위를 포함하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 금속막은 PECVD(Plasma Enhanced Chemical Vapor Deposition)방법으로 증착되는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 열처리 온도는 675℃ 내지 900℃인 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 금속 실리사이드막의 두께는 65Å 내지 130Å의 범위를 포함하는 반도체 소자의 제조 방법.
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