KR20010025924A - 산화막에 의한 갭 매립 방법 - Google Patents

산화막에 의한 갭 매립 방법 Download PDF

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    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Abstract

산화막에 의한 갭 매립 방법이 개시되어 있다. 실리콘(Si) 재료로 이루어진 스퍼터링 타깃에 직류 전력을 인가하고, 그 위에 기판이 장착되는 히터 블록과 타깃의 사이에 있는 실리콘(Si) 재료의 코일에 무선주파 전력을 인가하고, 히터 블록에 교류 전력을 인가한다. 타깃으로부터 스퍼터된 실리콘(Si)과 산소(O2)의 주입에 의해 갭을 포함한 기판의 상부에 산화막을 증착한다. 갭의 어스펙트비를 감소시켜 양호한 갭 매립을 구현할 수 있다.

Description

산화막에 의한 갭 매립 방법{Method of filling gap by using oxide film}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 보이드(void)의 발생없이 산화막의 양호한 갭 매립(gap filling)을 구현할 수 있는 반도체 장치의 제조 방법에 관한 것이다.
반도체 회로에서는 반도체 기판의 상부에 형성된 트랜지스터, 다이오드 및 저항 등의 여러가지 소자들을 전기적으로 분리하는 것이 필요하다. 소자분리의 형성공정은 모든 반도체 제조 공정 단계에 있어서 초기 단계의 공정으로서, 액티브 영역의 사이즈 및 후속 단계의 공정 마진을 좌우하게 된다.
이러한 소자분리를 형성하기 위한 방법으로 실리콘 부분 산화법(LOCal Oxidation of Silicon; LOCOS)이 가장 많이 사용되고 있다.
LOCOS 소자분리는 실리콘 기판 상에 패드 산화막 및 질화막을 차례로 형성하는 단계, 질화막을 패터닝하는 단계, 및 실리콘 기판을 선택적으로 산화시켜 필드 산화막을 형성하는 단계로 이루어진다. 그러나, LOCOS 소자분리에 의하면, 실리콘 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 패드 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 채널 길이가 짧아져서 문턱전압(threshold voltage)이 증가하는 소위 "협채널 효과(narrow channel effect)"가 유발되어 트랜지스터의 전기적 특성을 악화시킨다. 특히, LOCOS 소자분리는 채널 길이가 0.3μm 이하로 감소됨에 따라 액티브 영역 양측의 필드 산화막이 붙어버리는 펀치쓰루우(punchthrough)가 발생하여 액티브 영역이 정확하게 확보되지 않는 등 그 한계를 나타내고 있다.
그러므로, 0.25μm 이하의 디자인-룰로 제조되어지는 반도체 장치에서는 트렌치 소자분리 방법이 거론되어 왔다. 얕은 트렌치 소자분리(STI) 공정은 실리콘 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 트렌치 및 기판의 상부에 절연막을 증착하는 단계, 및 절연막을 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 방법으로 식각하여 트렌치의 내부를 절연막으로 매립하는 단계로 이루어진다.
그러나 STI 공정에 의하면, 트렌치의 어스펙트비(aspect ratio)가 증가함에 따라 트렌치를 채우는 절연막으로 사용되는 오존-테트라에틸오소실리케이트 USG(O3-TEOS USG) 또는 고밀도 플라즈마(high density plasma; HDP) 산화막이 트렌치를 완전히 채우지 못하여 트렌치의 내부에 균열(seam)이나 보이드가 발생하는 문제가 있다.
한편, 0.15μm 이하의 디자인-룰을 갖는 DRAM 장치 또는 DRAM 셀 영역과 로직 영역이 동일 칩 내에 형성되는 MDL(Murged DRAM ＆ Logic) 장치에서는 트랜지스터의 드레인 영역과 비트라인을 연결하기 위한 비트라인 콘택홀 및 트랜지스터의 소오스 영역과 캐패시터의 스토리지 전극을 연결하기 위한 매몰 콘택홀을 0.1μm 이하의 초미세 치수로 구현하여야 한다. 이에 따라, 주변 구조물의 단차를 이용하여 콘택홀을 형성하는 소위, 셀프-얼라인 콘택(self-aligned contact; SAC) 공정에 의해 트랜지스터의 소오스 및 드레인 영역의 각 상부에 랜딩 패드를 형성하는 방법이 적용되고 있다.
SAC 공정을 진행하기 위해서는 먼저, 트랜지스터의 게이트들 사이의 갭을 O3-TEOS USG 또는 HDP 산화막으로 충분히 매립하여야 한다. 그러나, 갭의 어스펙트비가 증가함에 따라 산화막의 갭 매립 능력이 저하되어 게이트들 사이의 갭 내에 균열이나 보이드가 발생하게 된다.
이에 따라, 소자분리 트렌치들이나 게이트들 사이의 갭을 산화막으로 매립할 때 다단계의 갭 매립에 의해 보이드의 발생을 억제할 수 있는 방법이 제안되었다.
도 1 내지 도 3은 종래의 다단계 갭 매립을 적용한 SAC 공정을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(10)의 상부에 게이트 산화막층(12)을 형성하고, 그 위에 폴리실리콘층(14), 텅스텐 실리사이드층(16), 및 질화막층(18)을 차례로 증착한다. 사진식각 공정에 의해 질화막층(18)을 게이트 패턴으로 패터닝한 후, 패터닝된 질화막층(18)을 마스크로 이용하여 텅스텐 실리사이드층(16) 및 폴리실리콘층(14)을 식각함으로써 게이트(18)를 형성한다. 결과물의 상부에 질화막을 증착하고 이를 에치백하여 게이트(18)의 측벽에 질화막 스페이서(20)를 형성한 후, 이온주입 공정을 통해 게이트(18) 양측의 기판(10) 표면에 소오스/드레인 영역(도시하지 않음)을 형성한다. 질화막 스페이서(20)는 후속하는 셀프-얼라인 콘택 형성을 위한 식각 공정시 식각 저지층(etch stopping layer)으로 작용한다.
결과물의 상부에 HDP 산화막층(22)을 1차 증착하여 게이트들(18) 간의 갭을 일부분만 매립한다.
도 2를 참조하면, 케미칼을 이용한 습식 식각 방법으로 HDP 산화막층(22)을 일부 제거한다. 그 결과, 게이트들(18) 간의 갭의 어스펙트비가 감소된다.
도 3을 참조하면, 결과물의 상부에 HDP 산화막층(24)을 2차 증착하여 게이트들(18) 간의 갭을 완전히 매립한다. 이어서, 도시하지는 않았으나, 통상의 SAC 공정을 진행하여 트랜지스터의 소오스/드레인 영역을 노출시키는 콘택홀을 형성한다.
상술한 종래 방법에 의하면, HDP 산화막층을 갭 깊이의 일부분만 채우도록 증착하고 증착된 HDP 산화막층의 일부분을 제거하여 갭의 어스펙트비를 감소시킨 후 다시 HDP 산화막층을 증착하여 보이드없이 트렌치를 완전히 매립할 수 있다.
이때, 갭의 어스펙트비를 감소시키는 효과를 충분히 얻기 위해서는 갭의 측면에 증착되어 있는 HDP 산화막층이 거의 제거되어야 한다. 그러나, 갭을 매립하는데 주로 사용되는 O3-TEOS USG막이나 HDP 산화막은 케미칼을 이용한 습식 식각에 대해 빠른 식각 속도(etch rate)를 갖기 때문에, 산화막층이 과도하게 식각되는 영역에서 그 하지층이 노출되어 식각 손상을 받게 된다. 예를 들어, STI 구조에서는 트렌치의 측벽에 형성되는 질화막 라이너가 손상되어 얕은 구멍(pit)이 발생하게 되며, 이것이 누설 전류의 소오스로 작용하게 된다.
따라서, 본 발명의 목적은 갭의 어스펙트비를 감소시켜 산화막의 양호한 갭 매립을 구현할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
도 1 내지 도 3은 종래 방법에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 전리-금속 플라즈마 공정의 원리를 설명하기 위한 개략도이다.
도 5 내지 도 7은 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 8 내지 도 10은 본 발명의 제2 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
＜도면의 주요 부분에 대한 부호의 설명＞
100, 200 : 반도체 기판 102 : 게이트 산화막층
108 : 게이트 110 : 질화막층
112 : 질화막 스페이서 114, 116 : 산화막층
202 : 패드 산화막층 204 : 질화막층
206 : 하드 마스크층 208 : 트렌치
210, 212 : 산화막층
상기 목적을 달성하기 위하여 본 발명은, 기판 상의 갭을 산화막으로 매립하는 반도체 장치의 제조 방법에 있어서, 실리콘(Si) 재료로 이루어진 스퍼터링 타깃에 직류(DC) 전력을 인가하고, 그 위에 기판이 장착되는 히터 블록(heater block)과 상기 타깃의 사이에 있는 실리콘(Si) 재료의 코일에 무선주파(RF) 전력 또는 무선주파(RF) 전력과 직류(DC) 전력을 동시에 인가하고, 상기 히터 블록에 교류(AC) 전력을 인가하는 단계와; 상기 타깃으로부터 스퍼터된 실리콘(Si)과 산소(O2)의 주입에 의해 상기 갭을 포함한 상기 기판의 상부에 상기 산화막을 증착하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 산화막의 증착 단계를 1회 이상 실시한다.
바람직하게는, 산화막의 증착과 증착 사이에, 증착되어 있는 산화막의 일부분을 제거하는 단계를 더 구비한다.
본 발명에 의하면, 갭의 측면에서는 산화막이 거의 증착되지 않고 갭의 바닥면에는 산화막의 증착이 많이 되도록 산화막을 증착하여 갭의 어스펙트비를 감소시킨다. 이어서, 화학 기계적 연마(CMP)나 습식 식각에 의해 증착된 산화막의 일부분을 제거한 후 갭이 완전히 매립되도록 산화막을 다시 증착한다. 따라서, 보이드의 발생을 억제하면서 산화막의 양호한 갭 매립을 구현할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명에서는 비아 홀이나 콘택홀에 금속을 증착할 때, 홀의 측면에서는 금속이 거의 증착되지 않고 홀의 바닥면에서는 금속이 많이 증착되는 전리-금속 플라즈마(ionized metal plasma; IMP)의 공정 원리를 이용하여 산화막의 갭 매립을 구현하고자 한다.
먼저, 도 4를 참조하여 상술한 IMP 공정 원리를 설명하고자 한다.
도 4는 IMP 공정이 실시되는 스퍼터 증착 설비의 개략도로서, 참조 부호 2는 스퍼터링 타깃이고, 참조 부호 4는 코일이며, 참조 부호 5는 기판이 장착되는 히터 블록이다. 또한, 참조 부호 6은 DC 플라즈마가 형성되는 영역이고, 참조 부호 8은 RF 플라즈마가 형성되는 영역이다.
도 4를 참조하면, 스퍼터링 타깃(2)에 DC 전력을 인가하고, 이와 동시에, 히터 블록(5)에는 AC 전력을 인가하고, 타깃(2)과 히터 블록(5)의 사이에 놓여지는 코일(4)에 RF 전력 또는 RF 전력과 DC 전력을 동시에 인가한다.
글로 방전(glow discharge)에 의해 발생하는 이온들이 타깃 원자, 예컨대 타이타늄 원자를 스퍼터하면, 스퍼터된 타이타늄 원자들이 DC 플라즈마 영역(6)을 거쳐 RF 플라즈마 영역(8)으로 이동하면서 양의 전하로 이온화된다. 이때, 히터 블록(5)에는 DC 자기-바이어스(self-bias)에 의해 음(-)의 전압이 걸리게 되므로, 양의 전하를 갖는 타이타늄 이온이 히터 블록(5) 상의 기판에 직진성을 갖고 끌려오게 된다. 이와 같이 스퍼터된 타이타늄 이온의 직진성이 증가하게 되면, 기판에 형성되어 있는 비아 홀 또는 콘택홀의 바닥면에서는 타이타늄의 증착이 충분히 이루어지지만 홀의 측벽에서는 타이타늄의 증착이 거의 이루어지지 않게 된다. 이에 따라, 타이타늄의 단차 도포성이 증가하여 콘택홀을 양호하게 매립하게 된다.
본 발명에서는 상술한 IMP 공정 원리를 산화막의 갭 매립에 적용하고자 한다. 즉, 실리콘(Si) 재료로 이루어진 스퍼터링 타깃에 DC 전력을 인가하고, 기판이 장착되는 히터 블록과 스퍼터링 타깃의 사이에 있는 실리콘(Si) 재료의 코일에 RF 전력을 인가하고, 히터 블록에 AC 전력을 인가한다. 그러면, 글로 방전으로 발생한 이온에 의해 타깃으로부터 스퍼터된 실리콘 원자들이 이온화되면서 플라즈마 시스(sheath) 내에서 직진성을 갖고 기판 상에 증착된다. 이와 동시에, 별도의 가스 공급관을 통해 스퍼터링 설비의 반응 챔버 내에 산소(O2)를 주입하면, 실리콘(Si)과 산소(O2)의 반응에 의해 기판의 상부에 산화막이 형성된다. 이때, 실리콘 이온의 직진성으로 인하여 갭의 측면에서는 산화막의 증착이 거의 이루어지지 않고 갭의 바닥면과 나머지 부위에서는 산화막의 증착이 잘 이루어진다. 따라서, 이러한 방법으로 산화막을 증착하게 되면 갭의 어스펙트비를 감소시키는 효과를 얻게 된다.
도 5 내지 도 7은 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 셀프-얼라인 콘택(SAC) 공정을 예시한다.
도 5를 참조하면, 통상의 소자분리 공정에 의해 액티브 영역과 필드 영역으로 구분되어진 반도체 기판(100)의 상부에 열산화 공정을 통해 게이트 산화막층(102)을 형성한다. 게이트 산화막층(102)의 상부에 폴리실리콘층(104), 텅스텐 실리사이드층(106) 및 질화막층(110)을 순차적으로 증착한다. 폴리실리콘층(104)은 통상의 도핑 공정, 예컨대 확산 공정, 이온주입 공정 또는 인-시튜 도핑 공정에 의해 고농도의 불순물로 도핑된다. 이때, 텅스텐 실리사이드 대신 타이타늄 실리사이드나 탄탈륨 실리사이드와 같은 다른 내화성 금속 실리사이드를 사용할 수 있음을 물론이다.
사진식각 공정을 통해 질화막층(110)을 게이트 패턴으로 패터닝한 후, 패터닝된 질화막층(110)을 마스크로 이용하여 텅스텐 실리사이드층(106) 및 폴리실리콘층(104)을 식각함으로써 폴리사이드 구조의 게이트(108)를 형성한다.
게이트(108)가 형성된 결과물의 상부에 질화막을 저압 화학 기상 증착(LPCVD) 방법에 의해 약 500∼1000Å의 두께로 증착한 후 전면 에치백하여 질화막층(110)으로부터 게이트(108)로 신장된 양 측벽에 질화막 스페이서(112)들을 형성한다. 이어서, 질화막 스페이서(112) 및 게이트(108)를 마스크로 이용한 이온주입 공정에 의해 게이트(108) 양측의 기판(100) 표면에 소오스/드레인 영역(도시하지 않음)을 형성한다.
결과물의 상부에 CVD 방법에 의해 고밀도 플라즈마(HDP) 산화막층(114)을 1차 증착하여 게이트(108)와 게이트(108) 사이의 갭의 일부분을 매립한다. 이때, HDP 산화막층(114)은 상술한 IMP 공정을 적용하여 증착하므로, 직진성의 증가로 인하여 갭의 측면에서는 매우 얇게 증착되는 반면 갭의 바닥면과 나머지 부위에서는 두껍게 증착된다.
도 6을 참조하면, 화학 기계적 연마(CMP)나 습식 식각 방법에 의해 증착되어 있는 HDP 산화막층(114)의 일부분을 제거한다. 이때, 게이트(108) 위에서의 HDP 산화막층(114)의 두께가 갭의 측면에서의 두께보다 훨씬 두껍기 때문에, HDP 산화막층(114)을 소량 식각하여도 갭의 어스펙트비를 감소시키는 효과를 얻을 수 있다. 따라서, 습식 식각을 적용할 경우, HDP 산화막층(114)의 하지층이 식각 손상을 받는 것을 방지할 수 있다.
도 7을 참조하면, 결과물의 상부에 HDP 산화막층(116)을 2차 증착하여 게이트(108)들 사이의 갭을 완전히 매립한다. HDP 산화막층(116)의 2차 증착시 갭의 어스펙트비가 감소되어 있으므로 보이드의 생성없이 갭을 매립할 수 있다. 바람직하게는, HDP 산화막층(116)의 2차 증착은 통상의 플라즈마 CVD 공정으로 진행한다. 또한, 2차 증착에서 사용하는 산화막을 1차 증착에서 사용한 산화막과 다른 물질로 형성하여도 무방하다. 예를 들어, 1차 증착에서는 HDP 산화막으로 갭을 매립하고, 2차 증착에서는 O3-TEOS USG막으로 갭을 매립할 수 있다.
이어서, 도시하지는 않았으나, HDP 산화막층(116)의 상부에 SAC 영역을 오픈시키도록 포토레지스트 패턴을 형성한다. 포토레지스트 패턴을 마스크로 이용하여 질화막에 대한 높은 선택비를 갖는 조건에서 HDP 산화막층(116)을 식각한다. 그 결과, 메모리 셀의 소오스/드레인 영역을 각각 노출시키는 셀프-얼라인 콘택홀이 형성된다. 이어서, 에싱 및 스트립 공정으로 포토레지스트 패턴을 제거한 후, 결과물의 상부에 폴리실리콘막을 증착하고 CMP에 의해 HDP 산화막층(116)의 상부 표면까지 폴리실리콘막을 제거해 냄으로써 셀프-얼라인 콘택홀의 내부에 폴리실리콘으로 이루어진 패드 전극을 형성한다.
본 발명의 제1 실시예에 의하면, 게이트와 게이트 사이의 갭을 HDP 산화막과 같은 CVD 산화막으로 매립할 때 갭의 측면에서는 산화막의 증착이 거의 이루어지지 않도록 하여 갭의 어스펙트비를 감소시킨다. 따라서, 산화막으로 갭을 다단계 매립할 때, 산화막의 증착과 증착 사이에 실시하는 식각 공정시 산화막을 소량 제거하여도 갭의 어스펙트비를 충분히 감소시킬 수 있으므로 하지층의 손상을 방지하면서 보이드의 발생없이 갭을 매립할 수 있다.
도 8 내지 도 10은 본 발명의 제2 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, STI 공정을 예시한다.
도 8을 참조하면, 열산화 공정을 통해 반도체 기판(200)의 표면 상에 패드 산화막층(202)을 형성한다. 패드 산화막층(202)의 상부에 LPCVD 방법에 의해 질화막층(204)을 증착한다. 질화막층(204)의 상부에 산화막을 CVD 방법에 의해 증착하여 하드 마스크층(206)을 형성한다. 사진식각 공정을 통해 하드 마스크층(206), 질화막층(204) 및 패드 산화막층(202)을 식각해 낸다. 패터닝된 하드 마스크층(206)을 이용하여 노출된 기판(200)을 소정 깊이로 식각함으로써 트렌치(208)를 형성한다. 이때, 트렌치(208)의 형성시 하드 마스크층(206)도 소정 두께만큼 식각된다.
이어서, 트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상을 제거하기 위하여 열산화 공정을 통해 트렌치(208)의 측벽에 산화막층(도시하지 않음)을 성장시킨다. 이어서, 후속 공정에서 증착되어지는 막들, 예컨대 갭 매립용 산화막층이나 캡핑 산화막층으로부터 탄소(C)나 수소(H)와 같은 불순물들이 액티브 영역의 엣지로 확산되어 누설 전류를 발생시키거나 게이트 산화막의 특성을 열화시키는 것을 방지하기 위하여 결과물의 상부에 질화막 라이너(도시하지 않음)를 증착한다.
질화막 라이너가 형성된 결과물의 상부에 CVD 공정을 통해 HDP 산화막층(210)을 1차 증착하여 트렌치(208) 깊이의 일부분을 매립한다. 이때, HDP 산화막층(210)은 상술한 IMP 공정을 적용하여 증착하므로, 직진성의 증가로 인하여 트렌치(208)의 측면에서는 얇게 증착되는 반면 트렌치(208)의 바닥과 나머지 부위에서는 두껍게 증착된다. 따라서, 트렌치(208)의 어스펙트비가 감소하게 된다.
도 9를 참조하면, CMP나 습식 식각에 의해 HDP 산화막층(210)의 일부분을 제거한다. 이때, 질화막층(206) 위에서의 HDP 산화막층(210)의 두께가 트렌치(208)의 측면에서의 두께보다 훨씬 두껍기 때문에, HDP 산화막층(210)을 소량 식각하여도 트렌치(208)의 어스펙트비를 충분히 감소시킬 수 있다. 따라서, 습식 식각을 적용할 경우, HDP 산화막층(208)의 하부에 있는 질화막 라이너가 손상되는 것을 방지할 수 있다.
도 10을 참조하면, 결과물의 상부에 HDP 산화막층(212)을 2차 증착하여 트렌치(208)를 완전히 매립한다. HDP 산화막층(212)의 2차 증착시 트렌치(208)의 어스펙트비가 감소되어 있으므로, 보이드의 생성없이 트렌치(208)를 매립할 수 있다. 바람직하게는, HDP 산화막층(212)의 2차 증착은 통상의 플라즈마 CVD 공정으로 진행한다. 또한, 2차 증착에서 사용하는 산화막을 1차 증착에서 사용한 산화막과 다른 물질로 형성하여도 무방하다. 예를 들어, 1차 증착에서는 HDP 산화막으로 트렌치(208)를 매립하고, 2차 증착에서는 O3-TEOS USG막으로 트렌치(208)를 매립할 수 있다.
이어서, 결과물의 상부에 예컨대, Si(OC2H5)4를 소오스로 하는 플라즈마 방식에 의해 PE-TEOS로 이루어진 캡핑 산화막층(도시하지 않음)을 증착한 후, HDP 산화막층(212, 210)을 치밀화(densification)하여 그 습식 식각율을 낮추고 균일하게 식각되도록 하기 위하여 약 800∼1050℃의 고온 및 불활성 가스 분위기 하에서 어닐링을 실시한다.
이어서, CMP 공정에 의해 캡핑 산화막층 및 HDP 산화막층(212)을 액티브 영역의 질화막층(204) 표면이 노출될 때까지 제거해 낸다. 그 결과, 평탄화된 HDP 산화막층(212, 210)으로 매립되어진 STI 영역이 형성된다.
상술한 바와 같이 본 발명에 의하면, 갭의 측면에서는 산화막이 거의 증착되지 않고 갭의 바닥면에는 산화막의 증착이 많이 되도록 산화막을 증착하여 갭의 어스펙트비를 감소시킨다. CMP나 습식 식각에 의해 증착되어 있는 산화막의 일부분을 제거한 후 갭이 완전히 매립되도록 산화막을 다시 증착한다. 따라서, 보이드의 발생을 억제하면서 산화막의 양호한 갭 매립을 구현할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (3)

  1. 기판 상의 갭을 산화막으로 매립하는 반도체 장치의 제조 방법에 있어서,
    실리콘(Si) 재료로 이루어진 스퍼터링 타깃에 DC 전력을 인가하고, 상기 기판이 장착되는 히터 블록과 상기 타깃의 사이에 있는 실리콘(Si) 재료의 코일에 RF 전력 또는 RF 전력과 DC 전력을 동시에 인가하고, 상기 히터 블록에 AC 전력을 인가하는 단계와,
    상기 타깃으로부터 스퍼터된 실리콘(Si)과 산소(O2)의 주입에 의해 상기 갭을 포함한 상기 기판의 상부에 상기 산화막을 증착하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 산화막의 증착 단계를 1회 이상 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 산화막의 증착과 증착 사이에, 증착되어 있는 산화막의 일부분을 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100784094B1 (ko) * 2006-12-28 2007-12-10 주식회사 하이닉스반도체 반도체 소자의 절연막 형성 방법
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